JP2002328666A - フレームレートを逓倍する方法、フレームレートマルチプライヤおよびフレームレートダブラ - Google Patents
フレームレートを逓倍する方法、フレームレートマルチプライヤおよびフレームレートダブラInfo
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Abstract
(57)【要約】
【課題】 ラインレートがｆＨｉｎ、フレームレートが
ｆＶｉｎである入力ビデオ信号のフレームレートを逓倍
する。 【解決手段】 入力ビデオ信号をフレーム期間１／ｆ
Ｖｉｎの数分の１だけ入力ビデオ信号を遅延するのに十
分なメモリに伝播し、遅延されたビデオ信号をｆＨ ｉｎ
よりも高速な第１のラインレートまでスピードアップ
し、入力ビデオ信号をｆＨｉｎよりも高速な第２のライ
ンレートまでスピードアップし、スピードアップされた
ビデオ信号と遅延されスピードアップされたビデオ信号
を順番に、ライン１本ずつ供給し、順次供給したライン
を液晶表示装置に高速なラインレートで書き込み、それ
により、それぞれのフレーム期間内に走査線のうち少な
くともいくつかを数回書き込む。これに対応する装置
は、部分フレームメモリ、２つのスピードアップメモ
リ、マルチプレクサ、およびクロック信号と制御信号の
信号源を備える。
ｆＶｉｎである入力ビデオ信号のフレームレートを逓倍
する。 【解決手段】 入力ビデオ信号をフレーム期間１／ｆ
Ｖｉｎの数分の１だけ入力ビデオ信号を遅延するのに十
分なメモリに伝播し、遅延されたビデオ信号をｆＨ ｉｎ
よりも高速な第１のラインレートまでスピードアップ
し、入力ビデオ信号をｆＨｉｎよりも高速な第２のライ
ンレートまでスピードアップし、スピードアップされた
ビデオ信号と遅延されスピードアップされたビデオ信号
を順番に、ライン１本ずつ供給し、順次供給したライン
を液晶表示装置に高速なラインレートで書き込み、それ
により、それぞれのフレーム期間内に走査線のうち少な
くともいくつかを数回書き込む。これに対応する装置
は、部分フレームメモリ、２つのスピードアップメモ
リ、マルチプレクサ、およびクロック信号と制御信号の
信号源を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、フレームレートを
逓倍する方法、フレームレートマルチプライヤ（フレー
ムレート逓倍器：frame rate multiplier）およびフレ
ームレートダブラ（フレームレート２逓倍器：frame ra
te doubler）に関するものである。
逓倍する方法、フレームレートマルチプライヤ（フレー
ムレート逓倍器：frame rate multiplier）およびフレ
ームレートダブラ（フレームレート２逓倍器：frame ra
te doubler）に関するものである。
【０００２】さらに詳述すると、本発明は、反射式およ
び透過式の、ＬＣＯＳ(Liquid Crystal On Silicon)お
よび／またはＬＣＤ（液晶表示装置）ビデオ表示システ
ムの分野に適用可能な、フレームレートを逓倍する方
法、フレームレートマルチプライヤおよびフレームレー
トダブラに関するものである。
び透過式の、ＬＣＯＳ(Liquid Crystal On Silicon)お
よび／またはＬＣＤ（液晶表示装置）ビデオ表示システ
ムの分野に適用可能な、フレームレートを逓倍する方
法、フレームレートマルチプライヤおよびフレームレー
トダブラに関するものである。
【０００３】
【従来の技術】ＬＣＯＳ(Liquid Crystal On Silicon)
は、シリコンウェハ上に形成された１つの大きな液晶と
考えられる。シリコンウェハは、小さなプレート電極(p
late electrode)のインクリメンタルアレイ(incrementa
l array)に分割される。液晶の小さなインクリメンタル
領域(incremental region)は、それぞれの小さなプレー
トおよび共通のプレートによって生じる電界の影響を受
ける。それぞれの小さなプレートおよび対応する液晶領
域を合わせて、イメージャのセルと呼ばれる。それぞれ
のセルは、個々の制御可能なピクセルに対応する。共通
プレート電極が液晶の向かい側に配置される。各セル、
つまりピクセルは、入力信号が変わるまで同じ強度の光
が当てられたままであり、サンプルアンドホールドとし
て機能する。ピクセルは、陰極線管の蛍光体の場合のよ
うに崩壊しない。共通プレート電極と可変プレート電極
(variable plate electrodes)のそれぞれの集まりは、
イメージャを形成する。色ごとに１つのイメージャが用
意され、この場合、赤、緑、青にそれぞれ１つのイメー
ジャが対応する。
は、シリコンウェハ上に形成された１つの大きな液晶と
考えられる。シリコンウェハは、小さなプレート電極(p
late electrode)のインクリメンタルアレイ(incrementa
l array)に分割される。液晶の小さなインクリメンタル
領域(incremental region)は、それぞれの小さなプレー
トおよび共通のプレートによって生じる電界の影響を受
ける。それぞれの小さなプレートおよび対応する液晶領
域を合わせて、イメージャのセルと呼ばれる。それぞれ
のセルは、個々の制御可能なピクセルに対応する。共通
プレート電極が液晶の向かい側に配置される。各セル、
つまりピクセルは、入力信号が変わるまで同じ強度の光
が当てられたままであり、サンプルアンドホールドとし
て機能する。ピクセルは、陰極線管の蛍光体の場合のよ
うに崩壊しない。共通プレート電極と可変プレート電極
(variable plate electrodes)のそれぞれの集まりは、
イメージャを形成する。色ごとに１つのイメージャが用
意され、この場合、赤、緑、青にそれぞれ１つのイメー
ジャが対応する。
【０００４】フレームを倍にした信号でＬＣＯＳ表示装
置イメージャを駆動して３０Ｈｚのフリッカーを防ぐの
がふつうであり、それには、所定の入力画像への応答と
して最初に通常フレーム（ポジティブ画像）を送信し、
次に反転フレーム（ネガティブ画像）を送信する。ポジ
ティブ画像とネガティブ画像の生成により、正の電界の
後に負の電界が続く形で各ピクセルが書き込まれる。得
られる駆動電界は、ＤＣ成分が０であり、これが、画像
のイメージスティッキング(image sticking)を防止し、
最終的に、イメージャの永久的劣化を防ぐために必要で
ある。人間の目はこれらのポジティブ画像とネガティブ
画像によって生成されるピクセルの輝度の平均値に反応
することがわかっている。
置イメージャを駆動して３０Ｈｚのフリッカーを防ぐの
がふつうであり、それには、所定の入力画像への応答と
して最初に通常フレーム（ポジティブ画像）を送信し、
次に反転フレーム（ネガティブ画像）を送信する。ポジ
ティブ画像とネガティブ画像の生成により、正の電界の
後に負の電界が続く形で各ピクセルが書き込まれる。得
られる駆動電界は、ＤＣ成分が０であり、これが、画像
のイメージスティッキング(image sticking)を防止し、
最終的に、イメージャの永久的劣化を防ぐために必要で
ある。人間の目はこれらのポジティブ画像とネガティブ
画像によって生成されるピクセルの輝度の平均値に反応
することがわかっている。
【０００５】駆動電圧は、ＬＣＯＳアレイのそれぞれの
側のプレート電極に供給される。本発明の配置が関連す
る好ましいＬＣＯＳシステムでは、共通プレートの電位
は常に約８ボルトである。この電圧は調整可能である。
小さなプレートのアレイ内の他のプレートはそれぞれ、
２つの電圧範囲で動作する。ポジティブ画像について
は、電圧は０ボルトから８ボルトの範囲で変化する。ネ
ガティブ画像については、電圧は８ボルトから１６ボル
トの範囲で変化する。
側のプレート電極に供給される。本発明の配置が関連す
る好ましいＬＣＯＳシステムでは、共通プレートの電位
は常に約８ボルトである。この電圧は調整可能である。
小さなプレートのアレイ内の他のプレートはそれぞれ、
２つの電圧範囲で動作する。ポジティブ画像について
は、電圧は０ボルトから８ボルトの範囲で変化する。ネ
ガティブ画像については、電圧は８ボルトから１６ボル
トの範囲で変化する。
【０００６】イメージャに供給される光、したがってイ
メージャの各セルに供給される光は電界で偏向される。
各液晶セルは、プレート電極によりセルに加えられる電
界の自乗平均（ＲＭＳ）値に対応して入力光の偏向を回
転させる。一般的に、セルは印加される電界の極性（正
負）に反応しない。むしろ、各ピクセルのセルの輝度
は、一般に、セルへの入射光線の偏向の回転のみの関数
として表される。しかし、実際問題として、輝度は光の
同じ偏向回転であっても正極と負極とでいくぶん異なる
ことがあることがわかっている。輝度のこのような違い
により、表示される画像に望ましくないフリッカーが発
生する。
メージャの各セルに供給される光は電界で偏向される。
各液晶セルは、プレート電極によりセルに加えられる電
界の自乗平均（ＲＭＳ）値に対応して入力光の偏向を回
転させる。一般的に、セルは印加される電界の極性（正
負）に反応しない。むしろ、各ピクセルのセルの輝度
は、一般に、セルへの入射光線の偏向の回転のみの関数
として表される。しかし、実際問題として、輝度は光の
同じ偏向回転であっても正極と負極とでいくぶん異なる
ことがあることがわかっている。輝度のこのような違い
により、表示される画像に望ましくないフリッカーが発
生する。
【０００７】
【発明が解決しようとする課題】画像は、小さなプレー
ト電極に印加される可変電圧が共通プレート電極に印加
される電圧よりも低い場合にポジティブ画像と定義され
るが、それは、小さなプレート電極の電圧が高いほど、
ピクセルが明るくなるからである。逆に、画像は、小さ
なプレート電極に印加される可変電圧が共通プレート電
極に印加される電圧よりも高い場合にネガティブ画像と
定義されるが、それは、小さなプレート電極の電圧が高
いほど、ピクセルが暗くなるからである。画像に対し使
用するポジティブ、ネガティブという用語と、インタレ
ースビデオ形式の電界タイプを区別するのに用いられて
いる用語とを混同してはならない。
ト電極に印加される可変電圧が共通プレート電極に印加
される電圧よりも低い場合にポジティブ画像と定義され
るが、それは、小さなプレート電極の電圧が高いほど、
ピクセルが明るくなるからである。逆に、画像は、小さ
なプレート電極に印加される可変電圧が共通プレート電
極に印加される電圧よりも高い場合にネガティブ画像と
定義されるが、それは、小さなプレート電極の電圧が高
いほど、ピクセルが暗くなるからである。画像に対し使
用するポジティブ、ネガティブという用語と、インタレ
ースビデオ形式の電界タイプを区別するのに用いられて
いる用語とを混同してはならない。
【０００８】ＬＣＯＳで使用されている最新技術では、
ＶＩＴＯと表されている同相モード電極電圧の調整をＬ
ＣＯＳの正の電界駆動と負の電界駆動とで正確に行う必
要がある。下付のＩＴＯは、インジウムスズ酸化物を意
味する。フリッカーを最小にするとともに、イメージス
ティッキングと呼ばれる現象を防ぐために収支を平均す
る必要がある。
ＶＩＴＯと表されている同相モード電極電圧の調整をＬ
ＣＯＳの正の電界駆動と負の電界駆動とで正確に行う必
要がある。下付のＩＴＯは、インジウムスズ酸化物を意
味する。フリッカーを最小にするとともに、イメージス
ティッキングと呼ばれる現象を防ぐために収支を平均す
る必要がある。
【０００９】本明細書において使用されるｆHinという
用語はここで、入力ビデオ信号の水平走査周波数を表
す。ｆVinという用語は、入力ビデオ信号の垂直走査周
波数を表す。標準精細度インタレースＮＴＳＣシステム
では、ｆHinは１５，７５０Ｈｚ（１ｆH）または３１，
５００Ｈｚ（２ｆH）とすることができる。通常、ｆVi n
はＮＴＳＣについては６０Ｈｚ、ＰＡＬについては５０
Ｈｚである。高精細度形式はＡＴＳＣによって定められ
ている。４８０ｐという用語は、各順次（ノンインタレ
ース）フレームが４８０本の走査線で構成されるビデオ
信号であることを意味する。７２０ｐビデオ信号では、
各フレームのビデオ走査線は７２０本である。１０８０
ｉという用語は、上側フィールド(top field)と下側フ
ィールド(bottom field)でインタレース水平走査線(int
erlaced horizontal line)が１，０８０本であるビデオ
信号を意味し、各フィールドは５４０本の水平走査線を
持つ。７２０ｉという用語は、１フレームあたりインタ
レースビデオ走査線が７２０本であることを示し、１０
８０ｐという用語は、１フレームあたり順次水平走査線
が１，０８０本であることを示す。通常、このような高
精細度システムではｆHin≧２ｆHである。
用語はここで、入力ビデオ信号の水平走査周波数を表
す。ｆVinという用語は、入力ビデオ信号の垂直走査周
波数を表す。標準精細度インタレースＮＴＳＣシステム
では、ｆHinは１５，７５０Ｈｚ（１ｆH）または３１，
５００Ｈｚ（２ｆH）とすることができる。通常、ｆVi n
はＮＴＳＣについては６０Ｈｚ、ＰＡＬについては５０
Ｈｚである。高精細度形式はＡＴＳＣによって定められ
ている。４８０ｐという用語は、各順次（ノンインタレ
ース）フレームが４８０本の走査線で構成されるビデオ
信号であることを意味する。７２０ｐビデオ信号では、
各フレームのビデオ走査線は７２０本である。１０８０
ｉという用語は、上側フィールド(top field)と下側フ
ィールド(bottom field)でインタレース水平走査線(int
erlaced horizontal line)が１，０８０本であるビデオ
信号を意味し、各フィールドは５４０本の水平走査線を
持つ。７２０ｉという用語は、１フレームあたりインタ
レースビデオ走査線が７２０本であることを示し、１０
８０ｐという用語は、１フレームあたり順次水平走査線
が１，０８０本であることを示す。通常、このような高
精細度システムではｆHin≧２ｆHである。
【００１０】本明細書において使用される文字ｎは、ｆ
HinまたはｆVinの倍数を表すために使用する。たとえ
ば、４８０ｐ入力ビデオ信号は倍数ｎ＝２でスピードア
ップされると仮定する。ｆHin＝２ｆHなので、水平走査
周波数は２倍の４ｆHとなる。たとえば、同じ４８０ｐ
入力ビデオ信号は１／ｎフレーム遅延を受けると仮定
し、これもまた倍数ｎ＝２である。４８０ｐ入力ビデオ
信号はｆVin＝６０Ｈｚであるため、遅延は１／１２０
秒である。倍数ｎは整数である必要はない。ｆHin＝
２．１４ｆHであれば、ビデオ信号は４．２８ｆHまでス
ピードアップされる。たとえば、７２０ｐビデオ信号は
ｆHin＝３ｆHである。ｆHin＝３ｆHかつｎ＝２であれ
ば、ビデオ信号は６ｆHまでスピードアップされる。
HinまたはｆVinの倍数を表すために使用する。たとえ
ば、４８０ｐ入力ビデオ信号は倍数ｎ＝２でスピードア
ップされると仮定する。ｆHin＝２ｆHなので、水平走査
周波数は２倍の４ｆHとなる。たとえば、同じ４８０ｐ
入力ビデオ信号は１／ｎフレーム遅延を受けると仮定
し、これもまた倍数ｎ＝２である。４８０ｐ入力ビデオ
信号はｆVin＝６０Ｈｚであるため、遅延は１／１２０
秒である。倍数ｎは整数である必要はない。ｆHin＝
２．１４ｆHであれば、ビデオ信号は４．２８ｆHまでス
ピードアップされる。たとえば、７２０ｐビデオ信号は
ｆHin＝３ｆHである。ｆHin＝３ｆHかつｎ＝２であれ
ば、ビデオ信号は６ｆHまでスピードアップされる。
【００１１】目に見えるフリッカーを防止するために、
より高い垂直走査周波数を使用するか、または高いフレ
ームレートを使用して、フリッカーを抑えるのが一般的
に使われる方法である。たとえば、ＮＴＳＣシステムで
は、ｎ＝２であれば、フレームレート６０Ｈｚを倍にし
てフレームレート１２０Ｈｚとする。ＰＡＬシステムで
は、フィールドレート５０Ｈｚを倍にしてフィールドレ
ート１００Ｈｚとする。しかしながら、フレームレート
やフィールドレートを高くすると、フリッカーが人間の
目に見えないため、同相モード電極電圧を調整するのが
より困難になる。オペレータは、特殊な計測器なしで必
要な調整を行うことができない。
より高い垂直走査周波数を使用するか、または高いフレ
ームレートを使用して、フリッカーを抑えるのが一般的
に使われる方法である。たとえば、ＮＴＳＣシステムで
は、ｎ＝２であれば、フレームレート６０Ｈｚを倍にし
てフレームレート１２０Ｈｚとする。ＰＡＬシステムで
は、フィールドレート５０Ｈｚを倍にしてフィールドレ
ート１００Ｈｚとする。しかしながら、フレームレート
やフィールドレートを高くすると、フリッカーが人間の
目に見えないため、同相モード電極電圧を調整するのが
より困難になる。オペレータは、特殊な計測器なしで必
要な調整を行うことができない。
【００１２】フレームレートを高速にするため、フレー
ムレートダブラ、つまり、入力ビデオ信号の各フレーム
期間内に２回各画像を走査できる回路が必要になった。
６０Ｈｚのフレームレートではフレーム期間は１／６０
秒である。フレームレート６０Ｈｚを倍にするには、１
２０Ｈｚで走査する必要がある。１２０Ｈｚのフレーム
レートではフレーム期間は１／１２０秒である。入力ビ
デオ信号の水平走査周波数が２ｆHであって、ｆHをたと
えば標準ＮＴＳＣ水平走査レート、および標準フレーム
レート６０Ｈｚとすると、画像は４ｆHおよび１２０Ｈ
ｚで表示しなければならない。言い換えると、６０Ｈｚ
フレーム期間ごとに、つまり１／６０秒ごとに２回各画
像を表示する必要がある。各走査線は４ｆHで表示装置
に書き込まなければならない。
ムレートダブラ、つまり、入力ビデオ信号の各フレーム
期間内に２回各画像を走査できる回路が必要になった。
６０Ｈｚのフレームレートではフレーム期間は１／６０
秒である。フレームレート６０Ｈｚを倍にするには、１
２０Ｈｚで走査する必要がある。１２０Ｈｚのフレーム
レートではフレーム期間は１／１２０秒である。入力ビ
デオ信号の水平走査周波数が２ｆHであって、ｆHをたと
えば標準ＮＴＳＣ水平走査レート、および標準フレーム
レート６０Ｈｚとすると、画像は４ｆHおよび１２０Ｈ
ｚで表示しなければならない。言い換えると、６０Ｈｚ
フレーム期間ごとに、つまり１／６０秒ごとに２回各画
像を表示する必要がある。各走査線は４ｆHで表示装置
に書き込まなければならない。
【００１３】従来技術によれば、フレームレートダブラ
は２つのフルフレームメモリをいわゆるピンポン配列(p
ing - pong arrangement)で利用している。フレームを
一方のメモリに書き込み、次のフレームを他方のメモリ
から読み出す動作、およびその逆の動作を交互に行う。
この手法では常に、フレーム全体を書き込むまでピンポ
ンフレームメモリを読み出せないため１フレーム期間ま
るまるのビデオ遅延が生じる。したがって、オーディオ
信号を遅らせて、ビデオ表示に合わせる必要がある。正
しく実施されたビデオスピードアップ配列でメモリを適
切に利用すればメモリ要件を１フルフレームメモリに逓
減できることが知られている。しかし、フレーム逓倍を
２倍よりも多くすると、１フルフレームメモリの代替使
用は役立たなくなる。このような状況では２フルフレー
ムメモリが常に必要である。
は２つのフルフレームメモリをいわゆるピンポン配列(p
ing - pong arrangement)で利用している。フレームを
一方のメモリに書き込み、次のフレームを他方のメモリ
から読み出す動作、およびその逆の動作を交互に行う。
この手法では常に、フレーム全体を書き込むまでピンポ
ンフレームメモリを読み出せないため１フレーム期間ま
るまるのビデオ遅延が生じる。したがって、オーディオ
信号を遅らせて、ビデオ表示に合わせる必要がある。正
しく実施されたビデオスピードアップ配列でメモリを適
切に利用すればメモリ要件を１フルフレームメモリに逓
減できることが知られている。しかし、フレーム逓倍を
２倍よりも多くすると、１フルフレームメモリの代替使
用は役立たなくなる。このような状況では２フルフレー
ムメモリが常に必要である。
【００１４】
【課題を解決するための手段】フレームレートダブラを
実施する、より一般的にいうと、フレームレートマルチ
プライヤを実施する従来技術の問題点は本発明の構成に
より克服される。本発明の構成により実現される解決法
は、特に、液晶表示装置、たとえばＬＣＯＳに適切なも
のである。さらに、いくつかの実施形態によるメモリ要
件の緩和により、フレームレートマルチプライヤをより
多く集積できる。
実施する、より一般的にいうと、フレームレートマルチ
プライヤを実施する従来技術の問題点は本発明の構成に
より克服される。本発明の構成により実現される解決法
は、特に、液晶表示装置、たとえばＬＣＯＳに適切なも
のである。さらに、いくつかの実施形態によるメモリ要
件の緩和により、フレームレートマルチプライヤをより
多く集積できる。
【００１５】本発明の構成によるフレームレートマルチ
プライヤは、入力ビデオ信号を直接表示装置、たとえば
ＬＣＯＳ表示装置に書き込むとともにフレームレートマ
ルチプライヤメモリにも書き込むことで実施できる。た
とえば、フレームレートダブラの場合、これにより、フ
ルフレームメモリの代わりに１／２フレームメモリを使
用できて都合がよく、また必要なメモリ帯域幅も減らせ
るため都合がよい。メモリサイズの低減は非常に重要で
あるが、それは、１／２フレームメモリだと集積回路に
埋め込んで他の機能を実施することができるが、フルフ
レームメモリだと大きすぎて、あるいは少なくとも高価
すぎて埋め込めないからである。さらに、ピンポンメモ
リ配置の場合のように、フレームレート逓倍ビデオに合
わせるためにオーディオを遅延する必要がなく都合がよ
い。スピードアップメモリ、たとえばラインメモリを使
用して、表示装置への入力の信号をスピードアップし、
ＬＣＯＳ表示装置を使用する、たとえば、４ｆHでＬＣ
ＯＳ表示装置を動作させることができる。
プライヤは、入力ビデオ信号を直接表示装置、たとえば
ＬＣＯＳ表示装置に書き込むとともにフレームレートマ
ルチプライヤメモリにも書き込むことで実施できる。た
とえば、フレームレートダブラの場合、これにより、フ
ルフレームメモリの代わりに１／２フレームメモリを使
用できて都合がよく、また必要なメモリ帯域幅も減らせ
るため都合がよい。メモリサイズの低減は非常に重要で
あるが、それは、１／２フレームメモリだと集積回路に
埋め込んで他の機能を実施することができるが、フルフ
レームメモリだと大きすぎて、あるいは少なくとも高価
すぎて埋め込めないからである。さらに、ピンポンメモ
リ配置の場合のように、フレームレート逓倍ビデオに合
わせるためにオーディオを遅延する必要がなく都合がよ
い。スピードアップメモリ、たとえばラインメモリを使
用して、表示装置への入力の信号をスピードアップし、
ＬＣＯＳ表示装置を使用する、たとえば、４ｆHでＬＣ
ＯＳ表示装置を動作させることができる。
【００１６】メモリ帯域幅を小さくするだけで十分な低
減であり、入力信号と同じ帯域幅で１／２フレームメモ
リとの間で同時に読み書きができる。本発明のこの実施
形態の帯域幅は、ピンポン配列に必要な帯域幅の約２／
３である。他の実施形態では、１／２フレームメモリを
間欠的に、１／２フレームメモリを書き込む速度の２倍
で読み込むことができれば、１／２フレーム遅延後のス
ピードアップメモリを省略できる。言い換えると、１／
２フレームメモリもスピードアップメモリとして使用さ
れる。この実施形態では、１つ少ないスピードアップメ
モリが必要であるが、１／２フレームメモリを入力ビデ
オ信号のレート（たとえば、２ｆH）よりも高速なレー
ト（たとえば、４ｆH）で読み出す必要があるため、メ
モリ帯域幅が低減されることはない。また１／２フレー
ムメモリおよび両方のスピードアップメモリを組み合わ
せて単一のメモリにすることができる。
減であり、入力信号と同じ帯域幅で１／２フレームメモ
リとの間で同時に読み書きができる。本発明のこの実施
形態の帯域幅は、ピンポン配列に必要な帯域幅の約２／
３である。他の実施形態では、１／２フレームメモリを
間欠的に、１／２フレームメモリを書き込む速度の２倍
で読み込むことができれば、１／２フレーム遅延後のス
ピードアップメモリを省略できる。言い換えると、１／
２フレームメモリもスピードアップメモリとして使用さ
れる。この実施形態では、１つ少ないスピードアップメ
モリが必要であるが、１／２フレームメモリを入力ビデ
オ信号のレート（たとえば、２ｆH）よりも高速なレー
ト（たとえば、４ｆH）で読み出す必要があるため、メ
モリ帯域幅が低減されることはない。また１／２フレー
ムメモリおよび両方のスピードアップメモリを組み合わ
せて単一のメモリにすることができる。
【００１７】表示装置に必要な特別な特性は、厳密に順
次書き込めるというだけのこととは反対に、任意の選択
された行を書き込む直接行アドレス選択機能を備えるだ
けのことであることに注意されたい。フレームレートダ
ブラの実施形態では、連続して書き込まれる行、または
走査線は、画像の高さの１／２で分けられる。もっと詳
しくいうと、たとえば、４８０ｐ表示装置の場合の走査
線、または行の書き込みシーケンスは１、２４１、２、
２４２などとなる。
次書き込めるというだけのこととは反対に、任意の選択
された行を書き込む直接行アドレス選択機能を備えるだ
けのことであることに注意されたい。フレームレートダ
ブラの実施形態では、連続して書き込まれる行、または
走査線は、画像の高さの１／２で分けられる。もっと詳
しくいうと、たとえば、４８０ｐ表示装置の場合の走査
線、または行の書き込みシーケンスは１、２４１、２、
２４２などとなる。
【００１８】フレームレートマルチプライヤは、さまざ
まな方式で実施することができ、必要に応じて、ＬＣＯ
Ｓ表示装置を駆動する電界の極性を反転することができ
都合がよい。さらに、フレームレートマルチプライヤの
動作では、正の電界と負の電界の輝度の差にり発生する
フリッカーを都合よく認識されないようにできる。
まな方式で実施することができ、必要に応じて、ＬＣＯ
Ｓ表示装置を駆動する電界の極性を反転することができ
都合がよい。さらに、フレームレートマルチプライヤの
動作では、正の電界と負の電界の輝度の差にり発生する
フリッカーを都合よく認識されないようにできる。
【００１９】本発明の実施形態では、ポジティブ画像ま
たはネガティブ画像の場合、８ボルトに対応して、セル
を駆動する電界が電界強度０に近づくと、完全オン条件
に対応して各セルは白色に近づく。他のシステムも可能
であり、たとえば共通電圧が０ボルトに設定されている
場合である。本発明により教示される本発明の配置はこ
のようなすべての正および負電界ＬＣＯＳイメージャ駆
動システムに適用可能であることは明白であろう。
たはネガティブ画像の場合、８ボルトに対応して、セル
を駆動する電界が電界強度０に近づくと、完全オン条件
に対応して各セルは白色に近づく。他のシステムも可能
であり、たとえば共通電圧が０ボルトに設定されている
場合である。本発明により教示される本発明の配置はこ
のようなすべての正および負電界ＬＣＯＳイメージャ駆
動システムに適用可能であることは明白であろう。
【００２０】請求項１に係る本発明は、ラインレートが
ｆHin、フレームレートがｆVinである入力ビデオ信号の
フレームレートを逓倍する方法であって、前記入力ビデ
オ信号をフレーム期間１／ｆVinの数分の１だけ前記入
力ビデオ信号を遅延するのに十分なメモリに伝播するス
テップ（１４）と、前記遅延されたビデオ信号をｆHi n
よりも高速な第１のラインレートまでスピードアップす
るステップ（１８）と、前記入力ビデオ信号をｆHinよ
りも高速な第２のラインレートまでスピードアップする
ステップ（２２）と、前記スピードアップされたビデオ
信号と前記遅延されスピードアップされたビデオ信号を
順次、ライン１本ずつ供給するステップ（２６）と、前
記順次供給したラインを液晶表示装置に前記高速なライ
ンレートで書き込むステップとを備え、それぞれの前記
フレーム期間内に前記ラインのうち少なくともいくつか
を複数回書き込むことを特徴とする方法である。
ｆHin、フレームレートがｆVinである入力ビデオ信号の
フレームレートを逓倍する方法であって、前記入力ビデ
オ信号をフレーム期間１／ｆVinの数分の１だけ前記入
力ビデオ信号を遅延するのに十分なメモリに伝播するス
テップ（１４）と、前記遅延されたビデオ信号をｆHi n
よりも高速な第１のラインレートまでスピードアップす
るステップ（１８）と、前記入力ビデオ信号をｆHinよ
りも高速な第２のラインレートまでスピードアップする
ステップ（２２）と、前記スピードアップされたビデオ
信号と前記遅延されスピードアップされたビデオ信号を
順次、ライン１本ずつ供給するステップ（２６）と、前
記順次供給したラインを液晶表示装置に前記高速なライ
ンレートで書き込むステップとを備え、それぞれの前記
フレーム期間内に前記ラインのうち少なくともいくつか
を複数回書き込むことを特徴とする方法である。
【００２１】請求項２に係る本発明は、ラインレートが
ｆHin、フレームレートがｆVinである入力ビデオ信号の
フレームレートを２逓倍する方法であって、前記入力ビ
デオ信号をフレーム期間１／ｆVinの１／２だけ前記入
力ビデオ信号を遅延するのに十分なメモリに伝播するス
テップ（１４）と、前記遅延されたビデオ信号をｆHi n
よりも高速な第１のラインレートまでスピードアップす
るステップ（１８）と、前記入力ビデオ信号をｆHinよ
りも高速な第２のラインレートまでスピードアップする
ステップ（２２）と、前記スピードアップされたビデオ
信号と前記遅延されスピードアップされたビデオ信号を
順次、ライン１本ずつ供給するステップ（２６）と、前
記順次供給したラインを液晶表示装置に前記高速なライ
ンレートで書き込むステップとを備え、それぞれの前記
フレーム期間内に前記ラインのそれぞれを２回書き込む
ことを特徴とする方法である。
ｆHin、フレームレートがｆVinである入力ビデオ信号の
フレームレートを２逓倍する方法であって、前記入力ビ
デオ信号をフレーム期間１／ｆVinの１／２だけ前記入
力ビデオ信号を遅延するのに十分なメモリに伝播するス
テップ（１４）と、前記遅延されたビデオ信号をｆHi n
よりも高速な第１のラインレートまでスピードアップす
るステップ（１８）と、前記入力ビデオ信号をｆHinよ
りも高速な第２のラインレートまでスピードアップする
ステップ（２２）と、前記スピードアップされたビデオ
信号と前記遅延されスピードアップされたビデオ信号を
順次、ライン１本ずつ供給するステップ（２６）と、前
記順次供給したラインを液晶表示装置に前記高速なライ
ンレートで書き込むステップとを備え、それぞれの前記
フレーム期間内に前記ラインのそれぞれを２回書き込む
ことを特徴とする方法である。
【００２２】請求項３に係る本発明は、ラインレートが
ｆHin、フレームレートがｆVinである入力ビデオ信号
（入力ビデオ）のフレームレートマルチプライヤであっ
て、前記入力ビデオ信号用の第１のメモリ（２１４）で
あって、フレーム期間１／ｆVi nの数分の１だけ前記入
力ビデオ信号を遅延するのに十分な最大必要データ記憶
容量を持つ前記第１のメモリと、前記遅延されたビデオ
信号をｆHinよりも高速な第１のラインレートまでスピ
ードアップする第２のメモリ（２１８）と、前記入力ビ
デオ信号をｆHinよりも高速な第２のラインレートまで
スピードアップする第３のメモリ（２２）と、前記スピ
ードアップされた両方のビデオ信号を受信し、前記スピ
ードアップされたビデオ信号をライン１本ずつ供給し、
液晶表示装置（３０）に書き込むマルチプレクサ（２
６）と、クロック信号と制御信号の信号源（３２）であ
って、それぞれの前記メモリと、前記マルチプレクサ
と、前記液晶表示装置とに結合され、前記マルチプレク
サによって前記液晶表示装置に供給される連続したライ
ンが前記第２および前記第３のメモリから前記高速なラ
インレートで交互に発生し、前記供給されるラインの少
なくともいくつかがそれぞれの前記フレーム期間内に複
数回前記液晶表示装置に供給される前記信号源とを具備
したことを特徴とするフレームレートマルチプライヤで
ある。
ｆHin、フレームレートがｆVinである入力ビデオ信号
（入力ビデオ）のフレームレートマルチプライヤであっ
て、前記入力ビデオ信号用の第１のメモリ（２１４）で
あって、フレーム期間１／ｆVi nの数分の１だけ前記入
力ビデオ信号を遅延するのに十分な最大必要データ記憶
容量を持つ前記第１のメモリと、前記遅延されたビデオ
信号をｆHinよりも高速な第１のラインレートまでスピ
ードアップする第２のメモリ（２１８）と、前記入力ビ
デオ信号をｆHinよりも高速な第２のラインレートまで
スピードアップする第３のメモリ（２２）と、前記スピ
ードアップされた両方のビデオ信号を受信し、前記スピ
ードアップされたビデオ信号をライン１本ずつ供給し、
液晶表示装置（３０）に書き込むマルチプレクサ（２
６）と、クロック信号と制御信号の信号源（３２）であ
って、それぞれの前記メモリと、前記マルチプレクサ
と、前記液晶表示装置とに結合され、前記マルチプレク
サによって前記液晶表示装置に供給される連続したライ
ンが前記第２および前記第３のメモリから前記高速なラ
インレートで交互に発生し、前記供給されるラインの少
なくともいくつかがそれぞれの前記フレーム期間内に複
数回前記液晶表示装置に供給される前記信号源とを具備
したことを特徴とするフレームレートマルチプライヤで
ある。
【００２３】請求項４に係る本発明は、ラインレートが
ｆHin（２ｆH）、フレームレートがｆVinである入力ビ
デオ信号（入力ビデオ）のフレームレートダブラであっ
て、前記入力ビデオ信号をフレーム期間１／ｆVinの１
／２だけ遅延する第１のメモリ（１４）と、前記遅延さ
れたビデオ信号（２ｆH遅延）をｆHinよりも高速なライ
ンレート（４ｆH遅延）までスピードアップする第２の
メモリ（１８）と、前記入力ビデオ信号をｆHinよりも
高速な第２のラインレート（４ｆHリアルタイム）まで
スピードアップする第３のメモリ（２２）と、前記スピ
ードアップされた両方のビデオ信号を受信し、前記スピ
ードアップされたビデオ信号をライン１本ずつ供給し、
液晶表示装置（３０）に書き込むマルチプレクサ（２
６）と、クロック信号と制御信号の信号源（３２）であ
って、それぞれの前記メモリと、前記マルチプレクサ
と、前記液晶表示装置とに結合され、前記マルチプレク
サによって前記液晶表示装置に供給される連続したライ
ンが前記第２および前記第３のメモリから前記高速なラ
インレートで交互に発生し、前記供給されるラインのそ
れぞれが各前記フレーム期間内に２回前記液晶表示装置
に供給される前記信号源とを具備したことを特徴とする
フレームレートダブラである。
ｆHin（２ｆH）、フレームレートがｆVinである入力ビ
デオ信号（入力ビデオ）のフレームレートダブラであっ
て、前記入力ビデオ信号をフレーム期間１／ｆVinの１
／２だけ遅延する第１のメモリ（１４）と、前記遅延さ
れたビデオ信号（２ｆH遅延）をｆHinよりも高速なライ
ンレート（４ｆH遅延）までスピードアップする第２の
メモリ（１８）と、前記入力ビデオ信号をｆHinよりも
高速な第２のラインレート（４ｆHリアルタイム）まで
スピードアップする第３のメモリ（２２）と、前記スピ
ードアップされた両方のビデオ信号を受信し、前記スピ
ードアップされたビデオ信号をライン１本ずつ供給し、
液晶表示装置（３０）に書き込むマルチプレクサ（２
６）と、クロック信号と制御信号の信号源（３２）であ
って、それぞれの前記メモリと、前記マルチプレクサ
と、前記液晶表示装置とに結合され、前記マルチプレク
サによって前記液晶表示装置に供給される連続したライ
ンが前記第２および前記第３のメモリから前記高速なラ
インレートで交互に発生し、前記供給されるラインのそ
れぞれが各前記フレーム期間内に２回前記液晶表示装置
に供給される前記信号源とを具備したことを特徴とする
フレームレートダブラである。
【００２４】
【発明の実施の形態】図１は、本発明を適用したフレー
ムレートマルチプライヤ１０のブロック図である。説明
を簡単にするためフレームレートマルチプライヤをフレ
ームレートダブラとして実現している。ｎ≧２として、
フレームレートにｎを掛ける一般の場合のフレームレー
トマルチプライヤについては、図９および図１０（ａ）
〜図１０（ｃ）に関して後で説明する。入力ビデオ信号
１２は、水平走査周波数がｆHi n＝２ｆHで、垂直走査周
波数がｆVin＝ｆVである。説明のため、入力ビデオ信号
１２が４８０ｐ形式であると仮定する。
ムレートマルチプライヤ１０のブロック図である。説明
を簡単にするためフレームレートマルチプライヤをフレ
ームレートダブラとして実現している。ｎ≧２として、
フレームレートにｎを掛ける一般の場合のフレームレー
トマルチプライヤについては、図９および図１０（ａ）
〜図１０（ｃ）に関して後で説明する。入力ビデオ信号
１２は、水平走査周波数がｆHi n＝２ｆHで、垂直走査周
波数がｆVin＝ｆVである。説明のため、入力ビデオ信号
１２が４８０ｐ形式であると仮定する。
【００２５】入力ビデオ信号１２は、部分フレームメモ
リ１４への入力である。部分フレームメモリを使用し
て、ビデオ信号の時間をフレーム期間の１／２だけ遅延
する。ｆV＝６０Ｈｚであれば、時間フレーム遅延は１
／ｆV＝１／１２０秒である。
リ１４への入力である。部分フレームメモリを使用し
て、ビデオ信号の時間をフレーム期間の１／２だけ遅延
する。ｆV＝６０Ｈｚであれば、時間フレーム遅延は１
／ｆV＝１／１２０秒である。
【００２６】部分フレームメモリからの出力信号１６は
２ｆHであり、時間が遅らされる。遅延ビデオ信号は、
２：１スピードアップメモリ１８によりスピードアップ
される。スピードアップメモリ１８の出力信号２０は、
遅らされかつスピードアップされる。遅らされスピード
アップされたビデオ信号２０は、マルチプレクサ（ＭＵ
Ｘ）２６への入力である。
２ｆHであり、時間が遅らされる。遅延ビデオ信号は、
２：１スピードアップメモリ１８によりスピードアップ
される。スピードアップメモリ１８の出力信号２０は、
遅らされかつスピードアップされる。遅らされスピード
アップされたビデオ信号２０は、マルチプレクサ（ＭＵ
Ｘ）２６への入力である。
【００２７】入力ビデオ信号１２は、さらに２：１スピ
ードアップメモリ２２への入力でもある。スピードアッ
プされた出力信号２４は、マルチプレクサ２６への第２
入力である。メモリ１８および２２は、それぞれ遅延ビ
デオ用のメモリおよびリアルタイムビデオ用のメモリと
して参照するために区別できる。出力信号２０および２
４は、それぞれ４ｆH遅延および４ｆHリアルタイムとし
て参照するために区別できる。
ードアップメモリ２２への入力でもある。スピードアッ
プされた出力信号２４は、マルチプレクサ２６への第２
入力である。メモリ１８および２２は、それぞれ遅延ビ
デオ用のメモリおよびリアルタイムビデオ用のメモリと
して参照するために区別できる。出力信号２０および２
４は、それぞれ４ｆH遅延および４ｆHリアルタイムとし
て参照するために区別できる。
【００２８】マルチプレクサ２６では出力２８が、４ｆ
Hで動作する液晶表示装置（ＬＣＤ）３０に結合されて
いる。本発明の好ましい実施形態のＬＣＤは、すでに述
べたようにＬＣＯＳである。ＬＣＤ３０は、ランダム行
アクセス制御が可能である、つまり、連続するビデオの
走査線をＬＣＤマトリックスの連続する行に順次書き込
む必要がないということである。さらに、このような液
晶表示装置では、各セル、つまりピクセルは、入力信号
が変わるまで同じ強度の光が当てられたままであり、サ
ンプルアンドホールドとして機能する。ピクセルは崩壊
しない。
Hで動作する液晶表示装置（ＬＣＤ）３０に結合されて
いる。本発明の好ましい実施形態のＬＣＤは、すでに述
べたようにＬＣＯＳである。ＬＣＤ３０は、ランダム行
アクセス制御が可能である、つまり、連続するビデオの
走査線をＬＣＤマトリックスの連続する行に順次書き込
む必要がないということである。さらに、このような液
晶表示装置では、各セル、つまりピクセルは、入力信号
が変わるまで同じ強度の光が当てられたままであり、サ
ンプルアンドホールドとして機能する。ピクセルは崩壊
しない。
【００２９】コントローラ３２は、部分フレームメモリ
１４、スピードアップメモリ１８および２２、マルチプ
レクサ２６、および液晶表示装置を動作させるためのク
ロック信号および制御信号の供給源である。コントロー
ラ３２の動作は、たとえば、図２、図３、図４、図５
（ａ）〜図５（ｇ）、および図６（ａ）〜図６（ｇ）に
示されている動作特性および結果が得られるように制約
されている。
１４、スピードアップメモリ１８および２２、マルチプ
レクサ２６、および液晶表示装置を動作させるためのク
ロック信号および制御信号の供給源である。コントロー
ラ３２の動作は、たとえば、図２、図３、図４、図５
（ａ）〜図５（ｇ）、および図６（ａ）〜図６（ｇ）に
示されている動作特性および結果が得られるように制約
されている。
【００３０】液晶表示装置につながる各リアルタイム線
および各遅延線はマルチプレクサへの入力として利用で
きなければならず、これはフレームレートダブラを例と
して使用するために入力ビデオ信号のフレーム期間の１
／２の範囲内のスピードアップビデオ線として利用でき
るものと同じである。しかし、フレーム期間の１／２が
経過する前にビデオ線が利用できれば問題ではない。し
たがって、リアルタイムビデオおよび遅延ビデオのスピ
ードアップ係数(speedup factor)を２：１に制限するこ
とは厳密には必要ない。スピードアップ係数は、他の理
由により回路設計において便利であることが判明すれば
高速化できる。さらに、それぞれが十分に高速である限
りリアルタイムビデオおよび遅延ビデオのスピードアッ
プ係数を互いに同じにすることは厳密には必要ない。
および各遅延線はマルチプレクサへの入力として利用で
きなければならず、これはフレームレートダブラを例と
して使用するために入力ビデオ信号のフレーム期間の１
／２の範囲内のスピードアップビデオ線として利用でき
るものと同じである。しかし、フレーム期間の１／２が
経過する前にビデオ線が利用できれば問題ではない。し
たがって、リアルタイムビデオおよび遅延ビデオのスピ
ードアップ係数(speedup factor)を２：１に制限するこ
とは厳密には必要ない。スピードアップ係数は、他の理
由により回路設計において便利であることが判明すれば
高速化できる。さらに、それぞれが十分に高速である限
りリアルタイムビデオおよび遅延ビデオのスピードアッ
プ係数を互いに同じにすることは厳密には必要ない。
【００３１】図２および図３の表は、回路１０の異なる
動作モードを示している。図４は、図２および図３の両
方に適切な高いレベルでの動作を要約したものである。
図１に示されているように、メモリ１４は１／２フレー
ムメモリであり、フレーム遅延はフレーム期間の１／２
であると仮定している。各メモリ１８および２２のそれ
ぞれによって実現されるビデオのスピードアップは、
２：１である。入力は４８０ｐ ２ｆH信号である。ス
ピードアップビデオは４ｆHであり、ＬＣＤ３０は４ｆH
で動作する。４８０ｐ信号はｆV＝６０Ｈｚである。メ
モリ１４の１／２フレーム遅延は１／１２０秒である。
動作モードを示している。図４は、図２および図３の両
方に適切な高いレベルでの動作を要約したものである。
図１に示されているように、メモリ１４は１／２フレー
ムメモリであり、フレーム遅延はフレーム期間の１／２
であると仮定している。各メモリ１８および２２のそれ
ぞれによって実現されるビデオのスピードアップは、
２：１である。入力は４８０ｐ ２ｆH信号である。ス
ピードアップビデオは４ｆHであり、ＬＣＤ３０は４ｆH
で動作する。４８０ｐ信号はｆV＝６０Ｈｚである。メ
モリ１４の１／２フレーム遅延は１／１２０秒である。
【００３２】図２を参照すると、第１の列は４８０ｐ入
力ビデオ信号の画像番号(picture number)と線番号(lin
e number)を表している。行１エントリ「Ｐ１／Ｌ１」
は、画像１、線１を示す。行４エントリは、画像１、線
２４０を示す。第２の列は、マルチプレクサ２６への２
ｆH遅延入力信号２０の画像番号および線番号を表す。
第３の列は、マルチプレクサ２６への２ｆHリアルタイ
ム入力信号の画像番号および線番号を表す。４番目の列
は、マルチプレクサ２６の出力を表す。５番目の列は、
マルチプレクサ２６の選択された出力をＬＣＤ３０に書
き込んだ結果を表す。６番目の列は、図２で参照するた
めに使用され、図４、図５（ｂ）〜図５（ｇ）、および
図６（ｂ）〜図６（ｇ）に合わせたシーケンス指定であ
る。シーケンス指定を参照として使用すると、シーケン
スＢの第１の行では、第２の画像の第１の行は第１の画
像の第１の行を上書きする、つまり置き換える。
力ビデオ信号の画像番号(picture number)と線番号(lin
e number)を表している。行１エントリ「Ｐ１／Ｌ１」
は、画像１、線１を示す。行４エントリは、画像１、線
２４０を示す。第２の列は、マルチプレクサ２６への２
ｆH遅延入力信号２０の画像番号および線番号を表す。
第３の列は、マルチプレクサ２６への２ｆHリアルタイ
ム入力信号の画像番号および線番号を表す。４番目の列
は、マルチプレクサ２６の出力を表す。５番目の列は、
マルチプレクサ２６の選択された出力をＬＣＤ３０に書
き込んだ結果を表す。６番目の列は、図２で参照するた
めに使用され、図４、図５（ｂ）〜図５（ｇ）、および
図６（ｂ）〜図６（ｇ）に合わせたシーケンス指定であ
る。シーケンス指定を参照として使用すると、シーケン
スＢの第１の行では、第２の画像の第１の行は第１の画
像の第１の行を上書きする、つまり置き換える。
【００３３】シーケンスＡおよび図１を参照し、入力ビ
デオ信号の画像(picture)１の線(line)１はスピードア
ップメモリ２２に伝播すると仮定する。同時に、画像１
の線１は遅延フレームメモリ１４に伝播する。連続する
線を受け取ると、線２４１が最終的にマルチプレクサへ
の入力信号２４として読み込める。そのときまで、線１
は遅延メモリ１４とスピードアップメモリ１８に伝播し
ており、マルチプレクサへの入力信号２０としての読み
込みに使用できる。次に、ＬＣＤ３０の線１に書き込む
ためにマルチプレクサの出力に対し線１を選択できる。
次に、ＬＣＤ３０の線２４１に書き込むためにマルチプ
レクサの出力に対し線２４１を選択できる。線１および
２４１が書き込まれるまでに、線２および２４２がマル
チプレクサへの入力としての読み込みに使用できる。線
２が書き込まれ、その後に線２４２が続き、線３が書き
込まれ、その後に線２４３が続きというように続く。画
像が同時に上半分と下半分に書き込まれる。表示装置に
書き込まれる線の空間的分離間隔は画像高さの１／２で
ある。言い換えると、マルチプレクサへの使用可能な入
力の各ペアの連続して書き込まれた線の分離間隔は画像
高さの１／２であるということである。もちろん、ＬＣ
Ｄ表示装置に、ビデオ信号を表示するのに必要な以上の
数のピクセルの行および／または列を持たせることも可
能である。
デオ信号の画像(picture)１の線(line)１はスピードア
ップメモリ２２に伝播すると仮定する。同時に、画像１
の線１は遅延フレームメモリ１４に伝播する。連続する
線を受け取ると、線２４１が最終的にマルチプレクサへ
の入力信号２４として読み込める。そのときまで、線１
は遅延メモリ１４とスピードアップメモリ１８に伝播し
ており、マルチプレクサへの入力信号２０としての読み
込みに使用できる。次に、ＬＣＤ３０の線１に書き込む
ためにマルチプレクサの出力に対し線１を選択できる。
次に、ＬＣＤ３０の線２４１に書き込むためにマルチプ
レクサの出力に対し線２４１を選択できる。線１および
２４１が書き込まれるまでに、線２および２４２がマル
チプレクサへの入力としての読み込みに使用できる。線
２が書き込まれ、その後に線２４２が続き、線３が書き
込まれ、その後に線２４３が続きというように続く。画
像が同時に上半分と下半分に書き込まれる。表示装置に
書き込まれる線の空間的分離間隔は画像高さの１／２で
ある。言い換えると、マルチプレクサへの使用可能な入
力の各ペアの連続して書き込まれた線の分離間隔は画像
高さの１／２であるということである。もちろん、ＬＣ
Ｄ表示装置に、ビデオ信号を表示するのに必要な以上の
数のピクセルの行および／または列を持たせることも可
能である。
【００３４】上述のシーケンスが図２にさらに詳しく説
明されている。大きなドット（・・・・・）のある行
は、スペース節約のためスキップした行を示す。ダッシ
ュ（−−−）のある行は、マルチプレクサへの両方の入
力信号が順番に選択され書き込まれるようにするために
時間順序で場所を保持することを示す。
明されている。大きなドット（・・・・・）のある行
は、スペース節約のためスキップした行を示す。ダッシ
ュ（−−−）のある行は、マルチプレクサへの両方の入
力信号が順番に選択され書き込まれるようにするために
時間順序で場所を保持することを示す。
【００３５】シーケンスＡは、第１の画像が表示装置３
０にどのように書き込まれたかを説明している。シーケ
ンスＢ〜Ｆは、フレームを倍にする操作が実際にどのよ
うに行われているかを示している。シーケンスＢの始め
に、シーケンスＢの第１の行に示されているように、第
２の画像がフレームレートマルチプライヤへの入力とし
て始まっている。画像２、線１は、マルチプレクサへの
リアルタイム入力であり、画像１、線２４１はメモリ１
４に伝播しており、マルチプレクサへの遅延入力となっ
ている。シーケンスＢが進行するにつれ、画像１の上半
分は画像２の上半分で置き換えられ、画像１の下半分は
画像１の下半分で置き換えられる。
０にどのように書き込まれたかを説明している。シーケ
ンスＢ〜Ｆは、フレームを倍にする操作が実際にどのよ
うに行われているかを示している。シーケンスＢの始め
に、シーケンスＢの第１の行に示されているように、第
２の画像がフレームレートマルチプライヤへの入力とし
て始まっている。画像２、線１は、マルチプレクサへの
リアルタイム入力であり、画像１、線２４１はメモリ１
４に伝播しており、マルチプレクサへの遅延入力となっ
ている。シーケンスＢが進行するにつれ、画像１の上半
分は画像２の上半分で置き換えられ、画像１の下半分は
画像１の下半分で置き換えられる。
【００３６】シーケンスＣの始めに、シーケンスＣの第
１の行に示されているように、第２の画像の下半分がフ
レームレートマルチプライヤへの入力として始まってい
る。画像２、線２４１は、マルチプレクサへのリアルタ
イム入力であり、画像２、線１はメモリ１４に伝播して
おり、マルチプレクサへの遅延入力となっている。シー
ケンスＣが進行するにつれ、画像２の上半分は画像２の
上半分で置き換えられ、画像１の下半分は画像２の下半
分で置き換えられる。
１の行に示されているように、第２の画像の下半分がフ
レームレートマルチプライヤへの入力として始まってい
る。画像２、線２４１は、マルチプレクサへのリアルタ
イム入力であり、画像２、線１はメモリ１４に伝播して
おり、マルチプレクサへの遅延入力となっている。シー
ケンスＣが進行するにつれ、画像２の上半分は画像２の
上半分で置き換えられ、画像１の下半分は画像２の下半
分で置き換えられる。
【００３７】シーケンスＤの始めに、シーケンスＤの第
１の行に示されているように、第３の画像の上半分がフ
レームレートマルチプライヤへの入力として始まってい
る。画像３、線１は、マルチプレクサへのリアルタイム
入力であり、画像２、線２４１はメモリ１４に伝播して
おり、マルチプレクサへの遅延入力となっている。シー
ケンスＤが進行するにつれ、画像２の上半分は画像３の
上半分で置き換えられ、画像２の下半分は画像２の下半
分で置き換えられる。
１の行に示されているように、第３の画像の上半分がフ
レームレートマルチプライヤへの入力として始まってい
る。画像３、線１は、マルチプレクサへのリアルタイム
入力であり、画像２、線２４１はメモリ１４に伝播して
おり、マルチプレクサへの遅延入力となっている。シー
ケンスＤが進行するにつれ、画像２の上半分は画像３の
上半分で置き換えられ、画像２の下半分は画像２の下半
分で置き換えられる。
【００３８】シーケンスＥおよびＦは、シーケンスＢ、
Ｃ、およびＤのパターンの後に続く。連続する画像の上
半分と下半分を書き込むパターンは、図４にまとめてあ
る。「ニュー(new)」または「リピート(repeat)」とい
うタイトルの付いている列は、指定された上半分または
下半分が初回または２回目に書き込まれたかどうかを示
している。右側の列は、ギリシャ文字の後に数字を続け
たもので、画像の上半分と下半分の書き込みを連続シー
ケンスでリンクしている。ここもまた、各シーケンスは
完了にフレーム期間の１／２を必要とすることを指摘し
ておく。したがって、シーケンスの連続するペアはすべ
て（たとえば、ＢＣ、ＣＤ、ＤＥなど）、完了までに１
フルフレーム期間を要する。
Ｃ、およびＤのパターンの後に続く。連続する画像の上
半分と下半分を書き込むパターンは、図４にまとめてあ
る。「ニュー(new)」または「リピート(repeat)」とい
うタイトルの付いている列は、指定された上半分または
下半分が初回または２回目に書き込まれたかどうかを示
している。右側の列は、ギリシャ文字の後に数字を続け
たもので、画像の上半分と下半分の書き込みを連続シー
ケンスでリンクしている。ここもまた、各シーケンスは
完了にフレーム期間の１／２を必要とすることを指摘し
ておく。したがって、シーケンスの連続するペアはすべ
て（たとえば、ＢＣ、ＣＤ、ＤＥなど）、完了までに１
フルフレーム期間を要する。
【００３９】最初の例として、α１は画像１の下半分が
表示装置に書き込まれる１回目を示している。β１は画
像２の上半分が表示装置に書き込まれる１回目を示して
いる。α２は画像２の下半分が表示装置に書き込まれる
２回目を示している。β２は画像２の上半分が表示装置
に書き込まれる２回目を示している。
表示装置に書き込まれる１回目を示している。β１は画
像２の上半分が表示装置に書き込まれる１回目を示して
いる。α２は画像２の下半分が表示装置に書き込まれる
２回目を示している。β２は画像２の上半分が表示装置
に書き込まれる２回目を示している。
【００４０】第２の例として、η１で始まるシーケンス
を考える。η１は、画像４の下半分が表示装置に書き込
まれる１回目を示している。θ１は画像５の上半分が表
示装置に書き込まれる１回目を示している。η２は画像
４の下半分が表示装置に書き込まれる２回目を示してい
る。θ２は画像５の上半分が表示装置に書き込まれる２
回目を示している。
を考える。η１は、画像４の下半分が表示装置に書き込
まれる１回目を示している。θ１は画像５の上半分が表
示装置に書き込まれる１回目を示している。η２は画像
４の下半分が表示装置に書き込まれる２回目を示してい
る。θ２は画像５の上半分が表示装置に書き込まれる２
回目を示している。
【００４１】それぞれの例で、画像の２つの上半分と画
像の２つの下半分が１フレーム期間に液晶表示装置に書
き込まれている。したがってフレームレートは２倍され
ている。
像の２つの下半分が１フレーム期間に液晶表示装置に書
き込まれている。したがってフレームレートは２倍され
ている。
【００４２】極性が正および負の電界の平均ＤＣレベル
は０であるのが望ましいことを注意しておく。表示装置
の線または行のレベルで、各行は電界極性に関して５０
％のデューティサイクルで駆動するのが望ましい。マル
チプレクサへの遅延入力およびリアルタイム入力は常
に、出力として交互に選択されるように見える。これは
一般に、本発明の構成に当てはまり、図３に示されてい
る実施形態では厳密に当てはまるが、図２の実施形態の
場合は厳密には当てはまらない。実際、これは、図２と
図３によって表される実施形態の間の相違にすぎず、図
２の場合のように図３の行ごとの説明は不要である。実
際、図４の要約は両方の実施形態に適用される。
は０であるのが望ましいことを注意しておく。表示装置
の線または行のレベルで、各行は電界極性に関して５０
％のデューティサイクルで駆動するのが望ましい。マル
チプレクサへの遅延入力およびリアルタイム入力は常
に、出力として交互に選択されるように見える。これは
一般に、本発明の構成に当てはまり、図３に示されてい
る実施形態では厳密に当てはまるが、図２の実施形態の
場合は厳密には当てはまらない。実際、これは、図２と
図３によって表される実施形態の間の相違にすぎず、図
２の場合のように図３の行ごとの説明は不要である。実
際、図４の要約は両方の実施形態に適用される。
【００４３】図２において、各シーケンスでのマルチプ
レクサからの第１の行出力は、所定の画像の第１の線、
つまり、ＰＬ／Ｌ１、Ｐ２／Ｌ１、Ｐ２／Ｌ１、Ｐ３／
Ｌ１、Ｐ３／Ｌ１などであることがわかる。シーケンス
Ｂの始めに、マルチプレクサの第１の出力はリアルタイ
ム入力Ｐ２／Ｌ１である。シーケンスＣの始めに、マル
チプレクサの第１の出力は遅延入力Ｐ２／Ｌ１である。
しかし、シーケンスＢの最後の出力つまりＰ１／Ｌ４８
０も、遅延出力であった。したがって、マルチプレクサ
に対する入力の交互選択は、望ましい５０％デューティ
サイクルを維持するために定期的に中断される。
レクサからの第１の行出力は、所定の画像の第１の線、
つまり、ＰＬ／Ｌ１、Ｐ２／Ｌ１、Ｐ２／Ｌ１、Ｐ３／
Ｌ１、Ｐ３／Ｌ１などであることがわかる。シーケンス
Ｂの始めに、マルチプレクサの第１の出力はリアルタイ
ム入力Ｐ２／Ｌ１である。シーケンスＣの始めに、マル
チプレクサの第１の出力は遅延入力Ｐ２／Ｌ１である。
しかし、シーケンスＢの最後の出力つまりＰ１／Ｌ４８
０も、遅延出力であった。したがって、マルチプレクサ
に対する入力の交互選択は、望ましい５０％デューティ
サイクルを維持するために定期的に中断される。
【００４４】図３において、各シーケンスでのマルチプ
レクサからの第１の行出力は、所定の画像の第１の線、
つまり、ＰＬ／Ｌ２４１、Ｐ２／Ｌ１、Ｐ２／Ｌ２４
１、Ｐ３／Ｌ１、Ｐ３／Ｌ２４１などでないことがわか
る。図３に示されているように、マルチプレクサ選択が
常に交互に行われる場合、線の書き込みは２つの連続す
る画像について、「１、２４１、２、２４２、３、２４
３、．．．２３８、４７８、２３９、４７９、２４０、
４８０、２４１、」『１、２４２、２、２４３、
３、．．．４７８、２３８、４７９、２３９、４８０、
２４０、』１、２４１などのシーケンスが発生する。一
重鍵括弧があるシーケンスの第１の部分では、再び線１
の前に４８０本の線が書き込まれる。二重鍵括弧がある
シーケンスの第２の部分では、再び線１の前に４７９本
の線が書き込まれる。これは、５０％デューティサイク
ルからの小さな逸脱を表す。
レクサからの第１の行出力は、所定の画像の第１の線、
つまり、ＰＬ／Ｌ２４１、Ｐ２／Ｌ１、Ｐ２／Ｌ２４
１、Ｐ３／Ｌ１、Ｐ３／Ｌ２４１などでないことがわか
る。図３に示されているように、マルチプレクサ選択が
常に交互に行われる場合、線の書き込みは２つの連続す
る画像について、「１、２４１、２、２４２、３、２４
３、．．．２３８、４７８、２３９、４７９、２４０、
４８０、２４１、」『１、２４２、２、２４３、
３、．．．４７８、２３８、４７９、２３９、４８０、
２４０、』１、２４１などのシーケンスが発生する。一
重鍵括弧があるシーケンスの第１の部分では、再び線１
の前に４８０本の線が書き込まれる。二重鍵括弧がある
シーケンスの第２の部分では、再び線１の前に４７９本
の線が書き込まれる。これは、５０％デューティサイク
ルからの小さな逸脱を表す。
【００４５】図２の実施形態では、５０％のデューティ
サイクルを達成するが、マルチプレクサのより複雑な動
作を必要とする。図３の実施形態は、５０％デューティ
サイクルと幾分異なるが、液晶表示装置がこの逸脱に耐
えられれば、フレームレートマルチプライヤの動作の複
雑さは減じる。
サイクルを達成するが、マルチプレクサのより複雑な動
作を必要とする。図３の実施形態は、５０％デューティ
サイクルと幾分異なるが、液晶表示装置がこの逸脱に耐
えられれば、フレームレートマルチプライヤの動作の複
雑さは減じる。
【００４６】電界の極性は、本発明の構成により管理で
きる。電界の極性を管理する第１の方式を図５（ａ）〜
図５（ｇ）に示す。電界の極性を管理する第２の方式を
図６（ａ）〜図６（ｇ）に示す。これらの代表的な方式
のそれぞれを、図２または図３により動作する、図１の
実施形態、さらに図７、図８、および図９に示されてい
る他の実施形態とともに使用できる。
きる。電界の極性を管理する第１の方式を図５（ａ）〜
図５（ｇ）に示す。電界の極性を管理する第２の方式を
図６（ａ）〜図６（ｇ）に示す。これらの代表的な方式
のそれぞれを、図２または図３により動作する、図１の
実施形態、さらに図７、図８、および図９に示されてい
る他の実施形態とともに使用できる。
【００４７】図５（ａ）は、図５（ｂ）〜図５（ｇ）を
理解する鍵となるものである。白背景色４０は、正の電
界極性を持つ液晶表示装置を表し、灰色背景色４２は、
負の電界極性を持つ液晶表示装置を表す。図５（ｂ）の
液晶表示装置４４は、上半分４６と下半分４８に分かれ
る。たとえば、シーケンスＢでは、表示装置４４は、上
半分と下半分のそれぞれの負の極性の電界により駆動さ
れる。駆動電界極性は、図５（ｃ）に示されているよう
に、シーケンスＣの始めのところで正に反転する。駆動
電界極性は、図５（ｄ）に示されているように、シーケ
ンスＤの始めに負に反転する。駆動電界極性は、図５
（ｅ）に示されているように、シーケンスＥの始めのと
ころで正に反転する。電界極性は、図５（ｆ）および図
５（ｇ）に示されているように、交互動作をし続ける。
たとえば、この実施形態は、マルチプレクサが全画像高
さを構成する線の本数を供給するごとに、この例では４
８０本ごとに、駆動電界極性を変えることにより実施で
きる。言い換えると、各シーケンスの第１の線を書き込
む前ということである。
理解する鍵となるものである。白背景色４０は、正の電
界極性を持つ液晶表示装置を表し、灰色背景色４２は、
負の電界極性を持つ液晶表示装置を表す。図５（ｂ）の
液晶表示装置４４は、上半分４６と下半分４８に分かれ
る。たとえば、シーケンスＢでは、表示装置４４は、上
半分と下半分のそれぞれの負の極性の電界により駆動さ
れる。駆動電界極性は、図５（ｃ）に示されているよう
に、シーケンスＣの始めのところで正に反転する。駆動
電界極性は、図５（ｄ）に示されているように、シーケ
ンスＤの始めに負に反転する。駆動電界極性は、図５
（ｅ）に示されているように、シーケンスＥの始めのと
ころで正に反転する。電界極性は、図５（ｆ）および図
５（ｇ）に示されているように、交互動作をし続ける。
たとえば、この実施形態は、マルチプレクサが全画像高
さを構成する線の本数を供給するごとに、この例では４
８０本ごとに、駆動電界極性を変えることにより実施で
きる。言い換えると、各シーケンスの第１の線を書き込
む前ということである。
【００４８】図６（ａ）は、図６（ｂ）〜図６（ｇ）を
理解する鍵となるものである。液晶表示装置５０は、上
半分５２と下半分５４に分かれる。上半分と下半分のい
ずれか一方が常に正の電界で書き込まれるが、上半分お
よび下半分の他方は常に負の電界で書き込まれる。さら
に、上半分と下半分のそれぞれが、極性が交互に変わる
電界で連続してかつ完全に書き込まれる。白背景色は、
正の電界極性を持つ液晶表示装置を表し、灰色背景色
は、負の電界極性を持つ液晶表示装置を表す。図６
（ｂ）の液晶表示装置５６は、上半分５８と下半分６０
に分かれる。たとえば、シーケンスＢでは、表示装置５
６は、上半分５８の負の電界と下半分６０の正の電界に
より駆動される。下半分と上半分のそれぞれに対する駆
動電界極性は、図６（ｃ）に示されているように、シー
ケンスＣの始めに反転する。下半分と上半分のそれぞれ
に対する駆動電界極性は、図６（ｄ）に示されているよ
うに、シーケンスＤの始めに再び反転する。上半分と下
半分のそれぞれに対する駆動電界極性は、図６（ｅ）、
図６（ｆ）、および図６（ｇ）に示されているように、
反転し続ける。この方式では、各線の駆動電界極性がマ
ルチプレクサのそれぞれの出力線とともに反転する必要
がある。
理解する鍵となるものである。液晶表示装置５０は、上
半分５２と下半分５４に分かれる。上半分と下半分のい
ずれか一方が常に正の電界で書き込まれるが、上半分お
よび下半分の他方は常に負の電界で書き込まれる。さら
に、上半分と下半分のそれぞれが、極性が交互に変わる
電界で連続してかつ完全に書き込まれる。白背景色は、
正の電界極性を持つ液晶表示装置を表し、灰色背景色
は、負の電界極性を持つ液晶表示装置を表す。図６
（ｂ）の液晶表示装置５６は、上半分５８と下半分６０
に分かれる。たとえば、シーケンスＢでは、表示装置５
６は、上半分５８の負の電界と下半分６０の正の電界に
より駆動される。下半分と上半分のそれぞれに対する駆
動電界極性は、図６（ｃ）に示されているように、シー
ケンスＣの始めに反転する。下半分と上半分のそれぞれ
に対する駆動電界極性は、図６（ｄ）に示されているよ
うに、シーケンスＤの始めに再び反転する。上半分と下
半分のそれぞれに対する駆動電界極性は、図６（ｅ）、
図６（ｆ）、および図６（ｇ）に示されているように、
反転し続ける。この方式では、各線の駆動電界極性がマ
ルチプレクサのそれぞれの出力線とともに反転する必要
がある。
【００４９】図７は、他の実施形態を示している。フレ
ームレートマルチプライヤ１００は、フレームレートダ
ブラとして実現されており、部分的フレーム１４とスピ
ードアップメモリ１８が単一フレームメモリ１１４で置
き換えられていることを除き図１のフレームレートマル
チプライヤ１０と同一である。メモリ１１４は、部分フ
レーム遅延およびビデオスピードアップの両方を実現す
る。この実施形態では、１つ少ないスピードアップメモ
リが必要であるが、１／２フレームメモリを入力ビデオ
信号のレート（たとえば、２ｆH）よりも高速なレート
（たとえば、４ｆH）で読み出す必要があるため、メモ
リ帯域幅が低減されることはない。他のすべての面にお
いて、この実施形態の動作は図１に示されているのと同
じである。図７の実施形態は、たとえば、図２、図３、
図４、図５（ａ）〜図５（ｇ）、および図６（ａ）〜図
６（ｇ）で説明されているように、作動させることがで
きる。
ームレートマルチプライヤ１００は、フレームレートダ
ブラとして実現されており、部分的フレーム１４とスピ
ードアップメモリ１８が単一フレームメモリ１１４で置
き換えられていることを除き図１のフレームレートマル
チプライヤ１０と同一である。メモリ１１４は、部分フ
レーム遅延およびビデオスピードアップの両方を実現す
る。この実施形態では、１つ少ないスピードアップメモ
リが必要であるが、１／２フレームメモリを入力ビデオ
信号のレート（たとえば、２ｆH）よりも高速なレート
（たとえば、４ｆH）で読み出す必要があるため、メモ
リ帯域幅が低減されることはない。他のすべての面にお
いて、この実施形態の動作は図１に示されているのと同
じである。図７の実施形態は、たとえば、図２、図３、
図４、図５（ａ）〜図５（ｇ）、および図６（ａ）〜図
６（ｇ）で説明されているように、作動させることがで
きる。
【００５０】図８は、他の実施形態を示している。フレ
ームレートマルチプライヤ１５０は、フレームレートダ
ブラとして実現されており、部分フレーム１４、スピー
ドアップメモリ１８、およびスピードアップメモリ２２
が単一フレームメモリ１５４で置き換えられていること
を除き図１のフレームレートマルチプライヤ１０と同一
である。メモリ１５４は、入力ビデオ信号１２の遅延バ
ージョンとリアルタイムバージョンの両方に対する部分
フレーム遅延およびビデオスピードアップの両方の機能
を備える。本発明で教示している方法によりリアルタイ
ムビデオ線と遅延ビデオ線を交互に読み取り、スピード
アップし、液晶表示装置に送るためには読み込みポート
を選択的に取り扱えることが必要である。データ操作は
すべて、メモリ１５４の読み込みポートを制御できる結
果であり、コントローラ３２の対応する動作に反映され
る。この実施形態では、スピードアップメモリと遅延メ
モリの両方として機能するメモリを１つだけ必要とす
る。図７に示した実施形態のように、１／２フレームメ
モリを入力ビデオ信号のレート（たとえば、２ｆH）よ
りも高速なレート（たとえば、４ｆH）で読み込まなけ
ればならないのでメモリ帯域幅は低減されない。さら
に、たとえば、１本の線の１／２から複数の線までの範
囲で、特に図２に示されている実施形態により動作する
ために、１／２フレームメモリはフレームの１／２より
もいくぶん大きくなければならない。したがって、１／
２フレームメモリ１５４のサイズは約（≒）フレームの
１／２である。集積回路内にメモリを実装することの利
点に関して、追加する必要のある線は実務的帰結ではな
い。この点で、メモリ１５４はまだ１／２フレームメモ
リとして一般に呼んでかまわない。他のすべての面にお
いて、この実施形態の動作は図１に示されているのと同
じである。図７の実施形態は、たとえば、図２、図３、
図４、図５（ａ）〜図５（ｇ）、および図６（ａ）〜図
６（ｇ）で説明されているように、作動させることがで
きる。
ームレートマルチプライヤ１５０は、フレームレートダ
ブラとして実現されており、部分フレーム１４、スピー
ドアップメモリ１８、およびスピードアップメモリ２２
が単一フレームメモリ１５４で置き換えられていること
を除き図１のフレームレートマルチプライヤ１０と同一
である。メモリ１５４は、入力ビデオ信号１２の遅延バ
ージョンとリアルタイムバージョンの両方に対する部分
フレーム遅延およびビデオスピードアップの両方の機能
を備える。本発明で教示している方法によりリアルタイ
ムビデオ線と遅延ビデオ線を交互に読み取り、スピード
アップし、液晶表示装置に送るためには読み込みポート
を選択的に取り扱えることが必要である。データ操作は
すべて、メモリ１５４の読み込みポートを制御できる結
果であり、コントローラ３２の対応する動作に反映され
る。この実施形態では、スピードアップメモリと遅延メ
モリの両方として機能するメモリを１つだけ必要とす
る。図７に示した実施形態のように、１／２フレームメ
モリを入力ビデオ信号のレート（たとえば、２ｆH）よ
りも高速なレート（たとえば、４ｆH）で読み込まなけ
ればならないのでメモリ帯域幅は低減されない。さら
に、たとえば、１本の線の１／２から複数の線までの範
囲で、特に図２に示されている実施形態により動作する
ために、１／２フレームメモリはフレームの１／２より
もいくぶん大きくなければならない。したがって、１／
２フレームメモリ１５４のサイズは約（≒）フレームの
１／２である。集積回路内にメモリを実装することの利
点に関して、追加する必要のある線は実務的帰結ではな
い。この点で、メモリ１５４はまだ１／２フレームメモ
リとして一般に呼んでかまわない。他のすべての面にお
いて、この実施形態の動作は図１に示されているのと同
じである。図７の実施形態は、たとえば、図２、図３、
図４、図５（ａ）〜図５（ｇ）、および図６（ａ）〜図
６（ｇ）で説明されているように、作動させることがで
きる。
【００５１】図９に示されているフレームレートマルチ
プライヤ２００は、ｎ＞２のときの動作にフレームレー
トマルチプライヤをどのように適応させるかを示してい
る。部分フレームメモリ２１４には、複数の出力タップ
２１６Ａ、２１６Ｂ、２１６Ｃなどが付いており、遅延
が等しくなるようになっている。ｎ−１個のスピードア
ップメモリからなるアレイ２１８は、スピードアップメ
モリ２１８Ａ、２１８Ｂ、２１８Ｃなどを備える。ｎ：
１スピードアップメモリは、メモリ２１４の遅延出力ご
とに用意される。各スピードアップメモリは、出力２２
０Ａ、２２０Ｂ、２２０Ｃなどを備え、マルチプレクサ
２２６の選択可能な入力となっている。出力２４付きの
リアルタイムスピードアップメモリ２２の動作は、同じ
である。アレイ２１８内にはｎ−１個のスピードアップ
メモリがあり、回路２００内にはｎ個のスピードアップ
メモリがある。リアルタイムスピードアップメモリをア
レイ２１８の一部とみなすかどうかは便宜上の問題であ
る。
プライヤ２００は、ｎ＞２のときの動作にフレームレー
トマルチプライヤをどのように適応させるかを示してい
る。部分フレームメモリ２１４には、複数の出力タップ
２１６Ａ、２１６Ｂ、２１６Ｃなどが付いており、遅延
が等しくなるようになっている。ｎ−１個のスピードア
ップメモリからなるアレイ２１８は、スピードアップメ
モリ２１８Ａ、２１８Ｂ、２１８Ｃなどを備える。ｎ：
１スピードアップメモリは、メモリ２１４の遅延出力ご
とに用意される。各スピードアップメモリは、出力２２
０Ａ、２２０Ｂ、２２０Ｃなどを備え、マルチプレクサ
２２６の選択可能な入力となっている。出力２４付きの
リアルタイムスピードアップメモリ２２の動作は、同じ
である。アレイ２１８内にはｎ−１個のスピードアップ
メモリがあり、回路２００内にはｎ個のスピードアップ
メモリがある。リアルタイムスピードアップメモリをア
レイ２１８の一部とみなすかどうかは便宜上の問題であ
る。
【００５２】液晶表示装置の動作は、画像がｎ個の部分
として表示装置に書き込まれる限りに変更される。たと
えば、ｎ＝３の場合、画像は上、中、および下と１／３
にわけて処理される。それぞれ１／３の部分は１６０本
の線で構成される。フレームメモリの出力タップは、フ
レーム期間の１／３とフレーム期間の２／３についてタ
イミングがとられる。４８０ｐのビデオ信号、ｎ＝３の
線による書き込みシーケンスは、たとえば、１、１６
１、３２１、２、１６２、３２２、３、１６３、３２３
などとなる。たとえば、ｎ＝４の場合、画像は上、中
上、中下、および下と１／４にわけて処理される。それ
ぞれ１／４の部分は１２０本の線で構成される。フレー
ムメモリの出力タップは、フレーム期間の１／４、フレ
ーム期間の１／２、およびフレーム期間の３／４につい
てタイミングがとられる。４８０ｐのビデオ信号、ｎ＝
４の線による書き込みシーケンスは、たとえば、１、１
２１、２４１、３６１、２、１２２、２４２、３６２、
３、１２３、２４３、３６３などとなる。この実施形態
の詳細な動作は、図２、図３、および図４で終了してい
るように図を用いて説明するにも非常に冗漫である。し
かし、当業者であれば、先行する実施形態の教示に基づ
いてフレームレートマルチプライヤ２００のサイズと容
量を拡大するのに困難はいっさい感じないであろう。た
とえば、ｎ＝３のとき、遅延メモリのサイズはフレーム
メモリの２／３としなければならないことを指摘でき
る。ｎ＝４のとき、遅延メモリのサイズはフレームメモ
リの３／４としなければならない。したがって、フレー
ムレート倍数を大きくすると、フレームメモリを大きく
する必要があるだけでなく、コントローラ２３２で生成
されるクロックおよび制御信号が複雑になるというトレ
ードオフも生じる。前記の教示に鑑みて、当業者であれ
ば、たとえば、１＜ｎ＜２のとき、状況によっては、各
画像のすべての線が複数回書き込まれるとは限らないこ
とを理解するであろう。フレームレートマルチプライヤ
２００によって実行されるすべての操作は、図８に示さ
れているように単一メモリを使ってフレームレートマル
チプライヤによって実行できることに注意されたい。し
たがって、図１０（ａ）〜図１０（ｃ）の表は、図８お
よび図９の両方に適切なものである。
として表示装置に書き込まれる限りに変更される。たと
えば、ｎ＝３の場合、画像は上、中、および下と１／３
にわけて処理される。それぞれ１／３の部分は１６０本
の線で構成される。フレームメモリの出力タップは、フ
レーム期間の１／３とフレーム期間の２／３についてタ
イミングがとられる。４８０ｐのビデオ信号、ｎ＝３の
線による書き込みシーケンスは、たとえば、１、１６
１、３２１、２、１６２、３２２、３、１６３、３２３
などとなる。たとえば、ｎ＝４の場合、画像は上、中
上、中下、および下と１／４にわけて処理される。それ
ぞれ１／４の部分は１２０本の線で構成される。フレー
ムメモリの出力タップは、フレーム期間の１／４、フレ
ーム期間の１／２、およびフレーム期間の３／４につい
てタイミングがとられる。４８０ｐのビデオ信号、ｎ＝
４の線による書き込みシーケンスは、たとえば、１、１
２１、２４１、３６１、２、１２２、２４２、３６２、
３、１２３、２４３、３６３などとなる。この実施形態
の詳細な動作は、図２、図３、および図４で終了してい
るように図を用いて説明するにも非常に冗漫である。し
かし、当業者であれば、先行する実施形態の教示に基づ
いてフレームレートマルチプライヤ２００のサイズと容
量を拡大するのに困難はいっさい感じないであろう。た
とえば、ｎ＝３のとき、遅延メモリのサイズはフレーム
メモリの２／３としなければならないことを指摘でき
る。ｎ＝４のとき、遅延メモリのサイズはフレームメモ
リの３／４としなければならない。したがって、フレー
ムレート倍数を大きくすると、フレームメモリを大きく
する必要があるだけでなく、コントローラ２３２で生成
されるクロックおよび制御信号が複雑になるというトレ
ードオフも生じる。前記の教示に鑑みて、当業者であれ
ば、たとえば、１＜ｎ＜２のとき、状況によっては、各
画像のすべての線が複数回書き込まれるとは限らないこ
とを理解するであろう。フレームレートマルチプライヤ
２００によって実行されるすべての操作は、図８に示さ
れているように単一メモリを使ってフレームレートマル
チプライヤによって実行できることに注意されたい。し
たがって、図１０（ａ）〜図１０（ｃ）の表は、図８お
よび図９の両方に適切なものである。
【００５３】図１０（ａ）は、ｆVinが５０Ｈｚまたは
６０Ｈｚのときのｎ＝２、３、または４の場合のスピー
ドアップビデオ信号のフレーム期間を示す表である。
６０Ｈｚのときのｎ＝２、３、または４の場合のスピー
ドアップビデオ信号のフレーム期間を示す表である。
【００５４】図１０（ｂ）は、ｆHinがｆH、２ｆH、お
よび３ｆHのときのｎ＝２、３、または４の場合のスピ
ードアップビデオ信号の水平走査周波数ｎｆHinを示す
表である。
よび３ｆHのときのｎ＝２、３、または４の場合のスピ
ードアップビデオ信号の水平走査周波数ｎｆHinを示す
表である。
【００５５】図１０（ｃ）は、ｎ＝２、３、および４の
場合のフレームレートマルチプライヤの動作パラメータ
および構造を要約した表である。ｎ＝２のとき、メモリ
２１４のサイズはフレームの１／２であり、２つのスピ
ードアップメモリがあり、図１のように、出力を互いに
関してフレームの１／２だけ遅延する必要がある。ｎ＝
３のとき、メモリ２１４のサイズはフレームの２／３で
あり、アレイ２１８内に２つのスピードアップメモリが
あり、合わせて３つのスピードアップメモリがあり、出
力を互いに関してフレーム期間の１／３だけ遅延する必
要がある。ｎ＝４のとき、メモリ２１４のサイズはフレ
ームの３／４であり、アレイ２１８内に３つのスピード
アップメモリがあり、合わせて４つのスピードアップメ
モリがあり、出力を互いに関してフレーム期間の１／４
だけ遅延する必要がある。
場合のフレームレートマルチプライヤの動作パラメータ
および構造を要約した表である。ｎ＝２のとき、メモリ
２１４のサイズはフレームの１／２であり、２つのスピ
ードアップメモリがあり、図１のように、出力を互いに
関してフレームの１／２だけ遅延する必要がある。ｎ＝
３のとき、メモリ２１４のサイズはフレームの２／３で
あり、アレイ２１８内に２つのスピードアップメモリが
あり、合わせて３つのスピードアップメモリがあり、出
力を互いに関してフレーム期間の１／３だけ遅延する必
要がある。ｎ＝４のとき、メモリ２１４のサイズはフレ
ームの３／４であり、アレイ２１８内に３つのスピード
アップメモリがあり、合わせて４つのスピードアップメ
モリがあり、出力を互いに関してフレーム期間の１／４
だけ遅延する必要がある。
【００５６】当業者にとっては、本発明で教示している
方法が一般に、乗算係数(multiplication factor)ｎ＞
１としたときにすべてのフレームレートマルチプライヤ
に適用可能であることは明白であろう。たとえば、乗算
係数ｎ＝１．５は、５０Ｈｚフレームレート入力信号が
フリッカーを抑えるために７５Ｈｚの倍数となっている
フレームレートとすると都合がよい状況を表すことがで
きる。ただし、本発明で教示されている方法のハードウ
ェアによる実施はｎ≧２としたときに簡単になるという
利点があり、またより具体的にはｎをさらに整数とした
ときであることは理解できるであろう。
方法が一般に、乗算係数(multiplication factor)ｎ＞
１としたときにすべてのフレームレートマルチプライヤ
に適用可能であることは明白であろう。たとえば、乗算
係数ｎ＝１．５は、５０Ｈｚフレームレート入力信号が
フリッカーを抑えるために７５Ｈｚの倍数となっている
フレームレートとすると都合がよい状況を表すことがで
きる。ただし、本発明で教示されている方法のハードウ
ェアによる実施はｎ≧２としたときに簡単になるという
利点があり、またより具体的にはｎをさらに整数とした
ときであることは理解できるであろう。
【図１】本発明を適用した、フレームレートダブラとし
て動作するように改造されたフレームレートマルチプラ
イヤを示すブロック図である。
て動作するように改造されたフレームレートマルチプラ
イヤを示すブロック図である。
【図２】第１の実施形態による図１に示されているフレ
ームレートダブラの動作を説明する図である。
ームレートダブラの動作を説明する図である。
【図３】第２の実施形態による図１に示されているフレ
ームレートダブラの動作を説明する図である。
ームレートダブラの動作を説明する図である。
【図４】図２，図３で表されるフレームレートダブラの
動作を要約するのに使用する説明図である。
動作を要約するのに使用する説明図である。
【図５】電界の極性を制御する第１の方式を説明する図
である。
である。
【図６】電界の極性を制御する第２の方式を説明する図
である。
である。
【図７】本発明を適用した、フレームレートダブラとし
て動作するように改造されたフレームレートマルチプラ
イヤの他の実施形態を示すブロック図である。
て動作するように改造されたフレームレートマルチプラ
イヤの他の実施形態を示すブロック図である。
【図８】本発明を適用した、フレームレートダブラとし
て動作するように改造されたフレームレートマルチプラ
イヤの他の実施形態を示すブロック図である。
て動作するように改造されたフレームレートマルチプラ
イヤの他の実施形態を示すブロック図である。
【図９】本発明を適用した、フレームレートマルチプラ
イヤの他の実施形態を示すブロック図である。
イヤの他の実施形態を示すブロック図である。
【図１０】図８および図９に示されているフレームレー
トマルチプライヤの動作を説明する図である。
トマルチプライヤの動作を説明する図である。
【符号の説明】 １０ フレームレートマルチプライヤ １２ 入力ビデオ信号 １４ 部分フレームメモリ １６ 出力信号 １８ スピードアップメモリ ２０ ビデオ信号 ２２ スピードアップメモリ ２４ 出力信号 ２６ マルチプレクサ（ＭＵＸ） ２８ 出力 ３０ 液晶表示装置（ＬＣＤ） ３２ コントローラ ４０ 白背景色 ４２ 灰色背景色 ４４ 液晶表示装置 ５０ 液晶表示装置 ５６ 液晶表示装置 １００ フレームレートマルチプライヤ １１４ 単一フレームメモリ １５０ フレームレートマルチプライヤ １５４ 単一フレームメモリ ２００ フレームレートマルチプライヤ ２１６Ａ、２１６Ｂ、２１６Ｃ 出力タップ ２１８Ａ、２１８Ｂ、２１８Ｃ スピードアップメモリ ２２０Ａ、２２０Ｂ、２２０Ｃ 出力 ２２６ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/66 １０２ Ｈ０４Ｎ 5/66 １０２Ｂ (72)発明者 ドナルド ヘンリー ウイリス アメリカ合衆国 46250 インディアナ州 インディアナポリス イースト 74 プ レイス 5175 Ｆターム(参考） 5C006 AA01 AF03 AF04 AF06 AF44 AF51 AF61 BB11 BC16 BF02 BF07 BF14 BF24 FA02 FA44 5C058 AA06 BA02 BA09 BB13 BB18 BB21 5C080 AA10 BB05 DD22 EE19 GG07 GG08 GG09 JJ02
Claims (4)
- 【請求項１】 ラインレートがｆHin、フレームレート
がｆVinである入力ビデオ信号のフレームレートを逓倍
する方法であって、 前記入力ビデオ信号をフレーム期間１／ｆVinの数分の
１だけ前記入力ビデオ信号を遅延するのに十分なメモリ
に伝播するステップと、 前記遅延されたビデオ信号をｆHinよりも高速な第１の
ラインレートまでスピードアップするステップと、 前記入力ビデオ信号をｆHinよりも高速な第２のライン
レートまでスピードアップするステップと、 前記スピードアップされたビデオ信号と前記遅延されス
ピードアップされたビデオ信号を順次、ライン１本ずつ
供給するステップと、 前記順次供給したラインを液晶表示装置に前記高速なラ
インレートで書き込むステップとを備え、 それぞれの前記フレーム期間内に前記ラインのうち少な
くともいくつかを複数回書き込むことを特徴とする方
法。 - 【請求項２】 ラインレートがｆHin、フレームレート
がｆVinである入力ビデオ信号のフレームレートを２逓
倍する方法であって、 前記入力ビデオ信号をフレーム期間１／ｆVinの１／２
だけ前記入力ビデオ信号を遅延するのに十分なメモリに
伝播するステップと、 前記遅延されたビデオ信号をｆHinよりも高速な第１の
ラインレートまでスピードアップするステップと、 前記入力ビデオ信号をｆHinよりも高速な第２のライン
レートまでスピードアップするステップと、 前記スピードアップされたビデオ信号と前記遅延されス
ピードアップされたビデオ信号を順次、ライン１本ずつ
供給するステップと、 前記順次供給したラインを液晶表示装置に前記高速なラ
インレートで書き込むステップとを備え、 それぞれの前記フレーム期間内に前記ラインのそれぞれ
を２回書き込むことを特徴とする方法。 - 【請求項３】 ラインレートがｆHin、フレームレート
がｆVinである入力ビデオ信号のフレームレートマルチ
プライヤであって、 前記入力ビデオ信号用の第１のメモリであって、フレー
ム期間１／ｆVinの数分の１だけ前記入力ビデオ信号を
遅延するのに十分な最大必要データ記憶容量を持つ前記
第１のメモリと、 前記遅延されたビデオ信号をｆHinよりも高速な第１の
ラインレートまでスピードアップする第２のメモリと、 前記入力ビデオ信号をｆHinよりも高速な第２のライン
レートまでスピードアップする第３のメモリと、 前記スピードアップされた両方のビデオ信号を受信し、
前記スピードアップされたビデオ信号をライン１本ずつ
供給し、液晶表示装置に書き込むマルチプレクサと、 クロック信号と制御信号の信号源であって、それぞれの
前記メモリと、前記マルチプレクサと、前記液晶表示装
置とに結合され、前記マルチプレクサによって前記液晶
表示装置に供給される連続したラインが前記第２および
前記第３のメモリから前記高速なラインレートで交互に
発生し、前記供給されるラインの少なくともいくつかが
それぞれの前記フレーム期間内に複数回前記液晶表示装
置に供給される前記信号源とを具備したことを特徴とす
るフレームレートマルチプライヤ。 - 【請求項４】 ラインレートがｆHin、フレームレート
がｆVinである入力ビデオ信号のフレームレートダブラ
であって、 前記入力ビデオ信号をフレーム期間１／ｆVinの１／２
だけ遅延する第１のメモリと、 前記遅延されたビデオ信号をｆHinよりも高速なライン
レートまでスピードアップする第２のメモリと、 前記入力ビデオ信号をｆHinよりも高速な第２のライン
レートまでスピードアップする第３のメモリと、 前記スピードアップされた両方のビデオ信号を受信し、
前記スピードアップされたビデオ信号をライン１本ずつ
供給し、液晶表示装置に書き込むマルチプレクサと、 クロック信号と制御信号の信号源であって、それぞれの
前記メモリと、前記マルチプレクサと、前記液晶表示装
置とに結合され、前記マルチプレクサによって前記液晶
表示装置に供給される連続したラインが前記第２および
前記第３のメモリから前記高速なラインレートで交互に
発生し、前記供給されるラインのそれぞれが各前記フレ
ーム期間内に２回前記液晶表示装置に供給される前記信
号源とを具備したことを特徴とするフレームレートダブ
ラ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/804,554 | 2001-03-12 | ||
| US09/804,554 US7106380B2 (en) | 2001-03-12 | 2001-03-12 | Frame rate multiplier for liquid crystal display |
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| Publication Number | Publication Date |
|---|---|
| JP2002328666A true JP2002328666A (ja) | 2002-11-15 |
| JP4707921B2 JP4707921B2 (ja) | 2011-06-22 |
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ID=25189249
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002067553A Expired - Fee Related JP4707921B2 (ja) | 2001-03-12 | 2002-03-12 | フレームレートを逓倍する方法、フレームレートマルチプライヤおよびフレームレートダブラ |
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| US (1) | US7106380B2 (ja) |
| EP (1) | EP1241656B1 (ja) |
| JP (1) | JP4707921B2 (ja) |
| KR (1) | KR100868301B1 (ja) |
| CN (1) | CN1307607C (ja) |
| BR (1) | BR0200741A (ja) |
| DE (1) | DE60233699D1 (ja) |
| MX (1) | MXPA02002586A (ja) |
| MY (1) | MY131902A (ja) |
| TW (1) | TW546607B (ja) |
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- 2002-03-08 KR KR1020020012428A patent/KR100868301B1/ko not_active IP Right Cessation
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- 2002-03-12 CN CNB02107156XA patent/CN1307607C/zh not_active Expired - Fee Related
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