KR20020072504A - 프레임 레이트 제어기 - Google Patents

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Abstract

프레임 레이트 제어기(20)는 액티브 매트릭스 디스플레이의 프레임 리프레쉬 레이트를 제어하기 위해 제공된다. 제어기(20)는, 수직 동기화 신호(VSYNC)를 카운터링하고 N이 선택가능한 0보다 큰 정수인 경우에 데이터의 모든 제N 프레임에 인에이블 신호(FE)를 공급하는 사전로딩가능 동기식 카운터(preloadable synchronous counter)(21)와 같은 제1 회로를 포함한다. 게이팅 배열(26)이 인에이블 신호(FE)에 의해 제어됨으로써, 액티브 매트릭스 디스플레이는 데이터의 모든 제N 프레임에 대해 리프레쉬되고, 따라서 디스플레이의 전력 소비를 절감할 수 있게 한다.

Description

프레임 레이트 제어기{FRAME RATE CONTROLLER}
본 발명은 액티브 매트릭스 디스플레이의 프레임 리프레쉬 레이트를 제어하는 제어기에 관한 것이다. 또한, 본 발명은 프레임 레이트 제어기 등을 포함하는 디스플레이 제어기 및 이러한 제어기 등을 포함하는 액티브 매트릭스 디스플레이에 관한 것이다. 이러한 디스플레이들은, 각종 포맷으로 디스플레이에 데이터를 공급할 수 있고 디스플레이 전력 소비를 최소화하는데 바람직한 휴대용 장치에 사용될 수 있다.
첨부되는 도면의 도 1은 종래 타입의 통상적인 액티브 매트릭스 액정 디스플레이를 도시한다. 디스플레이는 N행(row) M열(column) 화소(픽셀)의 액티브 매트릭스(1)를 포함한다. 각 픽셀은 그 사이에 액정 재료층(도시 안됨)을 개재하여 카운터 전극(도시 안됨)에 대향하는 픽셀 전극(2)을 포함한다. 픽셀 전극은 픽셀 박막 트랜지스터(TFT)(3)의 드레인에 접속되고, TFT(3)의 소오스는 한 열의 픽셀 모두에 공통인 데이터 라인(4)에 접속되며, TFT(3)의 게이트는 한 행의 픽셀 모두에 공통인 스캔 라인(5)에 접속된다.
데이터 라인(4)은, 데이터 제어기(도시 안됨)로부터 타이밍, 제어 및 데이터 신호를 수신하고 데이터 라인(4)을 충전(charging)하기 위해 아날로그 전압을 공급하는 데이터 라인 드라이버(6)에 접속된다. 스캔 라인(5)은, 타이밍 신호에 의해 제어되고 주기적 반복 시퀀스에 따라 한번에 하나씩 스캔 라인 펄스를 스캔 라인(5)에 공급하는 스캔 라인 드라이버(7)에 접속된다.
이미지 데이터는 프레임 단위로 데이터 드라이버에 송신된다. 각 프레임내에서, 이미지 데이터는 라인 단위로 송신되는데, 데이터의 각 라인은 디스플레이 픽셀의 요구되는 수평 행의 디스플레이 상태에 대응한다. 데이터의 라인은 요구되는 전압으로 데이터 라인(4)을 충전하는 데이터 라인 드라이버(6)에 한번에 한 라인씩 로딩된다. 그리고 나서, 스캔 라인 드라이버(7)는 갱신될 픽셀의 행에 스캔 펄스를 공급한다. 행의 픽셀 트랜지스터(3)는 게이트에서 스캔 펄스를 수신하고 도전 상태로 전환되어, 데이터 라인(4)의 전압이 리프레쉬되고 있는 라인의 픽셀 전극(2)을 충전한다. 이것은 전체 디스플레이가 데이터의 프레쉬(fresh) 프레임에 의해 리프레쉬될 때까지 한 행씩 반복된다. 그 다음, 이것은 각 데이터 프레임에대해 반복된다.
첨부되는 도면의 도 2는 대체로 디스플레이와 물리적으로 분리된 집적 회로의 형태(form)인 통상적인 액정 디스플레이 제어기(10)를 도시한다. 제어기(10)는, 클럭 신호(CKS), 수평 동기화 신호(horizonal synchronisation signal,HS) 및 수직 동기화 신호(vertical synchronisation signal, VS) 수신하는 타이밍 발생기(11)를 포함한다. 타이밍 발생기(11)는 이들 타이밍 신호를 디스플레이에게 전달하고, 디스플레이 제어기(10)의 동작을 제어하기 위해 타이밍 신호를 생성한다.
제어기(10)는 광도(luminance)및 채도(chrominance) 포맷(Y, Cr, Cb) 또는 RGB(적색, 녹색, 청색) 포맷으로 비디오 데이터를 수신할 수 있다.매트릭스(12)는 광도 포맷 데이터를 RGB 포맷 데이터로 변환한다. 온스크린(on-screen) 디스플레이 믹서(13)는 매트릭스(12)로부터 또는 RGB 입력으로부터 직접 RGB 데이터를 수신하고 이것을 외부 정적 램(static random access memory, SRAM)(14)으로부터의 온스크린 데이터와 바람직하게 믹싱하여, 온스크린 디스플레이 데이터를 비디오 데이터 위에 겹쳐쓴다. 전압에 대한 픽셀의 비선형 응답을 보상하고 예컨대 디스플레이된 이미지의 컬러, 밝기 및 틴트(tint)에 대해 화상이 조정될 수 있게 하는 감마 보정 회로(gamma correction circuit)(15)에 믹서(13)의 RGB 출력이 접속된다.
감마 보정 회로(15)의 RGB 출력은 디지털 입력 비디오 데이터를 요구하는 디스플레이와 함께 사용하기 위해 병렬 디지털 포맷으로 디지털 출력(16)에 공급된다. 아날로그 입력 데이터를 요구하는 디스플레이에 대해, 감마 보정 회로(15)의출력은 적색, 녹색 및 청색 이미지 데이터를 대응하는 아날로그 전압 레벨로 변환하는 디지털/아날로그 변환기(DAC)(17)에 공급된다. 이 전압 레벨은 증폭기(18)에 의해 증폭되어 아날로그 출력(19)에 공급된다.
통상적인 액정 제어기 집적회로에서, 데이터의 주파수가 디스플레이의 특정 요구에 맞게 조정될 수 있다. 예를 들면, 제어기(10)는 주어진 프레임 레이트에 대해 데이터 송신 레이트가 다른 SVGA 포맷 또는 XGVA 포맷 중 어느 하나로 데이터를 출력할 수 있다. 통상적으로, 프레임 레이트 자체는 디스플레이의 액정 재료에 의해 요구되는 리프레쉬 레이트의 특성을 나타내는 주파수에 고정된다.
휴대용 또는 배터리 전원 장비에서 사용되는 디스플레이에서, 배터리 수명을 연장하고 배터리를 교체하는 빈도를 줄이기 위해서 가능한한 전력 소비를 줄이는 것이 바람직하다. 미국특허 제5,926,173호는 새로운 이미지 데이터가 액정 디스플레이(LCD)에 공급됨으로서 감지될 때, LCD로의 전력 공급이 중단되는 디스플레이 등에 대한 전력 절감 기술을 개시한다. 미국특허 제5,757,365호는 또한 이미지 데이터의 부재가 감지되는 경우의 디스플레이 드라이버들에 대한 다른 전력 절감 기술을 개시한다. 이 경우에는, 프레임 메모리를 포함하는 드라이버는 저 전력 자체 리프레쉬 모드(self-refreshing mode)로 작동한다.
미국특허 제5,712,652호는 LCD를 구비한 휴대용 컴퓨터를 개시한다. 이 특허 명세서는 전력을 감소시키기 위해 비디오 그래픽 제어기의 리프레쉬 레이트를 감소시키는 것을 개시하지만 이것을 성취하기 위한 어떤 기술을 기술하기는 않는다.
미국특허 제6,054,980호는 하나의 프레임 레이트에서 디스플레이 데이터를 공급하는 컴퓨터와 높은 프레임 레이트 등에서 작동할 수 없는 디스플레이 디바이스 사이에 프레임 레이트 변환을 제공하는 배열을 개시하지만, 공급 및 디스플레이 프레임 레이트는 서로 크게 다르지 않다. 이것은, N이 0보다 큰 정수인 경우에 이미지 데이터의 각 제(N+1) 프레임이 효과적으로 덤핑(dumping)되도록 이미지 데이터가 공급 레이트로 기록되고 디스플레이 레이트로 판독되는 프레임 버퍼를 사용함으로서 성취될 수 있다.
미국특허 제5,991,883호는 랩탑 컴퓨터 등에서 전력 소비를 관리(managing)하는 기술을 개시한다. 디스플레이 리프레쉬 레이트는 디스플레이되는 이미지의 타입에 따라 적합화된다. 감소된 리프레쉬 레이트는 이미지 데이터의 프로세싱 속도를 감소시킴으로써, 예를 들면, 비디오 그래픽 제어기의 픽셀 클럭 레이트를 감소시킴으로써 성취될 수 있다.
미국특허 제5,446,840호는 프로세싱의 일부가 그래픽 유저 인터페이스를 동작시키는 컴퓨터 시스템의 CPU로부터 프로세싱 부하의 일부를 제거하기 위해 비디오 데이터가 공급되는 레이트를 감소시키는 기술을 개시한다. 새로운 비디오 데이터가 상대적으로 빠른 RAM에 기록되고, 그리고 나서 디스플레이 디바이스를 리프레쉬하고 갱신하는 것이 단지 바람직하지 않은 인식가능한 시각적 부산물(artefact)을 피할 정도로만 빠르고 상대적으로 느린 레이트로 발생한다.
본 발명의 제1 특성에 따라서, N이 복수의 값들로부터 선택가능한 0보다 큰정수인 경우에 각 제N 프레임에 인에이블 신호를 공급하기 위해 디스플레이 제어기로부터의 디스플레이 신호에 응답하는 제1회로, 및 인에이블 신호에 응답하여 디스플레이 제어기에 공급되는 각 제N 프레임으로 디스플레이를 리프레쉬할 수 있게 하고, 인에이블 신호의 부재시에는 디스플레이 제어기에 공급되는 각 다른 프레임으로 디스플레이를 리프레쉬하는 것을 방지하는 제2회로를 포함하는 것을 특징으로 하는 액티브 매트릭스 디스플레이의 프레임 리프레쉬 레이트를 제어하기 위해 제어기가 제공된다.
디스플레이 신호는 프레임 동기화 신호를 포함할 수 있고, 제1 회로는 각 제N 프레임 동기화 신호에 응답가능하다.
제1 회로는 각 제N 프레임의 주기동안에 인에이블 신호를 공급하도록 배열될 수 있다.
제2 회로는 인에이블 신호에 응답하여 디스플레이를 전원에 접속하도록 배열될 수 있고, 인에이블 신호의 부재시에는 전원으로부터 디스플레이를 단절(disconnecting)할 수 있도록 배열될 수 있다.
제2 회로는 디스플레이의 전력 소비에 영향을 미치는 적어도 하나의 신호를 게이팅(gating)하도록 배열될 수 있다. 제2 회로는 디스플레이 제어기 및 디스플레이간의 접속을 위해 적어도 하나의 게이트를 포함할 수 있다. 적어도 하나의 게이트는 예컨대 디스플레이 신호가 디지털 포맷인 경우에 적어도 하나의 논리 게이트를 포함할 수 있다. 적어도 하나의 게이트는 예컨대 아날로그 또는 디지털 디스플레이 신호에 사용될 수 있는 적어도 하나의 송신 게이트를 포함할 수 있다. 제2회로는 디스플레이 제어기의 메모리 판독 제어 신호를 게이팅하도록 배열될 수 있다.
적어도 하나의 신호는 디스플레이 제어기로부터의 프레임 동기화 신호를 포함할 수 있다.
적어도 하나의 신호는 디스플레이 제어기로부터의 라인 동기화 신호를 포함할 수 있다.
적어도 하나의 신호는 디스플레이 제어기로부터의 적어도 하나의 이미지 결정 신호(image determining signal)를 포함할 수 있다.
제1 회로는 1보다 큰 값으로 N을 고정하는 수단을 포함할 수 있다. 대안으로, N은 복수의 소정 또는 고정 값으로부터 선택가능할 수 있다. 다른 대안으로, 제1 회로는 N 값을 선택하기 위해 입력을 가질 수 있다.
제1 회로는 사전로딩가능 동기식 카운터(preloadable synchronous counter)일 수 있다. 카운터는 인에이블 신호를 공급하기 위해 터미널 카운트 출력(terminal count output)을 가질 수 있다. 카운터는 터미널 카운트 출력에 접속되는 로드 인에이블 입력(load enable input)을 가질 수 있다. 카운터는 디스플레이 제어기로부터의 프레임 동기화 신호를 수신하기 위해 클럭 입력을 가질 수 있다.
제어기는 프레임 레이트 감소 인에이블 입력(frame rate reduction enable input)을 가질 수 있다. 카운터는 인에이블 입력에서 레이트 인에이블 신호에 의해 인에이블되도록 배열되는 카운트 인에이블 입력을 가질 수 있다. 카운트 인에이블 입력은 인에이블 입력에 접속될 수 있다. 대안으로, 카운트 인에이블 입력은 D-타입 래치 및 세트/리셋(set/reset) 플립플롭을 통해 인에이블 입력에 접속될 수 있다.
본 발명의 제2 특성에 따라서, 본 발명의 제1 특성에 따르는 프레임 리프레쉬 레이트 제어기를 포함하는 플레이 제어기가 제공된다.
인에이블 입력은 디스플레이 제어기의 메모리 기록 제어 신호를 수신하도록 접속될 수 있다.
본 발명의 제3 특성에 따라서, 본 발명의 제1 특성에 따르는 제어기를 포함하는 액티브 매트릭스 디스플레이가 제공된다.
제어기의 제2 회로는 디스플레이의 신호를 수신하기 위해 디스플레이의 입력에 인접하여 배치될 수 있고, 디스플레이 신호 모두를 게이팅하도록 배열될 수 있다.
디스플레이는, 각각이 본 발명의 제1 특성에 따르는 제어기를 포함하는 복수의 데이터 및 스캔 드라이버 집적 회로를 포함한다.
디스플레이는 액정 디스플레이를 포함할 수 있다.
이동 제품을 위한 디스플레이에 대해, 디스플레이되는 이미지 데이터는 예컨대 정적 로우 컬러 텍스트(static low color text)에서 풀컬러(full-color) 풀모션(full-motion) 비디오 이미지에 이르기까지 상당히 바뀔 수 있다. 본 발명에 따르는 프레임 레이트 제어기는 프레임 레이트, 즉 전력 소비가 소망 이미지 디스플레이 요구에 따라 세팅(setting)되게 한다. 실제적으로 이것은 디스플레이가저 전력을 소비하게 한다.
예를 들면, 동화상 이미지에 대해, 프레임 레이트 제어기는 디스플레이 프레임 레이트가 디스플레이 제어기로부터의 프레임 레이트와 동일하도록 세팅되거나 디스에이블될 수 있다. 따라서, 디스플레이는 초당 60 및 80 프레임 사이의 비디오 레이트와 같이 노멀 프레임 레이트에서 작동한다.
통상적으로 종래의 압축 표준을 사용하여 송신되는 디지털 이미지는 표준 비디오 레이트보다 작게, 예컨대 초당 15 프레임으로 공급된다. 따라서 디스플레이는 이미지 등을 디스플레이하고 전력 소비의 실질적인 감소가 성취될 수 있을 때 초당 15 프레임으로 리프레쉬될 수 있다.
텍스트와 같이 상대적으로 정적 이미지에 대해, 제어기는 가시 깜박임(visible flicker)을 식별할 수 없는 최소 레벨로 디스플레이의 프레임 레이트를 감소시킬 수 있다. 예를 들면, 이것은 대략 초당 4 프레임일 수 있다. 따라서, 이러한 이미지를 디스플레이할 때 보다 큰 전력 소비의 절감이 성취될 수 있다.
본 발명에 따르는 제어기는 구현하기에 상대적으로 간단하고, 상대적으로 작은 수의 전자 콤포넌트를 필요로 한다. 따라서, 제어기는 부가적 비용이 없이 또는 작게 포함될 수 있고 예컨대 폴리실리콘 집적 회로 드라이버내에 구현될 수 있다.
도 1은 종래 타입의 액티브 매트릭스 디스플레이의 블록도.
도 2는 종래 타입의 집적 회로 디스플레이 제어기의 블록 회로도.
도 3은 본 발명의 실시예를 구성하는 프레임 레이트 제어기의 블록 회로도.
도 4는 도 3의 제어기에서 발생하는 파형을 도시하는 타이밍도.
도 5(도 5a 및 5b를 포함함)는 도 3의 제어기에 사용되는 게이팅 배열의 두 가지 타입을 도시하는 회로도.
도 6은 액티브 매트릭스 액정 디스플레이에 대해 극성 반전 제어 배열(polarity inversion control arrangement)을 도시하는 회로도.
도 7은 본 발명의 다른 실시예를 구성하는 액티브 매트릭스 액정 디스플레이의 블록도.
도 8은 본 발명의 또다른 실시예를 구성하는 액티브 매트릭스 액정 디스플레이의 블록도.
도 9는 본 발명의 또다른 실시예를 구성하는 액티브 매트릭스 디스플레이 및 디스플레이 제어기의 블록도.
도 10(도 10a 및 10b를 포함함)은 도 3의 잼 카운터의 회로도.
도 11은 도 10의 토글(toggle) 논리 회로의 회로도.
도 12는 본 발명의 다른 실시예를 구성하는 프레임 레이트 제어기.
도 13은 본 발명의 더 다른 실시예를 구성하는 프레임 레이트 제어기의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
6 : 데이터 드라이버
7 : 스캔 드라이버
15 : 감마 보정 회로
20 : 프레임 레이트 제어기
21 : 잼 카운터
35 : TFT 기판
도 3에 도시된 프레임 레이트 제어기(20)는, 예컨대 도 2에 도시된 타입의디스플레이 제어기의 출력 및 예컨대 도 1에 도시된 타입의 액정 또는 다른 타입의 액티브 매트릭스 디스플레이의 입력 사이의 임의의 적합한 포인트에서 접속된다. 제어기(20)는 N 비트 2진 카운터의 형태인 사전로딩가능 동기식 또는 "잼(jam)" 카운터(21)를 포함한다. 제어기(20)는 디스플레이 제어기로부터의 표준 타이밍(standard timing), 제어 및 데이터 신호를 수신하고 프레임 레이트로 제어되는 타이밍, 제어 및 데이터 신호를 디스플레이로 전송하기 위해 병렬 복수(multiple) 입력(22) 및 출력(23)을 갖는다. 카운터(21)는 수직 동기화 신호(VSYNC)를 운반하는 타이밍 라인에 접속되는 클럭 입력(CP)을 갖는다. 통상적으로 이러한 신호는 플랫 패널 매트릭스 디스플레이에서 게이트 또는 행 드라이버를 시동하는데 사용되고 이러한 신호는 빈번하게 게이트 드라이버 시동 펄스(GSP)로 간주된다. 카운터(21)의 카운터 인에이블 입력(CEP)은 프레임 리프레쉬 레이트 감소(frame refresh rate reduction)를 인에이블 및 디스에이블하기 위해 프레임 레이트 제어 신호(FRC)를 수신하도록 접속된다. 카운터(21)는, 카운터(21)로 사전로딩되도록 병렬 표시 디지털 넘버(parallel-represented)를 인에이블하는 병렬 로드 입력을 포함하는 데이터 입력(D)(1:N)을 갖는다. 데이터 입력은, 입력 신호 프레임 레이트를 출력 신호 프레임 레이트로 나눈 값과 동일한 프레임 감소 비(ratio)를 제어하기 위해 프레임 카운트 입력(F)(1:N)에 접속된다. 신호(FRC 및 FC)(1:N)는 예컨대 디스플레이 및 제어기(20)를 포함하는 디바이스에서의 회로 집합(circuitry)으로부터 공급된다. 이러한 회로 집합은 프레임 레이트 감소가 요구될 때 및 디스플레이되는 이미지 신호에 따라 요구되는 프레임 레이트 감소 비를지시한다.
카운터(21)는 자신의 모든 출력(Q)(1:N)이 2진 하이(high) 레벨 또는 "1" 신호를 공급하도록, 자신의 터미널 카운트에 도달할 때만 논리 하이 레벨 신호를 생성하는 터미널 카운트 출력(TC)을 갖는다. 터미널 카운트 출력(TC)은 병렬 로드 인에이블 입력(PE) 및 프레임 인에이블 신호(FE)를 제공하는 출력을 갖는 OR 게이트(24)의 제1 입력에 접속된다. 게이트(24)의 제2 입력은 프레임 레이트 제어 신호(FRC)를 수신하도록 접속되는 입력을 갖는 인버터의 출력에 접속된다. 프레임 인에이블 신호(FE)에 따라서 타이밍, 제어 및 데이터 신호 모두를 입력(22)에서 출력(23)으로 전달하고, 프레임 인에이블 신호(FE)의 부재시에는 신호 모두를 블로킹하는 게이팅 배열(26)의 제어 입력에 게이트(24)의 출력이 접속된다.
프레임 레이트 제어기(20)는 프레임 레이트 제어 신호(FRC)와 같은 논리 로우 레벨(low) 신호를 공급함으로써 디스에이블될 수 있다. 카운터(21)는 디스에이블되고 인버터(25)는 게이트(24)를 통해 논리 하이 레벨 신호를 게이팅 배열(26)에 공급하며, 따라서 게이팅 배열(26)은 입력(22)에서 출력(23)으로 타이밍, 제어 및 데이터 신호 모두를 전달한다. 따라서 프레임 레이트 감소가 발생하지 않고 디스플레이 리프레쉬 레이트는 디스플레이 제어기에 의해서 공급되는 신호에 의해 제어된다.
프레임 레이트 감소가 요구될 때, 프레임 레이트 제어 신호(FRC)는 카운터(21)가 인에이블되게 하는 논리 하이 레벨이다. 따라서 카운터(21)는 수직 동기화 신호를 카운팅하고, 이것이 최대 또는 터미널 카운트에 도달할 때, 터미널카운트 출력(TC)은 논리 하이 레벨로 이동한다. 따라서, 병렬 로드 인에이블 입력(PE)이 인에이블되고 입력(FC)(1:N)에 공급되는 2진수는 카운터(21)로 로딩되고, 이것은 프레임 감소 비를 제어하기 위해 2진수로 프리셋(preset)된다. 인버터(25)의 출력은 카운터가 제어 신호(FRC)에 의해 인에이블될만큼 오랫동안 논리 로우 레벨을 유지한다. 다음 프레임 또는 수직 동기화 신호는 카운터의 사전로딩을 가능하게 하여, 터미널 카운트 출력(TC)이 논리 로우 레벨로 이동하고, 게이트(24)가 논리 로우 레벨을 게이팅 배열(26)에 인가하며, 게이팅 배열은 입력(22)에서 출력(23)으로의 타이밍, 제어 및 데이터 신호의 전달을 블로킹한다. 따라서 디스플레이의 리프레쉬는 중단된다.
카운터(21)는 터미널 카운트에 도달할 때까지 각 수직 동기화 펄스를 카운팅한다. 출력(TC)은 논리 하이 레벨로 이동하고 게이팅 배열(26)은 입력(22)에서 출력(23)으로 신호 전달을 시작하기 위해 프레임 인에이블 신호(FE)에 의해 인에이블된다. 데이터의 완전한 프레임이 디스플레이로 전달되고, 따라서 디스플레이는 이미지 데이터의 새로운 프레임에 의해 다시 리프레쉬된다. 다음 수직 동기화 펄스가 수신될 때, 카운터(21)는 입력(FC)(1:N)에서 2진 값으로 리셋되고, 게이팅 배열(26)은 디스플레이의 리프레쉬를 방지하도록 디스에이블되며, 프로세스는 카운터(21)가 터미널 카운트에 도달할 때까지 반복된다.
따라서 프레임 레이트는 (1+(카운터(21)의 최대 2진 카운트)-(프레임 카운트 입력(FC)(1:N)에서 2진 값))과 동일한 팩터(factor)에 의해 감소된다. 이 비는 N이 카운터(21)의 스테이지 수이고 FC가 입력(FC)(1:N)에서의 2진 값인 경우에 2N-FC와 동일하다.
도 4는 제어기(20)의 특정 예에서 발생하는 파형을 도시하고, 여기서 카운터는 4 비트 2진 카운터(N=4)를 포함하고 프레임 카운트 입력(FC)(1:4)은 13의 사전로딩을 나타내는 2진수 1102를 수신한다. 도시된 파형은 게이트 라인 시동 펄스(GSP) 및 이것의 콤플리먼트(complement)(GSPB), 소오스 드라이버 시동 펄스(라인 동기화 펄스)(SSP) 및 이것의 콤플리먼트(SSPB), 카운터(21)의 2진 스테이지 출력(Q0내지 Q3), 프레임 인에이블 신호(FE), 및 제어기(20)의 출력에서 나타나는 이에 대응하는 출력 펄스(GSP*, GSBP*, SSP*및 SSPB*)이다.
시간 T1에서, 카운터(21)는 13을 나타내는 2진 값 1101로 사전로딩되어 있어, 터미널 카운트 출력(TC), 따라서 프레임 인에이블 신호(FE)가 논리 로우 레벨에 있다. 다음 펄스(GSP)가 입력(22)에서 수신될 때, 카운터(21)는 14 값을 갖도록 증가된다. 그러나, 터미널 카운트 출력(TC)이 논리 로우 레벨을 유지하여, 게이팅 배열(25)은 디스에이블을 유지한다.
시간 T2에서, 다음 펄스(GSP)가 수신되고 카운터(21)는 터미널 카운트(15)로 증가된다. 따라서 인에이블 신호가 논리 하이 레벨로 이동하고 게이팅 배열(26)이 인에이블되어, 디스플레이 신호 모두를 출력(23)으로, 따라서 액티브 매트릭스 디스플레이로 전달한다.
다음 프레임 리프레쉬 사이클의 시동을 지시하는 다음 신호(GSP)의 수신에따라, 2진 값 1101이 카운터(21)에 로딩된다. 따라서 출력(TC) 즉 인에이블 신호(FE)가 논리 로우 레벨로 전환하여, 게이팅 배열(26)이 카운터가 다음 터미널 카운트에 도달할 때까지 디스에이블된다.
이벤트의 이 사이클이 반복되어, 매 제3 프레임동안 단지 시동 신호, 라인 동기화 신호 및 이미지 데이터 신호가 디스플레이에 공급된다.
디스플레이는 자신의 특정 타입에 종속하는 아날로그 또는 디지탈 신호를 요구한다. 디스플레이가 디지털 신호를 요구하는 경우에, 게이팅 배열(26)은 도 5a에 도시된 바와 같이 복수의 AND 게이트(30)를 포함한다. 제어되는 각 신호 라인은 일 게이트 입력에 공급되는 표준 입력을 갖는 게이트 및 각 게이트의 다른 입력에 공급되는 프레임 인에이블 신호(FE) 등을 포함한다.
도 5b는 아날로그(또는 디지털) 신호를 위해 사용될 수 있는 대안적인 배열을 도시한다. 도 5b에 도시된 배열은 필드 이펙트 트랜지스터(field effect transistor)(M1 및 M2), 인버터(31) 및 풀-다운 필드 이펙트 트랜지스터(M3)에 의해 형성되는 송신 게이트를 포함하고 제어되는 각 신호 라인에 제공되는 것과 유사하다. 도 5에 도시되는 게이팅 배열 양자 모두에 대하여, 배열이 디스에이블일 때, 게이팅 배열의 출력은 논리 로우 레벨이다. 그러나. 리프레쉬되지 않을 때 일부 다른 레벨을 요구하는 디스플레이에 대해, 예컨대 디스플레이 입력이 논리 하이 레벨 또는 하이 임피던스 스테이트로 홀딩(holding)되도록 다른 배열이 제공될 수 있다.
도 3의 제어기가 디스플레이 제어기에서 디스플레이까지의 신호 라인 모두를게이팅하는 것으로 기술되었을지라도, 항상 이것이 필수적이지는 않다. 보다 상세히는, 제어기가 디스플레이의 전력 소비에 영향을 미치는 신호 라인을 제어하거나 게이팅하는 것으로 충분하다. 예를 들면, 제어기가 수직 동기화 신호만, 또는 수직 및 수평 동기화 신호 양자 모두를 게이팅하는 것으로 충분할 수 있다. 또한, 디스플레이 입력에 공급되는 신호를 게이팅하는 대신에, 일부 디스플레이에서는 디스플레이를 리프레쉬하는데 사용되는 프레임을 수신할 때만 전력이 공급되도록 디스플레이로의 전력 공급을 제어하는 것이 가능하거나 적합할 수 있다.
각 픽셀에 공급되는 전압의 극성이 프레임 베이시스에 의해 프레임 상에서 얼터네이팅(alternating)되도록 액티브 매트릭스 액정 디스플레이는 통상적으로 AC 구동형(driven)이다. 제어기(20)의 실제적인 구현에 종속하여, 감소된 프레임 레이트 작동 동안에 디스플레이에 송신된 성공적인 비디오 데이터는 반대 극성이라는 것을 보증할 필요가 있을 수 있다. 예를 들면, 이것은 홀수인 프레임 레이트 감소 비만을 인가하는 것으로써 성취될 수 있다. 그러나, 임의의 프레임 레이트 비의 사용을 허용하는 얼터너티브(alternative) 배열이 도 6에 도시된다. 이 배열은 프레임 레이트 제어기(20)에 의해 공급되는 수직 동기화 펄스(VSYNC*)를 수신하는 것에 접속되는 클럭 입력(CK)을 갖는 플립플롭(32)을 포함한다. 플립플롭(32)은 매트릭스의 픽셀에 공급된 전압의 극성을 제어하도록 디스플레이에 극성 제어 신호를 공급하는 인버팅된 출력(QB) 및 직접 출력(Q)에 접속된 데이터 입력(D)을 갖는다.
일반적으로, 도 2의 디스플레이 제어기(10)는 디스플레이로부터 물리적으로분리되어 있고, 예컨대, 집적 회로의 부분(part)으로서 구현된다. 또한 프레임 레이트 제어기는 물리적으로 별개의 디바이스로서, 예컨대 디스플레이 제어기 및 디스플레이간에 접속되는 집적 회로로서 구현될 수 있다. 신호 라인 모두를 게이팅함으로써, 이것은 신호의 캐패시턴스 및 디스플레이의 타이밍 경로를 충전하고 방전함에 있어서 전력 소비가 없다는 것을 보증한다.
도 7은 예컨대 동일 기판 상에 본질적으로 동일 박막 트랜지스터(TFT) 프로세스를 사용하여, 프레임 레이트 제어기(20)가 데이터 및 스캔 드라이버(6 및 7)와 같이 동일 기반 상에 단일체로서 집적되어 있는 얼터너티브 배열을 도시한다. 따라서, 프레임 레이트 제어기는 디스플레이 제어기를 물리적으로 분리하도록 접속된 디스플레이의 입력으로부터 드라이버(6 및 7)에 공급되는 신호를 제어한다.
도 8은 예컨대 결정질의(crystalline) 실리콘에 제작되고 다이렉트 다이본딩과 같은 임의의 적합한 수단 또는 플렉서블 커넥터에 의해 액티브 매트릭스 기판에 접속되는 데이터 및 스캔 드라이버가 몇몇 집적 회로(36 및 37)로서 구현되어 있는 액티브 매트릭스 디스플레이의 타입을 도시한다. 이 실시예에서, 드라이버(36 및 37) 각각은 각각의 집적 회로 내에 형성된 프레임 레이트 제어기(20)를 포함한다.
도 9는 프레임 레이트 제어기(20)가 디스플레이 제어기 집적 회로(10)의 부분을 형성하고 그 안에 장착되어 있는 또다른 배열을 도시한다. 드라이버(36 및 37)는 도 8에 도시된 것과 동일 타입으로 도시되지만, 도 7에 도시된 바와 같이 액티브 매트릭스 기판 상에 대안적으로 집적될 수 있다.
프레임 레이트 제어기(20)가 카운터(21)에 사전로딩되는 값을 적당히 프로그래밍함으로써, (카운터(21)의 최대 용량에 의해 결정되는 범위 내의) 임의의 소망 수만큼 프레임 레이트를 감소시키는 능력(capability)을 가질지라도, 일부 어플리케이션은 단일의 소정 프레임 레이트 감소 비를 요구할 수 있다. 이러한 경우에, 프레임 레이트 제어 입력(FC)(1:N)은 요구되지 않고, 카운터(21)의 데이터 입력(FC)(1:N)은 소망 감소 비에 대해 적절한 전압 레벨로 하드와이어링(hard-wiring)될 수 있다. 그리고 나서 프레임 레이트 감소는 프레임 레이트 제어 입력(FRC)에 의해 카운터(21)를 인에이블하고 디스에이블함으로써 성취될 수 있다.
프레임 레이트 감소 비의 전체적인 플렉서블 프로그래밍이 요구되지 않는 경우, 스위칭 배열이 프레임 레이트 감소 비가 임의의 몇몇 프리셋 또는 고정 비로부터 선택될 수 있도록 제공될 수 있다.
도 10은 6 비트 사전로딩가능 동기화 2진 카운터(N=6)의 형성에서 카운터(21)의 일례를 도시한다. 카운터의 각 스테이지는 D-타입 플립플롭(41-46) 및 관련된 토글 논리 블록(47-52)을 포함한다. 카운터(21)의 입력 및 출력은 도 3과 같이 도 10에서의 동일 방식에서 레이블링(labelling)된다. 카운터는 인버터(53-57), 2-입력 AND 게이트(58), 2-입력 NOR 게이트(59-61) 및 2-입력 NAND 게이트(62 및 63)를 더 포함한다.
토글 논리 블록(47-52) 각각은 도 11에 도시된 바와 같고 CMOS 트랜지스터 쌍(62, 66;67, 68;69, 70; 및 71, 72) 및 인버터(73 및 74)를 포함하는 4개의 송신 게이트를 포함한다. 각 토글 논리 블록은 카운터(21)의 입력(PE) 및 토글 입력(T)에 접속되는 사전로딩 인에이블 입력(PE)를 갖는다. 또한 각 토글 논리 블록은 신호 입력(DL, QB 및 Q) 및 출력(D)을 갖는다.
입력(PE)이 논리 하이 레벨에 있을 때, 각 토글 논리 블록의 출력(D)은 입력(DL)에서 신호를 수신한다. 입력(PE)이 논리 로우 레벨에 있을 때, 출력(D)은 토글 입력(T)에서의 신호가 논리 하이 레벨에 있는 경우에는 입력(QB)으로부터의 신호를, 토글 입력(T)에서의 신호가 논리 로우 레벨에 있는 경우에는 입력(Q)으로부터의 신호를 수신한다.
도 10 및 도 11에 도시된 카운터(21)의 구조 및 작동은 본 기술분야의 당업자라면 충분히 이해할 수 있을 것이며, 따라서 더이상 기술되지 않을 것이다.
도 12는 앞에서 기술된 바와 동일한 방식으로 프레임 인에이블 신호(FE)를 생산하는 카운터(21), 게이트(24) 및 인버터(25)를 포함하는 도 3에 도시된 프레임 레이트 제어기와 유사한 다른 프레임 레이트 제어기를 도시한다. 그러나, 게이팅 배열(26)은 랜덤 액세스 메모리(RAM)(80) 및 제어기(10)의 동작, 및 특히 메모리(80)의 판독 및 기록 동작을 제어하기 위한 타이밍 회로(81)를 포함하는 변형된 타입의 디스플레이 제어기(10)와 협력(co-operating)한다.
메모리(80)는 프레임 버퍼 메모리를 형성하고 디스플레이되는 이미지 데이터의 적어도 하나의 프레임의 용량을 갖는다. 메모리는 디스플레이되는 데이터를, 예컨대 제어기가 접속되거나 제어기가 그 일부인 컴퓨터로부터 수신하는 데이터 입력(D)을 갖는다. 메모리(80)는 제어기(20)의 입력(22)에 접속되는 병렬 데이터 출력을 갖는다.
또한 디스플레이 제어기(10)는 컴퓨터로부터 기록 신호(W) 및 클럭 신호(Ck)를 수신한다. 기록 신호(W)는 메모리(80)의 기록 제어 입력에 접속되고 클럭 신호(Ck)는 제어기(10)의 작동을 제어하기 위해, 보다 상세히는 메모리(80)의 판독 및 기록 작동을 제어하기 위해 타이밍 신호를 생성하는 타이밍 회로(81)에 공급된다. 타이밍 회로(81)는 프레임 레이트 제어기(20)의 입력에 공급되고 판독 신호(R')를 포함하는 제어 신호를 생성한다. 제어기의 종래 타입에서, 판독 신호(R')는 메모리의 판독 입력에 직접 접속될 수 있다. 그러나, 도 12에 도시된 배열에서, 타이밍 회로(81)로부터의 종래 판독 신호(R')는 프레임 인에이블 신호(FE)를 수신하기 위해 게이팅 배열(26)을 형성하고 OR 게이트의 출력에 접속되는 제 2 입력을 갖는 AND 게이트의 제1 입력에 공급된다. 게이팅 배열(26)은 그 출력에서 게이팅된 판독 신호(R)를 출력하는데, 이 판독 신호는 디스플레이 제어기(10)로 복귀하고 메모리(80)의 판독 입력에 접속된다.
앞에서 기술한 바와 같이, 프레임 레이트 감소가 디스에이블일 때, 프레임 인에이블 신호(FE)는 게이팅 배열(26)이 판독 신호(R)로서 타이밍 회로(81)에서의 종래의 판독 신호(R')를 메모리(80)의 판독 입력으로 전달하도록 논리 하이 레벨을 유지한다. 따라서, 타이밍이 타이밍 회로에 의해 효과적으로 제어되고 프레임 레이트 감소가 발생하지 않는다.
프레임 레이트가 요구될 때, 게이트(24)는 (N-1) 프레임 주기동안 논리 로우 레벨 신호를 공급하고, 각 제N 프레임 주기동안 논리 하이 레벨 신호를 공급한다. 디스플레이 데이터는 노멀한 방식으로 메모리(80)로 판독되지만, 메모리에 공급된 판독 신호(R)는 각 제N 프레임동안 이미지 데이터의 판독만을 허가한다. 따라서,메모리의 데이터 출력은 프레임 인에이블 신호(FE)가 판독 신호(R)를 인에이블할 때까지 효과적으로 디스에이블된다.
제어 신호가 프레임 레이트 제어기(20)를 통해 디스플레이 제어기(10)로부터 디스플레이로 게이팅하지 않고 전달되는 것처럼 보여질지라도, 제어 신호는 도 3에 도시된 바와 같은 및 앞에서 기술한 바와 같은 방식으로 또한 게이팅될 수 있다. 따라서 디스플레이는 전력 소비가 실질적으로 감소되도록 이미지 데이터의 각 제N 프레임에 의해서만 리프레쉬된다.
앞에서 기술한 실시예에서, 프레임 레이트 제어 신호(FRC)는 프레임 레이트 감소가 실행되는가의 여부를 선택하도록 임의의 적합한 기술에 의해 생성된다. 예를 들면, 신호(FRC)는 앞에서 기술한 바와 같이 디스플레이되는 이미지 데이터의 타입에 따라서 생성될 수 있다. 도 13은 프레임 레이트 제어 신호(FRC)가 기록 제어 신호(W)로부터 자동적으로 생성되는 도 12에 도시된 것과는 다른 실시예를 도시한다.
도 13에 도시된 프레임 레이트 제어기(20)는 인버터(25)가 생략되고 신호(FRC)가 종속접속(cascade-connecting)된 플립플롭(82 및 83)에 공급되는 도 12에 도시된 것과는 다르다. 신호(FRC)는 디스플레이 제어기의 메모리(80)에 공급되는 기록 제어 신호(W)를 포함한다. 이 신호는 리셋 입력(R)이 제어기(20)에 공급되는 수직 동기화 신호를 수신하고 인버팅된 출력(!Q)이 D-타입 플립플롭(83)의 데이터 입력(D)에 접속되는 세트/리셋 플립플롭(82)의 세트 입력에 공급된다. 플립플롭(83)은 수직 동기화 신호를 수신하기 위해 접속된 클럭 입력, 카운터(21)의카운터 인에이블 입력(CEP)에 접속된 출력 입력(Q), 및 OR 게이트(24)의 입력 중 하나에 접속된 인버팅된 출력(!Q)을 갖는다.
프레쉬 데이터는 기록 제어 신호(W)가 성공적인 수직 동기화 펄스간에 액티베이팅(activating)되도록 메모리에 연속적으로 공급되고 있을 때, 카운터(21)는 디스에이블되고 플립플롭에서 세팅된 기록 인에이블 신호(W)의 값은 각 수직 동기화 신호에 의해 D-타입 플립플롭으로 클로킹(clocking)된다. 기록 인에이블 신호(W)는 플립플롭(83)의 인버팅 출력(!Q)이 논리 하이 레벨을 유지하고 프레임 인에이블 신호(FE)가 하이 레벨을 유지하도록 "액티브 로우" 타입이다. 따라서 판독 제어 신호(R')가 신호(R)와 같이 변형되지 않은 채로 전달되고, 타이밍 회로(81)는 메모리의 판독을 제어한다. 따라서, 프레임 레이트 감소가 발생하지 않는다.
프레임 주기동안 메모리(80)에 데이터가 기록되지 않는 경우에, 플립플롭(83)은 카운터(21)를 인에이블하고 게이팅 배열(26)은 앞에서 기술한 바와 같이 카운터(21)의 터미널 카운트 출력(TC)에 의해 제어된다. 따라서 프레임 레이트 감소가 앞에서 기술한 바와 같이 소망 프레임 레이트 감소에 따라서 수행되고, 이것은 메모리(80)에 데이터가 더 기록될 때까지 계속된다.
따라서 액티브 매트릭스 디스플레이의 프레임 리프레쉬 레이트가 디스플레이의 전력 소비를 감소시키거나 또는 최소화하도록 제어될 수 있는 배열을 제공할 수 있다. 감소된 전력 소비는 디스플레이가 리프레쉬되는 것을 방지하고, 예컨대 디스플레이되는 데이터의 타입에 따라 디스플레이 데이터 생성 배열(display data generation arrangement)에 의해 선택되는 감소된 레이트로 리프레쉬할 수 있게 함으로써 성취된다. 예컨대 텍스트를 디스플레이하는 것과 같이, 정적 이미지가 디스플레이될 때, 프레임 리프레쉬 레이트는 디스플레이의 관찰가능한 깜박임을 피할 수 있는 최소값으로 감소될 수 있다. 디스플레이는, 예컨대 풀컬러 풀모션 비디오 이미지에 대해, 풀 리프레쉬 레이트로 작동될 수 있다. 이미지 신호가 중간 레이트에서 변화될 때, 프레임 리프레쉬 레이트는 실제적 비디오 레이트를 매칭하도록 감소될 수 있다. 따라서, 감소된 전력 소비가 제조 과정에서 제조 비용, 복잡도(complexity) 및 양품률(yield rate)에 대하여 단점이 없거나 작은 것을 포함하는 상대적으로 단순한 배역에 의해 성취될 수 있다. 배터리 전원 장비의 경우에, 배터리 수명이 연장된다.

Claims (29)

  1. 액티브 매트릭스 디스플레이(active matrix display)의 프레임 리프레쉬 레이트(frame refresh rate)를 제어하는 제어기에 있어서,
    N이 복수의 값들로부터 선택가능한 0보다 큰 정수인 경우에, 각각의 제N 프레임에 대해 인에이블 신호(enable signal, FE)를 공급하기 위해 디스플레이 제어기로부터의 디스플레이 신호에 응답하는 제1 회로; 및
    상기 인에이블 신호(FE)에 응답하여 상기 디스플레이 제어기에 공급되는 각각의 제N 프레임에 의해 상기 디스플레이를 리프레쉬할 수 있게 하고, 상기 인에이블 신호(FE)의 부재시에는 상기 디스플레이 제어기에 공급되는 각각의 다른 프레임에 의해 상기 디스플레이를 리프레쉬하는 것을 방지하는 제2 회로
    를 포함하는 것을 특징으로 하는 제어기.
  2. 제1항에 있어서,
    상기 디스플레이 신호는 프레임 동기화 신호(frame synchronisation signal, VSYNC)들을 포함하고, 상기 제1 회로는 각각의 제N 프레임 동기화 신호(VSYNC)에 응답하는 것을 특징으로 하는 제어기.
  3. 제1항에 있어서,
    상기 제1 회로는 각각의 제N 프레임의 지속 시간동안에 상기 인에이블신호(FE)를 공급하는 것을 특징으로 하는 제어기.
  4. 제3항에 있어서,
    상기 제2 회로는 상기 인에이블 신호(FE)에 응답하여 상기 디스플레이를 전원에 접속하고, 상기 인에이블 신호(FE)의 부재시에는 상기 전원으로부터 상기 디스플레이를 분리시키는 것을 특징으로 하는 제어기.
  5. 제3항에 있어서,
    상기 제2 회로는 상기 디스플레이의 전력 소비에 영향을 미치는 적어도 하나의 신호를 게이팅(gating)하는 것을 특징으로 하는 제어기.
  6. 제5항에 있어서,
    상기 제2 회로는 상기 디스플레이 제어기와 상기 디스플레이간의 접속을 위한 적어도 하나의 게이트를 포함하는 것을 특징으로 하는 제어기.
  7. 제6항에 있어서
    상기 적어도 하나의 게이트는 적어도 하나의 논리 게이트(logic gate)를 포함하는 것을 특징으로 하는 제어기.
  8. 제6항에 있어서,
    상기 적어도 하나의 게이트는 적어도 하나의 송신 게이트(transmission gate)를 포함하는 것을 특징으로 하는 제어기.
  9. 제5항에 있어서,
    상기 제2 회로는 상기 디스플레이 제어기의 메모리 판독 제어 신호(memory read control signal)(R')를 게이팅하는 것을 특징으로 하는 제어기.
  10. 제5항에 있어서,
    상기 적어도 하나의 신호는 상기 디스플레이 제어기로부터의 프레임 동기화 신호를 포함하는 것을 특징으로 하는 제어기.
  11. 제5항에 있어서,
    상기 적어도 하나의 신호는 상기 디스플레이 제어기로부터의 라인 동기화 신호를 포함하는 것을 특징으로 하는 제어기.
  12. 제5항에 있어서,
    상기 적어도 하나의 신호는 상기 디스플레이 제어기로부터의 적어도 하나의 이미지 결정 신호(image determining signal)를 포함하는 것을 특징으로 하는 제어기.
  13. 제1항에 있어서,
    상기 제1 회로는 1보다 큰 값으로 상기 N을 고정하는 수단을 포함하는 것을 특징으로 하는 제어기.
  14. 제1항에 있어서,
    상기 N은 복수의 소정값으로부터 선택될 수 있는 것을 특징으로 하는 제어기.
  15. 제1항에 있어서,
    상기 제1 회로는 상기 N 값을 선택하기 위한 입력(FC(1:N))을 구비하는 것을 특징으로 하는 제어기.
  16. 제1항에 있어서,
    상기 제1 회로는 사전로딩가능 동기식 카운터(preloadable synchronous counter)를 포함하는 것을 특징으로 하는 제어기.
  17. 제16항에 있어서,
    상기 카운터는 상기 인에이블 신호(FE)를 공급하기 위해 터미널 카운트 출력(terminal count output; TC)을 구비하는 것을 특징으로 하는 제어기.
  18. 제17항에 있어서,
    상기 카운터는 상기 터미널 카운트 출력(TC)에 접속되는 로드 인에이블 입력(load enable input)을 구비하는 것을 특징으로 하는 제어기.
  19. 제16항에 있어서,
    상기 카운터는 상기 디스플레이 제어기로부터의 프레임 동기화 신호를 수신하기 위해 클럭 입력(CP)을 구비하는 것을 특징으로 하는 제어기.
  20. 제1항에 있어서,
    프레임 레이트 감소 인에이블 입력(frame rate reduction enable input)을 포함하는 것을 특징으로 하는 제어기.
  21. 제1항에 있어서,
    상기 제1 회로는 사전로딩가능 동기식 카운터를 포함하고, 상기 카운터는 프레임 레이트 감소 인에이블 입력(FRC)에서 레이트 감소 인에이블 신호에 의해 인에이블되는 카운트 인에이블 입력을 구비하는 것을 특징으로 하는 제어기.
  22. 제21항에 있어서,
    상기 카운트 인에이블 입력(CEP)은 상기 인에이블 입력(FRC)에 접속되는 것을 특징으로 하는 제어기.
  23. 제21항에 있어서,
    상기 카운트 인에이블 입력(CEP)은 D-타입 래치 및 세트/리셋 플립플롭을 통해 상기 인에이블 입력(FRC)에 접속되는 것을 특징으로 하는 제어기.
  24. 디스플레이 제어기에 있어서,
    제1항에 따르는 프레임 리프레쉬 레이트 제어기를 포함하는 것을 특징으로 하는 디스플레이 제어기.
  25. 제24항에 있어서,
    상기 카운트 인에이블 입력은 D-타입 래치 및 세트/리셋 플립플롭을 통해 상기 인에이블 입력(FRC)에 접속되고, 상기 인에이블 입력(FRC)은 상기 디스플레이 제어기의 메모리 기록 제어 신호를 수신하도록 접속되고, 상기 제1 회로는 사전로딩가능 동기식 카운터를 포함하고, 상기 카운터는 프레임 레이트 감소 인에이블 입력(FRC)에서 레이트 감소 인에이블 신호에 의해 인에이블되는 카운트 인에이블 입력을 구비하는 것을 특징으로 하는 디스플레이 제어기.
  26. 액티브 매트릭스 디스플레이에 있어서,
    제1항에 따르는 제어기를 포함하는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  27. 제26항에 있어서,
    상기 제어기의 제2 회로는 상기 디스플레이 신호를 수신하기 위한 상기 디스플레이의 입력에 인접하게 배치되고, 상기 디스플레이 신호 모두를 게이팅하는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  28. 제26항에 있어서,
    각각이 상기 액티브 매트릭스 디스플레이의 프레임 리프레쉬 레이트를 제어하기 위한 제어기를 포함하는 복수의 데이터 및 스캔 드라이버 집적 회로를 포함하고,
    상기 제어기는 N이 복수의 값들로부터 선택가능한 0보다 큰 정수인 경우에, 각각의 제N 프레임에 대해 인에이블 신호(FE)를 공급하기 위해 디스플레이 제어기로부터의 디스플레이 신호에 응답하는 제1 회로, 및 상기 인에이블 신호(FE)에 응답하여 상기 디스플레이 제어기에 공급되는 각각의 제N 프레임에 의해 상기 디스플레이를 리프레쉬할 수 있게 하고, 상기 인에이블 신호(FE)의 부재시에는 상기 디스플레이 제어기에 공급되는 각각의 다른 프레임에 의해 상기 디스플레이를 리프레쉬하는 것을 방지하는 제2 회로를 포함하는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  29. 제26항에 있어서,
    액정 디스플레이를 포함하는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
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