KR20020059216A - 시프트 레지스터 주위의 배선을 감소시킨 시프트 레지스터및 이것을 갖는 액정 표시장치 - Google Patents

시프트 레지스터 주위의 배선을 감소시킨 시프트 레지스터및 이것을 갖는 액정 표시장치 Download PDF

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KR20020059216A
KR20020059216A KR1020010065307A KR20010065307A KR20020059216A KR 20020059216 A KR20020059216 A KR 20020059216A KR 1020010065307 A KR1020010065307 A KR 1020010065307A KR 20010065307 A KR20010065307 A KR 20010065307A KR 20020059216 A KR20020059216 A KR 20020059216A
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Abstract

(과제) 배선에 필요한 면적이 작은 시프트 레지스터 및 이것을 사용한 표시장치를 제공한다.
(해결수단) 2 종류의 상태 중 어느 하나를 기억하는 단 (F1) 을 m 단 (m 은 1 이상의 정수) 갖는 시프트 레지스터로서, 상기 각 단 (F1) 은 단자로서, n 상(相) (n 은 2 이상의 정수) 의 클럭 신호 (Φa, Φb, Φc) 를 입력하는 클럭 입력 단자 (Ka, Kb, Kc) 와, 시프트 레지스터의 입력 단자 또는 전단의 출력 단자로부터 보내오는 신호 (Gi-1) 를 입력하는 입력 단자 (IN) 와, 후단의 입력 단자 또는 시프트 레지스터의 출력 단자로 보내는 신호 (Gi) 를 출력하는 출력 단자 (OUT) 만을 가지며, 상기 각 단 (F1) 은 상기 클럭 입력 단자 (Ka, Kb, Kc) 중 어느 하나로부터 각 단 (F1) 의 상태를 초기화하기 위한 초기상태 레벨을 입력한다.

Description

시프트 레지스터 주위의 배선을 감소시킨 시프트 레지스터 및 이것을 갖는 액정 표시장치{SHIFT REGISTER AROUND WHICH WIRING IS REDUCED AND LIQUID CRYSTAL DISPLAY COMPRISING THE SAME}
본 발명은 시프트 레지스터와, 이 시프트 레지스터를 사용한 표시장치 또는 이미지 센서에 관한 것이다.
도 14 는 종래 시프트 레지스터의 일례를 구성하는 단 (F101) 의 내부 회로를 나타내는 회로도이다. 이 단 (F101) 은 전단이 출력한 신호 (Gi-1) 를 입력하는 입력 단자 (IN) 와, 후단으로 보내는 신호 (Gi) 를 출력하는 출력 단자 (OUT) 와, 클럭 신호 (Φa 및 Φb) 를 입력하는 클럭 입력 단자 (Ka 및 Kb) 와, 접지 전위에 접속되는 접지 단자 (GND) 를 갖는다.
도 15 는 종래 시프트 레지스터의 일례의 전체 구성도이다. 이 시프트 레지스터는 복수의 단 (F101, F102, F103, …) 으로 구성되어 있다. 단 (F102, F103, …) 의 내부 회로는 도 14 에 나타낸 단 (F101) 과 동일하다. 또한, 단 (F101, F102, F103, …) 은 종속(縱續) 접속되어 있다. 예컨대, 단 (F101) 의 출력 단자 (OUT) 는 다음의 단 (F102) 의 입력 단자 (IN) 에 접속되어 있다. 상술한 바와 같이, 단 (F102, F103, …) 은 단 F101 과 동일한 구성을 가지므로, 단 (F101, F102, F103, …) 은 모두 접지 단자 (GND) 를 가지며, 이들 접지 단자 (GND) 를 접지 전위에 접속하기 위한 접지 라인이 형성되어 있다. 여기에서 말하는 접지 전위란, 각 단 (F101, F102, F103, …) 내부의 초기상태 레벨을 의미한다. 즉, 초기상태에서는, 각 단 (F101, F102, F103, …) 의 출력 단자 (OUT) 로부터는 접지 전위가 출력된다.
그러나, 상기 종래기술에는 다음과 같은 문제가 있다. 즉, 시프트 레지스터를 구성하는 각 단에 초기상태 레벨을 공급하기 위한 배선 (예컨대, 접지 라인) 이 필요하게 되므로, 시프트 레지스터 주위의 배선이 많아져 배선에 필요한 면적이 커진다는 문제가 있다.
본 발명은 상기 문제를 해결하기 위해 이루어진 것으로, 시프트 레지스터 주위의 배선을 감소시키고, 배선에 필요한 면적이 작은 시프트 레지스터를 제공함과 동시에, 상기 시프트 레지스터를 사용한 표시장치를 제공하는 것이다.
도 1 은 본 발명의 제 1 실시 형태에서의 시프트 레지스터를 구성하는 단 (F1) 의 내부 회로를 나타내는 회로도.
도 2 는 본 발명의 제 1 실시 형태에서의 시프트 레지스터를 구성하는 단 (F1) 의 동작을 설명하기 위한 타이밍 차트.
도 3 은 본 발명의 제 1 실시 형태에서의 시프트 레지스터의 전체 구성도.
도 4 는 본 발명의 제 1 실시 형태에서의 시프트 레지스터를 게이트 드라이버로서 사용한 표시장치의 실시 형태를 나타내는 구성도.
도 5 는 본 발명의 제 2 실시 형태에서의 시프트 레지스터의 전체 구성도.
도 6 은 본 발명의 제 3 실시 형태에서의 시프트 레지스터를 구성하는 단 (F1) 의 내부 회로를 나타내는 회로도.
도 7 은 본 발명의 제 3 실시 형태에서의 시프트 레지스터를 구성하는 단 (F1) 의 동작을 설명하기 위한 타이밍 차트.
도 8 은 본 발명의 제 3 실시 형태에서의 시프트 레지스터의 전체 구성도.
도 9 는 본 발명의 제 4 실시 형태에서의 시프트 레지스터의 전체 구성도.
도 10 은 본 발명의 제 4 실시 형태에서의 시프트 레지스터를 구성하는 단 (F''1) 의 동작을 설명하기 위한 타이밍 차트.
도 11 은 표시장치에 있어서, 클럭 신호의 지연이 저감되는 효과를 설명하기 위한 비교표.
도 12 는 본 발명의 시프트 레지스터를 표시장치의 게이트 드라이버 또는 소스 드라이버로서 사용한 본 발명의 표시장치의 실시 형태를 나타내는 구성도.
도 13 은 본 발명의 시프트 레지스터를 이미지 센서의 게이트 드라이버 또는 소스 드라이버로서 사용한 예를 나타내는 구성도.
도 14 는 종래의 시프트 레지스터의 일례를 구성하는 단 (F101) 의 내부 회로를 나타내는 회로도.
도 15 는 종래 시프트 레지스터의 일례의 전체 구성도.
*도면의 주요부분에 대한 부호의 설명*
F1, F2, F3, …: 단 F'1, F'2, F'3, …: 단
F''1 : 단 F101, F102, F103, …: 단
Gi-1, Gi, Gi+1 : 신호 Φa, Φb, Φc, Φd : 클럭 신호
S1, S3 : 주사 신호 S2 : 소스 신호
IN : 입력 단자 OUT : 출력 단자
K, Ka, Kb, Kc : 클럭 입력 단자 Ta, Tb, Tc : 클럭 입력 단자
Kg : 단자 GND : 접지 단자
M1, M2, M3, M4 : MIS 트랜지스터 C : 콘덴서
La, Lb, Lc : 클럭 신호 라인 Pa, Pb, Pc : 클럭 신호 라인
G1 : 그룹
1 : TFT 기판 (유리기판, 표시장치 기판)
2 : 표시 영역 2a : 주사선
2b : 신호선 2c : MIS 트랜지스터
2d : 표시소자
3 : 게이트 드라이버 (시프트 레지스터)4 : TCP
4a, 4b : 클럭 발생 회로
5, 5a : 소스 드라이버 (시프트 레지스터)5b : 트랜지스터
6 : TFT 기판 (이미지 센서 기판)7 : 센서 영역
7d : 수광 소자
과제를 해결하기 위한 수단
본 발명의 시프트 레지스터는 2 종류의 상태 중 어느 하나를 기억하는 단을 m 단 (m 은 1 이상의 정수) 갖는 시프트 레지스터로서, 상기 각 단은 단자로서 n 상 (n 은 2 이상의 정수) 의 클럭 신호를 입력하는 클럭 입력 단자와, 시프트 레지스터의 입력 단자 또는 전단의 출력 단자로부터 보내오는 신호를 입력하는 입력 단자와, 후단의 입력 단자 또는 시프트 레지스터의 출력 단자로 보내는 신호를 출력하는 출력 단자만을 가지며, 상기 각 단은 상기 클럭 입력 단자 중 어느 하나로부터 각 단의 상태를 초기화하기 위한 초기상태 레벨을 입력하는 것을 특징으로 하는 시프트 레지스터이다.
상기 구성에 의하면, 시프트 레지스터 각 단의 상태를 초기화하기 위한 초기상태 레벨이 클럭 입력 단자 중 어느 하나로부터 입력되므로, 초기상태 레벨을 공급하기 위해서만 사용되는 배선 (예컨대, 접지 라인) 이 필요없게 된다. 따라서, 시프트 레지스터에 접속되는 배선이 적어져 배선에 필요한 면적을 작게 할 수 있다.
또한, 2 ∼ 4 상의 클럭 신호를 사용하면 (즉, 상기 n 을 2 ∼ 4 로 하면), 클록신호 라인의 갯수가 적당한 갯수가 되므로, 배선에 필요한 면적을 보다 작게 할 수 있다.
시프트 레지스터가 갖는 단은 복수의 그룹으로 분할되며, 각 그룹 내의 단이 갖는 클럭 입력 단자는 동일한 상(相)인 것끼리가 모두 접속되어 있는 것이 바람직하다.
상기 구성에 의하면, 그룹 내의 단이 갖는 클럭 입력 단자가 1 계통으로 정리되고, 따라서 각 그룹이 1 세트의 클럭 입력 단자를 갖게 되므로, 시프트 레지스터 내의 클럭 신호의 배선이 시프트 레지스터 내의 전역에 걸쳐지지 않게 된다. 이에 의해, 시프트 레지스터 내의 클럭 신호의 배선이 짧아지므로, 배선용량이나 배선저항에 의한 클럭 신호의 지연을 줄일 수 있다.
상기 각 단은 2 종류의 상태 중 어느 하나를 기억하는 기억수단과, 이 기억수단이 기억한 상태를 상기 클럭 입력 단자 중 어느 하나로부터 입력되는 초기상태 레벨로 초기화하는 초기화 수단을 갖는 것이 바람직하다.
상기 구성에 의하면, 기억수단 (실시 형태에서는 콘덴서) 이 기억한 2 종류의 상태 (실시 형태에서는 하이 (high) 레벨 또는 로우 (Low) 레벨) 중 어느 하나가 초기화 수단 (실시 형태에서는 트랜지스터) 에 의해 클럭 입력 단자 중 어느 하나로부터 입력되는 초기상태 레벨 (실시 형태에서는 접지 전위) 로 초기화되므로, 초기상태 레벨을 공급하기 위해서만 사용되는 배선 (예컨대, 접지 라인) 없이 시프트 레지스터의 각 단의 상태를 초기화할 수 있다.
상기 초기화 수단은 MIS 트랜지스터로 구성되며, 이 MIS 트랜지스터를 포함하는, 상기 각 단에 포함되는 MIS 트랜지스터는 모두 동일형 MIS 트랜지스터로 구성되어 있는 것이 바람직하다.
상기 구성에 의하면, 모든 MIS 트랜지스터가 동일형 MIS 트랜지스터로 구성되므로, 제조 프로세스가 간단해진다. 그리고, 이 제조 프로세스를 간단하게하는 동일형 MIS 트랜지스터만을 사용한 구성은 다상(多相) 클럭을 사용함으로써 실현 가능하게 된다.
상기 MIS 트랜지스터는 비정질 실리콘 또는 다결정 실리콘을 포함하는 소재로 구성되어 있는 것이 바람직하다.
비정질 실리콘 또는 다결정 실리콘을 포함하는 소재로 구성된 MIS 트랜지스터에 항상 동일한 방향으로 전압이 인가되면, 이 MIS 트랜지스터의 신뢰성이 저하되는 경우가 있는데, 초기화 수단으로서의 MIS 트랜지스터에, 항상 초기상태 레벨로 고정된 배선으로부터가 아니라, 전위가 시시각각 변동하는 클럭 입력 단자 중 어느 하나로부터 초기상태 레벨이 입력되면, 이 MIS 트랜지스터에 인가되는 전압의 방향이 시시각각 변동하여 동일한 방향으로 고정되지 않는다. 따라서, 이 MIS 트랜지스터의 신뢰성이 향상된다.
상기 시프트 레지스터가 갖는 단의 출력이, 신호선과 주사선이 교차한 교차점 부근에 스위칭 소자가 형성된 액티브 매트릭스 회로의 주사 신호가 되고, 상기 액티브 매트릭스 회로에 포함되는 MIS 트랜지스터, 및 상기 시프트 레지스터를 구성하는 각 단에 포함되는 MIS 트랜지스터는 모두 동일형 MIS 트랜지스터로 구성되고, 또한 비정질 실리콘 또는 다결정 실리콘을 포함하는 소재로 구성되어 있는 것이 바람직하다.
시프트 레지스터가 갖는 단의 출력이 액티브 매트릭스 회로의 주사 신호가 되면, 즉 액티브 매트릭스 회로의 게이트 드라이버 또는 소스 드라이버를 상기 시프트 레지스터로 구성하면, 게이트 드라이버 또는 소스 드라이버 주위의 배선을 적게 할 수 있으므로, 게이트 드라이버 또는 소스 드라이버 주위의 배선에 필요한 면적을 작게 할 수 있다.
상기 시프트 레지스터는 상기 액티브 매트릭스 회로와 동일 기판상에 형성되어 있는 것이 바람직하다.
시프트 레지스터와, 액티브 매트릭스 회로를 동일 기판상에 형성하면, 시프트 레지스터와 액티브 매트릭스 회로 사이의 배선을 짧게 할 수 있다. 동일 기판상에 형성한다는 것은 동일한 제조 프로세스로 MIS 트랜지스터를 형성하게 되므로, 시프트 레지스터와 액티브 매트릭스 회로의 MIS 트랜지스터는 동일형이 되며, 소재도 동일해진다.
또한, 본 발명의 표시장치는 상기 본 발명의 시프트 레지스터를 게이트 드라이버 또는/및 소스 드라이버로서 사용한 것을 특징으로 하는 표시장치이다.
상기 구성에 의하면, 게이트 드라이버 또는/및 소스 드라이버로서 사용되는 시프트 레지스터에 접속되는 배선이 적어져 배선에 필요한 면적을 작게 할 수 있다. 그 결과, 표시성능에 악영향을 미치지 않고, 종래의 표시장치보다 배선부분의 면적이 적은 소형 표시장치를 실현할 수 있게 된다.
발명의 실시 형태
도 1 은 본 발명의 제 1 실시 형태에서의 시프트 레지스터를 구성하는 단 (F1) 의 내부 회로를 나타내는 회로도이다. 이 단 (F1) 은 전단이 출력한 신호 (Gi-1) 를 입력하는 입력 단자 (IN) 와, 후단으로 보내는 신호 (Gi) 를 출력하는 출력 단자 (OUT) 와, 3 상의 클럭 신호 (Φa, Φb, Φc) 를 입력하는 3 개의 클럭입력 단자 (Ka, Kb, Kc) 를 갖는다.
입력 단자 (IN) 는 다이오드로서 동작하는 MIS 트랜지스터 (M1) 를 통해 기억소자로서 동작하는 콘덴서 (C) 의 일단 (A 점) 에 접속되어 있다. 콘덴서 (C) 의 타단은 출력 단자 (OUT) 에 접속되어 있다. 클럭 입력 단자 (Ka) 는 MIS 트랜지스터 (M2) 의 드레인에 접속되고, 클럭 입력 단자 (Kb) 는 MIS 트랜지스터 (M3 및 M4) 의 게이트에 접속되고, 클럭 입력 단자 (Kc) 는 MIS 트랜지스터 (M3 및 M4) 의 소스에 접속되어 있다. 콘덴서 (C) 의 일단 (A 점) 은 MIS 트랜지스터 (M2) 의 게이트 및 MIS 트랜지스터 (M3) 의 드레인과 접속되어 있다. 콘덴서 (C) 의 타단 즉 출력 단자 (OUT) 는 MIS 트랜지스터 (M2) 의 소스 및 MIS 트랜지스터 (M4) 의 드레인과 접속되어 있다.
도 2 는 상기 단 (F1) 의 동작을 설명하기 위한 타이밍 차트이다. 단 (F1) 은 입력 단자 (IN) 로부터 입력되는 입력신호 (Gi-1) 를 기억소자로서의 콘덴서 (C) 에 유지하고, 출력 단자 (OUT) 로부터 출력신호 (Gi) 로서 출력한다.
타이밍 차트의 기간 T0 에 있어서, Φb 가 H (하이 레벨) 가 되므로, M3 및 M4 가 온(ON)된다. 그러면, 콘덴서 (C) 의 양단이 단락(短絡)되므로, 콘덴서 (C) 에 전하가 충전되어 있으면, 이 전하가 방전된다. 또한, Φc 는 L (로우 레벨) 이므로, Φc 가 L 상태에서 M4 가 온되고, Gi 는 L 이 된다. 이 때, M3 도 온되므로, A 점의 전위 (VA) 도 L 이 되고, 이에 의해 M2 는 오프된다.
다음의 기간 (T1) 에서는 Φb 가 L 이 되므로, M3 및 M4 는 오프된다. 이 때, Φc 가 H 가 되는데, M3 및 M4 가 오프되어 있으므로, VA 및 Gi 로의 영향은 없다. 또한, 이 상태에서 Gi-1 이 H 가 되므로, VA 도 H 가 된다. VA 가 H 가 되면, M2 가 온된다. 이 때, Φa 는 L 이므로, Gi 도 L 이 된다. 그러면, Gi 가 L, VA 가 H 가 되므로, Gi 와 VA 사이에 설치된 콘덴서 (C) 가 충전된다. 그러면, VA 는 H 로 고정된다. 그러면, M2 는 온 상태로 고정된다.
다음의 기간 T2 에 있어서, Φa 가 H 가 되면, M2 는 온되어 있으므로, Gi 도 H 가 된다. 그러면, VA 는 H (하이 레벨) 의 약 2 배의 전위로 상승된다 (부트스트랩됨). 그러면, M2 의 온 상태가 강해진다.
다음의 기간 T3 에 있어서, Φb 가 H 가 되므로, M3 및 M4 가 온된다. 그러면, 콘덴서 (C) 의 양단이 단락되므로, 콘덴서 (C) 에 충전되어 있던 전하가 방전된다. 또한, Φc 는 L 이므로, Φc 가 L 상태에서 M4 가 온되고, Gi 는 L 로 되돌아간다. 이 때, M3 도 온되므로, VA 도 L 이 되고, 이에 의해 M2 는 오프된다. 이와 같이, 항상 L (로우 레벨) 상태로 유지되어 있는 접지 라인이 단 (F1) 에 접속되어 있지 않아도, 출력 단자 (OUT) 로부터 출력되는 신호 (Gi) 를 L (로우 레벨) 로 되돌릴 수 있다.
도 3 은 본 실시 형태에서의 시프트 레지스터의 전체 구성도이다. 이 시프트 레지스터는 복수의 단 (F1, F2, F3, …) 으로 구성되어 있다. 단 (F2, F3, …) 의 내부 회로는 도 1 에 나타낸 단 (F1) 과 동일하다. 또한, 단 (F1, F2, F3, …) 은 종속 접속되어 있다. 예컨대, 단 (F1) 의 출력 단자 (OUT) 는 다음의 단 (F2) 의 입력 단자 (IN) 에 접속되어 있다.
이들 단 (F1, F2, F3, …) 은 연속하는 6 개의 단이 1 개의 그룹을 형성하고있다. 예컨대, 단 (F1 ∼ F6) 이 1 개의 그룹 (G1) 을 형성하고 있다. 1 개의 그룹 내의 단이 갖는 클럭 입력 단자 (Ka, Kb, Kc) 는 동일한 상인 것끼리가 모두 접속되며, 1 개의 그룹에 1 세트 (3 개) 설치된 클럭 입력 단자에 접속되어 있다. 예컨대, 그룹 (G1) 내의 단이 갖는 클럭 입력 단자 (Ka, Kb, Kc) 는 각각 클럭 신호 라인 (La, Lb, Lc) 에 접속되며, 이들 클럭 신호 라인 (La, Lb, Lc) 은 그룹 (G1) 에 1 세트 설치된 클럭 입력 단자 (Ta, Tb, Tc) 에 접속되어 있다. 클럭 신호 라인 (La, Lb, Lc) 은 다른 그룹의 클럭 신호 라인과는 접속되어 있지 않다. 따라서, 1 개의 그룹 내에 있는 클럭 신호 라인이 시프트 레지스터 전체에 걸쳐지지는 않는다.
그룹 내의 클럭 신호 라인 (예컨대, 그룹 (G1) 내의 클럭 신호 라인 La, Lb, Lc) 은, 구체적으로는 TFT 기판 (유리기판) 상에 형성되는 배선이므로, 배선저항이 크다. 이에 대하여, 그룹에 1 세트 설치된 클럭 입력 단자 (예컨대, 그룹 (G1) 에 1 세트 설치된 클럭 입력 단자 (Ta, Tb, Tc)) 까지의 배선은 TCP 에서의 배선이 되므로, 저저항배선재료를 사용할 수 있다. 따라서, 배선저항에 의한 클럭 신호의 지연을 적게 할 수 있다.
도 4 는 상기 실시 형태에서의 시프트 레지스터를 게이트 드라이버로서 사용한 표시장치의 실시 형태의 구성을 나타내는 구성도이다. 이 표시장치에서는 TFT 기판 (유리기판; 1) 상에 표시 영역 (2) 가 형성되며, 이 표시 영역 (2) 옆에 이 표시 영역 (2) 내의 주사선 (2a) 을 구동하는 게이트 드라이버 (시프트 레지스터; 3) 가 형성되어 있다. 즉, 표시 영역 (2) 와, 게이트 드라이버 (시프트 레지스터; 3) 는 동일한 TFT 기판 (유리기판; 1) 상에 동일한 제조 프로세스로 형성된다. 따라서, 표시 영역 (2) 내의 주사선 (2a) 과 신호선 (2b) 의 교점에 형성되는 MIS 트랜지스터 (2c) 와, 게이트 드라이버 (시프트 레지스터; 3) 내의 MIS 트랜지스터는 동일형 (예컨대, N 채널 트랜지스터) 이 된다. 또한, MIS 트랜지스터의 소재도 동일해지고, 유리기판상에 형성되므로, 비정질 실리콘 또는 다결정 실리콘을 포함하는 소재로 구성된다.
비정질 실리콘 또는 다결정 실리콘을 포함하는 소재로 구성된 MIS 트랜지스터의 게이트ㆍ소스 사이에 항상 동일한 방향으로 전압이 인가되면, 이 MIS 트랜지스터의 신뢰성이 저하되는 경우가 있다.
종래 기술에서는 MIS 트랜지스터 (M3 및 M4) 의 게이트에, 전위가 하이 레벨 또는 접지 전위가 되는 클럭 신호 (Φb) 가 입력되고, 소스에는, 항상 접지 전위에 유지되어 있는 접지 라인이 접속되어 있다. 따라서, 게이트의 전위는 항상 소스의 전위 이상이며, 게이트ㆍ소스 사이의 전압의 방향은 항상 일정하다.
이에 대하여 본 실시 형태에서는, MIS 트랜지스터 (M3 및 M4) 의 게이트에, 전위가 하이 레벨 또는 접지 전위가 되는 클럭 신호 (Φb) 가 입력됨과 동시에, 소스에도 전위가 하이 레벨 또는 접지 전위가 되는 클럭 신호 (Φc) 가 입력된다. 그리고, 클럭 신호 (Φb) 와 클럭 신호 (Φc) 는 위상이 다르므로, 게이트ㆍ소스 사이의 전압의 방향은 시시각각 변동하여 항상 동일한 방향으로 고정되지는 않는다. 따라서, 이 MIS 트랜지스터의 신뢰성이 향상된다.
게이트 드라이버 (시프트 레지스터; 3) 에는 TCP (4) 상에 형성된 클럭 발생회로 (4a) 로부터 클럭 신호 (Φa, Φb, Φc) 가 공급된다. 또한, 소스 드라이버 (5) 는 표시 영역 (2) 내의 신호선 (2b) 을 구동한다. 그리고, 상기 실시 형태에서의 시프트 레지스터를 표시장치의 소스 드라이버로서 사용하는 것도 가능하다.
예컨대, 상기 표시장치가 6 인치 VGA 패널이라고 하면, 주사선 (2a) 을 구동하는 게이트 드라이버 (시프트 레지스터; 3) 의 단의 수는 480 단이 된다. 상기 실시 형태에서는 시프트 레지스터 내의 단이 6 단씩의 그룹으로 나누어지므로, 480 단을 6 단씩의 그룹으로 나누면, 80 그룹으로 나누어진다. 따라서, 각 그룹 내의 클럭 신호 라인의 길이는 그룹을 나누지 않은 경우와 비교하여 1/80 이 되며, 각 그룹 내의 클럭 신호 라인의 배선용량 및 배선저항도 1/80 이 된다. 클럭 신호의 지연량은, 단순계산으로는 배선용량 ×배선저항에 따라 결정되므로, 1/6400 이 된다.
도 5 는 본 발명의 제 2 실시 형태에서의 시프트 레지스터의 전체 구성도이다. 시프트 레지스터를 구성하는 단 (F1, F2, F3, …) 의 내부 회로는 제 1 실시 형태와 동일하다. 본 실시 형태에서는 시프트 레지스터를 구성하는 단 (F1, F2, F3, …) 이 블록으로 나누어져 있지 않으며, 클럭 신호 (Φa, Φb, Φc) 는 1 계통의 클럭 신호 라인 (Pa, Pb, Pc) 에 의해 각 단에 공급되고 있다. 클럭 신호 라인 (Pa, Pb, Pc) 의 배선재료로서 배선용량 또는 배선저항이 충분히 작은 재료를 사용할 수 있는 경우에는, 본 실시 형태와 같은 구성으로 하는 것도 가능하다. 이와 같은 구성으로 하면, 외부와의 접속을 위한 단자 (클럭 입력 단자)의 수를 줄일 수 있으므로, 제조 프로세스를 간략화할 수 있으며, 또한 신뢰성도 향상된다.
도 6 은 본 발명 제 3 실시 형태에서의 시프트 레지스터를 구성하는 단 (F'1) 의 내부 회로를 나타내는 회로도이다. 그리고, 이 도면에 있어서, 도 1 에 나타낸 단 (F1) 의 내부 회로와 동일한 구성에는 동일한 부호를 붙이고, 그 설명을 생략한다. 본 실시 형태의 단 (F'1) 은 다음 단으로부터 출력되는 신호 (Gi+1) 를 입력하는 단자 (Kg) 를 갖는다. 단자 (Kg) 는 MIS 트랜지스터 (M3 및 M4) 의 게이트에 접속되어 있다. 또한, 단 (F'1) 은 클럭 입력 단자로서 1 개의 클럭 입력 단자 (K) 만을 갖는다. 클럭 입력 단자 (K) 에는 2 상의 클럭 신호 (Φa, Φb) 중 Φa 가 입력된다. 클럭 입력 단자 (K) 는 MIS 트랜지스터 (M2) 의 드레인에 접속됨과 동시에, MIS 트랜지스터 (M3 및 M4) 의 소스에도 접속된다.
도 7 은 상기 단 (F'1) 의 동작을 설명하기 위한 타이밍 차트이다. 단 (F'1) 은 2 상의 클럭 신호 (Φa, Φb) 중 1 개, 즉 Φa 와, 다음 단으로부터 출력되는 신호 (Gi+1) 를 입력하고, 제 1 실시 형태에서의 단 (F1) 과 동일한 동작을 행한다.
도 8 은 본 실시 형태에서의 시프트 레지스터의 전체 구성도이다. 이 시프트 레지스터는 복수의 단 (F'1, F'2, F'3, …) 으로 구성되는데, 각 단 (F'1, F'2, F'3, …) 에는 2 상의 클럭 신호 (Φa, Φb) 중 1 개가 번갈아 입력된다. 예컨대, 단 (F'1) 에는 클럭 신호 (Φa) 가 입력되고, 단 (F'2) 에는 클럭 신호 (Φb) 가 입력된다. 또한, 각 단 (F'1, F'2, F'3, …) 의 단자 (Kg) 에는 다음 단으로부터 출력되는 신호가 입력된다. 예컨대, 단 (F'1) 의 단자 (Kg) 에는 다음 단 (F'2) 로부터 출력되는 신호 (G2) 가 입력된다. 이와 같은 구성으로 하면, 2 상의 클럭 신호 (Φa, Φb) 로 시프트 레지스터를 구동할 수 있으므로, 시프트 레지스터 주위의 배선을 더욱 적게 할 수 있고, 또한 클럭 발생 회로를 간략화할 수도 있다.
도 9 는 본 발명의 제 4 실시 형태에서의 시프트 레지스터의 전체 구성도이다. 이 시프트 레지스터를 구성하는 각 단에는 4 상의 클럭 신호 (Φa, Φb, Φc, Φd) 중 3 개가 공급된다. 예컨대, 단 (F''1) 에는 Φb, Φc, Φd 가 공급된다.
도 10 은 상기 단 (F''1) 의 동작을 설명하기 위한 타이밍 차트이다. 단 (F''1) 은 4 상의 클럭 신호 (Φa, Φb, Φc, Φd) 중 3 개, 즉 Φb, Φc, Φd 를 입력하고, 제 1 실시 형태에서의 단 (F1) 과 동일한 동작을 행한다.
도 11 은 상기 표시장치에 있어서, 클럭 신호의 지연이 저감되는 효과를 설명하기 위한 비교표이다. 단, 표시장치는 6 인치 VGA 패널인 것으로 하고, 주사선을 구동하는 게이트 드라이버 (시프트 레지스터) 의 단의 수는 480 단, 전체 길이는 91 ㎜ 정도인 것으로 한다. 또한, 배선재료의 시트저항은 1 Ω/□, TFT 게이트의 기생용량 (단위 W 길이당) 은 2 ×10-11F/㎝, TFT 사이즈 (W/L) 는 M1, M2, M4 가 (600 ㎛/3 ㎛), M3 이 (1500 ㎛/3 ㎛) 인 것으로 한다. 본 발명 (형태 1, 2, 3) 에 의하면, 종래예보다 배선수가 감소되어 있고, 또한 배선용량 (C)및 배선저항 (R) 도 저하되어 있다.
도 12 는 상기 시프트 레지스터를 표시장치의 게이트 드라이버 또는 소스 드라이버로서 사용한 본 발명의 표시장치의 실시 형태를 나타내는 구성도이다. 이 표시장치에서는 클럭 발생 회로 (4a) 가 출력하는 클럭 신호가 TFT 기판 (표시장치 기판; 1) 상의 게이트 드라이버 (3) 에 공급되며, 이 게이트 드라이버 (3) 가 표시 영역 (2) 내의 주사선 (2a) 을 구동한다. 또한, 클럭 발생 회로 (4b) 가 출력하는 클럭 신호가 TFT 기판 (표시장치 기판; 1) 상의 소스 드라이버 (5a) 에 공급되며, 이 소스 드라이버 (5a) 가 출력하는 주사 신호 (S1) 가 트랜지스터 (5b) 의 게이트에 인가된다. 트랜지스터 (5b) 는 주사 신호 (S1) 에 따라 표시 영역 (2) 내의 신호선 (2b) 으로의 소스 신호 (S2) 의 공급을 온, 오프한다.
본 발명의 시프트 레지스터는 주사선 (2a) 에 주사 신호 (S3) 를 공급하는 게이트 드라이버 (3) 로서 사용할 수 있음과 동시에, 트랜지스터 (5b) 의 게이트에 주사 신호 (S1) 를 인가하는 소스 드라이버 (5a) 로서도 사용할 수 있다.
도 13 은 본 발명의 시프트 레지스터를 이미지 센서의 게이트 드라이버 또는 소스 드라이버로서 사용한 예를 나타내는 구성도이다. 이 이미지 센서에서는 도 12 에 나타낸 표시장치 TFT 기판 (표시장치기판; 1) 상의 표시 영역 (2) 에서의 표시소자 (2d) 대신에, TFT 기판 (이미지 센서 기판; 6) 상의 센서 영역 (7) 에서의 수광소자 (7d) 가 설치되어 있다. 이 이외의 구성은 도 12 에 나타낸 표시장치와 동일하다.
본 발명에 의하면, 시프트 레지스터 각 단의 상태를 초기화하기 위한 초기상태 레벨이 클럭 입력 단자 중 어느 하나로부터 입력되므로, 초기상태 레벨을 공급하기 위해서만 사용되는 배선 (예컨대, 접지 라인) 이 필요없게 된다. 따라서, 시프트 레지스터에 접속되는 배선이 적어져 배선에 필요한 면적을 작게 할 수 있다.
또한, 시프트 레지스터 내의 단이 복수의 그룹으로 분할되고, 그룹 내의 단이 갖는 클럭 입력 단자가 1 계통으로 정리되면, 각 그룹이 1 세트의 클럭 입력 단자를 갖게 되므로, 시프트 레지스터 내의 클럭 신호의 배선이 시프트 레지스터 내의 전역에 걸쳐지지 않게 된다. 이에 의해, 시프트 레지스터 내의 클럭 신호의 배선이 짧아지므로, 배선용량이나 배선저항에 의한 클럭 신호의 지연을 줄일 수 있다.
또한, 시프트 레지스터의 각 단이 기억수단과 초기화 수단을 가지면, 기억수단이 기억한 2 종류의 상태 중 어느 하나가 초기화 수단에 의해 클럭 입력 단자 중 어느 하나로부터 입력되는 초기상태 레벨로 초기화되므로, 초기상태 레벨을 공급하기 위해서만 사용되는 배선 없이 시프트 레지스터 각 단의 상태를 초기화할 수 있다.
또한, 시프트 레지스터의 각 단에 포함되는 모든 MIS 트랜지스터가 동일형 MIS 트랜지스터로 구성되면, 제조 프로세스가 간단하게 된다.
또한, MIS 트랜지스터가 비정질 실리콘 또는 다결정 실리콘을 포함하는 소재로 구성되어 있어도, 초기화 수단으로서의 MIS 트랜지스터에, 항상 초기상태 레벨로 고정된 배선으로부터가 아니라, 전위가 시시각각 변동하는 클럭 입력 단자 중 어느 하나로부터 초기상태 레벨이 입력되므로, 이 MIS 트랜지스터에 인가되는 전압의 방향이 시시각각 변동하여 동일한 방향으로 고정되지 않고, 따라서 이 MIS 트랜지스터의 신뢰성이 향상된다.
또한, 시프트 레지스터가 갖는 단의 출력이 액티브 매트릭스 회로의 주사 신호가 되면, 즉 액티브 매트릭스 회로의 게이트 드라이버 또는 소스 드라이버를 본 발명의 시프트 레지스터로 구성하면, 게이트 드라이버 또는 소스 드라이버 주위의 배선을 적게 할 수 있으므로, 게이트 드라이버 또는 소스 드라이버 주위의 배선에 필요한 면적을 작게 할 수 있다.
또한, 시프트 레지스터와, 액티브 매트릭스 회로를 동일 기판상에 형성하면, 시프트 레지스터와 액티브 매트릭스 회로 사이의 배선을 짧게 할 수 있다.

Claims (18)

  1. 2 종류의 상태 중 어느 하나를 기억하는 단을 m 단 (m 은 1 이상의 정수) 갖는 시프트 레지스터에 있어서,
    상기 각 단은 단자로서,
    n 상 (n 은 2 이상의 정수) 의 클럭 신호를 입력하는 클럭 입력 단자,
    시프트 레지스터의 입력 단자 또는 전단의 출력 단자로부터 보내오는 신호를 입력하는 입력 단자, 및
    후단의 입력 단자 또는 시프트 레지스터의 출력 단자로 보내는 신호를 출력하는 출력 단자만을 가지며,
    상기 각 단은, 상기 클럭 입력 단자 중 어느 하나로부터 각 단의 상태를 초기화하기 위한 초기상태 레벨을 입력하는 것을 특징으로 하는 시프트 레지스터.
  2. 제 1 항에 있어서,
    상기 시프트 레지스터가 갖는 단은 복수의 그룹으로 나누어지며, 각 그룹 내의 단이 갖는 클럭 입력 단자는 동일한 상인 것끼리가 모두 접속되어 있는 것을 특징으로 하는 시프트 레지스터.
  3. 제 1 항에 있어서,
    상기 각 단은,
    2 종류의 상태 중 어느 하나를 기억하는 기억수단과,
    이 기억수단이 기억한 상태를, 상기 클럭 입력 단자 중 어느 하나로부터 입력되는 초기상태 레벨로 초기화하는 초기화 수단을 갖는 것을 특징으로 하는 시프트 레지스터.
  4. 제 2 항에 있어서,
    상기 각 단은,
    2 종류의 상태 중 어느 하나를 기억하는 기억수단과,
    이 기억수단이 기억한 상태를, 상기 클럭 입력 단자 중 어느 하나로부터 입력되는 초기상태 레벨로 초기화하는 초기화 수단을 갖는 것을 특징으로 하는 시프트 레지스터.
  5. 제 4 항에 있어서,
    상기 초기화 수단은 MIS 트랜지스터로 구성되며,
    이 MIS 트랜지스터를 포함하는, 상기 각 단에 포함되는 MIS 트랜지스터는 모두 동일형의 MIS 트랜지스터로 구성되어 있는 것을 특징으로 하는 시프트 레지스터.
  6. 제 3 항에 있어서,
    상기 초기화 수단은 MIS 트랜지스터로 구성되며,
    이 MIS 트랜지스터를 포함하는, 상기 각 단에 포함되는 MIS 트랜지스터는 모두 동일형의 MIS 트랜지스터로 구성되어 있는 것을 특징으로 하는 시프트 레지스터.
  7. 제 5 항에 있어서,
    상기 MIS 트랜지스터는 비정질 실리콘 또는 다결정 실리콘을 포함하는 소재로 구성되어 있는 것을 특징으로 하는 시프트 레지스터.
  8. 제 6 항에 있어서,
    상기 MIS 트랜지스터는 비정질 실리콘 또는 다결정 실리콘을 포함하는 소재로 구성되어 있는 것을 특징으로 하는 시프트 레지스터.
  9. 제 5 항에 있어서,
    상기 시프트 레지스터가 갖는 단의 출력은, 신호선과 주사선이 교차한 교차점 부근에 스위칭 소자가 형성된 액티브 매트릭스 회로의 주사 신호가 되고,
    상기 액티브 매트릭스 회로에 포함되는 MIS 트랜지스터, 및 상기 시프트 레지스터를 구성하는 각 단에 포함되는 MIS 트랜지스터는, 모두 동일형 MIS 트랜지스터로 구성되고, 또한 비정질 실리콘 또는 다결정 실리콘을 포함하는 소재로 구성되어 있는 것을 특징으로 하는 시프트 레지스터.
  10. 제 6 항에 있어서,
    상기 시프트 레지스터가 갖는 단의 출력은, 신호선과 주사선이 교차한 교차점 부근에 스위칭 소자가 형성된 액티브 매트릭스 회로의 주사 신호가 되고,
    상기 액티브 매트릭스 회로에 포함되는 MIS 트랜지스터, 및 상기 시프트 레지스터를 구성하는 각 단에 포함되는 MIS 트랜지스터는, 모두 동일형의 MIS 트랜지스터로 구성되고, 또한 비정질 실리콘 또는 다결정 실리콘을 포함하는 소재로 구성되어 있는 것을 특징으로 하는 시프트 레지스터.
  11. 제 7 항에 있어서,
    상기 시프트 레지스터가 갖는 단의 출력은, 신호선과 주사선이 교차한 교차점 부근에 스위칭 소자가 형성된 액티브 매트릭스 회로의 주사 신호가 되고,
    상기 액티브 매트릭스 회로에 포함되는 MIS 트랜지스터, 및 상기 시프트 레지스터를 구성하는 각 단에 포함되는 MIS 트랜지스터는, 모두 동일형의 MIS 트랜지스터로 구성되고, 또한 비정질 실리콘 또는 다결정 실리콘을 포함하는 소재로 구성되어 있는 것을 특징으로 하는 시프트 레지스터.
  12. 제 8 항에 있어서,
    상기 시프트 레지스터가 갖는 단의 출력은, 신호선과 주사선이 교차한 교차점 부근에 스위칭 소자가 형성된 액티브 매트릭스 회로의 주사 신호가 되고,
    상기 액티브 매트릭스 회로에 포함되는 MIS 트랜지스터, 및 상기 시프트 레지스터를 구성하는 각 단에 포함되는 MIS 트랜지스터는, 모두 동일형의 MIS 트랜지스터로 구성되고, 또한 비정질 실리콘 또는 다결정 실리콘을 포함하는 소재로 구성되어 있는 것을 특징으로 하는 시프트 레지스터.
  13. 제 9 항에 있어서,
    상기 시프트 레지스터는 상기 액티브 매트릭스 회로와 동일 기판상에 형성되어 있는 것을 특징으로 하는 시프트 레지스터.
  14. 제 10 항에 있어서,
    상기 시프트 레지스터는 상기 액티브 매트릭스 회로와 동일 기판상에 형성되어 있는 것을 특징으로 하는 시프트 레지스터.
  15. 제 11 항에 있어서,
    상기 시프트 레지스터는 상기 액티브 매트릭스 회로와 동일 기판상에 형성되어 있는 것을 특징으로 하는 시프트 레지스터.
  16. 제 12 항에 있어서,
    상기 시프트 레지스터는 상기 액티브 매트릭스 회로와 동일 기판상에 형성되어 있는 것을 특징으로 하는 시프트 레지스터.
  17. 제 1 항에 기재된 시프트 레지스터를 게이트 드라이버로서 사용한 것을 특징으로 하는 표시장치.
  18. 제 1 항에 기재된 시프트 레지스터를 소스 드라이버로서 사용한 것을 특징으로 하는 표시장치.
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