KR20020031379A - 적층체, 적층체의 제조방법 및 반도체소자 - Google Patents

적층체, 적층체의 제조방법 및 반도체소자 Download PDF

Info

Publication number
KR20020031379A
KR20020031379A KR1020027000156A KR20027000156A KR20020031379A KR 20020031379 A KR20020031379 A KR 20020031379A KR 1020027000156 A KR1020027000156 A KR 1020027000156A KR 20027000156 A KR20027000156 A KR 20027000156A KR 20020031379 A KR20020031379 A KR 20020031379A
Authority
KR
South Korea
Prior art keywords
layer
aln
film
crystal layer
substrate
Prior art date
Application number
KR1020027000156A
Other languages
English (en)
Inventor
니시카와다카시
Original Assignee
마츠시타 덴끼 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마츠시타 덴끼 산교 가부시키가이샤 filed Critical 마츠시타 덴끼 산교 가부시키가이샤
Publication of KR20020031379A publication Critical patent/KR20020031379A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Abstract

Si 기판(1)을 산처리 등에 의해서 세정하고 가열하여 표면의 부착물을 제거한다. 다음에, Si 기판(1)의 표면에 플라즈마화된 질소를 공급하여, 라디칼질소의 계면활성제효과에 의해 Si 기판(1)의 표면 상에 Si 결정과는 격자정합하고 있지 않는 AlN 결정층(80)을 형성한다. AlN 결정층(80)의 격자간거리는 AlN 결정체 본래의 격자정수에 거의 일치하기 때문에, Si 기판(1)과 격자정합하고 있는 경우와 같이, Al 결정층(80)에는 Si 기판(1)과의 격자정수의 상위에 기인하는 왜곡이 내재하는 일이 없다.

Description

적층체, 적층체의 제조방법 및 반도체소자{MULTILAYERED BODY, METHOD FOR FABRICATING MULTILAYERED BODY, AND SEMICONDUCTOR DEVICE}
최근, Si 기판 상에 형성되는 CM0S 디바이스에 있어서는 디바이스를 구성하는 M0S 트랜지스터 등의 소자의 미세화, 각 소자의 고집적화에는 현저한 진전이 있다. 이러한 미세화, 고집적화의 진전에 따라 M0S 트랜지스터 등의 요소인 게이트 절연막의 단위면적당의 용량값 향상의 요청이 강해지고 있다. 이것은 전력감소의 목적으로 M0S 디바이스의 각 소자를 동작시키기 위한 전원전압이 저전압화되어 있는 한편, 종래와 다르지 않은 소자동작에 필요한 전하를 확보하고자 하면, 게이트 절연막의 단위면적당의 용량값을 높일 필요가 있기 때문이다.
이 게이트 절연막의 용량값을 높게 하기 위해서는 크게 나눠 두 가지 방법이 있다. 제 1 방법은 게이트 절연막을 박막화하는 방법이고, 제 2 방법은 게이트 절연막을 보다 고유전율을 갖는 재료에 의해서 구성하는 방법이다. 즉, 게이트 절연막의 고성능화에 관해서는 박막화와 고유전율화의 두 가지 접근법이 있다.
여기서, 게이트 절연막의 박막화에 관해서는, Si 기판의 열산화를 더욱 고정밀도로 행함으로써 달성하기 위한 연구가 특히 많이 이루어지고 있다. Si 기판의 열산화에 의해서 이산화규소(SiO2)절연막을 형성하는 방법은 산화막의 형성이 용이한 것, 이 산화막이 낮은 계면준위밀도, 높은 내전압특성, 작은 전류리크 등 게이트 절연막으로서의 대단히 뛰어난 특성을 갖고 있는 것, 산화막의 형성과정이 소자의 미세화, 고집적화에도 충분히 대응할 수 있는 것 등의 이점을 갖고 있기 때문에, 현재 Si 기판 상에 형성되는 CM0S 트랜지스터에 있어서는 열산화법 이외에 게이트 절연막의 제조방법으로서 실용화되어 있는 방법은 없다고 해도 과언은 아니다. 따라서, 이후의 게이트 절연막의 고성능화에 관해서도, 이 SiO2막을 어떻게 박막화하는가에 관해서 검토하고 있는 경우가 많다. 예컨대, 이후의 Si계 트랜지스터개발의 장래전망을 조사한 「THE NATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS (THE SEMICONDUCTOR INDUSTRY ASSOSIATION in the U.S.A.) 74페이지 테이블 22」 (제 1 문헌)에 개시되어 있는 바와 같이, 서기 1997년에 4∼5nm이던 게이트 절연막의 두께가 2001년에는 2∼3nm가 된다고 예상하고 있다. 그리고, SiO2막의 박막화의 요망에 부응하기 위한 검토로서, 예컨대 열산화방법에 급열급랭의 단시간산화를 이용한 것에 관한 「신학기보(THECNICAL REPORT OF IEICE.) ED98-9, SDM98-9(1998-04) 15페이지」 (제 2 문헌)에 개시되어 있는 방법이 있다. 이 문헌 중의 방법에 의하면, 형성된 SiO2막의 막두께는 1.5nm이다.
또한, 게이트 절연막을 형성하는 재료를 고유전율화하는 방법의 예로서, 「APPLIED PHYSICS LETTERS 72, 2835 (1998)」 (제 3 문헌)에 개시되어 있는 방법이 있다. 이 문헌의 방법에서는, 게이트 절연막으로서 SiO2단층막만을 이용하는 것이 아니라, SiO2/Ta2O5/SiO2의 적층막(3층막)을 이용하고 있다. 이와 같이 적층된 상태로 Ta2O5의 비유전율이 20∼25로 큰 것을 이용하여 단위면적당의 축적전하량을 높이면서, 고유전율재료의 절연막을 Si 기판에 접촉시키면 양자간의 계면에 높은 밀도로 계면준위가 도입되는 것을 회피하기 위해, Si의 직접열산화에 의해서 형성된 매우 얇은 SiO2층을 양자간에 개재시키고 있는 것이다.
또한, 이상과는 별도의 요청으로부터, SiO2이외의 재료에 의해 게이트 절연막을 구성하고자 하는 시도도 있다. 예컨대, 「일본 특원평 1-64789」(제 4 문헌)에 개시되어 있는 방법에서는, X선 노광 등으로 고에너지방사선이 조사되었을 때의 게이트 절연막의 내성을 높이기 위해서, SiO2대신에 이트리아 안정화 입방정(立方晶) 지르코니아(이하, YSZ로 약기한다)에 의해 게이트 절연막을 구성하고 있다. SiO2나 Ta2O5가 일반적으로는 비결정 상태인 것에 대하여, 여기서 이용되고 있는 YSZ는 결정성을 갖는다.
더욱이, 별도의 요청으로부터, SiO2이외의 재료에 의해 게이트 절연막을 구성하고자 하는 시도가 있다. 예컨대, 「JAPAN JOURNAL OF APPLIED PHYSICS 35, 4987, (1996)」(제 5 문헌)에 개시되어 있는 방법에서는, 전계효과형 트랜지스터의 게이트 절연막으로서 강유전성을 갖는 박막을 이용해 메모리효과가 있는 트랜지스터를 실현하기 위한 검토를 행하고 있다. 여기서는, 특히 강유전성을 갖는 PbZrl-xTixO3(PZT)의 박막을 게이트 절연막으로서 이용하고 있다. 그러나, 이 PZT막은 직접 Si 기판 상에 형성하는 것이 곤란하기 때문에, PZT막과 Si 기판과의 사이에 CeO2등의 다른 재료로 이루어지는 절연막을 개재시키고 있다.
그러나, 상기 각 문헌에서의 SiO2막의 박막화나 새로운 게이트 절연막 재료의 개발에는 이하에 나타내는 바와 같은 몇 가지의 문제점이 있다.
제 1 문헌에서는, 2006년에 게이트막 두께 1.5∼2nm가 달성된다고 예상되고 있지만, 그 이후, SiO2막의 두께를 1.5nm보다도 얇게 하는 것이 실현가능하다고는 생각되지 않고, 또한, 그 밖의 해결책도 고려하고 있지 않다. 즉, SiO2막을 1.5nm 이하로 박막화한 상태로 디바이스의 게이트 절연막으로서 이용하는 것은 불가능한데, 그 이유는 1.5nm보다 얇은 막두께를 갖는 SiO2막에 있어서는 막 안을 직접 터널전류가 흐르기 때문이라고 생각된다. 이러한 직접 터널전류의 발생은 DRAM의 메모리 셀 트랜지스터에 있어서 특히 중대한 문제가 된다. 따라서, 직접 터널전류가 발생하지 않는 막두께로, 원하는 전하를 확보하기 위해서는 보다 높은 유전율을 갖고, 또한 여러 가지 특성(계면준위의 밀도가 작은 것 등)이 SiO2막과 같은 신규 게이트 절연막 재료가 요망되고 있다.
제 2 문헌에서는, 1.5nm의 매우 얇은 SiO2막이 형성되어 있고, 파괴내압, 리크특성, 고주파특성 등의 특성은 양호한 것이 보고되어 있지만, 한편, 신뢰성에 관해서 중대한 결점이 존재한다. 즉, 매우 얇은 SiO2막을 게이트 절연막으로서 이용한 경우, 게이트전극으로부터의 불순물(붕소 등)의 관통이 현저하게 발생하는 것이다. 예컨대, 제 2 문헌 중에는, PMOSFET에 있어서 다결정 실리콘으로 이루어지는 게이트전극을 게이트 절연막 상에 설치한 경우, 도펀트(dopant)로서 이용하고 있는 붕소(B)가 게이트전극 중으로부터 SiO2막을 통해 Si 기판 중으로 관통하는 모양이 보고되어 있다.
제 3 문헌에서는, 내압향상을 얻기 위해서 도입한 3층막의 구조에 의해, SiO2환산두께를 2.3nm로 할 수 있는 것이 보고되어 있지만, 그 계면준위밀도는 2.3nm의 막두께를 갖는 SiO2막의 3배나 된다.
제 4 문헌에서는, YSZ로 이루어지는 게이트 절연막을 형성하고 있지만, YSZ는 자동차 엔진의 산소 센서에 이용될 정도로, 분자나 이온을 통과시키기 쉬운 성질을 갖고 있기 때문에, 이온전도 등의 기여에 의해서 게이트전극과 채널 사이에서 리크전류가 발생하기 쉽다. 즉, 높은 내압이나 신뢰성을 갖는 게이트 절연막을 얻는 것이 어렵다.
제 5 문헌에서는, 강유전체막인 PZT막을 형성하기 전에, CeO2막으로 이루어지는 버퍼층을 형성할 필요가 있다. PZT 이외의 강유전체재료에 있어서도, Bi, Pb, Ta, Sr, Ba 등의 중금속을 포함하는 것이 많기 때문에, 이들 금속이 Si 기판 중으로 확산하여 채널의 전기특성에 악영향을 줄 우려가 크다. 동문헌에서의 SECONDARY ION MASS SPECTROMETRY (SIMS) 측정의 결과에서도, Pb가 Si 기판 중까지 확산하고 있는 것이 보고되어 있다. 덧붙여, 이들 강유전체재료가 복합재료의 산화물이기 때문에, 강유전체막과 Si 기판의 계면에 SiO2영역이 형성될 가능성이 크다. 양자간의 계면에 SiO2영역이 형성되면, MOS 트랜지스터구조에서의 게이트전극에 인가되는 전압의 대부분이 유전율이 낮은 SiO2영역에 인가되는 경우가 많고, 강유전체막 자체에 걸리는 실효전압이 낮아져, 효율적으로 스위칭이 행해지지 않는 등의 문제도 있다.
본 발명의 목적은 상술한 바와 같은 이미 보고되어 있는 게이트 절연막 재료와는 다른 뛰어난 특성을 발휘할 수 있는 재료를 게이트 절연막재료로서 이용함으로써, 소자의 미세화, 고집적화의 진전에 충분히 대응할 수 있는 막의 제조방법 및 이것을 이용한 반도체소자를 제공하는 것에 있다.
본 발명은 결정층 상에 III족 원소의 질화물막을 적층하여 이루어지는 적층체, 그 제조방법 및 이 적층체를 이용한 반도체소자에 관한 것이다.
도 1의 (a)∼(d)는 제 1 실시예에 관한 AlN 결정층의 형성공정을 나타내는 단면도.
도 2의 (a)∼(g)는 제 2 실시예에 관한 AlN 결정층의 형성공정을 나타내는 단면도.
도 3의 (a)∼(c)는 제 3 실시예에 관한 MFISFET 등에 사용되는 AlN 결정층, 유전체박막 및 게이트용 폴리실리콘막의 형성공정을 나타내는 단면도.
도 4의 (a)∼(e)는 제 4 실시예에 관한 MFMISFET 등에 사용되는 AlN 결정층, 결정성 유전체박막 및 제 1, 제 2 도전성박막의 형성공정을 나타내는 단면도.
도 5의 (a)∼(c)는 제 5 실시예에 관한 MISFET 등에 사용되는 실리콘질화층, AlN 박막 및 폴리실리콘막의 형성공정을 나타내는 단면도.
도 6은 제 7 실시예에 관한 MISFET의 구조를 나타내는 단면도.
도 7은 Si 결정, SiO2유전체 및 AlN 결정의 에너지 밴드를 나타내는 밴드도.
도 8은 제 8 실시예에서 이용한 MBE 장치의 구성을 개략적으로 나타내는 단면도.
도 9는 플라즈마화 셀의 구성을 나타내는 단면도.
도 10은 제 8 실시예에서의 AlN 결정층을 에피택셜 성장시킬 때의 플라즈마화 셀, K-셀의 셔터의 개폐의 타이밍을 나타내는 도면.
도 11의 (a)∼(c)는 제 8 실시예에서의 AlN 결정층의 에피택셜 성장과정을 나타내는 도면.
도 12는 제 8 실시예에서의 Si 기판과 AlN 결정층의 적층체의 종단면에서의 TEM상을 나타내는 도면.
도 13은 제 8 실시예에 있어서 에피택셜 성장된 AlN 결정층의 전자선 회절상을 나타내는 도면.
본 발명의 적층체는 결정층을 갖는 기판과, 상기 결정층의 주면 상에 에피택셜 성장되어, 상기 결정층의 방위를 따른 방위에서 상기 결정층과는 격자정합되지 않은 결정격자를 갖으며, 상기 결정층보다도 원자끼리의 결합력이 큰 결정성 화합물막을 구비하고 있다.
이로 인해, 결정성 화합물막과 하지의 결정층과의 사이에서 결정격자의 위치가 정확히 일치하고 있을 필요가 없으므로, 결정성 화합물막 중에는 하지의 결정층과의 격자정합에 기인하는 왜곡이 생기지 않는다. 따라서, 왜곡에 기인하는 계면준위 등이 적은 질화물막 등의 결정성 화합물막이 얻어진다. 따라서, 예컨대 질화물막을 게이트 절연막으로서 이용한 특성이 뛰어난 MIS형 트랜지스터나, 질화물막 상에 추가로 결정성의 강유전체막을 설치한 MFIS형 트랜지스터나, 질화물막을 용량절연막으로 하는 커패시터 등, 적층체를 각종 디바이스에 응용하는 것이 가능해진다.
상기 결정성 화합물막이 III족 원소의 질화물막인 경우에, III족 원소의 질화물막은 특히 결정화하기 쉽게 원자끼리의 결합력이 크기 때문에, 격자정합되지 않은 결정막이 용이하게 얻어진다.
상기 결정층이 Si 결정층이고, 상기 Si 결정층의 주면이 (111)면인 경우에, 특히, 결정층 상에 격자정합되지 않은 상태로 질화물막 등의 결정성 화합물막을 설치하는 것이 용이해진다.
그 경우, 상기 결정성 화합물막이 AlN막인 경우에, 하지의 결정층의 방위에 관한 정보를 유지하면서 격자정합되지 않은 상태가 확실히 얻어진다.
본 발명의 제 1 적층체의 제조방법은 기판의 결정층의 주면 상에 III족 원소의 원자층 및 N 원자층 중 어느 한쪽의 원자층을 형성하는 공정(a)과, 상기 한쪽의 원자층 상에 III족 원소의 원자층 및 N 원자층 중의 다른쪽의 원자층을 형성하는 공정(b)을 교대로 반복함으로써, 결정성의 III족 원소의 질화물막을 상기 결정층 상에 에피택셜 성장시키는 방법이다.
이 방법에 의해, 하지의 결정층의 정보를 이어받은 결정성의 질화물막이 형성되어, 높은 결정성에 의한 높은 비유전율 등의 뛰어난 특성을 발휘할 수 있는 동시에, 이 결정성의 질화물막 상에 다른 결정성의 막을 형성하는 것이 가능해지기 때문에 뛰어난 특성을 갖는 각종 디바이스의 과정에 편입할 수 있다.
상기 공정(a)에서는 N 원자층을 형성하고, 상기 공정(b)에서는 III족 원소의 원자층을 형성함으로써, 상기 기판의 주면의 결정격자와는 정합되지 않은 결정격자 위치에 결정성의 III족 원소의 질화물막을 상기 결정층 상에 에피택셜 성장시킴으로써, N 원자가 결정층의 주면에 부착하였을 때의 계면활성제(surfactant)효과를 이용하여, 하지의 결정층의 방위에 관한 정보를 이어받으면서, 격자는 하지의 결정층의 격자와는 정합하고 있지 않은 결정성의 질화물막이 형성된다.
상기 결정층은 Si 결정층이고, 상기 Si 결정층의 주면은 (111)면인 경우에, 가장 큰 계면활성제효과가 얻어진다.
상기 공정(b)에서는 Al 원자층을 형성함으로써, 상기 질화물막으로서 AlN막이 형성되어, AlN막이 용이하게 결정체를 형성하는 동시에 높은 비유전율을 갖는 것을 이용하여 상술한 작용효과를 현저히 발휘할 수 있다.
상기 N 원자층의 퇴적은 질소가스를 플라즈마화하여 이루어지는 라디칼질소를 상기 결정층의 주면 상에 공급하는 분자선 에피택시법(MBE법)에 의해 행해짐으로써, 활성화된 라디칼질소가 하지의 결정층의 주면에 부착하였을 때에 높은 계면활성제효과가 발휘된다.
상기 질소가스의 플라즈마화를 플라즈마 셀을 이용하여 행함으로써, 플라즈마화된 라디칼질소의 공급의 제어를 용이하게 또한 정확히 행할 수 있다.
본 발명의 제 2 적층체의 제조방법은 기판의 Si 결정층의 주면을 질소, 수소, 유황 및 마그네슘 중 어느 하나를 포함하는 분위기 중에 노출하여, Si 결정층의 주면 상의 댕글링 본드(dangling bond)를 종단시키는 공정(a)과, 상기 Si 결정층 상에 결정성의 AlN층을 형성하는 공정(b)을 구비하고 있다.
이 방법에 의해, 하지가 되는 Si 결정층의 표면에서의 댕글링 본드가 종단된 상태로 AlN층이 형성되기 때문에, 계면준위밀도가 작은 열화특성 등의 뛰어난 AlN막이 얻어진다.
상기 공정(b) 전에, 상기 Si 결정층의 표면부를 질화하여 질화규소층을 형성하는 공정을 추가로 구비하고, 상기 공정(b)에서는 상기 질화규소층 상에 결정성의 AlN층을 형성함으로써, Si 결정층의 표면에서의 댕글링 본드를 보다 확실히 종단시킬 수 있다.
상기 공정(b)에서는, 상기 AlN막에 산소, 수소 및 유황 중 적어도 어느 하나를 첨가함으로써, 상기 AlN층 내에서의 상기 Si 결정층과의 격자부정합에 기인하는 왜곡을 완화하는 것이 바람직하다.
본 발명의 반도체소자는 반도체층을 갖는 기판과, 상기 반도체층 상에 설치되어 AlN층을 갖는 절연막과, 상기 절연막 상에 설치된 도체로 이루어지는 전극을 구비하고 있다.
이로 인해, 열산화법에 의해 형성된 실리콘산화막보다도 유전율이 높은 AlN층을 갖는 절연막 전체의 단위면적당의 용량값이 높아진다. 또한, 결정성을 갖는 치밀한 AlN층 내에는 결함이나 계면준위가 거의 없기 때문에, 실리콘산화막과 동등의 양호한 신뢰성을 발휘할 수 있다. 그리고, 이 절연막을 전계효과 트랜지스터의게이트 절연막이나, MIS 커패시터의 용량절연막으로서 이용하는 것이 가능해진다.
상기 AlN층이 상기 반도체층 상에 에피택셜 성장된 단결정층인 것이 바람직하다.
상기 반도체층이 Si 결정층이고, 상기 반도체층의 주면위가 (111)면인 경우에는, 상기 AlN층이 조밀육방정(六方晶)이 되어 그 주면이 (0001)면이 된다.
상기 반도체층이 Si 결정층이고, 상기 반도체층의 주면위가 (100)면인 경우에는, 상기 AlN층이 입방정이 되어, 그 주면이 (100)면이 된다.
상기 반도체층의 표면에서의 댕글링 본드가 알루미늄, 질소, 수소, 유황 및 마그네슘 중 어느 하나에 의해서 종단되어 있음으로써, 상기 AlN층과 반도체층과의 사이의 계면에서의 계면준위의 밀도를 저감할 수 있다.
상기 절연막을 게이트 절연막으로 하고, 또한, 상기 AlN층과 상기 반도체층과의 사이에 개재하는 질화규소층을 추가로 설치함으로써, 하지의 Si 기판의 결정성을 그대로 유지하면서, 질화규소층의 존재에 의해서 반도체기판의 표면에서의 댕글링 본드가 더욱 저감하여, 반도체기판과의 계면에서의 계면준위의 밀도가 매우 작아진다. 또한, 질화규소층에 의해 AlN층을 통해서 반도체기판측으로 불순물이 확산하는 것을 억제할 수도 있다.
상기 반도체소자에 있어서, 상기 절연막을 게이트 절연막으로 하고, 또한, 상기 AlN층 상에 형성되어 AlN보다도 높은 유전율을 갖는 유전체재료 및 강유전성을 갖는 재료 중 적어도 어느 하나에 의해 구성되는 유전체층을 추가로 설치함으로써, 반도체소자가 전계효과 트랜지스터의 구조를 갖고 있는 경우에는, 예컨대MFISFET로서 기능하는 반도체소자가 얻어진다. 그 경우, 결정성이 높은 AlN층 상에 유전체층을 설치함으로써, 결정성이 높은 정방정의 유전체층이 얻어진다. 따라서, 보다 유전율이 높은 고유전체막이나, 보다 잔류분극유지특성이 좋은 강유전체막이 얻어지게 된다.
상기 반도체소자에 있어서, 상기 절연막을 게이트 절연막으로 하고, 또한, 상기 AlN막 상에 형성된 AlN보다도 높은 유전율을 갖는 유전체재료 및 강유전성을 갖는 재료 중 적어도 어느 하나에 의해 구성되는 유전체층을 추가로 설치하여, 상기 유전체층의 상측 및 하측 중 적어도 어느 한쪽에 결정성을 갖는 도전성막이 설치되어 있는 경우에는, 예컨대 MFMISFET로서 기능하는 반도체소자가 얻어진다.
상기 반도체소자에 있어서, 상기 AlN층에 산소, 수소, 유황 중 적어도 어느 하나를 포함시켜, 상기 AlN층 내에서의 상기 반도체기판과의 격자부정합에 기인하는 왜곡을 완화함으로써, 시간 경과에 따른 열화가 적은 절연막을 갖고 신뢰성이 높은 반도체소자가 얻어진다.
상기 반도체소자에 있어서, 상기 AlN층의 반도체기판과의 격자부정합을 확대시켜, 상기 AlN층의 유전율을 높일 수도 있다.
-AlN의 기본특성에 관해서-
본 발명의 실시예에 관해서 설명하기 전에, 본 발명에서 게이트 절연막 등의 새로운 재료로서 이용하는 AlN막의 기본특성에 관해서 설명한다.
도 7은 Si에 대한 AlN 및 SiO2의 에너지 밴드의 밴드불연속값을 비교하기 위한 밴드도이다.
도 7에 나타내는 바와 같이, SiO2의 밴드 갭(전도대-가전자대의 에너지 레벨의 차, 즉 금지대의 폭)은 약 9eV이다. 그리고, SiO2의 가전자대단과 Si의 가전자대단과의 사이에는 약 -4.7eV의 밴드불연속이 존재한다. 또한, SiO2의 전도대단과 Si의 전도대단과의 사이에는 약 3.2eV의 밴드불연속이 존재한다. 한편, AlN의 밴드 갭은 약 6.4eV이다. 그리고, AlN의 가전자대단과 Si의 가전자대단과의 사이에는 약 -3.0eV의 밴드불연속이 존재한다. 또한, AlN의 전도대단과 Si의 전도대단과의 사이에는 약 2.1eV의 밴드불연속이 존재한다. 즉, AlN과 Si와의 사이의 밴드불연속값은 SiO2와 Si와의 사이의 밴드불연속값의 64%(가전자대측), 66%(전도대측)이다.
더욱이, AlN막 중에는 캐리어를 발생하는 불순물이나 결함이 극히 조금밖에 존재하지 않기 때문에, 높은 절연성을 유지할 수 있다. 또한, AlN은 Si와의 계면에서의 Si의 댕글링 본드가 적으므로, Si와의 계면에서의 계면준위 밀도도 매우 낮다.
이들은 Si와 이것에 대향하는 도체부재와의 사이에 AlN막을 개재시킴으로써, AlN막을 게이트 절연막이나 그 밖의 장벽층으로서 충분히 이용할 수 있는 것을 나타내고 있다.
또한, Si 결정은 다이아몬드구조를 갖고, AlN 결정은 섬아연광형의 결정구조와 유사한 우르짜이트(wurtzite)형의 결정구조를 갖고 있다. 입방정의 일종인 섬아연광형의 결정구조는 다이아몬드형 구조에서의 동일종의 원자를 하나 걸러 이종(異種)원자로 치환한 구조이기 때문에, 다이아몬드형 결정체 상에 섬아연광형 결정체를 에피택셜 성장시키는 것은 용이하다. 한편, 육방정의 일종인 우르짜이트형 결정체를 다이아몬드형 결정체 상에 에피택셜 성장시키는 것은 일반적으로는 곤란하다. 그러나, 우르짜이트형 결정구조와 섬아연광형 결정구조는 (111)면에서는 원자의 배치위치가 같다. 즉, 주면이 (111)면인 Si 기판(이하, (111) Si 기판이라 한다) 상에는 Si 기판 상에 육방정의 우르짜이트형의 AlN층이 에피택셜 성장한다. 이것은 종래부터 알려져 있다.
-격자정합형 AlN층의 형성-
여기서, 발명자는 첫째로 AlN 결정체가 충분히 얇은 경우에는 주면이 (100)면인 Si 기판(이하, (100) Si 기판이라 한다) 상에 입방정의 섬아연광형의 결정구조를 갖는 (100) AlN층이 형성되는 것에 착안하였다. AlN층은 본래의 우르짜이트형 결정체인 경우에는 물론, 섬아연광형 결정체인 경우에도 높은 결정성을 갖는다.
그리고, AlN을 성장시킬 때의 조건이나, Si 기판의 면방위를 적절히 선택함으로써, 단결정 실리콘층 상에 결정성이 높은 AlN막을 에피택셜 성장시킬 수 있다.
한편, AlN의 비유전율은 9이고, 열산화에 의해 형성된 SiO2의 비유전율 3.9에 비해 매우 크다. 그 때문에 AlN을 게이트 절연막 등의 재료로서 이용함으로써, 단위면적당의 용량값을 대폭 향상시킬 수 있고, 또한, 같은 용량값을 얻기 위해서 SiO2막만큼 박막화할 필요가 없다. 즉, 캐리어의 직접 터널리크를 억제하면서 축적전하량의 향상을 도모하는 것이 가능하기 때문에, 반도체소자의 미세화, 고집적화의 진전에도 충분히 대응할 수 있다.
또, Si 기판 상으로의 III족 질화물결정박막의 형성에 관해서는 제 6 문헌 "T. Lei and T.D. Moustakas J. App1. Phys. 71,4934 (1992)"제 7 문헌 "A. Watanabe, T. Takeuchi, K. Hirosawa, H. Amano, K. Hiramatsu and I. Akasaki, J. Crystal Growth, 128, 391, (1993)"이 있다.
그러나, 어느 문헌에서도 AlN막을 GaN막을 형성하기 전의 버퍼층으로서 이용하는 것으로, 게이트 절연막 등의 소자의 요소로서 이용하기 위한 연구는 볼 수 없었다.
-격자비정합형 AlN층의 형성-
발명자는 둘째로 어떤 조건하에서는 Si 기판 상에 격자가 정합되지 않은 상태로 AlN 단결정 등의 질화물의 막이 에피택셜 성장하는 것을 발견했다. 이 때의 에피택셜 성장의 매커니즘은 아직 충분히 해명되어 있는 것은 아니지만, 소위 표면활성제(계면활성제)효과가 관여하고 있는 것으로 생각된다. 계면활성제효과란, 예컨대 제 8 문헌 "일본 물리학회지 Vo1.53(1998) p.244-250"에 기재되어 있는 바와 같이, 하지결정층에 부착한 계면활성제원자에 의해, 하지결정층과 에피택셜 성장층과의 사이의 계면 에너지가 저감되는 현상을 말한다. 동문헌에 기재되어 있는 바와 같이, 일반적으로 박막의 성장양식은 하기의 세 가지로 분류된다.
a. 하지 상에 층형상으로 성장하는 Frank-van der Merwe 성장(F-M 성장)
이것은 에피택셜 성장하는 물질이 하지결정층 상에 한층씩 순차로 성장하는 양식으로서, 결정성 화합물막의 성장에 바람직한 양식이라고 할 수 있다.
b. 하지 상에 제 1층째로부터 섬형상으로 성장하는 Volmer-Weber 성장(V-W 성장)
이것은 에피택셜 성장하는 물질이 성장의 초기부터 하지층 상에 3차원적으로, 즉, 섬형상으로 성장하는 양식이다.
c. 하지 상에 당초에는 층형상으로 성장한 뒤 섬형상으로 성장하는 Stranski-Krastanov 성장(S-K 성장)
이것은 성장의 초기에는 에피택셜 성장하는 물질이 하지 상에 한층마다 성장하지만, 어떤 막두께를 넘은 곳으로부터 3차원의 성장이 시작되는 양식이다.
여기서, 하지결정층, 에피택셜 성장하는 물질의 단위면적당의 표면 에너지를 각각 σs, σg로 하고, 양자간의 단위면적당의 계면 에너지를 σin으로 하면, 일반적으로는 하기 관계식(1) 또는 관계식(2)
섬형상성장 ......관계식(1)
층형상성장 ......관계식(2)
중 어느 한쪽이 성립하고 있다.
여기서, 계면활성제는 관계식(1)이 성립하고 있는 하지결정층-에피택셜 성장층이 있는 경우에, 양자간의 계면 에너지 σin을 저감함으로써, 관계식(2)이 성립하도록 하여, 성장양식을 섬형상성장에서 층형상성장으로 변화시키도록 작용한다.
또한, 성장초기에 층형상성장하는 경우에는 또한 두 가지의 성장양식으로 나뉘어진다. 하나는 에피택셜 성장층과 하지결정층과의 상호작용이 작고, 에피택셜 성장층이 하지결정층표면의 원자배열의 영향을 거의 받지 않고 에피택셜 성장층 자신의 격자정수로서(즉 격자비정합으로) 성장하는 경우이다. 이 경우에는, 층두께에 관계없이 왜곡이 없는 상태로 층형상성장을 계속할 것이다. 또 다른 하나는 에피택셜 성장층과 하지결정층과의 상호작용이 크고, 에피택셜 성장층이 하지결정층표면의 격자에 정합하여 성장하는 경우이다. 이 경우에는, 에피택셜층의 성장에 따라서 왜곡이 축적되기 때문에, 어떤 막두께 이상이 되면, 섬형상성장으로 변화하게 된다.
동문헌에는 Si 기판 상에 계면활성제로서 Au를 부착시킴으로써, Si 기판 상에 Ge막을 성장시키는 경우의 임계막두께(격자정합에 의한 왜곡이 전이의 발생에 의해서 완화될 때의 막두께)를 증대시키는 효과를 얻은 것이 개시되어 있다. 또한, 제 9 문헌 "개체물리 Vo1.29 No.6(1994) p.559-564"에는 Si/Ge/Si의 헤테로 에피택셜 성장에 있어서, Sb를 계면활성제로서 이용하는 것이 개시되어 있다.
여기서, 본 발명자는 Si 기판 상에 AlN층을 성장시키는 경우에, AlN층의 구성원소인 질소원자 N이 계면활성제로서 기능하는 것을 발견하여, 계면활성제효과에 덧붙여, 어떤 조건을 부여함으로써 하지의 결정층과는 거의 완전히 격자정합되지 않은 상태로 결정성 화합물막을 에피택셜 성장시킬 수 있는 것을 실증하였다. 그리고, 이것을 이용하여, 후술하는 실시예에 기재한 바와 같이, 격자정합에 의한 왜곡이 없는 유전체막이나 반도체막을 설치할 수 있는 것을 발견하였다.
-제 1 실시예-
본 발명의 제 1 실시예에 있어서는, 분자선 에피택시(MBE) 장치를 사용한 분자선 에피택시법에 의한 기본적인 AlN막의 제조방법에 관해서 설명한다. 도 1의 (a)∼(d)는 제 1 실시예에서의 AlN막의 형성순서를 나타내는 단면도이다.
또, Si 기판으로의 AlN 절연막의 형성은 후술하는 바와 같이, MBE 장치 이외의 장치를 이용해도 가능하다.
우선, 도 1의 (a)에 나타내는 공정에서, 소자를 제작하기 위한 Si 기판(1)의 세정을 행한 후, Si 기판(1)을 불화수소(HF)나 불화암모늄(NH4F)을 포함하는 액에 침지하여, 수세, 건조하고 나서 즉시 결정성장을 위한 MBE 장치 내에 도입한다. 이 때, Si 기판표면은 수소(H)원자나 매우 얇은 SiO2비결정층으로 피복되어 있다. Si 기판(1)의 주면은 (100)면인 것이 바람직하지만, (111)면이나 다른 고차의 면, 또는 그들을 여러번 오프시킨 면이라도 된다. MBE 장치 내에서는 100∼400℃의 범위까지 Si 기판(1)을 승온함으로써, Si 기판(1)의 표면에 남는 수분이나 흡착가스를 제거한다.
그 후, Si 기판(1)을 더욱 승온하여 800∼900℃의 범위의 온도로 유지한다. 이 때, Si 기판(1)의 표면을 피복하고 있던 H 원자나 얇은 SiO2비결정층이 이탈하여, 도 1의 (a)에 나타내는 바와 같이 댕글링 본드(2)가 남겨진다.
그리고, 도 1의 (d)에 나타내는 공정에서, MBE 성장법에 의해, Al 원자층을 형성하기 위한 원료와, N 원자층을 형성하기 위한 원료를 교대로 공급하고, Al 원자층과 N 원자층을 1원자층씩 교대로 적층해 감으로써, 수십층의 AlN 결정층(7)이 형성된다.
여기서, 도 1의 (a)에서 도 1의 (d)로 이행하는 과정에서, Si 기판(1)과 AlN 결정층(7)이 결합하고 있는 계면영역의 원자의 종류에 따라서 두 가지의 구조가 형성될 가능성이 있다.
상술한 바와 같이, AlN 결정층(7)의 (100)면 및 (111)면에서는 모두 Al 원자(3)만으로 구성되는 면과, N 원자(4)만으로 구성되는 면이 교대로 나타난다. 따라서, 도 1의 (b)에 나타내는 바와 같이 AlN 결정층(7) 내에 Si 기판(1)의 표면의 Si 원자와 Al 원자(3)가 서로 결합하고 있는 계면영역(5a)이 형성되는 경우와, 도 1의 (c)에 나타내는 바와 같이 AlN 결정층(7) 내에 Si 기판(1)의 표면의 Si 원자와 N 원자(4)가 서로 결합하고 있는 계면영역(5b)이 형성되는 경우가 있다. 도 1의 (b)에 나타내는 상태와 도 1의 (c)에 나타내는 상태 중 어느 것이 발생하는지는 MBE 성장에 있어서 Al 원자층형성용 원료를 먼저 공급하는지, N 원자층형성용 원료를 먼저 공급하는지에 의해서 정해진다.
AlN 결정층(7)의 특성은 AlN 결정층(7)이 도 1의 (b)에 나타내는 계면영역(5a)을 갖는 경우와 도 1의 (c)에 나타내는 계면영역(5b)을 갖는 경우에서 완전히 등가는 아니지만, 어느 경우라도 AlN 결정층(7)이 결정성이 좋은 구조를 갖고 있는 점에서는 일치하고 있다.
단, Si 기판(1) 내에 p형 불순물로서 기능하는 Al 원자가 침입하는 것은 바람직하지 못하기 때문에, 도 1의 (c)에 나타내는 상태의 쪽이 바람직한 경우가 많다. 즉, N 원자층을 형성하기 위한 원료가스를 먼저 공급하는 쪽이 바람직한 경우가 많다고 할 수 있다.
-제 2 실시예-
제 2 실시예에 있어서는 분자선 에피택시(MBE) 장치를 사용한 분자선 에피택시법에 의한 기본적인 AlN막의 형성방법의 별도의 예에 관해서 설명한다. 도 2의 (a)∼(g)는 본 실시예에서의 AlN막의 형성공정을 나타내는 단면도이다.
우선, 제 1 실시예에서의 최초의 처리와 마찬가지로, 소자를 제작하기 위한 Si 기판(1)의 세정을 행한 후, Si 기판(1)을 불화수소(HF)나 불화암모늄(NH4F)을 포함하는 액에 침지하여, 수세, 건조하고 나서 즉시 결정성장을 위한 MBE 장치 내에 도입한다. 이 때, Si 기판표면은 수소(H)원자나 매우 얇은 SiO2비결정층으로 피복되어 있다. Si 기판(1)의 주면은 (100)면인 것이 바람직하지만, (111)면이나 다른 고차의 면, 또는 그것들을 여러번 오프시킨 면이라도 된다. MBE 장치 내에서는 100∼400℃의 범위까지 Si 기판(1)을 승온함으로써, Si 기판(1)의 표면에 남는 수분이나 흡착가스를 제거한다.
여기서, 제 1 실시예에 있어서는 그 후, Si 기판(1)을 더욱 승온하여 800∼900℃의 범위의 온도로 유지함으로써 Si 기판 상에 댕글링 본드를 남기고 그 위에 AlN 결정층을 형성하였지만, 본 실시예에 있어서는 Si 기판(1)의 표면에 종단원자를 남기고 그 위에 AlN 결정층을 형성한다.
도 2의 (a)에 나타내는 바와 같이, Si 기판(1)의 표면이 수소원자(10)에 의해서 덮여져 있는 경우에는 그 후의 기판온도의 승온을 500℃부근까지 멈추게 한다.
그리고, 도 2의 (d)에 나타내는 바와 같이, 수소원자(10)를 그대로 남기고 이것을 댕글링 본드의 종단원자(12)로서 유지한다.
한편, Si 기판(1)의 표면이 SiO2비결정층이나 다른 화학종이나 박막에 의해서 덮여져 있는 경우에는, Si 기판(1)을 또한 800∼900℃의 범위의 온도로 유지한다. 이 때, 표면을 피복하고 있던 다른 화학종이나 얇은 SiO2비결정층이 Si 기판(1)의 표면으로부터 이탈한다. 그렇게 하면, 도 2의 (b)에 나타내는 바와 같이, Si 기판(1)의 표면 상에 댕글링 본드(2)가 남겨진다. 그래서, 도 2의 (c)에 나타내는 바와 같이, 종단용화학종(11)을 Si 기판(1) 상의 댕글링 본드(2)에 공급한다.
그 결과, 도 2의 (d)에 나타내는 바와 같이, 이 화학종(11)을 종단원자(12)로서 남기고 댕글링 본드(2)를 종단시킨다. 이 때에 이용하는 종단용화학종(11)으로서는 수소(H), Mg, 유황(S), 질소(N), 알루미늄(Al) 등 중의 어느 하나가 선택된다.
이상과 같이, 어쨌든 Si 기판(1)의 표면 상의 댕글링 본드를 종단원자(12)에 의해서 종단시키고 나서, AlN의 에피택셜 성장처리를 행한다.
그리고, 도 2의 (g)에 나타내는 공정에서 AlN 결정층(7)이 형성된다. 여기서, 도 2의 (d)에서 도 2의 (g)로 이행하는 과정에서, 제 1 실시예에서 설명한 바와 같이, MBE 성장을 행할 때에 최초에 공급하는 원료가스의 종류에 의하여 AlN 결정층(7)의 계면영역의 최하단의 원자가 Al인지 N인지가 정해지는 것이지만, Si 기판(1)의 표면 상의 종단원자(12)의 종류에 의해서, 최하단에 Al 원자(3)가 부착하기 쉬운지 N 원자(4)가 부착하기 쉬운지가 변하는 경우가 있다.
그리고, AlN 결정층(7)의 (100)면 및 (111)면에서는 모두 Al 원자(3)만으로 구성되는 면과, N 원자(4)만으로 구성되는 면이 교대로 나타난다. 따라서, 도 2의 (e)에 나타내는 바와 같이, AlN 결정층(7) 내에 Si 기판(1)의 표면의 종단원자(12)와 Al 원자(3)가 서로 결합하고 있는 계면영역(5a)이 형성되는 경우와, 도 2의 (f)에 나타내는 바와 같이 AlN 결정층(7) 내에 Si 기판(1)의 표면의 종단원자(12)와 N 원자(4)가 서로 결합하고 있는 계면영역(5b)이 형성되는 경우가 있다. AlN 결정층(7)의 특성은 AlN 결정층(7)이 도 2의 (e)에 나타내는 계면영역(5a)을 갖는 경우와 도 2의 (f)에 나타내는 계면영역(5b)을 갖는 경우에서 완전히 등가는 아니지만, 어느 경우라도 AlN 결정층(7)이 결정성이 좋은 구조를 갖고 있다.
단, 본 실시예에 있어서도, Si 기판(1) 내에 p형 불순물로서 기능하는 Al 원자가 침입하는 것은 바람직하지 못하기 때문에, 도 2의 (f)에 나타내는 상태의 쪽이 바람직한 경우가 많다. 즉, N 원자층을 형성하기 위한 원료를 먼저 공급하는 쪽이 바람직한 경우가 많다고 할 수 있다.
본 실시예의 방법에 의하면, 도 2의 (d)에 나타내는 공정에서, Si 기판(1)의 표면에서의 댕글링 본드를 종단원자(12)에 의해서 종단시키고 나서, AlN 결정의 성장처리를 행하기 때문에, 제 1 실시예의 방법에 비해 형성된 AlN 결정층(7) 내에서의 계면준위의 밀도를 보다 확실히 저감할 수 있는 효과가 있다.
또한, 본 실시예에 있어서는, AlN 결정층(5)과 Si 기판(1)과의 사이에 종단원자(12)로 이루어지는 1원자층이 개재한 상태가 되기 때문에, 종단원자(12)를 구성하는 화학종을 적절히 선택함으로써, Al 원자의 Si 기판(1)으로의 침입을 보다 효과적으로 억제할 수 있는 이점이 있다.
-제 3 실시예-
제 3 실시예에 있어서는, 예컨대 MFISFET 등으로서 기능하는 3단자 또는 4단자형 전계효과형 트랜지스터의 게이트 절연막으로서 AlN 결정층에 별도의 결정층을 적층한 것을 이용할 때의 적층막의 형성방법에 관해서 설명한다. 도 3의 (a)∼(c)는 제 3 실시예에서의 AlN막 및 유전체박막의 적층막을 형성하는 공정을 나타내는 단면도이다.
우선, 도 3의 (a), (b)에 나타내는 공정에서는, 상술한 제 1 또는 제 2 실시예의 형성공정을 이용하여, Si 기판(1) 상에 AlN 결정층(7)을 형성한다.
그 후, 도 3의 (c)에 나타내는 공정에서, AlN 결정층(7) 상에 결정성을 갖는유전체박막(8)을 형성한다. 이 유전체박막(8)을 구성하는 유전체재료로서는 적어도 그 비유전율(εr)이 직접산화의 SiO2막의 비유전율 3.9보다도 큰 값을 갖는 것을 이용하는 것이 바람직하다. 또한, 이 유전체박막(8) 상에 게이트전극용 폴리실리콘막(9)을 형성한다.
이 유전체박막(8)을 구성하는 재료는 높은 결정성을 갖는 것이 바람직하지만 비결정이라도 된다. 높은 결정성을 갖는 유전체박막(8)을 형성하고 싶은 경우에는, (111) Si 기판 상에서는 육방정(우르짜이트형 구조)의 (0001)면이 Si 기판의 (111)면과 정합하기 때문에, 육방정구조를 갖는 유전체재료를 이용하는 쪽이 바람직하다. 또한, (100) Si 기판 상에서는 입방정(섬아연광형 구조)의 (100)면이 Si 기판의 (100)면과 정합하기 때문에, 입방정구조를 갖는 유전체재료를 이용하는 쪽이 바람직하다. 단, 유전체박막이 매우 얇은 경우에는, Si 기판(1)의 결정구조를 그대로 갖는 것이 가능하기 때문에, 반드시 이상의 조합에 한정되는 것은 아니다.
또한, 유전체박막(8)이 결정성을 갖는 경우에는, 그 격자정수가 AlN 결정층(7)의 격자정수나 또는 Si 기판(1)의 격자정수에 가까운 것이 바람직하다. 구체적으로 유전체박막(8)을 구성하는 유전체재료의 예로서는, 예컨대 Si와의 격자부정합율이 -0.37%인 CeO2나, Si와의 격자부정합율이 -5.4%인 ZrO2, 또는 그들의 혼합결정 등이 고려된다.
또한, 유전체박막(8)을 구성하는 유전체재료로서, 예컨대 AlN과의 격자부정합율이 -4.5%인 Mg0 등을 이용해도 된다.
이상과 같은 재료에 의해서 유전박막(8)을 구성함으로써, AlN 결정층(7)과 유전체박막(8)을 합한 적층체 전체의 비유전율 εr을 SiO2막의 비유전율의 2배 이상으로 할 수 있다. 즉, AlN 결정층(7)과 유전체박막(8)을 합한 적층체 전체를 게이트 절연막으로서 이용함으로써, 단위면적당의 용량값이 높은 게이트 절연막을 실현할 수 있다.
또한, 이 유전체박막(8)에는 단지 유전율이 큰 것 뿐만이 아니고, 강유전성을 가진 결정성박막을 이용해도 된다. 그 경우, 강유전체재료로서 예컨대, 티탄산바륨(BaTiO3), PZT(PbZrO3-PbTiO3), PLZT(Pb, La, Zr, Ti를 포함하는 산화물)등이 있다. 이 경우, 결정성이 높은 AlN 결정층(7) 상에 강유전체재료를 형성함으로써, 이 강유전성을 갖는 유전체박막(8)의 결정성을 비결정구조를 갖는 박막 상에 유전체박막(8)을 형성하는 경우에 비해 각별히 높게 할 수 있다. 그 결과, 높은 결정성과 강유전성을 갖는 유전체박막(8)의 유전율을 각별히 높게 할 수 있어, AlN 결정층(7)과 유전체박막(8)으로 이루어지는 적층체 전체의 비유전율(εr)도 대폭 높아진다.
그 때, 높은 결정성을 갖는 AlN 결정층(7)은 유전율이 AlN보다도 높은 또는 강유전성을 갖는 유전체박막(8)을 Si 기판(1) 상에 적층할 때의 버퍼층으로서 기능한다.
그리고, AlN 결정층(7)은 높은 결정성을 갖고 있고 치밀하기 때문에 중금속 등을 포함하는 고유전체재료 또는 강유전체재료로 이루어지는 유전체박막(8)으로부터의 불순물의 확산을 억제할 수 있는 동시에, AlN 결정층(7) 자체의 유전율이 높은 것으로부터 게이트전극에 인가한 전압이 버퍼층인 AlN 결정층(7)에 걸리는 비율을 버퍼층으로서 SiO2막을 이용한 경우에 비해, 1/2 이하로 저감할 수 있다.
또한, AlN 결정층(7)이 높은 결정성을 갖는 것으로부터, AlN 결정층(7) 상에 형성되는 유전체박막(8)도 AlN 결정층(7)의 결정성을 반영하여 고도로 배향 또는 결정화하기 때문에 보다 높은 유전율을 발휘하고, 또는 보다 안정된 잔류분극유지특성을 실현할 수 있다.
-제 4 실시예-
제 4 실시예에 있어서는, MFMISFET 등으로서 기능하는 3단자 또는 4단자형 전계효과형 트랜지스터의 게이트 절연막으로서, AlN 결정의 상하에 별도의 결정층을 적층한 것을 이용할 때의 적층막의 형성방법에 관해서 설명한다. 도 4의 (a)∼(e)는 제 4 실시예에서의 AlN 결정층, 결정성 유전체박막, 도전성박막, 강유전체막의 적층막을 형성하는 공정을 나타내는 단면도이다.
우선, 도 4의 (a), (b)에 나타내는 공정에서는, 상술한 제 1 또는 제 2 실시예의 형성공정을 이용하여, Si 기판(1) 상에 AlN 결정층(7)을 형성한다.
그 후, 도 4의 (c)에 나타내는 공정에서는, AlN 결정층(7) 상에 결정성을 갖는 제 1 도전성박막(21)을 형성한다. 결정성을 갖는 제 1 도전성박막(21)을 구성하는 재료로서는 예컨대, CoSi2등이 고려된다.
그 후, 도 4의 (d)에 나타내는 공정에서, 제 1 도전성박막(21) 상에 고유전성 또는 강유전성재료로 이루어지는 결정성 유전체박막(22)을 형성한다. 결정성 유전체박막(22)을 구성하는 재료로서는 예컨대, 티탄산바륨(BaTiO3), PZT(PbZrO3-PbTiO3), PLZT(Pb, La, Zr, Ti를 포함하는 산화물) 등이 있다.
다음에, 도 4의 (e)에 나타내는 공정에서, 결정성 유전체박막(22) 상에 제 2 도전성박막(23)을 형성한다. 결정성을 갖는 제 2 도전성박막(23)을 구성하는 재료로서는 예컨대, CoSi2등이 고려된다.
여기서, 제 1 도전성박막(21) 및 제 2 도전성박막(23)은 결정성 유전체박막(22)의 상하에 설치되어 있지만, 상방 또는 하방 중 어느 한쪽에만 설치해도 된다.
본 실시예의 적층막을 패터닝(patterning)하여, 게이트구조를 소스·드레인영역을 형성함으로써, 결정성 유전체박막(22)을 비휘발성 반도체기억장치의 부유게이트전극으로서 기능시키는 것이 가능하게 된다. 그리고, 결정성 유전체박막(22)에 축적된 전하를 제 1 도전성박막(21) 또는 제 2 도전성박막(23) 또는 그 양쪽 사이에서 이동시킴으로써 데이터의 소거나 기입을 행할 수 있다.
-제 5 실시예-
제 5 실시예에 있어서는, 예컨대 MFISFET 등으로서 기능하는 3단자 또는 4단자형 전계효과형 트랜지스터의 게이트 절연막으로서, AlN 결정층에 별도의 비결정층을 적층한 것을 이용할 때의 적층막의 형성방법에 관해서 설명한다. 도 5의 (a)∼(c)는 제 5 실시예에서의 AlN막 및 비결정층의 적층막을 형성하는 공정을 나타내는 단면도이다.
우선, 도 5의 (a)에 나타내는 공정에서, 소자를 제작하기 위한 Si 기판(1)의 세정을 행한 후, Si 기판(1)을 불화수소(HF)나 불화암모늄(NH4F)을 포함하는 액에 침지하여, 수세, 건조하고 나서 즉시 질화와 MBE 성장을 행하기 위한 장치 내에 도입한다. 이 때, Si 기판표면은 수소(H)원자나 매우 얇은 SiO2비결정층으로 피복되어 있다. Si 기판(1)의 주면은 (100)면인 것이 바람직하지만, (111)면이나 다른 고차의 면, 또는 그것들을 여러번 오프시킨 면이라도 된다. 장치 내에서는 100∼400℃의 범위까지 Si 기판(1)을 승온함으로써, Si 기판(1)의 표면에 남는 수분이나 흡착가스를 제거한다.
그 후, Si 기판(1)을 더욱 승온하여 800∼900℃의 범위의 온도로 유지한다. 이 때, Si 기판(1)의 표면을 피복하고 있던 H 원자나 얇은 SiO2비결정층이 이탈한다.
그리고, 도 5의 (b)에 나타내는 공정에서, 건조시킨 NH3가스 또는 N20 가스, 또는 라디칼활성화한 질소가스를 Si 기판(1) 상에 공급하여, Si 기판(1)의 표면의 Si를 질화하여, Si3N4등의 질화규소화합물로 이루어지는 비결정성의 실리콘질화층(25)을 형성한다. 그 경우, 청정·평활한 Si 기판표면에 고주파 셀이나 헬리콘 플라즈마 셀에 의해서 발생된 질소분자·원자여기종을 조사하거나, 또는 높은 열을 받아 활성화한 암모늄 또는 그 파생분자·이온을 조사함으로써 직접 Si를 질화하여 얻어지고 있다. 이 층은 1분자∼수분자층의 매우 얇은 층으로, 비결정화하지 않고, 높은 주기성을 유지한 층인 것이 바람직하다.
그 후, 도 5의 (c)에 나타내는 공정에서, MBE 성장법에 의해 결정성의 AlN 박막(26)을 적층한다. 이 때, AlN 박막(26)의 하지가 되는 실리콘질화층(25)은 비결정성을 갖지만, 그 막두께가 매우 얇고, 또한, 새로운 질화막을 CVD 등에 의해 퇴적하는 것이 아니라 Si 기판(1)을 질화시켜 형성하고 있기 때문에, 실리콘질화층(25)에는 Si 기판(1)의 결정구조에 관한 규칙성이 유지되어 있다. 그 때문에 실리콘질화층(25) 상에 형성되는 AlN 박막(26)도 Si 기판(1) 내의 결정구조에 따라 거의 에피택셜 성장이라고 할 수 있는 상태로 형성되어, 높은 결정성을 실현하는 것이 가능하다.
그리고, 실리콘질화층(25)이 존재함으로써, Si 기판(1)의 표면의 댕글링 본드가 질소에 의해서 종단되어, 계면준위의 밀도가 매우 작아진다. 즉, AlN 박막(26)과 실리콘질화층(25)의 적층막을 전계효과 트랜지스터의 게이트 절연막으로서 이용함으로써, 높은 유전율과 높은 내성을 갖는 게이트 절연막이 얻어지게 된다.
-제 6 실시예-
제 6 실시예에 있어서는, AlN막과 Si 기판과의 격자부정합에 기인하는 AlN막 중의 왜곡을 완화하기 위한 방법에 관해서 설명한다. 본 실시예에 있어서는, 상기 제 1∼제 5 실시예에서의 공정을 응용하여 설명하기 때문에, 공정을 나타내는 도면은 생략한다.
본 실시예에 있어서도, 상기 각 실시예에서와 마찬가지로, 소자를 제작하기위한 Si 기판의 세정을 행한 후, Si 기판을 불화수소(HF)나 불화암모늄(NH4F)을 포함하는 액에 침지하여, 수세, 건조하고 나서 즉시 결정성장을 위한 MBE 장치 내에 도입한다. 이 때, Si 기판표면은 수소(H)원자나 매우 얇은 SiO2비결정층으로 피복되어 있다. Si 기판의 주면은 (100)면인 것이 바람직하지만, (111)면이나 다른 고차의 면 또는 그것들을 여러번 오프시킨 면이라도 된다. MBE 장치 내에서 Si 기판을 승온함으로써, Si 기판(1)의 표면에 남는 수분이나 흡착가스를 제거한다. 그 후, Si 기판을 더욱 승온하여, Si 기판(1)의 표면을 피복하고 있던 H원자나 얇은 SiO2비결정층을 이탈시킨다.
그 후, 제 1∼제 5 실시예에서 설명한 바와 같이, Si 기판 상에 직접 또는 얇은 질화막을 개재시켜 AlN막을 형성한다. 그 때, 상기 제 1∼제 5 실시예에서 설명한 MBE 성장에 있어서, 산소, 수소, 유황 등을 불순물로서 AlN 결정층(7) (또는 AlN 박막(26)) 내에 연속적으로 첨가한다. 산소 또는 수소는 MBE 장치 중에 배치되어 있는 가스밸브 또는 가스셀로부터 공급된다. 그 때, 각각의 분자 상태로 공급하는 것도 가능하고, 고주파를 인가한 라디칼, 이온 또는 원자의 상태로 활성화하여 공급하는 것도 가능하다. 또한, 유황은 일반적인 K-셀을 이용해 공급하는 것도 가능하고, 밸브크래킹 등을 이용하여 크래킹(cracking)된 상태로 공급하는 것도 가능하다.
이상의 첨가원소는 단독 또는 2종 이상이 혼합되어 첨가된다. 또한, 이들 원소의 첨가량은 도펀트레벨로서, 1×1015cm-3∼1×1020cm-3의 범위로 된다.
이상의 첨가물을 포함하는 AlN층을 각종 트랜지스터의 게이트 절연막으로서 이용해도, 이들 첨가물은 전기 특성을 악화시키는 원인이 되는 전류의 리크에는 기여하지 않고, 게이트 절연막의 절연특성을 악화시키지 않는다.
그리고, 특히 상술한 불순물이 1×1015cm-3∼1×1020cm-3의 범위로 AlN층에 첨가함으로써, Si 기판과는 격자정수가 다른 AlN층에 생기는 격자부정합에 기인하는 왜곡을 완화할 수 있다. 그 결과, AlN층에서의 전위 등의 결정결함의 도입이 억제되어 AlN층의 결정성이 향상된다. 이와 같이 왜곡이 완화되어 있기 때문에, 시간의 경과에 따라서 생길 수 있는 특성의 열화나, 가열과정을 거침으로써 열화의 진행을 억제할 수 있어, AlN층을 게이트 절연막 또는 게이트 절연막의 일부로서 구성되는 반도체소자의 신뢰성을 향상시킬 수 있다.
또한, 이상의 AlN층의 왜곡을 완화하는 방법과는 반대로, Si 기판의 주면을 (100)면으로부터 기울여, AlN층 내의 왜곡을 증대시킴으로써 AlN층의 유전율을 향상시키는 것도 가능하다.
-제 7 실시예-
본 실시예에 있어서는, 상기 제 1, 제 2, 제 3, 제 5 실시예에 나타내는 방법으로 형성된 AlN층(AlN 결정층(7) 또는 AlN 박막(26)) (또는 AlN층과 다른 박막과의 적층막)으로 이루어지는 게이트 절연막을 갖는 반도체소자의 하나인 전계효과 트랜지스터의 구조에 관해서 설명한다. 도 6은 제 7 실시예에서의 전계효과 트랜지스터의 단면도이다.
도 6에 나타내는 바와 같이, Si 기판(51) 상에는 소자분리용 절연막인 LOCOS 막(52)이 형성되어 있다. 그리고, Si 기판(51)의 LOCOS막(52)에 의해서 둘러싸이는 활성영역 상에는 AlN층만 또는 AlN층과 다른 박막으로 이루어지는 게이트 절연막(53)과, 저저항의 폴리실리콘층(54a) 및 실리사이드층(45b)으로 이루어지는 게이트전극(54)과, 게이트전극(54)의 양측면 상에 형성된 실리콘산화막으로 이루어지는 절연체 측벽(55)이 설치되어 있다. 또한, Si 기판(1) 내에서 게이트 절연막(53)의 바로 아래쪽에 위치하는 영역(채널영역)을 사이에 둔 저농도 소스·드레인영역(LDD 영역)(56)과, 저농도 소스·드레인영역(56)의 외측에 형성된 고농도 소스·드레인영역(57)이 설치되어 있다. 이 저농도 소스·드레인영역(56) 및 고농도 소스·드레인영역(57) 중의 불순물은 당해 전계효과 트랜지스터가 p채널형인 경우에는 p형 불순물(붕소 등)이며, 당해 전계효과 트랜지스터가 n채널형인 경우에는 n형 불순물(비소, 인 등)이다.
상술한 바와 같이, 3단자 또는 4단자 전계효과 트랜지스터에 있어서, 게이트 절연막을 결정성이 높은 AlN층(또는 AlN층과 다른 박막과의 적층막)에 의해서 구성함으로써, 게이트 절연막의 단위면적당의 용량값을 열산화법에 의해서 형성되는 SiO2막에 비해 대폭 향상시킬 수 있다. 따라서, AlN층을 갖는 게이트 절연막의 경우, 같은 용량값을 갖는 경우에는 SiO2막보다도 막두께를 크게 할 수 있기 때문에, 게이트 절연막에서의 캐리어의 직접 터널에 의한 리크가 거의 생기지 않는다. 또한, AlN이 큰 밴드불연속량을 갖는 것과, AlN층 중에 캐리어를 발생하는 불순물이나 결함이 극히 조금밖에 존재하지 않기 때문에 높은 절연성을 유지할 수 있다.
더욱이, AlN과 Si의 결정구조의 유사성 및 격자정수의 근사성에 의해, 결정성의 Si 기판 상에는 결정성의 AlN층이 결정성장되기 때문에, Si 기판과의 계면영역에서의 댕글링 본드의 발생을 억제할 수 있어, 계면준위의 밀도도 직접산화에 의해 형성된 SiO2막과 동등 또는 그 이하로 억제할 수 있다.
-제 1∼제 7 실시예의 변형예-
상기 각 실시예에 있어서는, AlN층(AlN 결정층(7) 또는 AlN 박막(26))을 MBE법에 의해 형성하였지만, 화학기화퇴적(Chemical Vaporization Deposition:CVD)법, 유기금속기상성장(Metal Organic Vapor Phase Epitaxy:MOVPE)법, 하이드라이드기상성장(Hydride Vapor Phase Epitaxy:HVPE)법, 스퍼터(sputter)법 등에 의해서도 결정성을 갖는 AlN층을 형성하는 것이 가능하다.
또한, 상기 각 실시예에 있어서는, AlN층을 MOS 트랜지스터의 게이트 절연막으로서 이용했지만, AlN층을 MIS 커패시터 또는 MIM 커패시터의 용량절연막으로서 이용하는 것도 가능하다.
더욱이, Si 기판 뿐만 아니라 GaAs 기판 상에 높은 결정성을 갖는 AlN층을 성장시키는 것이 가능하다.
-제 8 실시예-
본 실시예에 있어서는, Si 기판 상에 질소원자 N을 계면활성제로서 이용함으로써, 격자정합되지 않은 상태로 AlN 결정층을 에피택셜 성장시킨 예에 관해서 설명한다.
도 8은 본 실시예에서 이용한 MBE 장치(60)의 구성을 개략적으로 나타내는 단면도이다. 도 8에 나타내는 바와 같이, MBE 장치(60)는 진공용기(61)와, 진공용기(61) 내를 진공상태로 유지하기 위한 진공펌프(62)와, 진공용기(61)의 일부에 설치된 플라즈마화 셀(64) 및 K-셀(65)과, 각각 플라즈마화 셀(64), K-셀(65)로부터의 에피택셜 물질의 방출을 제어하기 위한 셔터(66, 67)를 구비하고 있다. 상기 플라즈마화 셀(65)은 질소를 플라즈마화하여 이루어지는 라디칼질소를 진공용기(61) 내로 방출하도록 구성되어 있고, 상기 K-셀(65)은 Al 원자를 진공용기(61) 내로 방출하도록 구성되어 있다. 그리고, 이 MBE 장치(60)는 진공용기(61) 내에 배치된 피가공물인 기판(63) 상에 플라즈마화 셀(64), K-셀(65) (크누센(knudsen)셀)로부터 방출된 라디칼질소와 Al 원자를 한층씩 교대로 성장시킴으로써, AlN 결정층을 에피택셜 성장시키도록 구성되어 있다.
도 9는 상기 플라즈마화 셀(64)의 구성을 나타내는 단면도이다. 도 9에 나타내는 바와 같이 플라즈마화 셀(64)은 기계적으로 셀을 유지하기 위한 케이스(70)와, 케이스(70) 내에 배치된 PBN(Pyrolytic Boron Nitride) 도가니(crucible)(71)와, PBN 도가니(71)의 주위에 감긴 코일(72)을 구비하고 있다. 그리고, PBN 도가니(71)의 선단에는 라디칼화한 질소의 공급을 위한 개구가 설치되고, PBN 도가니(71)의 저부에는 N2가스를 공급하기 위한 가스도입관(73)이 개구하고 있다. 가스도입관(73)은 밸브(74)를 개재시켜 N2가스공급장치(고압가스용기 등)에 접속되어 있다. 또, 가스도입관(73)에는 N2가스의 유량제어를 위한 매스프로메터(75)가 설치되어 있는 경우가 많다.
이 MBE 장치(60)는 PBN 도가니(71)의 주위에 감긴 코일(72)에 고주파전력을 인가함으로써, PBN 도가니(71) 내에 도입된 N2가스를 플라즈마화하여, 라디칼질소를 기판(63) 상에 공급하도록 구성되어 있다. 또, K-셀(65)에서는 Al 재료가 가열됨으로써, 기화한 Al 원자가 방출된다.
도 10은 AlN 결정층을 에피택셜 성장시킬 때의 플라즈마화 셀(64)의 셔터(66) 및 K-셀(65)의 셔터(67)의 개폐의 타이밍을 나타내는 도면이다. 우선, 어떤 타이밍 t1에서 플라즈마화 셀(64)의 셔터(66)를 열어 라디칼질소를 방출하고, 그 후, 타이밍 t2에서 K-셀(65)의 셔터(67)를 열어 Al 원자를 방출한다. 여기서, 타이밍 t1과 타이밍 t2의 시간차 △t는 약 3min이고, 이 시간 △t의 사이에 라디칼질소가 Si 기판면을 덮고, 그 후의 격자정합되지 않은 상태에서의 에피택셜 성장에 대한 계면활성제로서 기능하게 된다. 그리고, 그 후는 어느 쪽의 셔터(66, 67)를 열어, 라디칼질소와 Al 원자를 연속적으로 방출하지만, 기판 상에는 N층과 Al층이 1모노레이어씩 교대로 형성되어, AlN 결정층이 에피택셜 성장하게 된다. 또, 셔터(66, 67)의 개폐를 각각 N층, Al층이 1모노레이어씩 형성되는 시간간격으로 교대로 온 오프시킴으로써, 더욱 정확히 N층과 Al층을 교대로 한층씩 형성할 수 있다.
도 11의 (a)∼(c)는 본 실시예에서의 AlN 결정층의 에피택셜 성장과정을 나타내는 도면이다. 우선, 도 11의 (a)에 나타내는 바와 같이, Si 기판(1)을 초고진공분위기 중에서 가열하여, Si 기판(1)의 주면을 청정화하면, 그 표면에는 댕글링 본드(2)가 형성된다. 이 때, Si 기판(1)의 주면은 Si의 다이아몬드구조의 (111)면의 단위셀의 주기를 단위 「1」로 하면, 7 ×7의 크기의 주기구조(7 ×7 재구성구조)를 갖고 있다.
다음에, 도 11의 (b)에 나타내는 바와 같이 우선, 플라즈마화 셀(64)의 셔터(66)를 여는 것에 의해, Si 기판(1)의 주면 상에 라디칼질소(N)가 공급되어 Si 기판(1)의 주면 상에 N층이 형성된다. 그 후, K-셀(64)의 셔터(67)를 여는 것에 의해, N층 상에 한층이 형성된다. 이 때, 본 실시예에서의 AlN 결정층의 에피택셜 성장의 기구를 제 1 실시예에 대응시켜 보면, 제 1 실시예와 같이 Si 기판(1)의 Si 단결정면의 최상부에 형성되는 댕글링 본드에 1:1로 대응하여 N 원자(4)가 부착하는 것이 아니라, 댕글링 본드에 덧붙여 그 이외의 Si 결정격자 내에도 N 원자(4)가 들어가는 것으로 생각된다. 그리고, 최초의 N층의 N 원자(4)에 다음 층의 Al 원자가 결합하여 1모노레이어의 Al층이 형성된다.
그 후, 도 11의 (c)에 나타내는 바와 같이, 교대로 N층과 Al층이 1모노레이어씩 형성되어 AlN 결정층(80)이 형성되지만, 이 AlN 결정층(80)의 격자간거리는 하지의 Si 기판(1)의 격자간거리와는 에피택셜 성장의 개시당초부터 정합하고 있지 않다. 즉, AlN 결정 본래의 격자정수에 거의 일치한 격자간거리를 유지하면서, 에피택셜 성장이 계속된다.
도 12는 본 실시예에서의 Si 기판과 AlN 결정층의 적층체의 종단면에서의TEM상을 나타내는 도면이다. 도 12에 나타내는 바와 같이, Si 기판과 AlN 결정층의 경계부에서 Si 기판의 4격자에 대하여 AlN 결정층의 5격자가 접하고 있어, 하지의 Si 기판의 결정격자와는 정합되지 않은 결정격자를 갖는 AlN 결정층이 에피택셜 성장하고 있는 것을 알 수 있다.
도 13은 본 실시예에서 에피택셜 성장된 AlN 결정층의 전자선 회절상을 나타내는 도면이다. 도 13에 나타내는 바와 같이 AlN 결정층의 (0001)면 패턴이 얻어지고 있다. 즉, (111)면을 주면으로 하는 Si 기판 상에 (0001)면을 주면으로 하는 양호한 결정성을 갖는 AlN 결정층이 얻어지고 있는 것을 알 수 있다. 더욱이, 하지의 Si 기판의 (111)면과 AlN 결정층의 (0001)면은 모두 조밀면이고, 결정학상 양자는 실질적으로 동일면이다. 이로부터, AlN 결정층은 하지의 Si 기판의 결정방위에 관한 정보를 이어받아 성장하면서, 하지의 Si 기판과의 계면에서 Si의 결정격자와는 비정합으로 즉 자기의 본래의 결정구조에 거의 일치시킨 결정격자위치에 에피택셜 성장한 것이라고 할 수 있다.
한편, 상기 제 8, 제 9 문헌에 기재되어 있는 기술에서는, 이론적으로는 계면활성제효과를 이용함으로써 격자정합되지 않은 상태로 에피택셜 성장시킬 수 있을 가능성은 암시되어 있지만, 실제로 얻어지고 있는 계면활성제효과를 이용한 에피택셜 성장에서는 격자정합하고 있는 영역이 존재하고 있고, 왜곡이 완화되는 경계막두께가 존재하고 있는 것이 기재되어 있다. 즉, 단순히, 계면활성제효과를 이용한 것만으로는 반드시 본 실시예와 같은 거의 완전한 격자비정합상태에서의 에피택셜 성장이 실현되지 않는 것이라고 생각된다. 이하, 본 실시예의 에피택셜 성장이 실현된 것의 합리적인 이유에 관해서 논한다.
이러한 거의 완전한 격자비정합상태로 에피택셜 성장하는 단결정층이 얻어지는 이유는 상술한 바와 같이 계면활성제효과에 의한 것으로 추정되지만, 그 경우, 더욱이 Al 원자와 N 원자와의 결합력이 Si 원자끼리의 결합력에 비해 강한 것이 격자정합되지 않은 에피택셜 성장을 가능하게 하는 것으로 추정된다. 즉, 계면활성제효과에 덧붙여 에피택셜 성장되는 원자끼리의 결합력이 하지결정층에서의 원자끼리의 결합력보다도 강함으로써, 하지의 결정격자의 영향을 배제하고 그 결정 본래의 격자정수를 유지하면서 에피택셜 성장할 수 있는 것이라고 생각하는 것이 합리적이다. 본 실시예의 경우, AlN 결정체의 탄성정수가 C11=345, C12=125, C13=120, C33=394, C44=118이고, Si 결정체의 탄성정수가 C11=165.7, C12=50.6, C44=79.4이다. 따라서, AlN 결정층의 원자끼리의 결합력이 Si 기판의 원자끼리의 결합력보다도 상당히 크며, 이러한 원자끼리의 결합력의 상위도 관여하여, 본 실시예의 격자비정합에 의한 에피택셜 성장기술이 실현된 것이라고 생각된다.
이와 같이, 하지의 결정층보다도 원자끼리의 결합력이 큰 성장층인 것이 격자정합되지 않은 에피택셜 성장을 가능하게 하고 있는 것을 고려하면, 본 발명의 격자비정합에 의해서 에피택셜 성장이 가능한 결정막은 본 실시예와 같은 AlN 결정층에만 한정되는 것이 아닌 것을 알 수 있다. 본 실시예에서는, 하지의 결정층 상에 에피택셜 성장시키는 질화물막으로서 AlN 결정층을 이용했지만, 예컨대, GaN 결정체의 탄성정수는 C11=296, C12=130, C13=158, C33=267, C44=24.1이고, Si 결정체의탄성정수에 비하면 상당히 큰 것을 알 수 있다. 일반적으로 질화물은 원자끼리의 결합력이 큰 것이 알려져 있고, 그 중에서도 III족 원소의 질화물(AlN, GaN, AlGaN, BN, InN 등)은 양호한 결정체를 형성하는 것이 알려져 있다. 따라서, N 원자의 계면활성제효과를 이용하면서, 각종 질화물막을 당해 질화물막보다도 원자끼리의 결합력이 작은 결정층 상에 형성함으로써, 격자정합되지 않은 상태에서의 에피택셜 성장을 행하게 할 수 있다.
또한, 질소 이외의 계면활성제효과를 갖는 원소를 구성요소로 하는 화합물결정층이라도, 당해 화합물결정층보다도 원자끼리의 결합력이 작은 하지결정층 상에 본 실시예와 같은 방법으로 에피택셜 성장시킴으로써, 하지결정층은 격자정합되지 않은 상태이면서 하지결정층의 결정방위에 관한 정보를 계승한 에피택셜 성장층을 얻을 수 있다.
본 발명의 적층체 또는 그 제조방법은 IC 등에 탑재되는 MIS형 트랜지스터, MFIS형 트랜지스터, 커패시터 등의 디바이스에 이용할 수 있다.
또한, 본 발명의 반도체소자는 MIS형 트랜지스터, MFIS형 트랜지스터, 커패시터 등의 디바이스로서 이용할 수 있다.

Claims (23)

  1. 결정층을 갖는 기판과,
    상기 결정층의 주면 상에 에피택셜 성장되어, 상기 결정층의 방위를 따른 방위에서 상기 결정층과는 격자정합되지 않은 결정격자를 갖으며, 상기 결정층보다도 원자끼리의 결합력이 큰 결정성 화합물막을 구비하고 있는 것을 특징으로 하는 적층체.
  2. 제 1항에 있어서,
    상기 결정성 화합물막은 III족 원소의 질화물막인 것을 특징으로 하는 적층체
  3. 제 1항 또는 제 2항에 있어서,
    상기 결정층은 Si 결정층이고, 상기 Si 결정층의 주면은 (111)면인 것을 특징으로 하는 적층체.
  4. 제 3항에 있어서,
    상기 결정성 화합물막은 AlN막인 것을 특징으로 하는 적층체.
  5. 기판의 결정층의 주면 상에 III족 원소의 원자층 및 N 원자층 중 어느 한쪽의 원자층을 형성하는 공정(a)과,
    상기 한쪽의 원자층 상에 III족 원소의 원자층 및 N 원자층 중 다른쪽의 원자층을 형성하는 공정(b)을 교대로 반복함으로써, 결정성의 III족 원소의 질화물막을 상기 결정층 상에 에피택셜 성장시키는 것을 특징으로 하는 적층체의 제조방법.
  6. 제 5항에 있어서,
    상기 공정(a)에서는 N 원자층을 형성하고,
    상기 공정(b)에서는 III족 원소의 원자층을 형성함으로써, 상기 기판의 주면의 결정격자와는 정합되지 않은 결정격자를 갖는 결정성의 III족 원소의 질화물막을 상기 결정층 상에 에피택셜 성장시키는 것을 특징으로 하는 적층체의 제조방법.
  7. 제 6항에 있어서,
    상기 결정층은 Si 결정층이고,
    상기 Si 결정층의 주면은 (111)면인 것을 특징으로 하는 적층체의 제조방법.
  8. 제 7항에 있어서,
    상기 공정(b)에서는 Al 원자층을 형성함으로써, 상기 질화물막으로서 AlN막을 형성하는 것을 특징으로 하는 적층체의 제조방법.
  9. 제 6항 내지 제 8항 중 어느 한 항에 있어서,
    상기 N 원자층의 퇴적은 질소가스를 플라즈마화하여 이루어지는 라디칼질소를 상기 결정층의 주면 상에 공급하는 분자선 에피택시법(MBE법)에 의해 행해지는 것을 특징으로 하는 적층체의 제조방법.
  10. 제 9항에 있어서,
    상기 질소가스의 플라즈마화는 플라즈마 셀을 이용해 행해지는 것을 특징으로 하는 적층체의 제조방법.
  11. 기판의 Si 결정층의 주면을 질소, 수소, 유황 및 마그네슘 중 어느 하나를 포함하는 분위기 중에 노출하여, 반도체기판의 주면 상의 댕글링 본드를 종단시키는 공정(a)과,
    상기 Si 결정층 상에 결정성의 AlN층을 형성하는 공정(b)을 구비하고 있는 것을 특징으로 하는 적층체의 제조방법.
  12. 제 11항에 있어서,
    상기 공정(b) 전에, 상기 Si 결정층의 주면부를 질화하여 질화규소층을 형성하는 공정을 추가로 구비하고,
    상기 공정(b)에서는 상기 질화규소층 상에 결정성의 AlN층을 형성하는 것을 특징으로 하는 적층체의 제조방법.
  13. 제 12항 또는 제 13항에 있어서,
    상기 공정(b)에서는 상기 AlN막에 산소, 수소 및 유황 중 적어도 어느 하나를 첨가함으로써, 상기 AlN층 내에서의 상기 Si 결정층과의 격자부정합에 기인하는 왜곡을 완화하는 것을 특징으로 하는 적층체의 제조방법.
  14. 반도체층을 갖는 기판과,
    상기 반도체층 상에 설치되어 AlN층을 갖는 절연막과,
    상기 게이트 절연막 상에 설치된 도체로 이루어지는 전극을 구비하고 있는 것을 특징으로 하는 반도체소자.
  15. 제 14항에 있어서,
    상기 AlN층은 상기 반도체층 상에 에피택셜 성장된 단결정층인 것을 특징으로 하는 반도체소자.
  16. 제 15항에 있어서,
    상기 반도체층은 Si 결정층이고,
    상기 반도체층의 주면은 (111)면이며,
    상기 AlN층은 조밀육방정으로 그 주면은 (0001)면인 것을 특징으로 하는 반도체소자.
  17. 제 15항에 있어서,
    상기 반도체층은 Si 결정층이고,
    상기 반도체층의 주면은 (100)면이며,
    상기 AlN층은 입방정으로 그 주면은 (100)면인 것을 특징으로 하는 반도체소자.
  18. 제 14항에 있어서,
    상기 반도체층의 표면에서의 댕글링 본드가 알루미늄, 질소, 수소, 유황 및 마그네슘 중 어느 하나에 의해서 종단되어 있는 것을 특징으로 하는 반도체소자.
  19. 제 14항 내지 제 18항 중 어느 한 항에 있어서,
    상기 절연막은 게이트 절연막이고, 또한, 상기 AlN층과 상기 반도체층과의 사이에 개재하는 질화규소층을 추가로 구비하고 있는 것을 특징으로 하는 반도체소자.
  20. 제 14항 내지 제 18항 중 어느 한 항에 있어서,
    상기 절연막은 게이트 절연막이고, 또한, 상기 AlN층 상에 형성된 AlN보다도 높은 유전율을 갖는 유전체재료 및 강유전성을 갖는 재료 중 적어도 어느 하나에 의해 구성되는 유전체층을 추가로 갖는 것을 특징으로 하는 반도체소자.
  21. 제 14항 내지 제 18항 중 어느 한 항에 있어서,
    상기 절연막은 게이트 절연막이고, 또한, 상기 AlN막 상에 형성된 AlN보다도 높은 유전율을 갖는 유전체재료 및 강유전성을 갖는 재료 중 적어도 어느 하나에 의해 구성되는 유전체층을 추가로 갖고,
    상기 유전체층의 상측 및 하측 중 적어도 어느 한쪽에는 결정성을 갖는 도전성막이 설치되어 있는 것을 특징으로 하는 반도체소자.
  22. 제 14항에 있어서,
    상기 AlN층에는 산소, 수소, 유황 중 적어도 어느 하나가 포함되고 있고, 상기 AlN층 내에서의 상기 반도체층과의 격자부정합에 기인하는 왜곡이 완화되어 있는 것을 특징으로 하는 반도체소자.
  23. 제 14항에 있어서,
    상기 AlN층에서의 상기 반도체층과의 격자부정합이 확대되어, 상기 AlN층의 유전율이 높아져 있는 것을 특징으로 하는 반도체소자.
KR1020027000156A 1999-07-07 2000-07-06 적층체, 적층체의 제조방법 및 반도체소자 KR20020031379A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-1999-00192659 1999-07-07
JP19265999 1999-07-07
PCT/JP2000/004477 WO2001004943A1 (fr) 1999-07-07 2000-07-06 Corps multicouche, procede de fabrication d'un corps multicouche et dispositif semi-conducteur

Publications (1)

Publication Number Publication Date
KR20020031379A true KR20020031379A (ko) 2002-05-01

Family

ID=16294920

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027000156A KR20020031379A (ko) 1999-07-07 2000-07-06 적층체, 적층체의 제조방법 및 반도체소자

Country Status (5)

Country Link
EP (1) EP1209729A1 (ko)
KR (1) KR20020031379A (ko)
CN (1) CN1155995C (ko)
TW (1) TW466771B (ko)
WO (1) WO2001004943A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583034B2 (en) 2000-11-22 2003-06-24 Motorola, Inc. Semiconductor structure including a compliant substrate having a graded monocrystalline layer and methods for fabricating the structure and semiconductor devices including the structure
US20020096683A1 (en) * 2001-01-19 2002-07-25 Motorola, Inc. Structure and method for fabricating GaN devices utilizing the formation of a compliant substrate
CN100380690C (zh) * 2003-11-20 2008-04-09 果尚志 可减少高度晶格常数失配影响的半导体结构及形成的方法
US7339205B2 (en) * 2004-06-28 2008-03-04 Nitronex Corporation Gallium nitride materials and methods associated with the same
US7687827B2 (en) 2004-07-07 2010-03-30 Nitronex Corporation III-nitride materials including low dislocation densities and methods associated with the same
KR100707215B1 (ko) * 2006-04-25 2007-04-13 삼성전자주식회사 고배향성 실리콘 박막 형성 방법, 3ｄ 반도체소자 제조방법 및 3ｄ 반도체소자
US7910929B2 (en) 2007-12-18 2011-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8809852B2 (en) * 2010-11-30 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor element, semiconductor device, and method for manufacturing the same
CN102651310B (zh) * 2012-04-09 2014-07-16 中国电子科技集团公司第五十五研究所 利用多缓冲层制备宽禁带单晶薄膜及方法
JP6311879B2 (ja) * 2013-08-12 2018-04-18 三菱マテリアル株式会社 サーミスタ用金属窒化物材料及びその製造方法並びにフィルム型サーミスタセンサ
KR20210047592A (ko) 2019-10-22 2021-04-30 삼성전자주식회사 전자 소자 및 그 제조방법
NO20230297A1 (en) * 2022-03-22 2023-09-25 Integrated Solar As A method of manufacturing group III-V based semiconductor materials comprising strain relaxed buffers providing possibility for lattice constant adjustment when growing on (111)Si substrates

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292327A (ja) * 1985-10-18 1987-04-27 Hitachi Ltd 半導体装置及びその製造方法
JPS6482671A (en) * 1987-09-25 1989-03-28 Nec Corp Manufacture of mis field-effect transistor
JPH07107936B2 (ja) * 1988-02-18 1995-11-15 日本電気株式会社 ヒ化ガリウムを用いたｍｉｓ型半導体装置の製造方法
US5616947A (en) * 1994-02-01 1997-04-01 Matsushita Electric Industrial Co., Ltd. Semiconductor device having an MIS structure
JPH09309795A (ja) * 1996-05-22 1997-12-02 Fine Ceramics Center 立方晶窒化アルミニウム薄膜およびその合成方法
JPH10223901A (ja) * 1996-12-04 1998-08-21 Sony Corp 電界効果型トランジスタおよびその製造方法
JP4183787B2 (ja) * 1997-11-28 2008-11-19 Ｔｄｋ株式会社 電子デバイス用基板の製造方法

Also Published As

Publication number Publication date
WO2001004943A1 (fr) 2001-01-18
TW466771B (en) 2001-12-01
CN1355931A (zh) 2002-06-26
EP1209729A1 (en) 2002-05-29
CN1155995C (zh) 2004-06-30

Similar Documents

Publication Publication Date Title
US20040224459A1 (en) Layered structure, method for manufacturing the same, and semiconductor element
JP4492783B2 (ja) 半導体装置及びその製造方法
US6287903B1 (en) Structure and method for a large-permittivity dielectric using a germanium layer
US6911707B2 (en) Ultrathin high-K gate dielectric with favorable interface properties for improved semiconductor device performance
CN106663634B (zh) 半导体器件及半导体器件的制造方法
US8878188B2 (en) REO gate dielectric for III-N device on Si substrate
US7205186B2 (en) System and method for suppressing oxide formation
WO2007029482A1 (ja) 半導体構造
KR20040087343A (ko) 높은 ｋ 유전막 및 그 형성 방법
US20060054980A1 (en) Dielectric multilayer structures of microelectronic devices and methods for fabricating the same
KR20040108771A (ko) 그 위에 반도체 장치를 갖는 단결정 산화물을 성장시키는방법
US20050101159A1 (en) High K dielectric film
US20070057292A1 (en) SONOS type non-volatile semiconductor devices and methods of forming the same
US6495409B1 (en) MOS transistor having aluminum nitride gate structure and method of manufacturing same
KR20020031379A (ko) 적층체, 적층체의 제조방법 및 반도체소자
JP2001077112A (ja) 積層体，積層体の製造方法及び半導体素子
WO2006067678A1 (en) Semiconductor device with a superparaelectric gate insulator
US9786762B2 (en) Gate electrode of a semiconductor device, and method for producing same
JP3875477B2 (ja) 半導体素子
JP4025542B2 (ja) 絶縁膜形成方法、半導体装置及びその製造方法
US8859441B2 (en) Method and system for manufacturing semiconductor device
US6528377B1 (en) Semiconductor substrate and method for preparing the same
US7300852B2 (en) Method for manufacturing capacitor of semiconductor element
US11777010B2 (en) Semiconductor structure and method for forming the same
KR20020037337A (ko) 결정질 질화 실리콘 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination