KR20040108771A - 그 위에 반도체 장치를 갖는 단결정 산화물을 성장시키는방법 - Google Patents

그 위에 반도체 장치를 갖는 단결정 산화물을 성장시키는방법 Download PDF

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이 웨이
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용 리앙
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프리스케일 세미컨덕터, 인크.
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Abstract

실리콘 웨이퍼와 같은 단결정 기판(72)상에 고품질 단결정 금속 산화물층(74)이 성장된다. 단결정 금속 산화물은 실리콘 기판에 대하여 해롭고 동시에 발생하는 산화를 방지할 정도로 충분히 낮은 온도에서 실리콘 기판상에서 성장된다. 단결정 산화물의 1-3 단층들의 일 층이 성장된 이후, 성장이 중단되며 그 층의 결정 품질은 더 높은 온도의 어닐에 의하여 향상된다. 상기 어닐에 후속하여, 상기 층의 두께는 저온 성장을 재개함으로써 증가될 수 있다. 비결정 실리콘 산화물층(78)은 단결정 산화물의 두께가 수 개의 단층들에 도달한 후 단결정 금속 산화물층과 실리콘 기판 사이의 인터페이스에서 성장될 수 있다.

Description

그 위에 반도체 장치를 갖는 단결정 산화물을 성장시키는 방법{METHOD OF GROWING MONOCRYSTALLINE OXIDE HAVING A SEMICONDUCTOR DEVICE THEREON}
반도체 장치는 종종 도전, 절연, 및 반도전층의 복수의 층들을 포함한다. 종종 그런 층들의 바람직한 특성들은 층의 결정성(crystallinity)과 함께 향상된다. 예를 들면, 반도체층들의 밴드갭(bandgap) 및 전자 이동성은 층의 결정성이 증가함에 따라 향상된다. 유사하게, 도전층의 자유전자 농도 및 절연 또는 유전막의 전자 전하 변위 및 전자 에너지 복구성은 이 층들의 결정성이 증가함에 따라 향상된다.
수년동안, 실리콘(Si)과 같은 외부 기판상에 다양한 모놀리스식 박막(monolithic thin films)을 성장시키려는 시도가 이루어져 왔다. 그러나, 다양한모놀리스식 층들의 최적의 특성을 달성하기 위하여는, 높은 결정 품질의 단결정막이 요구된다. 예를 들면, 게르마늄, 실리콘, 및 다양한 절연체와 같은 다양한 단결정층들을 기판상에 성장시키려는 시도가 이루어져 왔다. 이러한 시도들은, 호스트 결정과 성장된 결정 사이의 격자 부정합(lattice mismatches)이 단결정 재료의 결과적인 층이 낮은 단결정 품질을 갖도록 했으므로 일반적으로 성공적이지 못했다.
만일 고품질 단결정 재료의 광역 박막이 저비용으로 이용 가능하다면, 단결정 재료의 벌크 웨이퍼로부터 시작하여 이러한 장치를 제조하거나 동일한 재료의 벌크 웨이퍼 상에서 그런 재료의 에피택셜막에 이러한 장치를 제조하는 비용에 비하여, 저비용으로 해당 막에 또는 해당 막을 이용하여 다양한 반도체 장치들을 제조할 수 있는 것이 유익할 것이다. 또한, 고품질 단결정 재료의 박막이 실리콘 웨이퍼와 같은 벌크 웨이퍼로부터 시작하여 실현될 수 있다면, 실리콘 및 고품질 단결정 재료 모두의 최상의 특성을 이용한 집적장치 구조가 성취될 수 있을 것이다.
따라서, 또 다른 단결정 재료 위에 고품질 단결정막 또는 층을 제공하는 반도체 구조 및 이러한 구조를 만들기 위한 프로세스에 대한 필요성이 존재한다. 또한, 또 다른 단결정 재료 위에 고품질 단결정막 또는 층을 제공하는 이종 반도체 구조를 제조하는 방법에 대한 필요성이 존재한다. 즉, 하위의 기판과 동일한 결정방향을 갖는 성장된 단결정막을 갖는 양질의 반도체 구조, 장치 및 집적회로의 형성 및 특히 단결정 기판 위에 있는 고품질 헤테로에피택셜 단결정 산화물층(heteroepitaxial monocrystalline oxide layer)의 형성을 위한 진정한 2차원 성장이 이루어질 수 있도록 고품질 단결정 재료층과 부합하는 단결정 기판의 형성을 제공할 필요가 있다.
또한, 순서대로 단결정 기판 위에 놓이는 단결정 산화막 위에 성장된, 반도체, 화합물 반도체, 절연체, 또는 금속으로 구성된 단결정막을 가지는 반도체 구조를 제조하는 방법에 대한 필요성이 존재한다. 이러한 필요성들을 성취하기 위하여, 단결정 반도체 기판상에 높은 결정 품질의 단결정 산화물을 성장시키는 방법에 대한 필요성이 또한 존재한다.
본 발명은 동일한 도면 부호가 유사한 요소들을 나타내는 첨부된 도면에서 제한이 아닌 예로서 예시된다.
본 발명은 일반적으로 반도체 구조와 장치 및 그 제조 방법에 관한 것이고, 특히 반도체 구조와 장치 및 반도체 재료, 화합물 반도체 재료, 및/또는 금속 및 비금속과 같은 다른 형태의 재료로 구성된 단결정 재료층을 포함하는 반도체 구조, 장치, 및 집적회로의 제조 및 이용에 관한 것이며, 또한, 특히 단결정 기판상에 단결정 산화물층을 성장시키는 방법 및 그런 산화물층을 포함하는 반도체 구조 및 장치를 제조하는 방법에 관한 것이다.
도 1 내지 4는 본 발명의 다양한 실시예들에 따른 장치 구조들의 단면을 개략적으로 도시하는 도면들.
도 5는 호스트 결정과 성장된 결정 상위층 사이의 격자 부정합 및 최대 달성가능한 막두께 사이의 관계를 도시하는 그래프.
도 6은 단결정 순응(monocrystalline accommodating) 버퍼층을 포함하는 구조의 고해상도 송신 전자 마이크로그래프(Transmission Electron Micrograph)를 도시하는 도면.
도 7은 단결정 순응 버퍼층을 포함하는 구조의 x선 회절 스펙트럼을 도시하는 도면.
도 8은 비결정성 산화물층을 포함하는 구조의 고해상도 송신 전자 마이크로그래프를 도시하는 도면.
도 9는 비결정성 산화물층을 포함하는 구조의 x선 회절 스펙트럼을 도시하는 도면.
도 10 내지 13은 본 발명의 또 다른 실시예에 따른 장치 구조 형성의 단면을 개략적으로 도시하는 도면.
도 14는 본 발명의 또 다른 실시예에 따른 장치 구조 형성의 단면을 개략적으로 도시하는 도면.
당업자들은 상기 도면의 구성요소들은 간소화 및 명료화를 위하여 도시되었으며 일정한 축적으로 도시될 필요는 없다는 것을 이해할 것이다. 예를 들면, 본 발명의 실시예에 대한 이해를 돕기 위하여 상기 도면들의 구성요소중 일부의 치수는 다른 구성요소들에 비하여 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 구조(20)의 일부의 단면을 개략적으로 도시한다. 반도체 구조(20)는 단결정 기판(22), 단결정 재료를 포함하는 순응 버퍼층(accommodating buffer layer; 24), 및 단결정 재료층(26)을 포함한다. 이와 관련하여, 용어 "단결정성"은 반도체 산업내에서 보통 이용되는 의미를 가질 것이다. 상기 용어는 단일의 결정이거나 실질적으로 단일의 결정인 재료들을 의미하고 실리콘 또는 게르마늄 또는 실리콘 및 게르마늄의 혼합물의 기판 및 반도체 산업에서 보통 발견되는 그런 재료들의 에피택셜층에서 보통 발견되는 전위(dislocation) 등과 같은 비교적 적은 수의 결함들을 갖는 재료들을 포함할 것이다.
본 발명의 일 실시예에 따르면, 구조(20)는 또한 기판(22)과 순응 버퍼층(24) 사이에 위치된 비결정성 중간층(28)을 포함한다. 또한, 구조(20)는 순응 버퍼층과 단결정 재료층(26) 사이에 템플릿층(30)을 포함할 수도 있다. 이하에 더욱 상세히 설명되는 바와 같이, 템플릿층은 순응 버퍼층상에서 단결정 재료층의 성장을 개시하는 것을 돕는다. 비결정성 중간층은 순응 버퍼층에서 스트레인(strain)을 완화시키는 것을 돕고, 그렇게 함으로써, 높은 결정 품질 순응 버퍼층의 성장을 돕는다.
본 발명의 일 실시예에 따르면, 기판(22)은 바람직하게는 큰 지름을 갖는 단결정 반도체 또는 화합물 반도체 웨이퍼이다. 예를 들면, 웨이퍼는 주기표의 IV 족의 금속을 포함할 수 있다. IV 족 반도체 재료의 예시는 실리콘, 게르마늄, 혼합된 실리콘 및 게르마늄, 혼합된 실리콘 및 탄소, 혼합된 실리콘, 게르마늄 및 탄소, 등을 포함한다. 바람직하게는 기판(22)은 실리콘 또는 게르마늄을 포함하는 웨이퍼이고, 가장 바람직하게는 반도체 업계에서 이용되는 바와 같이 고품질 단결정 실리콘 웨이퍼이다. 기판(22)은 이하에서 상세히 설명되는 바와 같이 반도체 장치의 제조를 용이하게 하기 위하여 에피택셜층(도시하지 않음)을 포함할 수도 있다. 순응 버퍼층(24)은 바람직하게는 하위의 기판에서 에피택셜적으로 성장된 단결정 산화물 또는 질화물 재료이다. 본 발명의 일 실시예에 따르면, 비결정성 중간층(28)은 층(24)의 성장동안 기판(22)의 산화에 의하여 성장하는 순응 버퍼층과 기판(22) 사이의 인터페이스에서 기판(22)상에 성장된다. 비결정성 중간층은, 다른 상황이라면 버퍼층과 기판의 격자상수들의 차이의 결과로서 단결정 순응 버퍼층에서 발생할 스트레인을 완화시키는 작용을 한다. 본 명세서에서 이용된 바와 같이, 격자상수는 상기 표면의 평면에서 측정된 하나의 셀의 원자들 사이의 거리를 의미한다. 만일 그러한 스트레인이 비결정성 중간층에 의하여 완화되지 않으면, 상기 스트레인으로 인하여 순응 버퍼층의 단결정 구조 내에 결함이 야기될 수 있다. 순응 버퍼층의 결정 구조에서의 결함은 반도체 재료, 화합물 반도체 재료, 단결정 산화물층, 또는 금속 또는 비금속과 같은 또 다른 유형의 재료를 포함할 수 있는 단결정 재료층(26)에서 고품질 결정 구조를 달성하는 것을 어렵게 만들 것이다.
순응 버퍼층(24)은 하위 기판 및 상위 재료층과의 결정 융화성(crystalline compatibility)을 위하여 선택된 단결정 산화물 또는 질화물 재료인 것이 바람직하다. 예를 들어, 상기 재료는 기판 및 후속하여 도포되는 단결정 재료층에 밀접하여 정합되는 격자구조를 갖는 산화물 또는 질화물일 수 있을 것이다. 순응 버퍼층에 적합한 재료는 알칼리 토금속 티탄산염, 알칼리 토금속 지르콘산염, 알칼리 토금속 하픈산염(hafnates), 알칼리 토금속 탄탈산염(tantalates), 알칼리 토금속 루텐산염(ruthenates), 알칼리 토금속 니오브산염(niobates), 알칼리 토금속 바나드산염(vanadates), 알칼리 토금속 주석기반 페로브스카이트(tin-based perovskites), 란탄 알루민산염(lanthanum aluminate), 란탄 스칸듐 산화물(lanthanum scandium oxide), 가돌리늄 산화물, 다른 페로브스카이트 산화물 재료, 및 다른 단결정 금속 산화물과 같은 알칼리 토금속/전이금속 산화물과 같은 금속산화물을 포함한다. 또한, 갈륨 질화물, 알루미늄 질화물, 및 붕소 질화물과 같은 다양한 질화물이 순응 버퍼층을 위하여 이용될 수도 있다. 예를 들어 루텐산 스트론튬(strontium ruthenate)은 도체이지만, 이 재료들의 대부분은 절연체이다. 일반적으로, 이 재료들은 금속 산화물 또는 금속 질화물이고, 특히, 이 금속 산화물 또는 질화물은, 반드시는 아니지만, 둘 이상의 상이한 금속원소를 포함하는 것이 보통이다. 일부 특정한 적용예에서, 금속 산화물 또는 질화물은 셋 이상의 상이한 금속원소를 포함할 수 있다.
비결정성 인터페이스층(28)은 기판(22) 표면의 산화에 의하여 형성되고, 보다 바람직하게는 실리콘 산화물로 구성된다. 층(28)의 두께는 기판(22)과 순응 버퍼층(24)의 격자상수들 사이의 부정합으로 인한 스트레인을 완화시킬 만큼 충분하다. 통상적으로, 층(28)은 대략 0.5 내지 5 나노미터(nm) 범위의 두께를 갖는다. 이하에서 더욱 상세히 설명되는 바와 같이, 특정한 적용예에서, 특히 단결정 버퍼층의 성장의 초기 단계동안 비결정성 층의 두께는 최소화되어야 한다.
특정한 구조 또는 적용예에 대하여, 필요에 따라, 단결정 재료층(26)을 위한 재료를 선택할 수 있다. 예를 들어, 층(26)의 단결정 재료는 IIIA 및 VA족 원소(III-V 반도체 화합물), 혼합된 III-V 화합물, II(A 또는 B) 및 VIA족 원소(II-VI 반도체 화합물), 혼합된 II-VI 화합물, IV 및 VI족 원소(IV-VI 반도체 화합물), 혼합된 IV-VI 화합물, IV족 원소(IV족 반도체), 및 혼합된 IV족 화합물중 어느 하나로부터 특정한 반도체 구조에 대하여 필요에 따라 선택될 수 있는 화합물 반도체를 포함할 수 있다. 예들은 GaAs(gallium arsenide), GaInAs(gallium indiumarsenide), GaAlAs(gallium aluminum arsenide), InP(indium phosphide), CdS(cadmium sulfide), CdHgTe(cadmium mercury telluride), ZnSe(zinc selenide), ZnSSe(zinc sulfur selenide), PbSe(lead selenide), PbTe(lead telluride), PbSSe(lead sulfide selenide), Si(silicon), Ge(germanium), SiGe(silicon germanium), SiGeC(silicon germanium carbide) 등을 포함한다. 그러나, 단결정 재료층(26)은 반도체 구조, 장치 및/또는 집적회로의 형성에 이용되는 다른 반도체 재료, 단결정 산화물, 금속, 또는 비금속 재료들을 포함할 수도 있다.
템플릿(30)에 적절한 재료들이 후술된다. 적절한 템플릿 재료들은 선택된 위치에서 순응 버퍼층(24)의 표면에 화학적으로 결속하고 단결정 재료층(26)의 에피택셜 성장의 핵형성(nucleation)을 위한 위치를 제공한다. 이용되는 경우, 템플릿층(30)은 약 1 내지 약 10 단층(monolayer) 범위의 두께를 가진다. 여기서 SrTiO3과 같은 페로브스카이트 산화물의 단층은 성장방향을 따라 그 단위셀 길이의 두께를 가지는 산화물의 일 층으로서 정의된다. Sr의 일 단층과 같이, 그 화합물중 하나의 일 단층은 그런 화합물의 일 단층에 포함된 이러한 유형의 원자(본 경우에는 Sr 원자)의 등가의 양으로서 정의된다. 또한, 상기 템플릿은 고품질 2차원 결정성장을 개시하는 것을 돕는 웨팅층(wetting layer)을 포함할 수도 있다.
도 2는 본 발명의 또 다른 실시예에 따른 반도체 구조(40)의 일부분의 단면을 도시한다. 구조(40)는 순응 버퍼층(24)과 단결정 재료층(26) 사이에 추가적인 버퍼층(32)이 위치되는 것을 제외하고는, 이전에 설명된 반도체 구조(20)와 유사하다. 특히, 추가적인 버퍼층은 단결정 재료의 상위층과 템플릿층(30) 사이에 위치된다. 단결정 재료층(26)이 반도체 또는 화합물 반도체 재료를 포함하는 경우 반도체 또는 화합물 반도체 재료로 형성되는 추가적인 버퍼층은 순응 버퍼층의 격자상수가 상위의 단결정 반도체 또는 화합물 반도체 재료층에 적절히 정합될 수 없는 경우 격자보상(lattice compensation)을 제공하는 기능을 한다.
도 1 및 2와 관련하여 상술한 구조 및 재료는 단결정 기판 위에 단결정 재료층을 성장시키는 구조를 도시한다. 일부 적용에서 층(26)과 같은 단결정 재료층은 제조되는 장치의 필수적인 부분이다. 다른 적용에서, 순응 버퍼층은 전계효과 트랜지스터의 게이트 절연체와 같이, 제조되는 장치의 필수적인 부분일 수 있다. 이러한 다른 적용에서, 단결정 순응 버퍼층 위에 형성된 재료층은 단결정성이거나 그렇지 않을 수 있다. 예를 들면, 도 3에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따라, 반도체 구조(31)는 단결정 반도체 기판(22), 비결정성 중간층(28), 순응 버퍼층(24) 및 상위층(33)을 포함한다. 상기 상위층은 단결정이거나 그렇지 않을 수 있다. 예를 들어, 반도체 구조(31)가 전계효과 트랜지스터의 제조에 이용되면, 층(33)은 게이트 전극의 제조에 이용되는 다결정 실리콘일 수 있다. 그런 실시예에서, 순응 버퍼층(24)은 전계효과 트랜지스터의 게이트 유전체(gate dielectric)로서 이용될 수 있을 것이다. 따라서 그런 구조에서, 층(24)은 본 명세서의 다른 곳에서 이용되는 바와 같은 "순응 버퍼"가 아닌데, 즉, 하위 및 상위 결정 격자상수의 순응(accommodation)을 제공하는 단결정층이지만, 일관성을 위하여, 기판(22) 위에 성장된 임의의 단결정층은 그 용어에 의하여 지칭될 것이다.
도 4는 본 발명의 또 다른 예시적인 실시예에 따른 반도체 구조(34)의 일부의 단면도를 개략적으로 도시한다. 구조(34)는 순응 버퍼층(24) 및 비결정성 인터페이스층(28)이 아닌, 비결정층(36)을 포함하고, 또한 추가적인 단결정층(38)을 포함하는 것을 제외하고는, 구조(20)와 유사하다.
이하에서 상세히 설명되는 바와 같이, 비결정층(36)은 먼저 전술된 바와 유사한 방식으로 순응 버퍼층 및 비결정 인터페이스층을 형성함으로써 형성될 수 있다. 그 후, 단결정 순응 버퍼층 위에 에피택셜 성장에 의해 단결정층(38)이 형성된다. 그 후, 순응 버퍼층은 어닐 프로세스에 선택적으로 노출되어 단결정 순응 버퍼층의 적어도 일부분을 비결정층으로 변환시킬 수 있다. 이 방식으로 형성된 비결정층(36)은 비결정층이 융합하거나 융합하지 않을 수 있는 순응 버퍼 및 인터페이스층들 모두로부터의 재료를 포함한다. 따라서, 층(36)은 하나 또는 두개의 비결정층을 포함할 수 있다. 기판(22)과 추가적인 단결정층(26) 사이의, 층(38)의 형성에 후속하는 비결정층(36)의 형성은 층(22)과 층(38) 사이의 스트레스를 완화시키며 후속하는 프로세싱(예를 들면, 단결정 재료층(26) 형성)에 대한 진정한 유연 기판(compliant substrate)을 제공한다.
도 1 내지 도 3과 관련하여 전술된 프로세스들은 단결정 기판 위에 단결정 재료층을 성장시키는데 적합하다. 그러나, 단결정 순응 버퍼층의 적어도 일부를 비결정성 산화물층으로 변환시키는 단계를 포함하는 도 3과 관련하여 설명된 프로세스는 층(26)의 스트레인을 완화시키므로 단결정 재료층을 성장시키는데 더 좋을 수 있다.
추가적인 단결정층(38)은 단결정 재료층(26) 또는 추가적인 버퍼층(32)과 관련하여 본 명세서에서 설명된 재료들 중의 어느 하나를 포함할 수 있다. 예를 들어, 단결정 재료층(26)이 반도체 또는 화합물 반도체 재료를 포함하는 경우, 층(38)은 단결정 IV족, 단결정 화합물 반도체 재료, 또는 산화물 및 질화물을 포함하는 다른 단결정 재료들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 추가적인 단결정층(38)은 층(36) 형성동안 어닐캡(anneal cap)으로서 기능하고 후속하는 단결정층(26) 형성동안 템플릿으로서 기능한다. 따라서, 층(38)은 층(26) 성장에 대하여 적절한 템플릿을 제공할 정도로 두껍고(일 단층이상) 층(38)이 실질적으로 결함이 없는 단결정 재료층으로서 형성되는 것을 허용할 만큼 얇은 것이 바람직하다.
본 발명의 또 다른 실시예에 따라, 추가적인 단결정층(38)은 층(38) 내에 장치들을 형성할 정도로 두꺼운 단결정 재료(예를 들면 단결정층(26)과 연계하여 전술된 재료)를 포함한다. 이 경우, 본 발명에 따른 반도체 구조는 단결정 재료층(26)을 포함하지 않는다. 즉, 본 실시예에 따른 반도체 구조는 비결정 산화물층(36) 위에 배치된 하나의 단결정층만 포함한다.
이하의 비제한적, 예시적인 예들은 본 발명의 다양한 대안의 실시예들에 따른 구조(20, 40, 31, 및 34)에서 유용한 재료들의 다양한 조합들을 예시한다. 이 예들은 단지 예시적인 것이며, 본 발명이 이 예시적인 예들로 한정되도록 하는 것을 의도하는 것은 아니다.
예 1
본 발명의 일 실시예에 따르면, 단결정 기판(22)은 전형적으로 (100) 배향된(oriented) 실리콘 기판이다. 실리콘 기판은 예를 들면, CMOS(Complementary Metal Oxide Semiconductor) 집적회로 제조시 보통 이용되는 바와 같이 약 200-300 mm의 직경을 갖는 실리콘 기판일 수 있다. 본 발명의 본 실시예에 따르면, 순응 버퍼층(24)은 SrzBa1-zTiO3의 단결정층이며(z는 0 내지 1의 범위), 상기 비결정 중간층은 실리콘 기판과 순응 버퍼층 사이의 인터페이스에 형성된 실리콘 산화물(SiOx)의 일 층이다. z의 값은 하위 기판 및 후속하여 형성된 층(26)의 대응하는 격자상수들에 밀접하게 정합되는 하나 이상의 격자상수를 획득하도록 선택된다. 결과적인 결정성 산화물의 격자구조는 기판 실리콘 격자구조에 대하여 실질적으로 45 도 회전을 나타낸다. 순응 버퍼층은 약 2 내지 약 100 나노미터(nm)의 두께를 가질 수 있고 바람직하게는 약 5 nm의 두께를 갖는다. 일반적으로, 원하는 전기적 및 광학적 특성을 획득하기 위하여 기판으로부터 단결정 재료층(26)을 분리시킬 만큼 충분히 두꺼운 순응 버퍼층을 가지는 것이 바람직하다. 100 nm 보다 더 두꺼운 층들은 보통 부가적인 장점을 제공하지 못하고 불필요하게 비용을 증가시키지만, 필요하다면 더 두꺼운 층들이 제조될 수 있다. 실리콘 산화물의 비결정 중간층은 약 0.5 내지 5 nm의 두께를 가질 수 있고, 바람직하게는 약 1 내지 2 nm의 두께를 가질 수 있다.
본 발명의 본 실시예에 따르면, 단결정 재료층(26)은, 약 1 nm 내지 약 100 마이크로미터(㎛)의 두께를 갖고 바람직하게는 약 0.5 ㎛ 내지 10 ㎛의 두께를 갖는 GaAs(gallium arsenide) 또는 AlGaAs(aluminum gallium arsenide)의 화합물 반도체층이다. 상기 두께는 일반적으로 상기 층이 준비되는 적용에 의존한다. 단결성 산화물 상에서 GaAs 또는 AlGaAs의 에피택셜 성장을 용이하게 하기 위하여, 산화물층은 템플릿층으로 캡핑된다. 템플릿층은 바람직하게는 이전에 캡핑된 산화물층의 표면과 반응하도록 화합물 반도체층의 하나의 요소를 포함한다. 캡핑층은 최대로 Sr-O, Ti-O, 스트론튬 또는 티타늄의 3 단층(monolayer)인 것이 바람직하다. 템플릿층은 Sr-Ga, Ti-Ga, Ti-As, Ti-O-As, Ti-O-Ga, Sr-O-As, Sr-Ga-O, Sr-Al-O, 또는 Sr-Al인 것이 바람직하다. 템플릿층의 두께는 바람직하게는 약 0.5 내지 약 10 단층이며, 약 0.5 내지 3 단층인 것이 바람직하다. 바람직한 일 예로서 성공적으로 GaAs 층을 성장시키기 위한, 캡핑된 Sr-O 종결면(terminated surface)상에 증착된 Ga의 0.5 내지 3 단층이 예시되었다. 층(26)의 고품질 2차원 단결정 성장을 용이하게 하기 위하여, 템플릿층은 그 상위 표면상에 웨팅층을 포함할 수도 있다. 이하에서 더욱 상세히 설명되는 바와 같이, 웨팅층은 상위층의 단결정 성장을 돕도록 순응 버퍼층의 표면에너지를 변경시키는 재료로 형성된다. 웨팅층을 위한 적절한 재료는 예를 들면, 금속, 금속간물질(intermetallics), 및 금속산화물(입방 결정구조를 가짐)을 포함한다. 그런 재료들의 예들은 NiAl, FeAl, CoAl, Ni, Co, Fe, Cu, Ag, Au, Ir, Rh, Pt, Pd, Rb, Cs, CoO, FeO, Cu2O, Rb2O3, Cs2O3, 및 NiO를 포함한다. 웨팅층의 두께는 0.5 내지 5.0 단층인 것이 바람직하다.
예 2
본 발명의 또 다른 실시예에 따르면, 단결정 기판(22)은 전술된 바와 같이 실리콘 기판이다. 순응 버퍼층은 입방 또는 사방정계 상태의 하픈산 또는 지르콘산 바륨 또는 스트론튬 또는 하픈산염(hafnate)의 단결정 산화물이며, 이는 실리콘 기판과 순응 버퍼층 사이의 인터페이스에 형성된 실리콘 산화물의 비결정성 중간층을 갖는다. 순응 버퍼층은 약 2-100 nm의 두께를 가질 수 있고 바람직하게는 적절한 결정성 및 표면 품질을 확보하기 위하여 4 nm 이상의 두께를 가지며 단결정 SrZrO3, BaZrO3, SrHfO3, BaSnO3또는 BaHfO3로 형성된다. 예를 들어, 순응 버퍼층은 약 700℃의 온도에서 성장된 BaZrO3의 단결정 산화물층일 수 있다. 결과적인 결정 산화물의 격자구조는 기판 실리콘 격자구조에 대하여 45 도 회전을 보인다.
이 지르콘산염 또는 하픈산염 재료들로 형성된 순응 버퍼층은, InP(indium phosphide) 시스템에서 화합물 반도체 재료들을 포함하는 단결정 재료층의 성장에 적합하다. 이러한 시스템에서, 화합물 반도체 재료는 약 1.0nm 내지 10㎛ 의 두께를 갖는 예를 들면, InP, InGaAs(indium gallium arsenide), AlInAs(aluminum indium arsenide), 또는 AlGaInAsP(aluminum gallium indium arsenide phosphide)일 수 있다. 이러한 구조를 위한 적절한 템플릿은 재료 M-N 또는 재료 M-O-N중 하나의 약 0.5 내지 10 단층이고 바람직하게는 약 0.5 내지 2 단층이며, 여기서 M은 Zr, Hf, Ti, Sr, 및 Ba중 하나 이상으로부터 선택되고 N은 As, P, Ga, Al, 및 In중 하나 이상으로부터 선택된다. 대안적으로, 템플릿은 Ga, Al, In, 또는 Ga, Al, In의 조합의 0.5 내지 10 단층을 포함하고, 바람직하게는 이러한 재료들 중 하나의0.5 내지 2 단층을 포함할 수 있다. 일 예로서, 지르콘산 바륨(barium zirconate) 순응 버퍼층의 경우, 표면은 지르코늄의 0.5 내지 2 단층으로 종결되고 후속하여 비소의 0.5 내지 2 단층의 증착이 이루어져 Zr-As 템플릿을 형성한다. 상기의 예의 경우, 템플릿층은 적절한 웨팅층으로 마무리되어 후속하는 층의 2차원 단결정 성장을 용이하게 할 수 있다. 그 후, InP(indium phosphide) 시스템으로부터의 화합물 반도체 재료의 단결정층이 템플릿층 상에 성장된다. 화합물 반도체 재료의 결과적인 격자구조는 순응 버퍼층 격자구조에 대하여 실질적으로 45도의 회전 및 2.5% 이하의, 바람직하게는 약 1.0% 이하의, 버퍼층과 (100) 배향된 InP 사이의 격자 부정합을 보인다.
예 3
본 발명의 또 다른 실시예에 따르면, 실리콘 기판 위에 II-VI 재료를 포함하는 단결정 재료의 에피택셜막의 성장에 적합한 구조가 제공된다. 기판은 전술된 바와 같이 실리콘 웨이퍼인 것이 바람직하다. 적절한 순응 버퍼층 재료는 SrxBa1-xTiO3이며(x는 0 내지 1의 범위에 있음), 이는 약 2 내지 100 nm 그리고 바람직하게는 약 3 내지 10 nm의 두께를 가진다. 순응 버퍼층 위에 에피텍셜적으로 성장된 단결정 II-VI 화합물 반도체 재료는 예를 들면, ZnSe(zinc selenide) 또는 ZnSSe(zinc sulfur selenide)일 수 있다. 이러한 재료 시스템에 대한 적절한 템플릿은 Zn-O(zinc-oxygen)의 0.5 내지 10 단층을 포함하고, 이는 표면상의 아연의 셀렌화(selenidation)가 뒤따르는 과잉 아연의 0.5 내지 2 단층이 후속한다. 대안적으로, 템플릿은, 예를 들어, ZnSSe가 후속하는 Sr-S(strontium-sulfur)의 0.5 내지 10 단층일 수 있다. 다시, 템플릿은 적절한 웨팅층을 또한 포함할 수도 있다.
예 4
본 발명의 본 실시예는 도 2에 도시된 구조(40)의 일 예이다. 기판(22), 순응 버퍼층(24), 및 단결정 재료층(26)은 예 1에서 설명된 것들과 유사할 수 있다. 또한, 추가적인 버퍼층(32)은 순응 버퍼층의 결정격자와 단결정 재료의 격자 사이의 부정합으로부터 야기될 수 있는 스트레인을 완화시키는 기능을 한다. 버퍼층(32)은 게르마늄 또는 GaAs, AlGaAs, InGaP, AlGaP, InGaAs, AlInP, GaAsP, 또는 InGaP 스트레인 보상된 초격자의 일 층일 수 있다. 본 발명의 일 태양에 따르면, 버퍼층(32)은 GaAsxP1-x초격자를 포함하며, 여기서 x의 값은 0 내지 1의 범위이다. 또 다른 태양에 따르면, 버퍼층(32)은 InyGa1-yP 초격자를 포함하며, 여기서 y의 값은 0 내지 1의 범위에 있다. 경우에 따라, x 또는 y의 값을 가변함으로써, 격자상수는 초격자에 걸쳐 하부로부터 상부에 이르기까지 가변되어 하위의 산화물과 본 예에서는 화합물 반도체 재료인 상위의 단결정 재료의 격자상수들 사이의 실질적인(즉, 유효한) 정합을 생성한다. 위에서 열거된 것과 같은 다른 화합물 반도체 재료들의 조성을 유사하게 가변시켜 유사한 방식으로 층(32)의 격자상수를 조작할 수도 있다. 초격자는 약 50 내지 500 nm 그리고 바람직하게는 약 100 내지 200 nm 의 두께를 가질 수 있다. 초격자 주기는 약 2 내지 15 nm, 바람직하게는 2 내지 10 nm의 두께를 가질 수 있다. 이러한 구조를 위한 템플릿은 예 1에 설명된 것과동일하게 될 수 있다. 대안적으로, 버퍼층(32)은, 1 내지 50 nm 그리고 바람직하게는 약 2 내지 20 nm의 두께를 가지는 단결정 게르마늄의 일 층일 수 있다. 게르마늄 버퍼층을 이용하는 경우, 약 0.5 내지 2 단층의 두께를 가지는 Ge-Sr 또는 Ge-Ti의 템플릿층이 단결정 게르마늄층의 후속하는 성장을 위한 핵형성 위치로서 이용될 수 있다. 순응 버퍼층의 형성은 스트론튬의 0.5 내지 1 단층 또는 티타늄의 0.5 내지 1 단층으로 캡핑되어 단결정 게르마늄층의 후속하는 성장을 위한 핵형성 위치로서 사용될 수 있다. 스트론튬 또는 티타늄의 층은 게르마늄의 제1 단층이 결속할 수 있는 핵형성 위치를 제공한다. 예 1에서 상술된 동일한 웨팅 에이전트가 사용하여 게르마늄층의 고품질 2차원 성장을 개시할 수 있다.
예 5
또한, 본 예는 도 2에 도시된 바와 같은 구조(40)에서 유용한 재료들을 도시한다. 기판 재료(22), 순응 버퍼층(24), 단결정 재료층(26) 및 템플릿층(30)은 예 2에서 상술된 것들과 동일할 수 있다. 또한, 추가적인 버퍼층(32)이 순응 버퍼층과 상위의 단결정 재료층 사이에 삽입된다. 이 예에서는, 반도체 재료를 포함하는 또 다른 단결정 재료인 버퍼층은, 예를 들면, InGaAs 또는 InAlAs의 단계적인 층(graded layer)일 수 있다. 본 실시예의 일 태양에 따르면, 추가적인 버퍼층(32)은 조성에 있어서 인듐이 단결정 재료층(26)에서 0으로부터 순응 버퍼층(24)에서 약 50%까지 가변하는 InGaAs를 포함한다. 추가적인 버퍼층(32)은 약 10 내지 30 nm의 두께를 가지는 것이 바람직하다. GaAs로부터 InGaAs까지 버퍼층의 조성을 가변하는 것은 하위의 단결정 산화물 재료와, 본 예에서는 화합물 반도체 재료인 단결정 재료의 상위층 사이에 실질적인(즉, 유효한) 격자 정합을 제공하는 기능을 한다. 이러한 버퍼층은 순응 버퍼층(24)과 단결정 재료층(26) 사이에 격자 부정합이 존재하는 경우에 특히 유익하다.
예 6
본 예는 도 3에 도시된 바와 같은 구조(31)에서 유용한 예시적인 재료들을 제공한다. 예를 들어, 기판 재료(22)는 반도체 장치 및 집적회로의 제조를 위하여 반도체 업계에서 통상적으로 이용되는 단결정 실리콘 웨이퍼이다. 제조되는 장치 또는 집적회로에 따라, 기판은 벌크 웨이퍼이거나, 그 상부면에 형성된 에피택셜 실리콘층을 갖는 벌크 웨이퍼일 수 있다. 예를 들어, 전계효과 트랜지스터의 소스 및 드레인 영역과 같이 기판에는 불순물 도핑된 영역이 형성될 수 있다. 비결정 중간층(28)은 실리콘 기판의 표면의 산화에 의하여 형성된 실리콘 산화물이다. 순응 버퍼층(24)은 1 내지 10 단층의 초기 두께, 그리고 바람직하게는 3 내지 6 단층의 초기 두께를 가지는 티탄산 스트론튬의 단결정층이다. 순응 버퍼층 위에 형성된 층(33)은 그로부터 전계효과 트랜지스터의 게이트 전극이 형성될 다결정 실리콘의 일 층이다. 티탄산 스트론튬의 층은 트랜지스터의 게이트 유전체로서 기능한다. 대안적인 실시예에서, 층(33)은 트랜지스터의 소위 "중간(medium) k" 게이트 유전체를 형성하는 단결정 지르콘산 스트론튬의 일 층일 수 있다. 그 후, 게이트 전극은 지르콘산 스트론튬 유전체층 위에 형성될 것이다. 반도체 구조(31)의 제조시, 비결정 중간층(28)의 두께를 최소화하는 것이 유익할 것이다. 비결정 중간층은 전계효과 트랜지스터의 게이트 유전체의 컴포넌트이며, 유전체 두께를 최소화시키는 것이 보통은 바람직하다. 또한, 비결정 중간층을 형성하는 실리콘 산화물은 비교적 "낮은 k" 유전체이기도 하며 따라서 최소화된다.
예 7
본 예는 도4에 도시된 바와 같은 구조(34)에서 유용한 예시적인 재료를 제공한다. 기판 재료(22), 템플릿층(30), 및 단결정 재료층(26)은 예 1과 관련하여 상술된 것들과 동일할 수 있다.
비결정층(36)은 비결정 중간층 재료(예를 들면, 상술한 층(28) 재료) 및 순응 버퍼층 재료(예를 들면, 상술한 층(24) 재료)의 조합으로 적절히 형성되는 비결정 산화물층이다. 예를 들면, 비결정층(36)은 비결정 산화물층(36)을 형성하기 위한 어닐 프로세스동안 적어도 부분적으로 조합 또는 혼합하는 SiOx및 SrzBa1-zTiO3(z는 0 내지 1의 범위임)의 조합을 포함할 수 있다.
비결정층(36)의 두께는 적용예마다 달라질 수 있으며 층(36)의 원하는 절연특성, 층(26)을 포함하는 단결정 재료의 유형 등과 같은 인자들에 의존할 수 있다. 본 발명의 예시적인 일 태양에 따르면, 층(36) 두께는 약 1 nm 내지 약 100 nm이며, 바람직하게는 약 1 내지 10 nm, 더욱 바람직하게는 약 3 내지 5 nm이다.
층(38)은 순응 버퍼층(24)을 형성하는데 이용되는 재료와 같은 단결정 산화물 재료 위에 에피택셜적으로 성장될 수 있는 단결정 재료를 포함한다. 본 발명의 일 실시예에 따르면, 층(38)은 층(26)을 포함하는 것들과 동일한 재료를 포함한다. 예를 들면, 층(26)이 GaAs를 포함하면, 층(38)도 GaAs를 포함한다. 그러나, 본 발명의 다른 실시예들에 따르면, 층(38)은 층(26)을 형성하는데 이용된 것들과는 상이한 재료들을 포함할 수 있다. 본 발명의 예시적인 일 실시예에 따르면, 층(38)은 약 1 nm 내지 약 500 nm의 두께로 형성된다.
다시 도 1 내지 도 4를 참조하면, 기판(22)은 예를 들면 단결정 실리콘 또는 GaAs 기판과 같은 단결정 기판이다. 단결정 기판의 결정구조는 격자상수 및 격자배향(lattice orientation)에 의하여 특징지워 진다. 유사한 방식으로, 순응 버퍼층(24)은 또한 단결정 재료이며 그 단결정 재료의 격자는 격자상수 및 격자배향에 의하여 특징지워 진다. 단결정 기판 및 순응 버퍼층의 격자상수는 밀접하게 정합되거나, 대안적으로는, 다른 결정배향에 대하여 한 결정배향의 회전 이후에, 격자상수들의 실질적인 정합이 이루어지도록 되어야한다. 이와 관련해서, 용어 "실질적으로 동일한" 및 "실질적 정합"은 하위층상에 고품질 결정층의 성장을 허용하도록 격자상수들간의 충분한 유사성이 존재함을 의미한다.
도 5는 호스트 결정과 성장된 결정의 격자상수들 사이의 부정합의 함수로서 높은 결정 품질의 성장된 결정층의 성취 가능한 두께의 관계를 도시하는 그래프이다. 곡선(42)은 성취 가능한 높은 결정 품질 재료의 경계를 도시한다. 곡선(42)의 우측 영역은 많은 수의 결함을 가지는 층을 나타낸다. 격자 부정합이 없이, 호스트 결정상에 무한히 두꺼운, 고품질 에피택셜층을 성장시키는 것이 이론적으로 가능하다. 격자상수의 부정합이 증가함에 따라, 성취 가능한, 고품질 결정층의 두께는 급격히 감소한다. 기준점으로서, 예를 들어, 호스트 결정과 성장된 층 사이의 격자상수가 약 2% 이상 부정합되면, 약 20 nm를 초과하는 단결정 에피택셜층은성취할 수 없다.
본 발명의 일 실시예에 따르면, 기판(22)은 (100) 배향된 단결정 실리콘 웨이퍼이고 순응 버퍼층(24)은 티탄산 스트론튬 바륨(strontium barium titanate)의 일 층이다. 이 두 재료들 사이의 격자상수의 실질적(즉, 유효한) 정합은 실리콘 기판 웨이퍼의 결정배향에 대하여 약 45°만큼 티탄산염 재료의 결정배향을 회전시킴으로써 성취된다. 비결정 인터페이스층(28)의 상기 구조에의 삽입(본 예에서는 실리콘 산화물층)은, 충분한 두께를 갖는다면, 호스트 실리콘 웨이퍼와 성장된 티탄산염층의 격자상수들의 부정합으로부터 야기될 수 있는 단결정 티탄산염층내의 스트레인을 감소시키는 기능을 한다. 결과적으로, 본 발명의 일 실시예에 따르면, 고품질의, 두꺼운, 단결정 티탄산염층이 성취될 수 있다.
여전히 도 1 내지 도 4를 참조하면, 층(26)은 에피택셜적으로 성장된 단결정 재료이며 그 단결정 재료는 또한 결정격자상수 및 결정배향에 의하여 특징지워 진다. 본 발명의 일 실시예에 따르면, 층(26)의 격자상수는 기판(22)의 격자상수와 상이하다. 에피택셜적으로 성장된 단결정층의 높은 결정 품질을 성취하기 위하여, 순응 버퍼층은 높은 결정 품질을 가져야 한다. 또한, 층(26) 내의 높은 결정 품질을 성취하기 위하여, 호스트 결정(본 경우에는, 단결정 순응 버퍼층)의 결정격자상수와 성장된 결정층 사이의 실질적인 정합이 요구된다. 알맞게 선택된 재료들로 호스트 결정의 배향에 대한 성장된 결정의 결정배향의 회전의 결과로서 격자상수들의 이러한 실질적인 정합이 성취된다. 예를 들어, 성장된 결정이 GaAs, AlGaAs,ZnSe, 또는 ZnSSe이고 순응 버퍼층은 단결정 SrxBa1-xTiO3이라면, 두 재료들의 결정격자상수들의 실질적 정합이 성취되고, 여기에서 상기 성장된 층의 결정배향은 호스트 단결정 산화물의 배향에 대하여 실질적으로 45°만큼 회전된다. 유사하게, 호스트 재료는 지르콘산 바륨 또는 스트론튬 또는 하픈산 바륨 또는 스트론튬 또는 바륨 주석 산화물이고 화합물 반도체층이 InP 또는 GaInAs 또는 AlInAs이라면, 결정격자상수들의 실질적인 정합은 호스트 산화물 결정에 대하여 성장된 결정층의 배향을 45°만큼 회전시킴으로써 성취될 수 있다. 일부 경우에는, 호스트 산화물과 성장된 단결정 재료층 사이의 결정 반도체 버퍼층(32)을 이용하여 격자상수들의 작은 차이로부터 야기될 수 있는 성장된 단결정 재료층내의 스트레인을 감소시킬 수 있다. 이로 인해, 성장된 단결정 재료층의 더 나은 결정 품질은 성취될 수 있다.
이하의 예들은 도 1 내지 도 4에 묘사된 구조와 같은 반도체 구조를 제조하기 위한, 본 발명의 일 실시예에 따른 프로세스를 도시한다. 프로세스는 실리콘 또는 게르마늄을 포함하는 단결정 반도체 기판을 제공함으로써 개시한다. 본 발명의 바람직한 실시예에 따르면, 반도체 기판은 (100) 배향을 갖는 실리콘 웨이퍼이다. 기판은 축상에 배향되거나, 원하는 경우, 원하는 결정축의 방향(crystallographic direction)으로 축으로부터 최대 8°벗어나게 배향된다. 반도체 기판의 적어도 일부는 나표면(bare surface)을 가지는 한편, 기판의 다른 부분들은 후술되는 바와 같이 다른 구조들을 포함할 수 있다. 이와 관련하여 용어 "나(bare)"는 기판의 그 부분의 표면이 세정되어 산화물, 오염물, 또는 다른 외부재료들이 제거된 것을 의미한다. 공지된 바와 같이, 나실리콘(bare silicon)은 매우 반응적이며 용이하게 고유 산화물(native oxide)을 형성한다. 용어 "나(bare)"는 그런 고유 산화물을 포함하는 것을 의도한다. 본 발명의 일 실시예에 따르면, 그 후 얇은 실리콘 산화물이 반도체 기판상에서 의도적으로 성장된다. 얇은 실리콘 산화물은 단결정 순응 버퍼층의 형성 직전에 성장되고, 실리콘 표면의 열적 또는 화학적 산화에 의하여 성장될 수 있다. 본 발명의 일 실시예에 따르면, 최대로 약 20분의 시간주기동안 오존이 존재하는 상태에서 UV(ultraviolet) 램프에 기판면을 노출시킴으로써 얇은 실리콘 산화물이 성장된다. 웨이퍼는 초기에는 주위 실온에 있지만, 상기 처리의 종료까지 20℃ 내지 100℃의 온도까지 UV 램프에 의하여 가열된다. 또한, 본 발명의 또 다른 실시예에 따르면, 반도체 기판은 rf 또는 ECR 산소 플라즈마에 노출될 수 있다. 그런 처리동안 기판의 온도는 10-5내지 10-8밀리바(mbar)의 산소분압으로 100℃ 내지 600℃에서 유지된다. 본 발명의 또 다른 실시예에 따르면, 순응 버퍼층의 후속하는 증착에 이용되는 MBE(molecular beam epitaxial) 리액터와 같은, 동일한 프로세싱 장치 내에서 상승된 온도의 오존 분위기에 기판을 노출시킴으로써 얇은 실리콘 산화물을 성장시킬 수 있다. 산화물을 성장시키는 오존처리의 이용은 기판면으로부터 탄소 오염을 제거시키는 유리한 효과를 갖는다. 단결정 기판 위에 단결정 산화물층을 에피택셜적으로 성장시키기 위하여, 고유 및/또는 성장된 산화물층이 먼저 제거되어 하위의 기판의 결정구조를 노출시켜야 한다. 이하의 프로세스는 분자빔 에피택시에 의하여 수행되는 것이 바람직하지만, 다른 에피택셜 프로세스도 본 발명에 따라 이용될 수 있다. 고유 산화물은 우선 MBE 장치내의 기판 위에 스트론튬, 바륨, 스트론튬 및 바륨의 조합, 또는 다른 알칼리 토금속 또는 알칼리 토금속의 조합의 박층(1 내지 3 단층이 바람직함)을 증착함으로써 제거될 수 있다. 스트론튬이 이용되는 경우에, 기판은 그 후 광 파이로미터(optical pyrometer)에 의하여 측정되는 바와 같이 720℃ 이상의 온도로 가열되어 고유 및/또는 성장된 실리콘 산화물층과 반응한다. 스트론튬은 실리콘 산화물을 감소시켜 실리콘 산화물이 없는 표면을 남기는 작용을 한다. 결과적인 표면은 정렬된 2x1 구조를 보일 수 있다. 정렬된 (2x1) 재구성이 프로세스의 이러한 단계에서 성취되지 않는다면, 상기 구조는 정렬된 (2x1) 재구성이 획득될 때까지 추가적으로 스트론튬에 노출될 수 있다. 정렬된 2x1 재구성은 단결정 산화물의 상위의 층의 정렬된 성장을 위한 템플릿을 형성한다. 템플릿은 상위층의 결정 성장의 핵을 이루는데 필요한 화학적 물리적 특성을 제공한다.
다른 프로세싱 장비뿐만 아니라, MBE 장비 내의 실제 온도의 정확한 측정은 어렵고, 파이로미터의 사용 또는 기판에 매우 근접하여 위치된 열전쌍(thermocouple)에 의하여 이루어지는 것이 보통이라는 점을 이해해야 한다. 파이로미터 온도 수치를 열전쌍의 경우와 상호관련시키기 위해 교정을 수행할 수 있다. 그러나 어떠한 온도 수치도 실제 기판의 온도에 대한 반드시 정확한 표시인 것은 아니다. 더욱이, MBE 시스템을 달리 하여 온도를 측정하는 경우 편차가 존재할 수 있다. 본 설명을 위하여, 전형적인 파이로미터 온도가 이용될 것이며, 이 측정 차이들로 인하여 실제로는 편차가 존재할 수 있음을 이해해야 한다.
본 발명의 또 다른 실시예에 따르면, 고유 및/또는 성장된 실리콘 산화물은 변환될 수 있고, 낮은 온도에서 MBE에 의하여 기판면 위로 스트론튬 산화물, 스트론튬 바륨 산화물, 또는 바륨 산화물과 같은 알칼리 토금속 산화물을 증착하고 후속하여 구조물을 720℃ 이상의 온도로 가열함으로써 단결정 산화물층의 성장을 위해 기판면을 준비할 수 있다. 이 온도에서 스트론튬 산화물과 고유 및/또는 성장된 실리콘 산화물 사이에 고체상태 반응이 발생하여 기판면에서 실리콘 산화물의 감소를 초래하고 정렬된 2x1 재구성을 남긴다. 정렬된 (2x1) 재구성이 프로세스의 이 단계에서 이루어지지 않으면, 구조는 정렬된 (2x1) 재구성이 획득될 때까지 추가적으로 스트론튬에 노출될 수 있다. 다시, 이것은 정렬된 단결정 산화물층의 후속하는 성장을 위한 템플릿을 형성한다. 실리콘 산화물층을 제거하고 단결정 순응 버퍼층의 후속하는 형성을 위하여 표면을 준비하는 어느 방법에 있어서도, 표면 재구성은 예를 들면, RHEED(reflection high energy electron diffraction)을 이용하여 실시간으로 모니터링될 수 있다. 다른 공지된 실시간 모니터링 기술들도 이용될 수 있다.
실리콘 산화물의 제거 및 기판의 표면상의 템플릿층 형성에 후속하여, 기판상의 단결정 산화물층의 성장이 개시될 수 있다. 이러한 성장은 표면 준비의 경우와 동일한 장치, 바람직하게는 MBE 리액터 내에서 이루어진다. 단결정 실리콘 기판 위의 단결정 산화물층이 성장하는 동안, 산소를 포함하는 반응물이 MBE 리액터로 도입된다. 적당한 조건하에서, 상기 반응물은 실리콘 표면에서 반응하여 원하는 단결정 산화물을 성장시킨다. 그러나, 산소의 존재로 인하여, 실리콘 기판을산화시키는 것의 경우인 경합반응(competing reaction)이 발생할 수도 있다. 단결정 산화물층의 고품질 2차원 성장을 성취하기 위하여, 실리콘 기판과 산소의 경합반응 즉, 실리콘 기판의 산화를 야기시키고 단결정 산화물층의 정렬된 2차원 성장을 붕괴시키는 반응을 억제하도록 성장 프로세스가 제어되어야 한다. 단결정 산화물층의 아래에 있는 비결정 산화물의 일 층은 단결정 산화물층 내의 스트레인을 감소시키는데 바람직할 수 있지만, 그 비결정층은 단결정 성장이 충분히 개시된 이후에 성장되어야 한다. 본 발명의 일 실시예에 따르면, 실리콘 기판과 같은 산화 가능한 단결정 기판 위의, 단결정 티탄산 스트론튬의 일층과 같은 고품질 단결정 산화물층의 정렬된 2차원 성장은 이하의 프로세스에 의하여 성취될 수 있다. 진보적인 프로세스는 기판 재료의 산화(즉, 실리콘 기판의 경우, 비결정성 실리콘 산화물층을 성장시키는 실리콘 기판의 산화)를 억제하는 한편 스트론튬 및 타타늄의 산화가 단결정 티탄산 스트론튬을 성장시키도록 한다.
상술한 바와 같은 방식으로 기판면으로부터 실리콘 산화물층을 제거하고 템플릿층을 형성한 이후에, 기판은 실온과 약 400℃, 바람직하게는 약 300℃ 이하 사이의 온도로 냉각된다. 티탄산 스트론튬 단결정층의 초기 성장은 이처럼 낮아진 온도에서 발생할 것이다. 낮아진 온도에서 실리콘 기판의 산화동안 티탄산 스트론튬을 형성하는 스트론튬 및 티타늄의 산화가 유리하게 된다. 온도가 높을 수록, 실리콘 및 티탄산 스트론튬 성분 모두의 산화율이 커진다. 유사하게, 리액터내의 산소분압이 높을 수록, 실리콘 기판과 티탄산 스트론튬 성분 스트론튬 및 티타늄 모두의 산화율이 커진다. 그러나, 실리콘의 산화와는 대조적으로 낮은 온도 및 적절하게 낮은 산소분압에서의 스트론튬 및 티타늄의 산화는 유리하다. 따라서, 가장 효율적인 방식으로 티탄산 스트론튬의 성장을 용이하게 하기 위하여, 선택된 온도는 유해한 양의 실리콘 산화를 초래하지 않으면서 가능한 한 높게 되어야 한다. 낮아진 온도가 안정화되면, 리액터 내로 산소가 도입되어 리액터 내에 약 1x10-8mbar 와 약 3x10-7mbar 사이의 산소분압이 설정된다. 선택된 정확한 압력은 리액터 챔버의 사이즈 및 리액터 펌핑 용량과 같은 리액터의 일부 물리적 파라미터들에 의존할 것이다. 선택된 분압은 화학량론적(stoichiometric) 티탄산 스트론튬을 성장시킬 만큼 충분히 높아야 하지만, Si의 많은 산화를 야기시킬 만큼 높게 되어서는 안된다. 그 후, MBE 리액터의 스트론튬 및 티타늄 셔터는 개방되어 스트론튬 및 타타늄을 반응에 도입한다. 스트론튬 및 티타늄의 비율은 대략 1:1로 조절되어 화학량론적 티탄산 스트론튬을 성장시킨다. 티탄산 스트론튬의 약 1 내지 3 단층들이 실리콘 기판면에 성장된 후 셔터는 닫히고 산소 흐름이 종료되어 리액터 챔버내의 산소분압을 약 5x10-9mbar 이하로 감소시킨다. 상기의 조건 하에서 티탄산 스트론튬의 1 내지 3 단층들은 실리콘 표면의 과도한 산화없이 정렬된 2차원 단결정층으로서 실리콘 표면상에 형성된다. 300℃에서 성장된, 티탄산 스트론튬층의 정렬 파라미터는 높지 않다. 즉, 상기 막은 단결정성이기는 하지만, 높은 결정 품질을 갖지는 않는다. 그 후, 기판의 온도는 약 500 내지 750℃ 그리고 바람직하게는 약 650℃로 상승되어 단결정 티탄산 스트론튬층을 어닐링하여 상기 층의 결정 품질을 향상시킨다. 이 상승된 온도에서 티탄산염층은 더욱 정렬된다. 상기 층의정렬은, 바람직하게는 표면으로부터 RHEED 패턴을 관찰함으로써, 실시간으로 모니터링될 수 있다. 상기 기판은 RHEED 패턴의 강도가 평탄해지기 시작할 때까지 상기 상승된 온도에서 유지된다. 이것은 단결정 티탄산 스트론튬층의 정렬이 포화되었음을 나타낸다. 상기 상승된 온도에서의 어닐(바람직하게는 15분 이하)은 포화가 관찰된 후 종료된다. 어닐링 프로세스에 후속하여, 기판의 온도는 다시 감소되고 성장 프로세스는 재개된다. 실리콘 표면은 노출되지 않았지만, 티탄산염의 초기의 1 내지 3 단층으로 커버되므로, 성장온도는 예를 들면 400℃까지 상승될 수 있다. 기판이 낮아진 온도(바람직하게는 약 300℃ 와 약 400℃ 사이)에 도달하면, 산소는 다시 리액터 챔버내로 도입되고 산소의 분압은 이전의 증착동안 유지된 분압 이상의 값으로 설정된다. 티타늄 및 스트론튬 셔터가 개방되고 단결정 티탄산 스트론튬의 추가적인 1 내지 3 단층들이 실리콘 기판 위에 성장된다. 추가적인 티탄산 스트론튬은 그 후 상기와 같이 어닐링되어 상기 층의 결정성을 향상시킬 수 있다. 다시, 상기 층의 결정성에 대한 어닐링의 효과는 RHEED에 의하여 실시간으로 모니터링될 수 있다.
어닐 이전의 성장 단계들은 반복되어 단결정 산화물층의 두께를 증가시킬 수 있다. 약 5 단층 이상 그리고 바람직하게는 약 10 단층 이상의 두께를 갖는 단결정 티탄산 스트론튬층이 실리콘 기판 상에 성장된 이후, 실리콘 기판은 반응물로부터 충분히 격리될 것이고 (제조되는 장치구조에 추가적인 티탄산 스트론튬이 필요하다면) 단결정 티탄산 스트론튬은 더 높은 온도에서 성장될 수 있다. 예를 들어, 추가적인 티탄산 스트론튬은 약 550℃ 와 약 950℃ 사이 그리고 바람직하게는 약650℃ 이상의 온도에서 성장될 수 있다. 또한, 단결정 티탄산 스트론튬층의 두께가 약 10 단층을 초과한 후, 산소의 분압은 초기의 최소값 이상으로 증가되어 단결정 실리콘 기판과 단결정 티탄산 스트론튬층 사이의 인터페이스에서 비결정 실리콘 산화물층의 성장을 야기시킬 수 있다. 이러한 실리콘 산화 단계는 티탄산 스트론튬층의 성장동안 또는 그 이후 적용될 수 있다. 실리콘 산화물층의 성장은 하위의 기판의 표면에서 실리콘과 산소가 반응하는 인터페이스로 티탄산 스트론튬층을 통하여 산소가 확산되는 것으로부터 기인한다. 티탄산 스트론튬은 하위의 기판에 대하여 45°만큼 회전된 (100) 결정배향으로 정렬된 (100) 단결정으로서 성장한다. 실리콘 기판과 성장하는 결정 사이의 격자상수의 작은 부정합으로 인하여 티탄산 스트론튬층에 존재할 수 있는 스트레인은 비결정성 실리콘 산화물 중간층의 존재에 의하여 완화된다.
상기에서, 실리콘 기판 상에 고품질 단결정 티탄산 스트론튬층을 성장시키는 프로세스가 개시되었다. 다른 단결정 산화물, 특히 금속 산화물은 하위의 기판을 산화시키지 않고 금속을 산화시킴으로써 유사한 방식으로 단결정 기판상에 성장될 수 있다. 이것은 SrZrO3, BaTiO3, Pb(Zr, Ti)O3, (Pb, La)(Zr, Ti)O3, LaAlO3, SrRuO3, YBCO, CeO2, ZrO2, 및 MgO 등과 같은 일련의 산화물들을 포함한다. 낮은 온도에서 성장을 개시하여 기판의 산화를 방지하고 그 후 옥시던트 없이 어닐링하여 작은 막두께에서 결정성을 향상시키는 원리는 임의의 산화 가능한 기판 상의 임의의 다른 산화물에 적용될 수 있다. 또한, 옥시던트는 산소로 제한되는 것은 아니고 O3, H2O, N2O, N2, F2, Cl2, 등과 같이, 기판을 산화시키는 임의의 다른 반응물들이 될 수 있다. 단결정 기판 위에 이러한 방식으로 성장된 단결정 산화물은 많은 장치 구조들을 위한 시작 재료로서 이용될 수 있다. 예를 들면, 세부적으로 들어가지 않고, 티탄산 스트론튬과 같은 단결정 산화물은 그 자체로 전계효과 트랜지스터의 높은 유전율("높은 k") 절연체로서 이용될 수 있다. 그런 장치에서는, 최소의 비결정성 실리콘 산화물을 갖는 얇은 단결정층이 바람직할 수 있다. 단결정 지르콘산 스트론튬과 같은 중간 k 유전체의 성장을 위한 순응 버퍼층으로서 티탄산 스트론튬층이 이용되는 다른 전계효과 장치들이 형성될 수 있다. 단결정 지르콘산 스트론튬은 단결정 실리콘상에서 성장하기 어렵지만, 졸-겔 프로세스(sol-gel process) 또는 MBE 프로세스에 의하여 티탄산 스트론튬상에서 성장될 수 있다. 단결정 티탄산 스트론튬층은 PZT, PLZT와 같은 다른 단결정 절연체층, SrRuO3, (La, Sr)CoO3와 같은 도전층, YBCO, BSCCO와 같은 초전도층, MgO, ZrO2와 같은 바이너리 산화물, 및 심지어는 티탄산 스트론튬의 두꺼운 층을 형성하기 위한 순응 버퍼층으로서 이용될 수도 있다. 이들은 모두 MBE, CBE, CVD, PVD, PLD, 졸-겔 프로세스에 의하거나 본 명세서의 다른 곳에서 기술되는 다른 에피택셜 성장 프로세스들중 하나에 의하여 단결정 티탄산 스트론튬상에 형성될 수 있다. 단결정 순응 버퍼층이 단결정 기판상에 형성되고 단결정층이 순응 버퍼층상에 형성되는 다른 프로세스들이 이하에서 더욱 상세히 설명된다.
티탄산 스트론튬층이 원하는 두께까지 성장된 후, 단결정 티탄산 스트론튬은원하는 단결정 재료의 에피택셜층의 후속하는 성장에 도움이 되는 템플릿층에 의하여 캡핑될 수 있다. 예를 들면, GaAs의 단결정 화합물 반도체 재료층의 후속하는 성장을 위하여, 티탄산 스트론튬 단결정층의 MBE 성장은 최대 2 단층의 티타늄, 최대 2 단층의 티타늄-산소 또는 최대 2 단층의 스트론튬-산소로 상기 성장을 종료함으로써 캡핑될 수 있다. 이 캡핑 층의 형성에 후속하여, 비소가 증착되어 Ti-As 결합, Ti-O-As 결합 또는 Sr-O-As 결합을 형성한다. 이들중 어느 하나는 단결정 GaAs층의 증착 및 형성에 적절한 템플릿을 형성한다. 템플릿의 형성에 후속하여, 갈륨이 도입되어 비소와 반응하여 GaAs를 형성한다. 대안적으로, 최대 3 단층의 갈륨이 캡핑층 상에 증착되어 Sr-O-Ga 결합, Ti-Ga 결합, 또는 Ti-O-Ga 결합을 형성할 수 있으며, 후속하여 갈륨과 함께 비소가 도입되어 GaAs를 형성한다.
본 발명의 또 다른 실시예에 따르면, GaAs층의 성장 전에, 템플릿층은 그 상부에 웨팅층을 부가함으로써 강화된다. 웨팅층이 없이, 화합물 반도체층의 3차원 성장은 종종 초기의 핵형성 단계에서 발생한다. 3차원 성장의 발생은 산화물 표면(본 예에서는 티탄산 스트론튬 표면)과 연관된 낮은 표면 및 인터페이스 에너지에 기인한다. 산화물들은 보통 금속 및 GaAs와 같은 대부분의 전자 재료보다 화학적 및 에너지적으로 더 안정적이다. 3차원 성장은 이산적 GaAs 패치들의 고르지 않게 위치된 성장을 야기시킨다. 추가적인 성장후 상기 패치들은 함께 성장할 수 있지만, 단결정층으로서는 아니다. 바람직한 2차원 성장을 용이하게 하기 위하여, 순응 버퍼층의 상부면 상에 웨팅층이 에피택셜적으로 성장되어 산화물층의 표면에서 표면 에너지를 상승시킬 수 있다. 유용한 웨팅 에이전트는 금속, 금속간물질(intermetallics), 및 금속 산화물의 그룹으로부터 선택된 입방 결정구조를 갖는 재료들을 포함한다. 이 기준을 충족하는 대표적인 재료들은 NiAl, FeAl, CoAl, Ni, Co, Fe, Cu, Ag, Au, Ir, Rh, Pt, Pd, Rb, Cs, CoO, FeO, Cu2O, Rb2O3, Cs2O3, 및 NiO를 포함한다. 선택된 웨팅 에이전트는 순응 버퍼층의 증착을 위하여 이용된 동일한 프로세스 장치에서 템플릿층 위에 그 일부로서 0.5 내지 5.0 단층의 두께로 증착된다. 예를 들면, 순응 버퍼층은 티탄산 스트론튬, 티탄산 바륨, 또는 티탄산 바륨 스트론튬(barium strontium titanate)이고 원하는 단결정 화합물 반도체층은 GaAs 또는 AlGaAs이면, 0.5 내지 5.0 단층의 NiAl은 적절한 웨팅층을 형성한다. 바람직하게는 NiAl의 증착은 Ni의 증착으로 개시된다.
본 발명의 또 다른 실시예에 따르면, 다결정 실리콘의 일층과 같은 비단결정층이 단결정 산화물 순응 버퍼층상 위에 증착될 수 있다. 그런 실시예에서는, 단결정 순응 버퍼층 및 그 위에 형성된 임의의 단결정 산화물층은 예를 들면, 절연 게이트 전계효과 트랜지스터의 게이트 절연체로서 이용될 수 있다. 다결정 실리콘 또는 다른 비단결정층은 예를 들면, 전계효과 트랜지스터의 게이트 전극을 형성하기 위하여 이용될 수 있다.
도 6은 본 발명의 일 실시예에 따라 제조된 반도체 재료의 고해상도 TEM(Transmission Electron Micrograph)이다. 실리콘 기판(22) 상에는 단일의 결정 SrTiO3순응 버퍼층(24)이 에피택셜적으로 성장되었다. 이러한 성장 프로세스동안, 격자 부정합으로 인한 스트레인을 완화시키는 비결정 인터페이스층(28)이 형성되었다. 그 후 템플릿층(30)을 이용하여 GaAs 화합물 반도체층(26)이 에피택셜적으로 성장되었다.
도 7은 순응 버퍼층(24)을 이용하여 실리콘 기판(22)상에 성장된 GaAs를 포함하는 GaAs 단결정층(26)을 포함하는 구조에서 취해진 x선 회절 스펙트럼을 도시한다. 상기 스펙트럼에서의 피크는 순응 버퍼층(24) 및 GaAs 화합물 반도체층(26)이 모두 단일의 결정이며 (100) 배향되어 있음을 나타낸다.
도 2에 도시된 구조는 추가적인 버퍼층 증착 단계의 부가와 함께 전술된 프로세스에 의하여 형성될 수 있다. 추가적인 버퍼층(32)은 단결정 재료층(26)의 증착 전에 템플릿층 위에 형성된다. 추가적인 버퍼층이 화합물 반도체 초격자를 포함하는 단결정 재료이면, 그러한 초격자는, 예를 들면 MBE에 의하여, 전술된 바와 같이, 웨팅층을 선택적으로 포함하여, 템플릿(30)상에 증착될 수 있다. 만일 대신에 상기 추가적인 버퍼층이 게르마늄의 일 층을 포함하는 단결정 재료층이라면, 상기 프로세스는 스트론튬 또는 티타늄의 최종층으로 티탄산 스트론튬 단결정층을 캡핑하도록 변형되며 그 후 전술된 웨팅 에이전트들중 하나로 형성되는 웨팅층을 선택적으로 증착한다. 그 후, 게르마늄 버퍼층은 이 템플릿/웨팅층상에 직접 증착될 수 있다.
도 4에 도시된 구조(34)는 상술한 바와 같이, 순응 버퍼층(24)을 성장시키고, 기판(22) 위에 비결정 산화물층(28)을 형성하며, 순응 버퍼층 위에 반도체층(38)을 성장시킴으로써 형성될 수 있다. 그 후 순응 버퍼층 및 비결정 산화물층은 순응 버퍼층의 결 정구조를 단결정성에서 비결정성으로 변화시키기에 충분할 만큼어닐 프로세스에 노출되어, 비결정층을 형성하여 비결정 산화물층 및 이제는 비결정성인 순응 버퍼층의 조합이 단일의 비결정성 산화물층(36)을 형성하게 된다. 그 후, 층(26)이 층(38) 위에 후속하여 성장된다. 대안적으로, 어닐 프로세스가 층(26)의 성장에 후속하여 수행될 수 있다.
본 실시예의 일 태양에 따르면, 층(36)은 기판(22), 순응 버퍼층(24), 비결정 산화물층(28), 및 단결정층(38)을 약 700℃ 내지 약 1000℃(실제 온도)의 피크온도 및 약 5초 내지 약 20분의 프로세스 시간으로 급속 열어닐 프로세스(rapid thermal anneal process)에 노출시킴으로써 형성된다. 그러나, 본 발명에 따라 순응 버퍼층을 비결정층으로 변환시키기 위하여 다른 적절한 어닐 프로세스가 이용될 수 있다. 예를 들면, (적절한 환경에서) 레이저 어닐링, 전자빔 어닐링, 또는 "종래의" 열어닐링 프로세스가 이용되어 층(36)을 형성할 수 있다. 종래의 열어닐링을 이용하여 층(36)을 형성하는 경우, 어닐 프로세스동안 그 층의 열화를 방지하도록 층(38)의 하나 이상의 성분의 초과압력(overpressure)이 필요할 수 있다. 예를 들면, 층(38)이 GaAs를 포함하는 경우, 어닐 환경은 층(38)의 열화를 경감시키도록 비소의 초과압력을 포함하는 것이 바람직하다. 대안적으로, 어닐 프로세스동안 층(38)의 열화를 방지하도록 실리콘 질화물과 같은 적절한 어닐 캡이 이용될 수 있으며 어닐 캡은 어닐링 프로세스 이후에 제거된다.
상술한 바와 같이, 구조(34)의 층(38)은 층(32 또는 26)에 적합한 재료들을 포함할 수 있다. 따라서, 층(32 또는 26)과 관련하여 설명된 증착 또는 성장방법은 층(38)을 증착시키는데 이용될 수 있다.
도 8은 도 4에 도시된 본 발명의 실시예에 따라 제조된 반도체 재료의 고해상도 TEM이다. 본 실시예에 따르면, 실리콘 기판(22) 상에는 단일의 결정 SrTiO3순응 버퍼층이 에피택셜적으로 성장되었다. 이 성장 프로세스동안, 비결정 인터페이스층이 상술한 바와 같이 형성되었다. 다음으로, GaAs의 화합물 반도체층을 포함하는 추가적인 단결정층(38)이 순응 버퍼층 위에 형성되고 순응 버퍼층은 어닐 프로세스에 노출되어 비결정 산화물층(36)을 형성하였다.
도 9는 실리콘 기판(22) 상에 형성된 비결정 산화물층(36) 및 GaAs 화합물 반도체층을 포함하는 추가적인 단결정층(38)을 포함하는 구조에서 취한 x선 회절 스펙트럼을 도시한다. 스펙트럼에서의 피크는 GaAs 화합물 반도체층(38)이 단일 결정이고 (100) 배향되는 것을 나타내며 40 내지 50 도 부근의 피크 부족은 층(36)이 비결정임을 나타낸다.
상술한 프로세스는 실리콘 기판, 상위의 산화물층, 및 분자빔 에피택시의 프로세스에 의하여 GaAs 화합물 반도체층을 포함하는 단결정 재료층을 포함하는 반도체 구조를 형성하는 프로세스를 도시한다. 프로세스는 CVD(chemical vapor deposition), MOCVD(metal organic chemical vapor deposition), MEE(migration enhanced epitaxy), ALE(atomic layer epitaxy), PVD(physical vapor deposition), CSD(chemical solution deposition), PLD(pulsed laser deposition), 등의 프로세스에 의하여 수행될 수도 있다. 또한, 유사한 프로세스에 의하여, 알칼리 토금속 티탄산염, 지르콘산염, 하픈산염, 탄탈산염, 바나드산염, 루텐산염, 및 니오브산염, 알칼리 토금속 주석기반 페로브스카이트, 다른 페로브스카이트, 란탄 알루민산염, 란탄 스칸듐 산화물, 가돌륨 산화물, 및 다른 금속 산화물과 같은 다른 단결정 순응 버퍼층들이 성장될 수도 있다. 또한, MBE와 같은 유사한 프로세스에 의하여, 다른 III-V, II-VI, 및 IV-VI 단결정 화합물 반도체, 반도체, 금속 및 비금속을 포함하는 다른 단결정 재료층들이 단결정 산화물 순응 버퍼층 위에 증착될 수 있다.
단결정 재료층 및 단결정 산화물 순응 버퍼층의 변형들의 각각은 단결정 재료층의 성장을 개시하는데 적합한 템플릿을 이용한다. 예를 들면, 순응 버퍼층이 알칼리 토금속 지르콘산염이면, 산화물은 지르코늄의 박층에 의하여 캡핑될 수 있다. 지르코늄의 증착은 비소 또는 인의 증착이 후속되어 각각 InGaAs, InAlAs, InP를 증착하는 것에 대한 선행핵(precursor)으로서 지르코늄과 반응할 수 있다. 유사하게, 단결정 산화물 순응 버퍼층이 알칼리 토금속 하픈산염이라면, 산화물층은 하프늄의 박층에 의하여 캡핑될 수 있다. 하프늄의 증착은 비소 또는 인의 증착에 의해 후속되어 각각 InGaAs, InAlAs, InP 층의 성장에 대한 선행핵으로서 하프늄과 반응한다. 유사한 방식으로, 티탄산 스트론튬은 스트론튬 또는 스트론튬 및 산소의 일 층으로 캡핑될 수 있고, 티탄산 바륨은 바륨 또는 바륨 및 산소의 일 층으로 캡핑될 수 있다. 이러한 증착들의 각각은 비소 또는 인의 증착이 후속되어 캡핑재료와 반응하여 InGaAs, InAlAs, InP와 같은 화합물 반도체를 포함하는 단결정 재료층의 증착을 위한 템플릿을 형성한다.
단일 결정 실리콘은 4-폴드(4-fold) 대칭성을 갖는다. 즉, 그 구조는 (100) 표면의 평면에서 90도 단계로 회전되는 경우와 본질적으로 동일하다. 마찬가지로,티탄산 스트론튬 및 많은 다른 산화물들은 4-폴드 대칭성을 가진다. 한편, GaAs 및 관련된 화합물 반도체는 2-폴드 대칭성을 갖는다. 2-폴드 대칭성의 0도 및 180도 회전은 4폴드 대칭성의 90도 및 270도 회전의 경우와 동일하지 않다. 표면상의 복수의 위치에서 티탄산 스트론튬 위에 GaAs가 핵형성되면, 두 개의 상이한 위상(phases)이 생성된다. 재료가 성장을 계속함에 따라, 두 위상이 만나고 역위상(antiphase) 도메인들을 형성한다. 이 역위상 도메인들은 어떤 종류의 장치(특히 레이저 및 발광 다이오드와 같은 소수캐리어 장치)에는 역효과를 미칠 수 있다.
본 발명의 일 실시예에 따르면, 고품질 단결정 화합물 반도체 재료의 형성을 위하여, 시작 기판은 오프컷(off-cut)되거나 임의의 방향으로 0.5 내지 6도 만큼, 그리고 바람직하게는 [110] 방향으로 1 내지 2 도 만큼 이상적인 (100) 배향으로부터 오배향(mioriented)된다. 이 오프컷은 실리콘 표면상에 스텝(steps) 또는 테라스(terraces)를 제공하며, 이들은 0도 근방의 오프컷이나 6도 이상의 오프컷을 가지는 기판에 비하여, 화합물 반도체 재료 내의 역위상 도메인의 수를 실질적으로 감소시키는 것으로 믿어진다. 오프컷의 양이 커질 수록, 스텝들은 더 가깝게 되고 테라스 폭은 더 좁게 된다. 매우 작은 각도에서, 스텝의 에지 이외의 곳에서 핵형성이 발생하며, 단일의 위상 도메인의 사이즈를 감소시킨다. 높은 각도에서, 더 작은 테라스가 단일의 위상 도메인의 사이즈를 감소시킨다. 실리콘 표면 위에 티탄산 스트론튬과 같은 고품질 산화물을 성장시키는 것은 표면 특성들이 산화물의 표면상에서 반복되도록 야기시킨다. 스텝 및 테라스 표면 특성들은 산화물의 표면상에서 반복되어, 화합물 반도체 재료의 후속하는 성장의 방향 큐(directionalcues)를 보존한다. 비결정 인터페이스층의 형성은 산화물의 핵형성이 개시한 후에 발생하므로, 비결정 인터페이스층의 형성은 산화물의 스텝 구조를 방해하지 않는다.
전술한 바와 같이 티탄산 스트론튬 또는 다른 재료들과 같은 적절한 순응 버퍼층의 성장 이후에, 템플릿층이 이용되어 화합물 반도체 재료의 적절한 핵형성을 촉진한다. 일 실시예에 따르면, 티탄산 스트론튬은 최대 2 단층의 SrO로 캡핑된다. 기판을 540℃ 내지 630℃의 범위의 온도로 상승시키고 표면을 갈륨에 노출시킴으로써 GaAs의 핵형성을 위한 템플릿층(30)이 형성된다. 갈륨 노출량은 0.5 내지 5 단층의 범위인 것이 바람직하다. 갈륨에 대한 노출이 모든 재료가 표면에 실질적으로 부착될 것을 의미하지는 않는 것임을 이해해야 한다. 이론에 구속되기를 바라지 않으면서, 산화물 표면의 노출된 스텝 에지에서 갈륨 원자들은 더욱 용이하게 부착되는 것으로 믿어진다. 따라서, GaAs의 후속하는 성장은 스텝 에지를 따라 우선적으로 형성하고 스텝 에지와 평행한 방향의 초기 배열을 선호하므로, 주로 단일의 도메인 재료를 형성한다. 갈륨 이외의 다른 재료들(예를 들면, 알루미늄 및 인듐 또는 그 조합들)도 유사한 방식으로 이용될 수 있다.
템플릿의 증착 이후, 화합물 반도체 재료(예를 들면 GaAs)가 증착될 수 있다. 갈륨 소스의 셔터를 개방하기 전에 비소 소스 셔터를 개방하는 것이 바람직하다. 다른 요소들의 적은 양도 동시에 증착되어 화합물 반도체 재료층의 핵형성을 도울 수 있다. 예를 들면, 알루미늄이 증착되어 AlGaAs를 형성할 수 있다. 전술한 바와 같이, 도 4에 도시된 층(38)은 순응 버퍼층(24)을 형성하는데 이용되는 재료와 같은, 단결정 산화물 재료 위에 에피택셜적으로 성장될 수 있는 단결정 재료를 포함한다. 본 발명의 일 실시예에 따르면, 층(38)은 층(26)을 형성하는데 이용된 것들과 상이한 재료들을 포함한다. 예를 들어, 바람직한 일 실시예에서, 층(38)은 AlGaAs를 포함하며, 이것은 비교적 느린 성장 속도에서 핵형성 층으로서 증착된다. 예를 들어, AlGaAs의 층(38)의 성장속도는 약 0.10 내지 0.5㎛/hr일 수 있다. 이 경우에, 성장은 먼저 템플릿층(30)상에 As를 증착(알루미늄 및 갈륨의 증착이 후속함)함으로써 개시될 수 있다. 핵형성층의 증착은 일반적으로 약 300-600℃에서, 그리고 바람직하게는 400-500℃에서 이루어질 수 있다. 본 발명의 예시적인 일 실시예에 따르면, 핵형성층은 약 1 nm 내지 50 nm, 그리고 바람직하게는 5 nm 내지 약 50 nm의 두께이다. 이 경우에는, 갈륨 소스 셔터를 개방하기 전에 알루미늄 소스 셔터를 개방하는 것이 바람직하다. 알루미늄량은 바람직하게는 0 내지 50%(AlGaAs 층내의 알루미늄 함량의 퍼센티지로 표현), 그리고 가장 바람직하게는 약 15 내지 25%의 범위이다. InGaAs와 같은 다른 재료들이 유사한 방식으로 이용될 수도 있다. 화합물 반도체 재료의 성장이 개시되면, 화합물 반도체 재료의 다른 혼합물들은 다양한 적용에 대하여 요구되는 대로 다양한 조성 및 다양한 두께로 성장될 수 있다. 예를 들면, 장치 층들의 형성 이전에 반절연성 버퍼층을 제공하도록 AlGaAs층의 상부에 GaAs의 더 두꺼운 층이 성장될 수 있다.
화합물 반도체 재료의 품질은 성장동안 다양한 포인트에서 하나 이상의 인시츄(in-situ) 어닐을 포함함으로써 향상될 수 있다. 성장이 중단되고, 기판은 500℃ 내지 650℃, 그리고 바람직하게는 약 550℃ 내지 600℃의 온도로 상승된다. 어닐 시간은 선택된 온도에 따르지만, 약 550℃의 어닐의 경우에 시간은 약 15분인 것이 바람직하다. 어닐은 화합물 반도체 재료의 증착동안의 어떠한 포인트에서도 수행될 수 있지만, 50 nm 내지 500 nm의 증착된 화합물 반도체 재료가 존재하는 경우에 수행되는 것이 바람직하다. 증착되는 재료의 전체 두께에 따라, 추가적인 어닐이 수행될 수도 있다.
일 실시예에 따르면, 단결정 재료층(26)은 GaAs이다. 층(26)은 적용마다 달라질 수 있는 다양한 속도로 층(24) 상에 증착될 수 있지만, 바람직한 일 실시예에서, 층(26)의 성장속도는 약 0.2 내지 1.0 ㎛/hr이다. 층(26)이 성장되는 온도도 가변될 수 있지만, 일 실시예에서, 층(26)은 약 300℃ 내지 600℃, 그리고 바람직하게는 약 350℃ 내지 500℃의 온도에서 성장된다.
이제 도 10 내지 도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 장치 구조의 형성이 단면으로 도시된다. 본 실시예는 산화물 위의 단일 결정 실리콘의 에피택셜 성장이 후속되는 실리콘상 단일 결정 산화물의 에피택셜 성장에 의존하는 유연기판의 형성을 이용한다.
도 10에 도시된 바와 같이 비결정 인터페이스층(78)과 함께, 단결정 산화물층과 같은 순응 버퍼층(74)이 먼저 실리콘과 같은 기판층(72)상에 성장된다. 단결정 산화물층(74)은 도 1, 도 2 및 도 4 내의 층(24)을 참조하여 전술된 재료들중 어느 하나를 포함할 수 있는 한편, 비결정 인터페이스층(78)은 도 1, 도 2 및 도 4에 도시된 층(28)을 참조하여 전술된 재료들 중의 하나로 구성되는 것이 바람직하다. 기판(72)는, 실리콘인 것이 바람직하지만, 도 1 내지 도 4의 기판(22)을 참조하여 전술된 재료들 중의 하나를 포함할 수도 있다.
다음, 실리콘층(81)이 최대 수 십 nm 그러나 바람직하게는 약 5 nm의 두께로, 도 11에 도시된 바와 같이, MBE, CVD, MOCVD, MEE, ALE, PVD, CSD, PLD, 등을 통하여 단결정 산화물층(74) 위에 증착된다. 단결정 산화물층(74)은 약 2 내지 10 nm의 두께를 가지는 것이 바람직하다.
그 후, 예를 들면 약 800℃ 내지 1000℃의 범위 내의 온도에서 아세틸렌 또는 메탄과 같은 탄소 소스의 존재하에 급속 열어닐링이 수행되어, 캡핑층(82) 및 비결정 규산염층(86)을 형성한다. 급속 열어닐링 단계가 단결정 산화물층(74)을 비결정질화하고 그 단결정층을 비결정 규산염층(86)으로 변환하고 상부 실리콘층(81)을 탄화하여 캡핑층(82)을 형성하는(본 예의 경우에는, 도 12에 도시된 바와 같은 SiC(silicon carbide)층) 작용을 하는 한 다른 적절한 탄소 소스들도 이용될 수 있다. 비결정층(86)의 형성은 도 4에 도시된 층(36)의 형성과 유사하며 도 4의 층(36)을 참조하여 설명된 재료들 중의 어느 하나를 포함할 수 있지만, 바람직한 재료는 실리콘층(81)을 위하여 이용된 캡핑층(82)에 의존할 것이다.
최종적으로, GaN(gallium nitride)와 같은 화합물 반도체층(96)이 MBE, CVD, MOCVD, MEE, ALE, PVD, CSD, PLD, 등에 의하여 SiC 표면 위에 성장되어 도 13에 도시된 바와 같은 장치 형성을 위한 고품질 화합물 반도체 재료를 형성한다. 특히, GaN 및 GaInN 및 AlGaN과 같은 GaN 기반의 시스템의 증착은 실리콘/비결정성 영역에 한정된 전위네트(dislocation nets)의 형성을 야기시킬 것이다. 화합물 반도체 재료를 포함하는 결과적인 질화물은 주기표의 III, IV 및 V족으로부터의 원소들을포함할 수 있고 결함이 없다.
과거에는 SiC 기판상에 GaN이 성장되었지만, 본 발명의 실시예는 Si 표면상의 비결정층 및 SiC 상부면을 포함하는 유연기판의 원스텝(one step) 형성을 갖는다. 특히 본 발명의 실시예는 비결정질화되어 층들 사이의 스트레인을 흡수하는 규산염층을 형성하는 중간의 단일 결정 산화물층을 이용한다. 더욱이, SiC 기판의 과거의 이용과는 달리, 본 발명의 실시예는 종래의 SiC 기판의 경우에는 직경이 50 mm 이하인 것이 보통인 웨이퍼 사이즈에 의하여 제한되지 않는다.
실리콘 장치들 및 III 내지 V족 질화물들을 포함하는 반도체 화합물을 포함하는 질화물의 모놀리식 집적은 고온 및 고전력 RF 적용 및 광전자공학에 이용될 수 있다. GaN 시스템은 청색/녹색 및 UV 광원 및 검출기에 대하여 광학 업계에서 특별히 이용된다. 고휘도 LED(light emitting diodes) 및 레이저도 GaN 시스템 내에서 형성될 수 있다.
분명히, IV족 반도체 부분들 및 화합물 반도체 부분들을 갖는 구조들을 특별히 설명하는 실시예들은 본 발명의 실시예들을 예시하는 것이고 본 발명을 제한하는 것은 아니다. 본 발명의 다른 조합 및 다른 실시예가 많이 존재한다. 예를 들면, 본 발명은 금속 및 비금속층과 같은 다른 층들을 포함하는 반도체 구조, 장치 및 집적회로를 형성하는 재료층들을 제조하는 구조 및 방법을 포함한다. 특히, 본 발명은 반도체 구조, 장치 및 집적회로 및 그 구조, 장치, 및 집적회로를 제조하는데 적합한 재료층들의 제조에 이용되는 유연기판을 형성하는 구조 및 방법을 포함한다. 본 발명의 실시예들을 이용함으로써, 반도체 또는 화합물 반도체 재료 내에서 더 양호하게 작용하거나 용이하고/거나 값싸게 형성되는 다른 구성요소들과 함께, 반도체 및 화합물 반도체 재료를 포함하는 단결정층들을 포함하는 장치들뿐만 아니라, 그 장치들을 형성하기 위하여 이용되는 다른 재료층들을 집적하는 것이 이제는 더 간단하게 된다. 이것은 장치가 축소되고, 제조비용이 감소하며, 수율 및 신뢰도가 증가하도록 한다.
본 발명의 일 실시예에 따르면, 단결정 반도체 또는 화합물 반도체 웨이퍼는 웨이퍼 위에 단결정 재료층을 형성하는데 이용될 수 있다. 이러한 방식에 있어서, 웨이퍼는 본질적으로, 웨이퍼 위의 단결정층 내의 반도체 전기 구성요소의 제조동안 이용되는 "핸들" 웨이퍼이다. 따라서, 약 200 밀리미터 이상 그리고 가능하다면 약 300 밀리미터 이상의 직경의 웨이퍼 위의 반도체 재료 내에 전기적 구성요소들이 형성될 수 있다.
이 유형의 기판을 이용함으로써, 비교적 값싼 "핸들" 웨이퍼는 비교적 더 내구적이고 제조하기 용이한 베이스 기판 위에 재료들을 배치함으로써 단결정 화합물 반도체 또는 다른 단결정 재료로 제조되는 웨이퍼의 깨지기 쉬운 특성을 극복한다. 따라서, 기판 자체가 상이한 단결정 반도체 재료를 포함할 지라도 단결정 재료층내에 또는 그것을 이용하여 모든 전기적 구성요소(특히 모든 능동 전자장치)가 형성될 수 있도록 집적회로가 형성될 수 있다. 비교적 더 작고 더 깨지기 쉬운 기판(예를 들면, 종래의 화합물 반도체 웨이퍼)에 비하여 더 큰 기판이 더 경제적이고 더 용이하게 프로세스될 수 있으므로 비실리콘 단결정 재료들을 이용하는 화합물 반도체 장치 및 다른 장치들의 제조 비용은 감소될 것이다.
도 14는 본 발명의 또 다른 실시예에 따른 장치구조(50)의 단면을 개략적으로 도시한다. 장치구조(50)는 단결정 반도체 기판(52), 바람직하게는 단결정 실리콘 웨이퍼를 포함한다. 일부 적용에서는, 기판(52)은 에피택셜 실리콘 층(51)을 포함할 수도 있다. 단결정 반도체 기판(52)은 두 영역(53 및 57)을 포함한다. 일반적으로 점선(56)에 의하여 나타낸 전기적 반도체 구성요소가 영역(53)내에, 적어도 부분적으로 형성된다. 전기적 구성요소(56)는 저항, 커패시터, 능동 반도체 구성요소(예를 들면, 다이오드 또는 트랜지스터 또는 CMOS 집적회로와 같은 집적회로)일 수 있다. 예를 들어, 전기적 반도체 구성요소(56)는 실리콘 집적회로가, 적합한 디지털 신호 프로세싱 또는 또 다른 기능을 수행하도록 구성된 CMOS 집적회로일 수 있다. 영역(53) 내의 전기적 반도체 구성요소는 반도체 업계에 공지되고 널리 실시되는 종래의 반도체 프로세싱에 의하여 형성될 수 있다. 실리콘 이산화물 등의 일 층과 같은 절연재료(59)의 일 층은 전기적 반도체 구성요소(56) 위에 있을 수 있다.
영역(53) 내의 반도체 구성요소(56)의 프로세싱동안 형성되거나 증착되었을 절연재료(59) 및 임의의 다른 층들은 영역(57)으로부터 제거되어 그 영역에 나실리콘(bare silicon) 표면을 제공한다. 전술된 바와 같이, 나실리콘 표면은 반응성이 매우 높고, 고유 실리콘 산화물층이 상기 나표면상에 신속히 형성될 수 있다. 바륨 또는 바륨 및 산소의 일 층이 영역(57)의 표면 상의 고유 산화물층 상에 증착되며 산화된 표면과 반응하여 고유 산화물을 감소시키고 제1 템플릿층(도시하지 않음)을 형성한다. 일 실시예에 따르면, 단결정 산화물층(65)은 분자빔 에피택시의프로세스에 의하여 템플릿층 위에 형성된다. 바륨, 티타늄 및 산소를 포함하는 리액턴트들은 템플릿층 상에서 반응되어 전술된 바와 유사한 방식으로 단결정 티탄산 바륨층을 형성한다. 단결정 산화물의 적절한 층이 형성된 이후에, MBE 리액터 챔버 내의 산소분압이 증가되어 산소의 초과압력을 제공하고 성장하는 단결정 산화물층을 통하여 산소가 확산하도록 한다. 티탄산 바륨층을 통하여 확산하는 산소는 영역(57)의 표면에서 실리콘과 반응하여 실리콘 기판(52)과 단결정 산화물층(65) 사이의 인터페이스에서 제2 영역(57)상에 실리콘 산화물(62)의 비결정층을 형성한다. 층(65 및 62)은 도 4와 연계하여 전술된 바와 같이 어닐링 프로세스를 거쳐 단일의 비결정성 순응층을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 단결정 산화물층(65)을 증착하는 단계는 티타늄, 바륨, 바륨 및 산소, 또는 티타늄 및 산소의 0.5 내지 10 단층일 수 있는 제2 템플릿층(64)을 증착시킴으로써 종료된다. 단결정 화합물 반도체 재료의 층(6)은 그 후 전술된 바와 유사한 방식으로 분자빔 에피택시의 프로세스에 의하여 제2 템플릿층(64) 위에 증착된다. 층(66)의 증착은 템플릿(64) 위로 비소의 일 층을 증착함으로써 개시된다. 이 개시 단계는 단결정 GaAs(66)를 형성하도록 갈륨 및 비소를 증착하는 단계가 뒤따른다. 대안적으로, 상기의 예에서 스트론튬이 바륨을 대체할 수 있다.
또 다른 실시예에 따르면, 일반적으로 점선(68)으로 표시되는 반도체 구성요소가 화합물 반도체층(66)에 형성된다. 반도체 구성요소(68)는 GaAS 또는 다른 III 내지 V 화합물 반도체 재료 장치의 제조시 종래에 이용되는 프로세싱 단계들에의하여 형성될 수 있다. 반도체 구성요소(68)는 임의의 능동 또는 수동 구성요소일 수 있으며, 바람직하게는 반도체 레이저, 발광 다이오드, 광검출기, HBT(heterojunction bipolar transistor), 고주파 MESFET, 또는 다른 구성요소(화합물 반도체 재료의 물리적 특성을 이용함)이다. 선(70)에 의하여 구조적으로 표시된 금속도체는 장치(68)와 장치(56)를 전기적으로 연결하도록 형성될 수 있어, 단결정 화합물 반도체 재료층(66)에 형성된 하나의 장치 및 실리콘 기판(52)에 형성된 하나 이상의 구성요소를 포함하는 집적 장치를 실행한다. 예시적인 구조(50)는 실리콘 기판(52)상에 형성되고 티탄산 바륨(또는 스트론튬)층(65) 및 GaAs층(66)을 가지는 구조로서 설명되었지만, 본 명세서의 다른 곳에서 설명된 바와 같이, 다른 기판, 다른 단결정 산화물층, 및 다른 화합물 반도체층을 이용하여 유사한 장치들이 제조될 수 있다.
분명히, 화합물 반도체 부분들 및 IV족 반도체 부분들을 가지는 구조를 특별히 설명하는 실시예들은 본 발명의 실시예들을 예시하려는 것이며 본 발명을 제한하려는 것은 아니다. 본 발명의 다른 조합들 및 다른 실시예들이 많이 존재한다. 예를 들면, 본 발명은 반도체 구조, 장치 및 집적회로(금속 및 비금속 층들과 같은 다른 층들을 포함)를 형성하는 재료층들을 제조하는 구조 및 방법을 포함한다. 특히, 본 발명은 반도체 구조, 장치 및 집적회로 및 그 구조, 장치, 및 집적회로를 제조하는데 적합한 재료층들을 제조하는데 이용되는 유연기판을 형성하는 구조 및 방법을 포함한다. 본 발명의 실시예들을 이용함으로써, 반도체 또는 화합물 반도체 재료내에서 더 양호하게 작용하거나 용이하고/거나 값싸게 형성되는 다른 구성요소들과 함께, 반도체 및 화합물 반도체 재료를 포함하는 단결정층들을 포함하는 장치들뿐만 아니라, 그 장치들을 형성하기 위하여 이용되는 다른 재료층들을 집적하는 것이 이제는 더 간단하다. 이것은 장치가 축소되고, 제조비용이 감소하며, 수율 및 신뢰도가 증가하도록 한다.
이전의 명세서에서, 본 발명은 특정한 실시예들을 참조하여 설명되었다. 그러나, 당업자는 아래의 청구범위에서 설명된 바와 같이 본 발명의 범위를 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있음을 이해할 것이다. 따라서, 본 명세서 및 도면은 제한적인 의미가 아닌 예시적인 것으로 간주되어야 하며, 그러한 수정 및 변경은 본 발명의 범위 내에 포함되는 것을 의도한다.
이익, 다른 장점, 및 문제에 대한 해결이 특정한 실시예들에 관하여 전술되었다. 그러나 상기 이점, 장점, 문제에 대한 해결, 및 어떠한 이점, 장점, 또는 해결이 발생하게 하거나 더욱 명확하게 되도록 할 수 있는 임의의 구성요소(들)는 일부 또는 모든 청구항들의 중요하고, 필수적이거나, 본질적인 특성 또는 구성요소로서 해석되어서는 안된다. 여기에 이용된 바와 같이, 용어 "포함하다(comprise)", "포함하는(comprising)", 또는 그에 대한 다른 변형들은 비배타적인 포함을 커버하려는 것이어서, 구성요소의 리스트를 포함하는 프로세스, 방법, 제품, 또는 장치는 그 구성요소만을 포함하는 것이 아니라 그런 프로세스, 방법, 제품, 또는 장치에 내재하거나 명시적으로 열거되지 않은 다른 구성요소들도 포함할 수 있다.

Claims (27)

  1. 단결정 기판상에 단결정 산화물층을 성장시키는 방법에 있어서,
    반응 챔버내에 일 표면을 갖는 단결정 기판을 위치시키는 단계;
    상기 기판의 표면상에 존재할 수 있는 임의의 산화물을 제거하는 단계;
    상기 기판을 제1 온도까지 가열하는 단계;
    상기 반응 챔버 내에 산소 제1 분압을 설정하도록 상기 반응 챔버로 산소를 도입하는 단계 - 여기서 상기 제1 온도 및 상기 제1 분압의 선택된 조합은 상기 기판이 실질적으로 상기 산소와 반응하지 않도록 함 -;
    상기 반응 챔버로 한 가지 이상의 반응물을 도입하고, 상기 한 가지 이상의 반응물과 상기 산소를 반응시켜 산화물의 제1 층을 형성하는 단계;
    상기 반응 챔버로 상기 한 가지 이상의 반응물을 도입하는 것을 중단하는 단계;
    상기 반응 챔버 내의 산소 분압을 상기 산소 제1 분압보다 더 낮은 산소 제2 분압으로 감소시키는 단계; 및
    상기 기판을 상기 제1 온도보다 더 높은 제2 온도까지 가열시키는 단계 - 여기서 상기 제2 온도는 상기 제1 층의 결정 품질을 향상시킬 만큼 충분히 높고, 상기 제2 온도는 상기 기판이 상기 제1 층과의 반응을 야기시킬 만큼 높지 않음 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 기판을 제2 온도까지 가열하는 단계 이후, 상기 기판의 온도를 상기 제2 온도보다 더 낮은 제3 온도로 낮추는 단계;
    상기 반응 챔버내에 상기 산소 제2 분압보다 높거나 같은 제3 산소 분압을 설정하기 위하여 상기 반응 챔버로 산소를 도입하는 단계;
    상기 반응 챔버로 한 가지 이상의 반응물을 다시 도입하고, 상기 한 가지 이상의 반응물과 상기 산소를 반응시켜 상기 제1 층 위에 산화물의 제2 층을 형성하는 단계;
    상기 반응 챔버로 상기 한 가지 이상의 반응물을 다시 도입하는 상기 단계를 중단하는 단계;
    상기 반응 챔버내의 산소 분압을 상기 제3 산소 분압보다 낮거나 같은 산소 제4 분압으로 감소시키는 단계; 및
    상기 기판을 상기 제3 온도보다 더 높은 제4 온도 - 상기 제4 온도는 상기 제2 층의 결정 품질을 향상시킬 만큼 충분히 높음 - 까지 가열하는 단계
    를 더 포함하는 단결정 기판상에 단결정 산화물층을 성장시키는 방법.
  3. 제2항에 있어서, 상기 제2 층 위에 템플릿(template)을 형성하는 단계를 더 포함하는 방법.
  4. 제3항에 있어서, 상기 제2 층 위에 제3 단결정층을 형성하는 단계를 더 포함하는 방법.
  5. 제4항에 있어서, 상기 제3 단결정층을 형성하는 상기 단계는 반도체 재료, 화합물 반도체 재료, 산화물 재료, 금속 또는 비금속 재료의 단결정층을 형성하는 단계를 포함하는 방법.
  6. 제2항에 있어서, 상기 제2 층 위에 게이트 전극 재료의 층을 형성하는 단계를 더 포함하는 방법.
  7. 제1항에 있어서, 상기 단결정 기판은 단결정 실리콘 기판인 방법.
  8. 제7항에 있어서,
    상기 기판을 제2 온도까지 가열하는 단계 이후, 상기 기판을 산소 분위기에서 가열하여 상기 단결정 실리콘 기판과 상기 제1 층 사이에 실리콘 산화물의 비결정층(amorphous layer)을 형성하는 단계를 더 포함하는 방법.
  9. 제7항에 있어서, 한 가지 이상의 반응물을 도입하는 상기 단계는 페로브스카이트 산화물들(perovskite oxides)의 구성요소를 도입하는 단계를 포함하는 방법.
  10. 제7항에 있어서, 한 가지 이상의 반응물을 도입하는 상기 단계는 상기 반응챔버로 알칼리 토금속(alkaline earth metal) 및 전이 금속을 도입하는 단계를 포함하는 방법.
  11. 제10항에 있어서, 한 가지 이상의 반응물을 도입하는 상기 단계는 상기 반응 챔버로 스트론튬 및 티타늄을 도입하는 단계를 포함하는 방법.
  12. 제1항에 있어서, 임의의 산화물을 제거하는 상기 단계는 상기 임의의 산화물 위에 알칼리 토금속을 증착하고 상기 알칼리 토금속을 상기 임의의 산화물과 반응시켜 상기 임의의 산화물을 감소시키는 단계를 포함하는 방법.
  13. 제12항에 있어서, 상기 반응 단계 이후 상기 단결정 기판의 표면으로 추가적인 알칼리 토금속을 증착시키는 단계를 더 포함하는 방법.
  14. 제1항에 있어서, 상기 기판을 제2 온도까지 가열하는 상기 단계 동안 RHEED를 이용하여 상기 제1 산화물층을 모니터링하는 단계를 더 포함하는 방법.
  15. 제14항에 있어서, 상기 기판을 제1 온도까지 가열하는 상기 단계는 상기 기판을 400℃ 보다 낮은 온도까지 가열하는 단계를 포함하는 방법.
  16. 제15항에 있어서, 상기 기판을 제1 온도까지 가열하는 상기 단계는 상기 기판을 약 300℃의 온도까지 가열하는 단계를 포함하는 방법.
  17. 제15항에 있어서, 상기 기판을 제2 온도까지 가열하는 상기 단계는 상기 기판을 500℃와 750℃ 사이의 온도까지 가열하는 단계를 포함하는 방법.
  18. 제17항에 있어서, 상기 제1 층은 약 1-15 옹스트롬의 두께를 갖는 방법.
  19. 제1항에 있어서, 상기 제1 층 위에 제2 단결정층을 형성하는 단계를 더 포함하는 방법.
  20. 제19항에 있어서, 제2 단결정층을 형성하는 상기 단계는 반도체 재료, 화합물 반도체 재료, 산화물 재료, 금속 및 비금속 재료로 구성되는 그룹으로부터 선택된 재료의 단결정층을 형성하는 단계를 포함하는 방법.
  21. 제1항에 있어서, 상기 제1 층 위에 게이트 전극 재료의 층을 형성하는 단계를 더 포함하는 방법.
  22. 반도체 구조를 제조하는 방법에 있어서,
    반응 챔버 내에 일 표면을 갖는 산화성 단결정 기판을 위치시키는 단계;
    상기 기판의 표면상에 존재할 수 있는 임의의 산화물을 제거하는 단계;
    상기 기판을 제1 온도까지 가열하는 단계;
    상기 반응 챔버내의 산소 분압을 설정하기 위하여 상기 반응 챔버로 산소를 도입하는 단계;
    상기 반응 챔버로 한 가지 이상의 반응물을 도입하는 단계;
    상기 산소와 상기 한 가지 이상의 반응물을 상기 기판의 표면에서 반응시켜 상기 기판상에 산화물을 성장시키는 단계;
    상기 반응 챔버 내의 산소 분압을 감소시키는 단계;
    금속 반응물을 도입하는 단계를 종료하는 단계; 및
    상기 기판을 상기 제1 온도보다 더 높은 제2 온도로 가열하여 상기 산화물의 결정 품질을 향상시키는 단계
    를 포함하고, 상기 제1 온도는 산화성 기판의 산화와 비교하여 상기 한 가지 이상의 반응물의 산화가 활동적으로 유리한 온도인 방법.
  23. 반도체 구조를 제조하기 위한 공정에 있어서,
    단결정 실리콘 기판을 제공하는 단계; 및
    상기 단결정 실리콘 기판 위에 단결정 페로브스카이트 산화막을 증착하는 단계
    를 포함하고, 상기 증착 단계는
    반응 챔버 내에 상기 기판을 배치하는 단계;
    상기 기판의 표면상에 존재할 수 있는 산화물을 제거하는 단계;
    상기 기판을 약 400℃보다 낮은 온도까지 가열하는 단계;
    상기 반응 챔버로 산소 및 복수의 금속 반응물들을 도입하여 상기 기판상에 약 1-15 옹스트롬의 페로브스카이트 산화물의 제1 층을 성장시키는 단계; 및
    상기 기판을 약 500℃와 약 750℃ 사이의 제2 온도까지 가열하여 상기 페로브스카이트 산화물의 결정 품질을 향상키는 단계
    를 포함하는 공정.
  24. 제23항에 있어서, 상기 단결정 페로브스카이트 산화막 위에 제2 층을 형성하는 단계를 더 포함하는 공정.
  25. 제24항에 있어서, 제2 층을 형성하는 상기 단계는 반도체 재료, 화합물 반도체 재료, 산화물 재료, 금속 및 비금속 재료로 구성되는 그룹으로부터 선택된 재료의 단결정층을 에피택셜적으로(epitaxially) 형성하는 단계를 포함하는 공정.
  26. 제23항에 있어서, 에피택셜적으로 단결정 제2 층을 형성하는 상기 단계 이전에 상기 단결정 페로브스카이트 산화막 상에 템플릿층을 형성하는 단계를 더 포함하는 공정.
  27. 제26항에 있어서, 템플릿층을 형성하는 상기 단계는 웨팅층(wetting layer)을 포함하는 템플릿층을 형성하는 단계를 포함하는 공정.
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