KR100780169B1 - 커패시터를 형성하기 위한 반도체 장벽(베리어) 결정립계 절연 구조체 및 그 제조 방법 - Google Patents

커패시터를 형성하기 위한 반도체 장벽(베리어) 결정립계 절연 구조체 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 장벽(베리어) 결정립계 절연 구조체 및 그 제조 방법에 관한 것으로, 다결정 반도체(예: 폴리 실리콘(poly-silicon))를 반도체 칩(예: 실리콘 칩) 상에 도금시켜 절연 유전체(dielectric)로 사용하는 방법으로, 다시 고농도(예: 1016～1021／㎤)의 주기율표 제3 혹은 제5 원소와 질소 혹은 산소 이온을 반도체 내로 도핑한 후, 다시 다결정 반도체에 저저항 고융점의 양도체를 도금하여 절연 구조체를 완성하는 것이다. 또한, 다결정 반도체와 양도체의 도금 과정을 반복하여 다결정 반도체와 양도체의 층 수를 증가시키고, 커패시터의 유효 면적을 높이는 것을 가능하게 한다. 마지막으로, 고온 활성화 결정립 내의 제3 혹은 제5족 원소를 이용해 결정립의 전기 저항치를 낮추며, 결정립계에 60(Å) 이하의 화합물 층을 생성하여, 결정립계의 전기 저항을 증가시키고 유전체 누전이나 유전체 손실을 감소시킨다.
반도체 장벽, 결정립, 결정립계, 절연 구조체, 다결정 반도체, 양도체, 유전체

Description

커패시터를 형성하기 위한 반도체 장벽(베리어) 결정립계 절연 구조체 및 그 제조 방법{semiconductor barrier grain boundary insulating structure and its forming method}
도 1은 상용되는 실리콘 장벽(베리어) 결정립계 절연 유전체의 구조체도이다.
도 2는 상용되는 실리콘 장벽(베리어) 결정립계 절연 유전체의 상세 구조체도이다.
도 3은 상용되는 실리콘 장벽(베리어) 결정립계의 유전체의 이상적인 구조체도이다.
도 4a 내지 도 4e은 본 발명을 기본적 방법으로 실제 사용한 예의 순서 설명도로, 상기 도 4e는 본 발명의 기본 사용 방법에 관한 구조체도이다.
도 5a 내지 도 5g는 본 발명을 응용하여 또 다른 방법으로 사용한 예의 순서 설명도로, 상기 도 5g는 본 발명의 응용 사용 방법에 관한 구조체도이다.
도 6은 본 발명의 또 다른 응용 사용 방법에 관한 구조체도이다.
본 발명은 커패시터를 형성하기 위한 장벽(베리어) 결정립계의 절연 구조체 및 그 제조 방법에 관한 것으로, 주로 고용량 커패시터 구조체와 그 제조 과정에 사용되며, 특히 반도체(예: 실리콘)의 집적회로 제작 과정 상에 사용되어 고용량 전기용량을 가능하게 함으로써 반도체 제작 과정에 필수품이라고 할 수 있다.
전자 산업은 고용량의 커패시터로 제품의 품질을 높여야 함과 동시에, 다른 한편으로 유전체의 두께를 더욱 얇게 만들고 커패시터의 면적을 넓혀 "가볍고, 얇고, 짧고, 작은" 제품의 유행 추세를 따라 가야하는 과제를 안고 있다. 예를 들어 커패시터와 밀접한 관계를 가지고 있는 액티브 메모리의 경우, 그 단위 밀도가 증가함에 따라 트렌치형이나 날개형의 제품까지 선보이고 있다. 심지어 유전 상수가 비교적 높은 유전체 재료(예: BaTiO3 혹은 기타 철전(강유전성) 재료)로 기존의 실리카를 대신하고 있다.
축소형 커패시터의 유전체 두께의 경우, 제조 기술과 전장의 붕괴 등이 기술적 한계로 더 이상 더 나은 제품을 생산하지 못하고 있다.
면적 확대의 경우, "가볍고, 얇고, 짧고, 작은" 이라는 현재 추세에 위배되며, 특히 집적회로 제작 과정에 이용되는 경우, 면적 확대는 집적회로의 생산 비용 증가를 가져올 뿐만 아니라, 넓은 면적으로 인해 전기회로의 품질을 떨어뜨리는 결과를 낳게 된다.
트렌치형 또는 날개형 구조체를 사용하면, 제조 과정의 복잡성으로 제품의 효율을 낮춤과 동시에 제품 원가를 높이는 결과를 낳게 된다.
기타 유전 상수가 높은 재료로 실리카를 대신하게 되면, 제조 기술 상에서 기존의 실리콘 이용 기술과 판이하게 다른 관계로 처음부터 새로운 철전 재료 기술을 배워야하며, 그 외에도 이러한 철전 재료들은 반도체의 실리카 제작 과정에서 심각한 오염 문제를 낳게 된다.
또한 미국 특허 제2,520,376호는 새로운 장벽(베리어) 커패시터의 영역을 개척하였으며, 이는 한 층의 환원된 BST(Barium Strontium Titanate) 세라믹(103)(저저항)과 한 층의 산화된 BST(Barium Strontium Titanate) 세라믹(102)(고저항)을 결합하여 장벽(베리어)(100) 커패시터를 형성하며, 그 절연층의 양측에 도전 재료(101; 104)를 한 층 도포해 커패시터의 전극으로 사용하는 절연 구조체이다. 결정립계(106)의 고저항과 결정립(105)의 저저항 특성을 통해, 외부에서 양끝 전극(104)에 전압을 가했을 때, 저저항의 결정립(105)에는 거의 전압이 걸리지 않고, 전극(101; 104) 전압이 모두 고저항의 결정립계(106)에 걸리게 된다. 수학 공식은 다음과 같다:
Figure 112005040878499-pat00001
dc 는 양 전극 사이 유전체의 두께,
Ａ 는 유전체의 면적,
ErE0 는 유전체의 유전 상수.
도 2 및 도 3에 도시한 바와 같이, 결정립(202; 302)의 저항은 결정립계(201; 301)의 저항보다 많이 낮으며, 이로 인해 전극(203; 204) 사이와 전극(303; 304) 사이의 전압은 거의 모두 결정립계(201; 301)에 걸리게 된다. 이때 수학 공식 (1)을 아래와 같이 수정할 수 있다:
Figure 112005040878499-pat00002
n은 양 금속층 사이의 유전체의 두께(dc) 안에, n개 유전체 결정립(202; 302)이 있음을 나타낸다. 즉:
Figure 112005040878499-pat00003
dg는 결정립(202; 302)의 평균 직경
di는 결정립계(201; 301)의 평균 폭
dg>>di, 일반적으로 dg
Figure 112005059325698-pat00022
103di 이고, 심지어 더 높을 수도 있다. 그러므로 전기용량은 원래의 1000배 이상으로 증가하게 된다. 도 3은 도 2의 이상적 완성도라고 할 수 있으나, 이러한 방법으로 제작한 커패시터의 유전체는 손실이 심하며, 유전체의 손실에 관한 공식은 아래와 같다:
Figure 112005040878499-pat00004
Figure 112005040878499-pat00005
rg은 결정립(202, 302)의 전기 저항
ri은 결정립계(201, 301)의 전기 저항
저주파수 제품에 사용할 경우, 저항 계수가 아주 크지 않은 이상, 유전체 손실이 너무 커서 도저히 사용할 수 없을 정도가 된다. 이 외에도 결정립(202, 302)의 저항을 일부러 작게 만들고 반면 결정립계(201, 301)의 저항을 일부러 크게 만들어(이렇게 하지 않으면 제2 공식이 성립되지 않으므로), BLC(Barrier Layer Capacitor)(200, 300)의 특색을 살리고 있다.
본 발명의 목적은 커패시터를 형성하기 위한 일종의 반도체 장벽(베리어) 결정립계 절연 구조체 및 그 제조 방법을 제공하기 위한 것으로, 일종의 고용량 커패시터 구조체와 그 제작 과정에 사용되며. 특히 반도체(예: 실리콘)의 집적회로 제작 과정 상에 사용되어 고용량 전기용량을 가능하게 함으로써 반도체 제작 과정에 필수품이라고 할 수 있다. 또한 기타 다른 유전 상수가 높은 유전체 재료를 절연층에 사용함으로써 실리콘 제작시 오염 문제가 발생하지 않고, 커패시터 제작 상의 복잡한 과정을 간단하게 줄일 수 있는 효과도 얻을 수 있다.
본 발명의 커패시터를 형성하기 위한 반도체 장벽(베리어) 결정립계 절연 구조체는 다결정 반도체 결정립의 저저항 값과 결정립계의 고저항 값의 특성을 이용해 절연 구조체를 형성하는 것으로서, 상기 다결정 반도체의 결정립 상에는 고온활성화의 주기율표 제3족 내지 제5족 원소 중의 하나를 도핑하고, 결정립계에는 질소 내지 산소 이온 중의 하나 또는 둘의 혼합물을 도핑하게 된다.
본 발명의 커패시터를 형성하기 위한 반도체 장벽(베리어) 결정립계 절연 구조체 중 복수 구조의 다른 한 실시예는, 반도체 재료층, 다결정 반도체, 제1 양도체, 제2 양도체 및 절연층 등을 포함한 것으로, 상기 반도체 재료층의 국부에 외부로부터 제1 불순물을 도핑시켜 제1 불순물을 도핑시킨 반도체 재료 영역을 완성하고, 제1 양도체와 제1 불순물을 도핑시킨 반도체 재료 영역을 연결하고, 다결정 반도체를 제1 불순물 반도체 재료 영역에 도금하고, 또한 다결정 반도체 내에 역시 제1 불순물과 제2 불순물을 도핑시킨 후, 다결정 반도체 상의 국부에 제2 양도체를 도금하고, 제1 양도체와 제2 양도체 사이를 다결정 반도체를 사용해 분리시킨 후, 다결정 반도체와 제1 양도체의 표면 외곽에 절연층을 도금시킨 것이다.
본 발명의 커패시터를 형성하기 위한 반도체 장벽(베리어) 결정립계 절연 구조체의 또 다른 한 실시예는, 반도체 재료층, 다결정 반도체, 제1 양도체, 제2 양도체 및 절연층을 포함한 것으로 그 중 반도체 재료층의 국부에 외부로부터 제1 불순물을 도핑시킨 반도체 재료 영역을 완성하고, 제1 양도체와 제1 불순물을 도핑시킨 반도체 재료 영역을 연결시킨 후, 다결정 반도체를 제1 불순물을 도핑시킨 반도체 재료 영역 상에 도금시키고, 또한 다결정 반도체 내에 제1 불순물과 제2 불순물을 도핑시킨 후, 다결정 반도체 상의 국부에 제2 양도체를 도금하고, 제1 양도체와 제2 양도체 사이를 다결정 반도체를 사용해 분리시킨 후, 다결정 반도체와 제1 양도체의 표면 외곽에 절연층을 도금시키고, 상기 제2 양도체 표면 상에 순서대로 최소한 한 층 이상의 다결정 반도체와 양도체를 도금하고, 다결정 반도체 내에 역시 제2 불순물 도핑을 증가시키고, 순서대로 다결정 반도체와 제1 양도체 혹은 제2 양도체를 교차시켜 연결시키는 구조체이다.
본 발명의 커패시터를 형성하기 위한 반도체 장벽(베리어) 결정립계 절연 구조체의 또 다른 한 실시예는, 일종의 반도체 장벽(베리어) 결정립계 절연 구조체로서, 반도체 재료층, 다결정 반도체, 제1 불순물을 도핑한 반도체 재료 영역 및 제2 양도체를 포함하고, 상기 반도체 재료층 상에 제1 불순물을 도핑시켜 제1 불순물 반도체 재료 영역을 완성하고, 상기 제1 불순물 반도체 재료 영역에 우물 정(井) 부분을 설치하여 도금된 다결정 반도체를 제공하고, 상기 다결정 반도체는 우물 정(井) 부분과 대응하여 하나의 원주형 홈을 형성하게 된다. 또한 도금된 제2 양도체를 제공하고 다결정 반도체 내에 제1 불순물과 제2 불순물을 도핑 처리한다.
본 발명의 커패시터를 형성하기 위한 반도체 장벽(베리어) 결정립계 절연 구조체 제조 방법은, 다결정 반도체 결정립의 저저항 값과 결정립계의 고저항 특성을 이용해 절연 구조체를 형성하는 것으로서, 아래와 같은 순서에 입각한다:
A. 반도체 재료를 구성하는 반도체 재료층의 국부 표면에 외부로부터 고농도의 제1 불순물을 도핑시켜 제1 불순물을 도핑한 반도체 재료 영역을 생성한 후;
B. 상기 제1 불순물을 도핑한 반도체 재료 영역 표면에 다결정 반도체를 도금하고;
C. 이어서 다시 이온주입 방식으로, 고농도의 제1 불순물과 제2 불순물을 각각 다결정 반도체 내로 도핑시키고;
D. 다결정 반도체의 표면 상에 양도체를 한 층 도금하여, 기본 절연 구조체를 완성하고;
E. 마지막으로 유전체의 기본 구조체를 노관 내에 넣어 고온 활성화 공법으로 처리하여 다결정 반도체에 도핑된 제1 불순물과 제2 불순물을 활성화한다.
본 발명의 장벽(베리어) 결정립계 절연 구조체 제조 방법의 한 실시예는, 다결정 반도체 결정립의 저저항 값과 결정립계의 고저항 값의 특성을 이용해 절연 구조체를 형성하는 것으로서, 아래와 같은 순서로 제작하게 된다:
A. 반도체 재료를 구성하는 반도체 재료층의 국부 표면에 외부로부터 고농도의 제1 불순물을 도핑시켜 제1 불순물을 도핑한 반도체 재료 영역을 생성한 후;
B. 제1 불순물을 도핑한 반도체 재료 영역 표면에 다결정 반도체를 도금하고;
C. 이어서, 다시 이온주입 방식으로 고농도의 제1 불순물과 제2 불순물을 각각 다결정 반도체 내로 도핑시키고;
D. 이어 제1 양도체를 도금하여, 제1 양도체와 제1 불순물을 도핑한 반도체 재료 영역을 연결시킨 후;
E. 다결정 반도체의 국부에 제2 양도체를 도금하고, 제1 양도체와 제2 양도체 사이를 다결정 반도체를 사용해 분리시킨 후;
F. 제2 양도체 표면상에 순서대로 최소한 한 층 이상의 다결정 반도체와 양도체를 도금하고, 다결정 반도체 내에 역시 제1 불순물과 제2 불순물 도핑을 증가시키고, 순서대로 다결정 반도체와 제1 양도체 혹은 제2 양도체를 교차시켜 연결시킨다. 이러한 교차 도금 방식으로 다결정 반도체와 양도체를 도금시켜 기본 절연 구조체를 완성하고;
G. 마지막으로 기본 절연 구조체를 노관 내에 넣어 고온 활성화 공법으로 처리하여 다결정 반도체에 도핑된 제1 불순물과 제2 불순물을 활성화한다.
도 4a 내지 도 4e에 도시된 바와 같이, 본 발명의 기본 사용 방법은 다음 순서와 같다:
1. 도 4a를 참조하면, 본 발명의 실시예의 원자재는 반도체 재료층(401)으로, 예를 들어 원자재가 실리콘 결정 구조체라면, 상기 반도체 재료층(401)의 반도체 재료는 주기율표 제4족(예: 실리콘 또는 게르마늄) 원소이다.
2. 도 4b를 참조하면, 반도체 재료층(401) 국부의 표면에 외부로부터 1016 ~1021atom/㎤ 의 고농도 제1 불순물을 도핑시켜, 제1 불순물을 도핑시킨 반도체 재료 영역(403)을 완성하고, 이 때 상기 제1 도핑을 위해 사용하는 불순물은 주기율표 제3족 원소, 주기율표 제5족 원소 중에 선택된 하나이다. 이렇게 선택된 불순물은 고저항의 본 반도체 재료(예: 실리콘)를 저저항의 불순물 부분(예: 제3족 원소로 도핑한 p형(예: p형 실리콘), 제5족 원소로 도핑한 n형(예: n형 실리콘))으로 전환시켜주는 작용을 하게 되며, 본 발명의 실시시 고용량 절연 구조체의 한 쪽 전극으로 사용된다.
3. 도 4c를 참조하면, 제1 불순물을 도핑시킨 반도체 재료 영역(403) 표면에 CVD 또는 PVD 방식으로 다결정 반도체(402)(예: 다결정 실리콘)를 도금하고, 이 때 다결정 반도체(402)의 반도체 재료는 주기율표 제4족에서 실리콘으로 선택할 수 있다.
4. 이어서, 다시 도핑 방식(예: 이온 주입)으로 1016~1021atom/㎤ 의 고농도의 제1 불순물과 제2 불순물을 각각 상술된 방법으로 다결정 반도체(402) 내에 도핑하고, 상기 도핑된 제2 불순물은 산소 원소 및 질소 원소 중 하나 또는 그 혼합일 수 있다.
5. 도 4d를 참조하면, 다결정 반도체(402)의 표면 주변에 절연층(404)을 한 층 더 도금하고, 이 때 절연층(404)은 질화 실리콘을 사용할 수 있다.
6. 도 4e를 참조하면, 다결정 반도체(402)의 표면에 CVD 또는 PVD 방식으로 양도체(405)(저저항 계수와 고융점을 갖는 도체로서 절연 구조체의 다른 한 쪽 전극으로 사용) 한 층을 도금하면 기본적인 절연 구조체(400)가 완성된다.
7. 마지막으로, 기본적인 절연 구조체(400)를 노관(furnace) 내로 넣어서, 고온 활성화처리한다. 따라서, 다결정 반도체(402) 내의 결정립은 제3족 혹은 제5족 원소가 도핑(주입)되고, 다결정 반도체(402)(예: 다결정 실리콘)의 결정립계(grain boundary)는 산소 이온 또는 질소 이온으로 도핑되어 60(Å)이하의 산화 실리콘 층 또는 질소화 실리콘층 또는 산화 실리콘 층과 질소화 실리콘 층의 혼합층(즉, SiO2-Si3N4 혼합층)을 생성하여 결정립계의 전기 저항을 증가시켜 유전체의 누전이나 손실을 감소시킨다.
또한, 본 발명의 반도체 장벽(베리어) 결정립계 절연 구조체의 기본 구조체의 실시예는, 도 4e와 같이, 반도체 재료층(401)과 다결정 반도체(402)를 포함하고, 상기 반도체 재료층(401)의 국부에 외부로부터 제1 불순물을 도핑시킨 후, 제1 불순물을 도핑시킨 반도체 재료 영역(403)을 완성하고, 다결정 반도체(402)를 제1 불순물을 도핑시킨 반도체 재료 영역(403)에 도금시키고, 다결정 반도체(402) 내부에도 역시 제2 불순물을 도핑하고, 다결정 반도체(402)의 표면 주변에 절연층(404)을 한 층 더 도금하는 한편, 다결정 반도체(402) 표면에 또 다른 한 층의 양도체(405)를 도금한다.
도 5a 내지 도 5g에서와 같이, 본 발명의 한 단계 발전한 응용 실시예는 다음과 같은 순서로 실시한다:
1. 도 5a를 참조하면, 본 발명의 실시예의 원자재는 반도체 재료층(401A)이고, 예를 들어 원자재가 실리콘 결정 구조체라면; 그 중 반도체 재료층(401A)의 반도체 재료는 주기율표 제4족(예: 실리콘 혹은 게르마늄) 원소이다.
2. 도 5b를 참조하면, 반도체 재료층(401A) 국부의 표면에 외부로부터 1016 ~1021atom/㎤ 고농도 제1 불순물을 도핑시킨 후, 제1 불순물을 도핑시킨 반도체 재 료 영역(403A)을 완성하고, 상기 제1 도핑으로 사용하는 불순물은 주기율표 제3족 원소, 주기율표 제5족 원소 중에 하나를 선택한다. 이렇게 선택된 불순물은 고저항의 반도체 본 재료(예: 실리콘)를 저저항의 불순물 부분(예: 제3족 원소로 도핑한 p형(예: p형 실리콘), 제5족 원소로 도핑한 n형(예: n형 실리콘))으로 전환시켜주는 작용을 하게 되며, 본 발명의 실시시 고용량 절연 구조체의 한 쪽 전극으로 사용된다.
3. 도 5c를 참조하면, 제1 불순물을 도핑시킨 반도체 재료 영역(403A) 표면에 CVD 또는 PVD 방식으로 다결정 반도체(402A)를 도금하고, 상기 다결정 반도체(402A)의 반도체 재료는 주기율표 제4족에서 실리콘(게르마늄도 가능)을 선택할 수 있다.
4. 이어서, 다시 도핑하는 방식(예: 이온 주입)으로 1016~1021atom/㎤ 의 고농도의 제1 불순물과 제2 불순물을 각각 상술된 방법으로 다결정 반도체(402A) 내에 도핑하고, 상기 도핑된 제2 불순물은 산소 원소 및 질소 원소 중 하나 또는 혼합하여 사용할 수 있다.
5. 도 5d를 참조하면, 제1 양도체(406A)를 표면에 CVD 또는 PVD 방식으로 도금한 후, 제1 양도체(406A)와 제1 불순물을 도핑시킨 반도체 재료 영역(403A)을 연결하며, 상기 제1 양도체(406A)는 저저항 계수 및 고융점을 갖는 양도체이다.
6. 도 5e를 참조하면, 다결정 반도체(402A) 표면 주변에 절연층(404A)을 한 층 더 도금하고, 이 때 절연층(404A)은 질소화 실리콘을 사용할 수 있다.
7. 도 5f를 참조하면, 다결정 반도체(402A) 상의 국부에 제2 양도체(405A)를 도금하고, 제1 양도체(406A)와 제2 양도체(405A) 사이를 다결정 반도체(402A)를 사용해 분리시킨다. 이 과정이 끝나면 일단 본 발명의 단독적인 실행 과정이 끝났다고 할 수 있다.
8. 도 5g를 참조하면, 제2 양도체(405A)의 표면에 순서대로 최소한 한 층 이상의 다결정 반도체(402A)와 양도체를 도금하고, 다결정 반도체(402A) 내에 역시 제1 불순물과 제2 불순물을 도핑하고, 순서대로 다결정 반도체와 제1 양도체(406A) 또는 제2 양도체(405A)를 교차시켜 저저항 계수의 고융점 도체를 완성해 절연 구조체의 각 전극으로 사용한다. 이렇게 다결정 반도체(402A)와 양도체를 교차 도금시키는 목적은 절연 구조체의 면적을 증가시키는 데 있고, 도 5g는 이미 형성된 절연 구조체(400A)의 기본 구조체이다.
9. 마지막으로 기본적인 절연 구조체(400A)를 노관 내로 넣어서, 고온 활성화 공법으로 처리한다. 따라서, 다결정 반도체(402A) 내의 결정립은 제3족 혹은 제5족 원소가 도핑(주입)되고, 다결정 반도체(402A)(예: 다결정 실리콘)의 결정립계(grain boundary)는 산소 이온 혹은 질소 이온으로 도핑되어 60(Å)이하의 산화 실리콘층 혹은 질소화 실리콘층 혹은 산화 실리콘 층과 질소화 실리콘 층의 혼합층[즉 SiO2-Si3N4의 혼합층]을 생성하여 결정립계의 전기 저항을 증가시키고 유전체의 누전이나 손실을 감소시킨다.
본 발명의 반도체 장벽(베리어) 결정립계 절연 구조체의 기본 구조체의 실시예는, 도 5g와 같이, 반도체 재료층(401A)과 다결정 반도체(402A), 제1 양도체(406A), 제2 양도체(405A) 및 절연층(404A)을 포함하고, 그 중 반도체 재료층(401A)의 국부에 외부로부터 제1 불순물을 도핑시켜 제1 불순물을 도핑시킨 반도체 재료 영역(403A)을 완성하고, 제1 양도체(406A)와 제1 불순물을 도핑시킨 반도체 재료 영역(403A)을 연결하고, 다결정 반도체(402A)를 제1 불순물을 도핑시킨 반도체 재료 영역(403A)에 도금시키며, 다결정 반도체(402A) 내부에도 제1 및 제2 불순물을 도핑하고, 다결정 반도체(402A)의 국부에 제2 양도체(405A)를 도금하고, 제1 양도체(406A)와 제2 양도체(405A) 사이를 다결정 반도체(402A)를 사용해 분리시킨 후, 다결정 반도체(402A)와 제1 양도체(406A)의 표면 주위에 절연층(404A)를 도금한다(이 과정이 끝나면 일단 본 발명의 단독적인 실행 과정이 끝났다고 할 수 있다). 이 때 제2 양도체(405A) 표면에 순서대로 최소한 한 층 이상의 다결정 반도체(402A)와 양도체를 도금하고, 다결정 반도체(402A) 내에 역시 제1 불순물과 제2 불순물 도핑하여, 순서대로 다결정 반도체와 제1 양도체(406A) 또는 제2 양도체(405A)를 교차시켜 연결한다.
반도체 장벽(베리어) 결정립계 절연 구조체의 기본 구조체의 다른 실시예는 상술된 내용과 동일하게 모든 과정을 실시하고, 단지 반도체 재료층(401B) 상에 홈을 형성하며(번호는 없음/우물 정(井)으로 칭함), 상기 홈은 반도체 재료층(401B) 표면에 제1 불순물을 도핑한 후 우물 정(井) 부위(W)를 형성하게 되며, 도 6과 같이, 본 발명의 다른 응용 실시예는 반도체 재료층(401B)(단결정 실리콘 층 또는 제1 양도체), 다결정 반도체(402B), 제1 불순물을 도핑시킨 반도체 재료 영역(403B)과 제2 양도체(405B)를 포함하며, 이 때 제1 불순물을 도핑시킨 반도체 재료 영역(403B)에 우물 정(井) 부위(W)를 설치하여, 다결정 반도체(402B)를 도금하여 채우고, 상기 다결정 반도체(402B) 역시 우물 정(井) 부위(W)와 대응하여 하나의 원주형 홈을 형성하게 되며, 또한 제2 양도체(405B)를 도금하여 채우게 된다.
본 발명은 다결정 반도체를 반도체 칩 상에 도금시켜 절연 유전체로 사용하고, 고농도의 주기율표 제3 혹은 제5 원소와 질소 또는 산소 이온을 반도체 내로 도핑한 후, 다시 다결정 반도체에 저저항 고융점의 양도체를 도금하여 절연 구조체를 완성하는 것으로, 다결정 반도체와 양도체의 도금 과정을 반복하여 다결정 반도체와 양도체의 층 수를 증가시키고, 커패시터의 유효 면적을 높이는 것을 가능하게 한다.
또한, 고온 활성화된 결정립 내의 제3 혹은 제5족 원소를 이용해 결정립의 전기 저항치를 낮추며, 결정립계에 60(Å) 이하의 화합물 층을 생성하여, 결정립계의 전기 저항을 증가시키고 유전체 누전이나 유전체 손실을 감소시킨다.
또한, 기타 다른 유전 상수가 높은 유전체 재료를 절연층에 사용함으로써 발생하는 실리콘 제작시 오염 문제가 발생하지 않고, 커패시터 제작 상의 복잡한 과정을 간단하게 줄일 수 있는 효과도 얻을 수 있다.

Claims (10)

  1. 커패시터를 형성하기 위해 다결정 반도체의 결정립이 가지는 저저항 값과 결정립계가 가지는 고저항 값의 특성을 이용해 형성된 반도체 장벽(베리어) 결정립계 절연 구조체로서,
    제4족 원소로 구성되고, 제3족 및 제5족 원소 중에서 선택된 원소인 제1 불순물로 국부적으로 도핑된 반도체 재료 영역을 구비한 반도체 재료층;
    상기 반도체 재료 영역 상에 배치되고, 제4족 원소로 구성된 다결정 반도체로서, 결정립이 상기 제1 불순물에 의해 도핑되고 결정립계가 산소 원소 또는 질소 원소 단독 또는 그 혼합의 제2 불순물에 의해 도핑된, 상기 다결정 반도체;
    상기 다결정 반도체 주변 및 상기 반도체 재료층 위에 배치된 절연층;
    상기 다결정 반도체 상의 국부에 배치된 저저항 계수 및 고융점을 갖는 양도체를 포함하며,
    고온 활성화 처리된 절연 구조체.
  2. 커패시터를 형성하기 위해 다결정 반도체의 결정립이 가지는 저저항 값과 결정립계가 가지는 고저항 값의 특성을 이용해 형성된 반도체 장벽(베리어) 결정립계 절연 구조체에 관한 것으로,
    제4족 원소로 구성되고, 제3족 및 제5족 원소 중에서 선택된 원소인 제1 불순물로 국부적으로 도핑된 반도체 재료 영역을 구비한 반도체 재료층;
    상기 반도체 재료 영역과 연결되도록 상기 반도체 재료 영역 위에 배치된 제1 양도체;
    상기 반도체 재료 영역 상에 배치되고, 제4족 원소로 구성된 다결정 반도체로서, 결정립이 상기 제1 불순물에 의해 도핑되고 결정립계가 산소 원소 또는 질소 원소 단독 또는 그 혼합의 제2 불순물에 의해 도핑된, 상기 다결정 반도체;
    상기 다결정 반도체 주변 및 상기 반도체 재료층 위에 배치된 절연층;
    상기 다결정 반도체 상의 국부에 배치된 제2 양도체를 포함하며,
    상기 제1 양도체와 제2 양도체 사이가 다결정 반도체에 의해 분리되고 상기 제1 양도체와 제2 양도체가 저저항 계수 및 고융점을 갖는 양도체인 절연 구조체.
  3. 커패시터를 형성하기 위해 다결정 반도체의 결정립이 가지는 저저항 값과 결정립계가 가지는 고저항 값의 특성을 이용해 형성된 반도체 장벽(베리어) 결정립계 절연 구조체에 관한 것으로,
    제4족 원소로 구성되고, 제3족 및 제5족 원소 중에서 선택된 원소인 제1 불순물로 국부적으로 도핑된 반도체 재료 영역을 구비한 반도체 재료층;
    상기 제1 불순물 반도체 재료 영역과 연결되도록 상기 제1 불순물 반도체 재료 영역 위에 배치된 제1 양도체;
    상기 반도체 재료 영역 상에 배치되고, 제4족 원소로 구성된 다결정 반도체로서, 결정립이 상기 제1 불순물에 의해 도핑되고 결정립계가 산소 원소 또는 질소 원소 단독 또는 그 혼합의 제2 불순물에 의해 도핑된, 상기 다결정 반도체;
    상기 다결정 반도체 주변 및 상기 반도체 재료층 위에 배치된 절연층;
    상기 다결정 반도체 상의 국부에 배치된 제2 양도체를 포함하며,
    상기 제2 양도체 표면 상에 순서대로 최소한 한 층 이상의 다결정 반도체와 제1 또는 제2 양도체를 추가로 교대로 적층 배치하여 교차 연결시키며, 상기 추가된 다결정 반도체 내에 상기 제1 불순물과 상기 제2 불순물을 도핑하고,
    상기 제1 양도체와 제2 양도체 사이가 다결정 반도체에 의해 분리되고 상기 제1 양도체와 제2 양도체가 저저항 계수 및 고융점을 갖는 양도체인 절연 구조체.
  4. 커패시터를 형성하기 위해 다결정 반도체의 결정립이 가지는 저저항 값과 결정립계가 가지는 고저항 값의 특성을 이용해 형성된 반도체 장벽(베리어) 결정립계 절연 구조체에 관한 것으로,
    제4족 원소로 구성되고, 홈이 구비된 반도체 재료층;
    상기 반도체 재료층 상에 제3족 및 제5족 원소 중에서 선택된 원소인 제1 불순물로 도핑되어 형성되고, 상기 홈에 대응하는 우물 정(井) 부위를 구비한 반도체 재료 영역;
    상기 반도체 재료 영역 상에 배치되고, 제4족 원소로 구성되고, 상기 우물 정(井) 부위와 대응하는 원주형 홈을 구비한 다결정 반도체로서, 결정립이 상기 제1 불순물에 의해 도핑되고 결정립계가 산소 원소 또는 질소 원소 단독 또는 그 혼합의 제2 불순물에 의해 도핑된, 다결정 반도체;
    상기 다결정 반도체의 상기 원주형 홈에 채워진 제2 양도체를 포함하는 절연 구조체.
  5. 커패시터를 형성하기 위해 다결정 반도체 결정립의 저저항 값과 결정립계의 고저항 값의 특성을 이용해 반도체 장벽(베리어) 결정립계 절연 구조체를 형성하는 방법에 있어서,
    A. 반도체 재료로 구성된 반도체 재료층의 국부 표면에 외부로부터 고농도의 제1 불순물을 도핑시켜 제1 불순물을 도핑한 반도체 재료 영역을 생성하는 단계로서, 상기 반도체 재료가 제4족 원소이고, 상기 도핑에 사용되는 고농도의 상기 제1 불순물이 제3족 및 제5족 원소 중의 선택된 하나인, 상기 반도체 재료 영역 생성 단계;
    B. 고농도의 상기 제1 불순물을 도핑한 반도체 재료 영역 상에 다결정 반도체를 형성하는 단계;
    C. 이온 주입 방식으로, 고농도의 상기 제1 불순물과 제2 불순물을 각각 상기 다결정 반도체 내의 결정립 및 결정립계로 도핑시키는 단계로서, 상기 도핑에 사용되는 고농도의 상기 제2 불순물이 산소 원소 또는 질소 원소 단독 또는 그 혼합인, 상기 도핑 단계;
    D. 상기 다결정 반도체 표면에 양도체 한 층을 형성하여, 기본 절연 구조체를 완성하는 단계로서, 상기 양도체가 저저항 계수 및 고융점을 갖는 양도체인, 상기 구조체 완성 단계;
    E. 상기 기본 절연 구조체를 노관에 넣어 고온 활성화 처리하는 단계로서, 다결정 반도체 내의 고농도의 상기 제1 불순물과 상기 제2 불순물이 활성화되는, 상기 처리 단계;를 포함하는 방법.
  6. 제5항에 있어서, A단계의 제1 불순물, C단계의 제1 불순물 및 C단계의 제2 불순물의 농도는 모두 1016~1021atom/cm3 인 방법.
  7. 제5항에 있어서, C단계에서 다결정 반도체의 결정립계에 도핑된 제2 불순물은 한 층의 산화 화합물을 생성하며, 상기 화합물의 생성 두께가 60(Å) 이하인 방법.
  8. 커패시터를 형성하기 위해 다결정 반도체 결정립의 저저항 값과 결정립계의 고저항 값의 특성을 이용해 반도체 장벽(베리어) 결정립계 절연 구조체 제조 방법에 있어서,
    A. 반도체 재료를 구성하는 반도체 재료층의 국부 표면에 외부로부터 고농도의 제1 불순물을 도핑시켜 제1 불순물을 도핑한 반도체 재료 영역을 생성하는 단계로서, 상기 반도체 재료층의 반도체 재료가 제4족 원소이고, 상기 도핑에 사용되는 고농도의 상기 제1 불순물이 제3족 및 제5족 원소 중의 선택된 하나인, 상기 반도체 재료 영역 생성 단계;
    B. 고농도의 상기 제1 불순물을 도핑한 반도체 재료 영역 표면에 다결정 반도체를 형성하는 단계;
    C. 이온 주입 방식으로, 고농도의 상기 제1 불순물과 제2 불순물을 각각 상기 다결정 반도체 내의 결정립 및 결정립계로 도핑시키는 단계로서, 상기 도핑에 사용되는 고농도의 상기 제2 불순물이 산소 원소 또는 질소 원소 단독 또는 그 혼합인, 상기 도핑 단계;
    D. 고농도의 상기 제1 불순물을 도핑한 반도체 재료 영역 위에 제1 양도체를 형성하여, 제1 양도체와 반도체 재료 영역을 연결하는 단계;
    E. 다결정 반도체 국부에 제2 양도체를 도금하여, 제1 양도체와 제2 양도체 사이를 다결정 반도체에 의해 분리시키는 단계;
    F. 제2 양도체 표면에 최소한 한 층 이상의 다결정 반도체와 제1 또는 제2 양도체를 추가로 순서대로 교차 적층하고, 추가된 다결정 반도체 내에 고농도의 상기 제1 불순물 및 상기 제2 불순물을 도핑시켜, 다결정 반도체와 제1 양도체 또는 제2 양도체가 교대로 적층되어 교차 연결된 기본 절연 구조체를 형성하는 단계;
    G. 상기 기본 절연 구조체를 노관 내에 넣어 고온 활성화 처리하는 단계로서, 다결정 반도체 내의 고농도의 상기 제1 불순물과 상기 제2 불순물이 활성화되는, 상기 처리 단계;를 포함하는 방법.
  9. 제8항에 있어서, A단계의 제1 불순물, C단계의 제1 불순물 및 C단계의 제2 불순물의 농도는 모두 1016~1021atom/cm3 인 방법.
  10. 제8항에 있어서, C단계에서 다결정 반도체의 결정립계에 도핑된 고농도의 상기 제2 불순물은 한 층의 산화 화합물을 생성하며, 상기 화합물의 생성 두께가 60(Å) 이하인 방법.
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* Cited by examiner, † Cited by third party
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KR20000004841A (ko) * 1998-08-04 2000-01-25 박영근 외부식별이용이한차량용야광번호판구조
KR20000046743A (ko) * 1998-12-31 2000-07-25 김영환 반도체장치의 캐패시터 제조방법
KR20040108771A (ko) * 2002-05-03 2004-12-24 프리스케일 세미컨덕터, 인크. 그 위에 반도체 장치를 갖는 단결정 산화물을 성장시키는방법

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