TW466771B - Multilayered body, method for fabricating multilayered body, and semiconductor device - Google Patents

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TW466771B
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Takashi Nishikawa
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Matsushita Electric Ind Co Ltd
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Description

經濟部智慧財產局員工消費合作社印製 466771 A7 __B7_ 五、發明說明() [本發明所屬之技術領域] 本發明係關係於結晶層之上疊層III族元素之氮化物膜 而成之疊層體、其製造方以及利用該疊層體之半導體元件。 [先前之技術] 近年來,形成於Si基板上之CMOS裝置中,構成該裝 置之MOS電晶體等元件,在微細化與高積體化上有著顯著 進展。隨著如此之微細化與高積體化之深入,愈來愈強烈 地要求提高閘極絶缘膜(MOS電晶體等之構成要素)之單 位面積電容值。這是因爲:只有提高閘極絶缘膜之單位面 積上的電容值,方能將驅動MOS裝置中之各個元件之電源 電壓低電壓化以達到省電;並能確保和習知相同之各元件 動作所需之電荷。 概括的説,有兩種方法可使該閘極絶緣膜之電容值昇 高,其一爲:將閘極絶緣膜薄膜化;其二爲:用介電常數更 高之材枓構成閛極絶緣膜。換言之,薄膜化和高介電常數 化是兩個有效的使閘極絶緣膜高性能化的途徑。 在以更高之精度熱氧化Si基板以實現閘極絶缘膜之薄 膜化上,做出了特別多的嘗試。藉由熱氧化Si基板以形成 二氧化矽(Si02)之方法,具有以下優點:易形成氧化膜; 該氧化膜作閘極絶缘膜時,能發揮出極其優良的特性,如 介面態密度低、耐壓特性高、遺漏電流小等;氧化膜之形 成工 '藝足以跟上元件之微细化與高積體化等之發展。因此, 這樣説也不過份:即在Si基板上所形成之CMOS電晶體中, 其上之閘極絶缘膜之製造方法,除了熱氧化法以外,別無 -4- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -------------装-----^----訂·--------I (請先閱讀背面之注意事項再填寫本頁) 46677 1 a7 _;_B7_ 五、發明說明() 他法。因此,現在3102膜薄膜化之研究如此多,旨在實現 今後之閘極絶缘膜之高性能化上。例如,記述著有關Si系 電晶體開發之未來前景之調查結果的‘ The National Technology Roadmap for Semiconductors ( The Semiconductor Industry Association in the U.S.A)第 74頁Table 22” (第1份文獻)中,這樣預測:在1997年, 厚度爲4〜5nm的閘極絶緣膜,到2001年,其厚度將爲2〜 3nm。再者,“信學技報(Technical Report of IEICE.) ED98-9, SDM98-9 ( 1998-04) 15 頁·(第 2份文獻)中所 揭示之方法,即以急冷急熱之短時氧化爲熱氧化法,便屬 爲實現Si02膜薄膜化之研究。依照該文獻中之方法,所形 成之Si02膜之膜厚係.爲1.5nm。 再者,'Applied Physics Letters 72, 2835 ( 1998) ” (第3份文獻)中所述之方法,係爲一使形成閘極絶缘膜之 材料高介電常數化之方法》該文獻中之方法,並非利用 Si02單層膜作閘極絶缘膜,而是利用Si02 / Ta2〇5/ Si02 疊層膜(3層膜)作閘極絶缘膜。此時,係將直接熱氧化Si 而形成之極薄的Si02層夾在Si基板與Ta2〇5層之間,以做 到:利用在如此之疊層狀態下,Ta2〇5之相對介電常數大至 20〜25之優點,提昇單位面積上之電荷積蓄量,並同時避 免讓高介電常數材料之絶緣膜接觸Si基板而使界面態被高 密度地導入二者間之界面處》 再者,響應不同於上述各要求之其他要求,做了利用 8土02層以外之材料形成閘極絶缘膜之嘗試。如 '日本專利 -5- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 装-----r---訂---------線- 經濟部智慧財產局員工消費合作社印製 A7 >-46 67 7 1 ___B7____ 五、發明說明() 申請號碼特願平1-64789Γ (第4份文獻)中所述之方法, 其係爲:爲提高閘極絶緣膜在X射線曝光等過程中高能量 放射線照射來時之耐性,用釔氧安定化立方晶锆氧(以下 記爲YSZ)代替Si02形成閘極絶緣膜。Si02、Ta2〇5等一般 爲非晶態,而此處所用之YSZ具有結晶性。 再者,還應其他要求,做了利用3102層以外之材料形 成聞極絶緣膜之嘗試。例如,-JapanJournalofApplied Physics 35,4987,(1996)·(第5份文獻)中叙述了 :爲實 現具有記憶效果之電晶體,利用鐵電性薄膜作場效應電晶 體之閛極絶緣膜的方法,這時係使用鐵電性PbZri.xTix03 (PZT)薄膜做閘極絶緣膜。然而,因很難直接在Si基板 上形成該PZT膜,故在PZT膜與Si基板之間夾有一層由 Ce〇2等其他材料而成之絶缘膜。 [本發明欲解決之課題] ' 然而,上述各種文獻中所述之Si02膜之薄膜化及新閘 極絶緣膜材料之開發等,存在著以下數個問題。 在第1份文獻中,預潮説到2006年,閘極膜厚會達到 1.5〜2nm,但吾人認爲這之後係不可能使以〇2膜之膜厚 較1.5nm更爲薄,且除此以外亦無別的解決方法。亦即,吾 人認爲:若將81〇2膜薄化至1.5nm以下,便不可能以其作 裝置之閘極絶緣膜了。因直接隧道電流會在膜厚較丨』!^ 爲薄之3丨〇2膜中流。若在DRAM之記憶胞電晶體中,發生 如此之直接隧道電流,則問題將極其嚴重。因此,便希望 能_發出一介電常數更高、且諸特性(界面態之密度小等) -0- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公β ------------- 装-----r---訂---------線· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 6 6771 at _ B7 五、發明說明() 與Si02膜等同之新的鬧極絶緣膜,爲的是能够在不發生直 接隧道電流發^生之那一膜厚下,確保所希望之電荷量》 第2份文獻中説:形成了 1.5nm之極薄8102膜,且其擊 穿電壓、遺漏特性及高頻率特性等都很好,惟,可靠性方 面有重大缺陷。換言之,在以極薄之8102膜作閘極絶缘膜 之場合,來自閘極電極之雜質(砸等)明顯地穿過Si基板。 例如,第2份文獻中報告説:在PMOSFET中,將由多晶矽 而成之閘極電極形成於閘極絶緣膜上之場合,被用作摻雜 物之砸(B)自閘極電極通過Si02膜而向Si基板中穿去。 第3份文獻報告説:藉由爲提高耐壓而導入之3層膜構 造,有可能使對Si022估算厚度達到2.3nm,然此時之界 面態密度則爲2.3nm厚之Si02膜之界面態密度的3倍乂 第4份文獻這樣説:雖然形成了由YSZ而成之閘極絶 緣膜,然YSZ具有分子、離子等容易通過,甚至可將其應 用至汽車發動機之氧探測儀上之性質,是以,在閘極電極 與溝道之間,容易發生由於離子傳導等而引起之逢漏電流。 亦即,難以獲得高耐壓、高可靠性之閘極絶緣膜。 第5份文獻這樣説:有必要在形成鐵電體膜,即ρζτ膜 之前,先形成由Ce〇2膜而成之緩衝層》因PZT以外之鐵電 材料中,亦有很多含有Bi、Pb、Ta、Sr、Ba等重金屬,故 有此些金屬向Si基板擴散而對溝道之電氣特性造成不良影 響之虞。該文獻中之 (SIMS: Secondary Ion Mass Spectrometry)測.量結果亦報告説:Pb擴散至Si基板.中.。 另外,因這些鐵電材料爲複合材料之氧化物,因此,在鐵 -7- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 装-----r---訂----------線- 經濟部智慧財產局員工消費合作社印製 46677 1 A7 B7 五、發明說明() (請先閱讀背面之注意事項再填寫本頁) 電體膜與Si基板間之界面處形成Si02區域之可能性很大。 若在二者閭之界面處形成Si02區域,則施加於MOS電晶體 結構中之閘極上之大部份電塱,常常被施加至介電常數低 之Si02區域,而使施加至鐵電體膜本身之實效電壓變小, 最後導致不能進行有效之切換》 本發明之目的係在於:以與上述所報告之閘極絶缘膜 材料不同且能發揮出優良特性之材料作聞P絶緣膜材料, 而提供一種足以跟上元件之微細化與高積體化發展之膜之 製造方法以及利用該膜之半導體元件。 [解決此課題之手段] 本發朋之疊層體,係由含有結晶層之基板與結晶性化 合物膜組成,該膜係爲在上述結晶層之主面上外延生長、 其結晶格子和上述結晶層之結晶格子在沿上述結晶層之方 位的方位上不匹配、且其原子間之結合力較上述結晶層之 爲大。 . 經濟部智慧財產局員工消費合作社印製 藉此,結晶格子在結晶性化合物膜與底層結晶層間之 位置不必很一致,是以,結晶性化合物膜中不會産生起因 於與底層結晶層之格子配匹的應力《結果,在所獲得之氮 化物膜等結晶性化合物膜中,起因於應力之界面態等就很 小。結果,疊層體可被應用至以下各種裝置中,例如:以 氮化物膜作閘極絶緣膜之特性優良之MIS型電晶體;在氮. 化物膜上再形成結晶性鐵電體膜之MFIS型電晶體;及以 氮化物膜作電容絶緣膜之電容器等。 在上述結晶性化合物膜爲丨Η族元素之氮化物膜之場合, 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 4 6 677 1 a7 _B7_ 五、發明說明() 因ΙΠ族元素之氮化物膜特別容易結晶且原子間之結合力很 大,故易獲得格子不匹配之結晶膜。 在上述結晶層爲Si結晶層,上述Si結晶層之主面爲 (111)面之場合,特別容易在格子不匹配之狀態下,在結 晶層上形成氮化物膜等結晶性化合物膜。 若此時上述結晶性化合物膜係爲A1N膜,則既能維持 有關底層結晶層之方位的信息,又確能獲得格子不匹配之 狀態。 本發明之第1種疊層體之製造方法,係爲:藉由交替 的進行製程(a)和製程(b),以在上述結晶層上外延生 長結晶性III族元素之氮化物膜。其中,製程(a)係爲在基 板之結晶層之主面上形成III族元素之原子層與N原子層中 之一種原子層;製程(b)係爲在上述一種原子層上形成III 族元素之原子層與N原子層中之另一種原子層。 藉由此方法,一方面,可形成繼承底層結晶層之信息 之結晶性氮化物膜,且能發揮出由高結晶性而帶來之高相 對介電常數等優良特性。另一方面,還可在該結晶性氮化 物膜上形成其他的結晶性膜,故可將此法應用至各種裝置 之製造工藝中,以獲得特性優良之裝置。 在上述製程(a),形成N原子層;在上述製程(b),藉 由形成ΠΙ族元素之原子層,讓結晶性III族元素氮化物膜在 其結晶格子與上述基板主面之不匹配之狀態下,外延生長 在上述結晶層上。換言之,此時係利用N原子附著於結晶 層主面上時之表面活性劑效果,既繼承了底層結晶層之方 -9- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 装-----„----訂----- 經濟部智慧財產局員工消費合作社印製 A7 B7 46 677 五、發明說明() 位信息,又形成了其格子與底層結晶層之格子不匹配的结 晶性氮化物膜。 (請先閱讀背面之注意事項再填寫本頁) 在上述結晶層爲Si結sa層,上述Si結晶層之主面俘爲 (111)面之場合,表面活性劑效果最大。 在上述製程(b)中,藉由形成A1原子層以形成A1N膜 作上述氮化物膜。於是,可利用A1N膜易形成爲晶體且具 有高相對介電常數之優點,而更好地發揮出上述作用與效 果。 上述N原子層之沈積,係藉由將氮氣電漿化而成之遊 離基氮供至上述結晶層之主面上的分子束外延生長法 (MBE法)進行。是以,在已被活性化之遊離基氮附著至 底層結晶層之主面上時,可發揮出很高之表面活性劑效果。 利用電漿管將上述氮.氣電獎化,便能容易地、正確地 控制被電漿化之遊離基氮之供給情況》 本發明之第2種叠層體之製造方法,其係包括將基板 之Si結晶層之主面暴露於含有氮、’氫、硫以及鎂中之一種 元素之氣氛中,以讓Si結晶層主面上之懸空鍵終端之製程 (a);與在上述Si結晶層上形成結晶性A1N層之製程(b)。 經濟部智慧財產局員工消費合作社印製 依此方法,可在底層Si結晶層表面上之懸空键被終端 之狀態下形成A1N層,故可獲得界面態密度小之劣化特性 等優良之A1N膜。 .在上述製程(b)之前,進一步備有將上述Si結晶層之 表面部氮化而形成氮化矽層之製程,於上述製程(b),藉 由在上述氮化矽層之上形成結晶性A1N層,便確能讓Si結 -10- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) A7 B7 先 閱 讀 背 面 之 注 意 事 項 再 填 本 頁 4 6 677 五、發明說明( 晶層表面上之懸空鍵终端。 較佳者,係爲在上述製程(Tb),藉由向上述A1N膜添 加至少氧、氮及硫中之一,以緩和上述A1N層内之起因 和上述Si結晶層間之格子不匹配的應力3 本發明之半導體元件,其備有:含有半導體層之基板 形成在上述半導體層之上且含有A1N層之絶缘膜;及形成 在上述絶缘膜之上且由導體而成之電極。 藉此,含有較藉由熱氧化法而形成之氧化矽膜之介電 常數爲高之A1N層的整個絶緣膜,其單位面積上之容量值 變高。再者,因結晶性致密A1N層内幾乎無缺陷和界面態 故其具有等同於氧化矽膜之優良之可靠性。再者,該絶緣膜 還可被用作場效應電晶體之閘極絶緣膜,MIS電容器之電 容絶缘膜等。 較佳者,係上述A1N層爲外延生長在上述半導體層上 之單結晶層。_ 在上述半導體層爲Si結晶層,上述半導體層之主面爲 (111)面之場合,上述A1N層爲密排六方晶,其主面爲 (000 1 )面。 在上述半導體層爲Si結晶層,上述半導體層之主面爲 (100)面之場合,上述A1N層爲立方晶,其主面爲(100: 面。 .藉由以鋁、氮、氫、硫以及鎂中之一终端上述半導體 層表面之懸空键,可降低上述A1N層與半導體層間之界面 上的界面態密度。再者,藉由氮化矽層,可抑制雜質通過 -11 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 裴 I I 訂 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 經濟部智慧財產局員工消費合作社印製 -4 8 67 7 1 A7 B7 五、發明說明() A1N層向半導體基板擴散。 若在上述半導體元件中,以上述絶缘膜爲閘極絶缘膜, 且在上述A1N層與上述半導體層之間進一步形成有氮化矽 層,則一方面可使底層Si基板之結晶性原封不動地保持下 來,另一方面又能由於氮化矽層之存在而使半導體基板表 面上的懸空鍵進一步減少,而使其與半導體基板間之界面 態密度變得極小。 若在上述半導體元件中,以上述絶缘膜爲閘極絶缘膜, 且進一步備有形成在上述A1N層之上的、至少由其介電常 數較A1N層之介電常數爲大之電介體及鐵電性材料中之一 構成的介質層,則在半導體元件具有場效應電晶體結構之 場合,該半導體元件便具有例如MFISFET之功能。此時, 藉由在高結晶性之A1N層上形成介質層,可獲得結晶性高 之正方晶介質層。結果,可獲得介電常數更高之高介質體 膜、殘留分極保持特性更強的鐵電體膜。 若在上述半導體元件中,以上述絶缘膜爲閘極絶缘膜, 且進一步備有形成在上述A1N膜之上的、至少由其介電常 數較A1N之介電常數爲大之電介體與鐵電材料中之一構成 的高介質層,且至少在上述介質層之上側與下側中之一側 形成結晶性之導電性膜,該半導體元件便會具有例如 MFMISFET之功能。 •若在上述半導體元件中,使上述A1N層内至少含有氧、 氫、硫中之一,而讓上述A1N層内之起因於和上述半導體 基板間之格子不匹配的應力得以緩和,便能獲得其上具有 -12- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
—訂---------線- (請先閲讀背面之注意事項再填寫本頁) A7 B7 五 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 、發明說明( @ 9# & ft &之絶缘膜且可靠性髙之半導體元件。 迷半導體元件中,使上述A1N層與上述半導體 ^@2格+不匹配擴大,便可提高上述A1N層之介電常數。 [本發明之實施形態] A1N之基本特性一 ^ #發明之實施形態前,先對本發明中之作閘極絶 @ @ $材料,即Α1Ν膜之基本特性加以説明。 ® 7爲能帶圖,其係用以比較Α1Ν及Si〇2相對Si之能 帶的能帶不連續值。 %胃ϋ所示般,以〇2膜之帶隙(傳導帶一價電子帶之 會旨$差,g卩禁帶寬)約爲9eV,Si〇2之價電子帶端與Si之價 電子·帶端之間的能帶不連續值約爲·47βν,Si〇2之傳導帶 ^胃Sit »導帶端之間的能帶不連續值約爲3 2eV。而ain 2胃P紫纟勺爲6.4 eV, A1N之價電子帶端與Si之價電子帶端之 胃@ @帶不連續值約爲_3〇ev, A1N之傳導帶端舆Si之傳 導帶端之間的能帶不連續值約爲2.leV<>換言之,A1N與Si Η之能帶不連續值分別爲Si〇2與Si閭之能帶不連續值的 6 4 % (價電子帶側)和6 6 % (價電子帶側)。 而且,因於A1N膜中生成載子之雜質、缺陷極少,故 A1N膜之絶緣性很高。再者,因於A1N與Si之界面上懸空鍵 很少,故其與Si之界面上的界面態密度極低。 •以上分析表明:若在Si和與其相對之導體部件間加上 ΑίΝ膜,則該A1N膜足以被用作閘極絶緣膜及其他障壁層 等。 -13- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公楚) I -----------I ^ -IHL----訂---- -----線 * (請先閱讀背面之注意事項再填寫本頁) 466771 A7 _____B7___ 五、發明說明() 再者,Si晶體爲金剛石結構,A1N晶體爲類似於閃鋅礦 型晶體結構的纖鋅礦型晶體結構。由於閃鋅礦型晶體結構 (其爲立方晶之一種),係用另一種原子來代替金剛石結 構中之原有原子,且隔一個換一個後而獲得者,故很容易 在金剛石結構型晶體之上外延生長閃鋅礦型晶體。舆此相 對,一般係很難在金剛石型晶體之上外延生長纖鋅礦型晶 體(六方晶之一種)。然而,於纖鋅礦型晶體結構與閃鋅礦 型晶體結構之(111 )面上,原子排列位置相同/換言之,六 方晶之纖鋅礦型A1N層,係能在主面爲(111)面的Si基板 上(以下,稱其爲(111) Si基板)上外延生長。此乃早已 爲衆人所知。 -格子匹配型A1N層之形成一 此處,第一,本案發明人着眼於以下現象:即在A1N晶 體極薄之場合,在主面爲(100)面的Si基板上(以下,稱 其爲(100) Si基板)上,形成有爲立方晶之閃鋅礦型晶體 結構之(100) A1N層。A1N層爲原本之纖鋅礦型晶體之場 合,當然具有高結晶性;其爲閃鋅礦型晶體之場合,亦具 有高結晶性。 於是,藉由適當地選擇A1N之成長條件及Si基板之面 方位等,便可在單晶矽層上外延生長出結晶性高之A1N膜。 A1N之相對介電常數爲9,其遠大於藉由熱氧化而形 成之Si〇2的相對介電常數3.9。是以,在利用A1N作聞極絶 …缘膜等之材料時,單位面積上之電容值會大幅的上昇;且 於同一個電容值下,不必將A1N像Si〇2膜那樣薄膜化,便 喜 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) ^ i ----^---—訂·!! — ! _ 線· 經濟部智慧財產局員工消費合作社印製 466771 A7 ----B7_ 五、發明說明() (請先閱讀背面之注意事項再填寫本頁) 可獲得同一個電容值。換言之,因既可抑制載子之直接隧 道遗漏電流,又可提高電荷積蓄量,故足以跟上半導體元 件之微細化與積體化之發展》 需提一下,在第6份文獻 “T.LeiandT.D.Moustakas J.Appl.Phys.71,4934( 1992)’ 及第 7份文獻 'A.Watanabe, T.Takeuchi, K.Hirosawa, H.Amano, K.Hiramatsu and I.Akasaki, J. Crystal Growth, 128, 39 1, ( 1993)中,對 如何在Si基板上形成III族氮化物結晶薄膜進行了研究。 惟,上述文獻中僅研究了 A1N膜被用作形成GaN膜以 前之緩衝層之情形,而没在以A1N膜作元件上之一要素, 例如閘極絶缘膜等上作什麽探討。 —格子不匹配型A1N層之形成一 經濟部智慧財產局員工消費合作社印製 第二、本案發明人發現:某一條件下,Si基板上會外 延生長其格子與Si之格子不匹配的氮化物膜,如A1N單結 晶膜等。雖然尚未對此時之外延生長機理做出充分之説明, 然吾人認爲其與所謂的表面活性劑(surfactant)效果有 闕。如第8份文獻*日本物理學會誌 Vol.53 ( 1998 ) p.244-250”中所记载般,表面活性劑效果係爲這樣一種現 象:即附著於底層結晶層上之表面活性劑原子之存在,使 底層結晶層與外延生長層間之界面能降低。如該文獻所述, 薄膜之生長方式一般可被歸納爲以下3種: a.於底層上進行層狀生長之Frank-van der Merwe 生長(F— Μ生長) 可以説此種方式爲:外延生長之物質在底層結晶層上 -15- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) .•r-.,· 466771 A7 _ B7 五、發明說明() —層接一層地生長,且係爲一種理想的生長結§性化合物 膜的方式。 b. 於底層上從第一層開始便進行島狀生長之Volmer-'Weber生.長(V— W生長) 此種方式爲:外延生長物質自生長初期便在底層上進 行3維生長,即亨狀生長。 c. 於底層上先層狀生長,後島狀生長之stranski- "'~· *·.—·~ι,'+, .___
Krastanov 生長(S— K 生長) 此種方式爲:生長初期,外延生長物質於底層上一層 一層地生長,而當膜厚超過一定值後,便開始進行3維生 長。 此處,假設底層結晶層、外延生長物質之單位面積上 之表面能分別爲as、 σ g;二者間之單位面積上之界面能 爲α n,則一般情況,係不是下式(i )成立,就是下式(2 ) 成立,即總有一方會成立。 σ S < σ i a + σ g 島狀生長 (1) σ S > σ i η + σ g 層狀生長 (2) 此處,表面活性劑之作用爲:於底層結晶層一外延生 長層使關係式(1)成立之場合,便藉由降低二者間之界面 能σ i „,而讓關係式(2 )成立,是以,即可使生長方式從 島狀生長方式變化爲層狀生長方式。 再者,又可將成長初期進行層狀生長之情形進一步地 分爲以下2種生長方式。其中之一爲:外延生長層和底層結 晶層間之相互作用很小,外延生長層以其自身之晶格常數 -16- 本紙張尺度適用中國國家標準(CNS)_A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) ^ -----r I--訂----------線 經濟部智慧財產局員工消費合作社印製 Α7 Β7 4 6 67 7 發明說明() (即格子不.匹配地)生長,而不會受底層.結晶層表面之懷· 子排列之影響。於該場合,層狀生長係與膜厚無關,在# 應力之狀態下繼續下去。其中之二爲:外延生長層與底J 結晶層間之相互作用很大,外延生長層一邊保持著與底 結晶層表面之格子之匹配,一邊生長。於該場合,因隨 外延生長層之生長,應力亦淅漸的積蓄起來,故當膜厚y 到某一厚度以上時,便轉化爲島狀生長。 五 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 注 項 再 該文獻中叙述説獲得了如下效果:即以Au作表面活寫 本 1 I 訂 劑附著於Si基板上,則生長在Si基板上之Ge膜之臨界膜 (此膜厚爲:由格子匹配所致應力由於位錯之發生而得以 緩和時之膜厚)便會增大。再者,在第9份文獻·個體物理
Vol.29 No.6 ( 1994) ρ.559-564Γ 中叙述説:於 Si/G /Si異質外延生長時,可用sb作表面活性劑。 此處,本案發明人發現:讓A1N層生長於Si基板上之 場合,A1N層之構成元素即氮原子n可作表面活性劑,並證 實了 :除了利用該表面活性劑效果以外,再另施加—定條 件,則結晶性化合物膜便在其與底層結晶層之間基本上爲 格子不匹配之狀態下進行外延生長。而且,本案發明人還 發現.利用此,能形成不.存在格子匹配所致應力的.介質膜、 半導體膜等(如後述實施形態中所述般)。 (第1實施形態) •於本發明之第1實施形態,係説明藉由利用分子束外 延生長(MBE)裝置之分子束外延生長法,形成ain膜之 基本方法。圖1 (a)〜U)爲斷面圖,其顯示第i實施形 17- 466771 A7 _____B7___ 五、發明說明() 態中之A1N膜之形成順序。 (請先閱讀背面之注意事項再填寫本頁) 需提一下,如後所述,亦可以利用MBE裝置以外之其 他裝置,在Si基板上形成A1N絶緣膜。 首先,在圖1 ( a)所示之製程,將用以製作元件之Si 基板1清洗後,再將Si基板1浸至含氟化氫(HF)、氟化氨 (NH4F)之溶液中,水洗、乾燥後立即將其導入用以進行 结晶生長之MBE裝置内《此時,Si基板表頭被氫(H)原子 極薄之非晶態Si〇2層所覆蓋。較佳者,係Si基板1之主面爲 (100)面,不過,其亦可爲(111)面、其他的高次面,或 者將此些面旋轉幾度後而獲之面。將MBE裝置内之Si基板 1昇温至100〜400 °C之範圍内,以除去殘留在Si基板1表 面之水分、吸附氣體等。 之後,再對Si基板1昇温,直至80 0〜900 °C之範圍内。 此時,覆蓋著Si基板1表面之Η原子、薄之非晶態Si〇2層開 始脱離,而剩下如圖1 ( a)所示之懸空鍵2。 經濟部智慧財產局員工消費合作社印製 在圖1 (d)所示之製程,係藉由MBE生長法,交替地 供给用以形成A1原子層之原料與用以形成N原子層之原料, 而使A1原子層與N原子層一層一層地交替著疊層起來,最 後形成數10層之A1N結晶層7。 此處,在從圖1(a)所示之製程移至圖1 (d)之所示 之製程的過程中,由於Si基板1與A1N結晶層7相結合之界 面區·域之原子種類之不同,而會形成2種結構。 如上所述,在A1N結晶層7之(100)面與(111)面上, 皆交替地出現僅由A1原子3構成之面與僅由N原子4構成之 -18- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 B7 466771 五、發明說明() (請先閱讀背面之注意事項再填寫本頁) 面。是以,有以下兩種情形:即如圖1(b)所示,於A1N 結晶層7内,形成有Si基板1表面之Si原子和A1原子3相結 合之界面區域5a;及如圖1(c)所示,於A1N結晶層7内,形 成有Si基板1表面之Si原子和N原子4相結合之界面區域5b 〇 究竟形成圖1 ( b)所示之狀態還是圖1 ( b)所示之狀態,係 由在MBE生長之時,先供給A1原子層形成用原料還是先供 給N原子層形成用原料而定》 , 儘管在A1N結晶層7中含有圖1 ( b)所示之界面區域5a 之場合與含有圖1 (c)所示之界面區域5b之場合,A1N結 晶層7之特性不完全相同,然此兩種場合下,A1N結晶層7 皆具有結晶性優良之結構。 惟,因起p型維質作用之A1原子不侵人Si基板1内爲佳, 故多數.場合下,係圖1 (c)所示之狀態爲較佳者。換言之, 可以這麽説:多數場合,係先供给用以形成N原子層之原 料氣體爲較佳者。 (第2實施形態) 經濟部智慧財產局員工消費合作社印製 於第2寅施形態,係説明藉由利用分子束外延生長 (MBE)裝置之分子束外延生長法,形成A1N膜之又一基 本方法。圖2(a)〜(g)爲斷面圖,其顯示本實施形態中 之A1N膜之形成製程。 首先,同於第1實施形態中之最初處理,將用以製作 元件之Si基板1清洗後,再將Si基板1浸至含氟化氫(HF)、 氟化氨(NH4F)之溶液中,水洗、乾燥後立即將其導人用 以進行結晶生長之MBE裝置内。此時,Si基板表面被氫(H) -19- 本紙張尺度適用中國國家標準(CNS)'A4規格(210 x 297公餐) A7 466771 _____B7___ 五、發明說明() (請先閱讀背面之注意事項再填寫本頁) 原子、極薄之非晶態Si〇2層所覆蓋。較佳者,係Si基板1 之主面爲(100)面,不過,·其亦可爲(111)面、其他的 高次面,或者將此些面旋轉幾度後而獲之面《將MBE裝置 内之Si基板1昇温至100〜400°C之範圍内,以除去殘留在 Si基板1表面之水分、吸附氣體等。 於第1實施形態,係在此之後,再將Si基板1昇温,直 昇至800〜900°C之温度範圍内,藉此,在Si基板上留下懸 空鍵,進而在其上形成A1N結晶層。'而於本實施形態中,係 在Si基板1之表面上殘留下終端原子,再在其上形成A1N結 晶:層。 如圖.2 (a)所示般,於Si基板1之表面被氫原子10所 覆蓋之場合,此後,將基板温度昇高至並保持在500 °C左 右。 於是,如圚2 (d)所示,氫原子10原樣留下來,而成 爲终端懸空键之終端原子12。 經濟部智慧財產局員工消費合作社印製 另一方面,於Si基板1之表面被非晶態Si〇2層、其他化 學種及薄膜等所覆蓋之場合,還要再將Si基板1昇温至800 〜9 0 0 °C之范围内。此时,覆蓋著表面的其他化學種、很薄 之非晶態Si〇2層便脱離Si基板1之表面。於是,如圖2 ( b) 所示,懸空鍵2便殘留於Si基板1之表面上。這時,如圖2 (c)所示,將終端用化學種11供至Si基板1上之懸空鍵2 上去。 結果,如圖2 ( d)所示,該化學種11便作爲終端原子 12留下,讓懸空鍵2終端。可從氫(H)、鎂(Mg)、硫(S)、 -20- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 B7 466771 五、發明說明( 氮(N)、鋁(A1)中擇一,作此時之終端用化學種11β (請先閱讀背面之注意事項再填寫本頁) 如上所述,以上兩種場合,皆係先由終端原子12將S 基板1表面上之懸空鍵終端,再進行Α1Ν之外延生長處理 者。 於圖2 ( g)所示之製程,形成Α1Ν結晶層7。在從圖 (d)所示之製程移至圖2(g)所示之製程之過程中,如在 第1實施形態中所説明般,於進行MBE生長時,係根據最 初所供之原料氣體之種類,決定A1N結晶層7之界面區域 之最下端之原子爲A1還是爲Ν»惟,因Si基板1表面上之終 端原子12之種類之不同,最下端或容易附著A1原子3,或 容易附著N原子4,係發生變化者。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 A1N結晶層7之(1 〇 〇 )面與(111)面上,皆交替地出 現僅由A1原子3構成之面與僅由N原子4構成之面。是以 有以下兩種情形:即如圖2 ( e)所示,於A1N結晶層7内,形 成有.Si基板1表面之終端原子12和A1原子3相結合之界面 區域5a;及如圖2 (f)所示,於A1N結晶層7内,形成有Si 基板1表面之終端原子12和N原子4相結合之界面區域5b。 儘管在A1N結晶層7中含有圖2(e)所示之界面區域5a之場 合與含有圖2 (f)所示之界面區域5b之場合,A1N結晶層7 之特性不完全相同,然此兩種場合下,A1N結晶層7 >皆具 有結晶性優良之構造。 .惟,因起p型雜質作用之A1原子不侵入Si基板1内爲佳 故多數場合係圖2 (f)所示之狀態爲較佳者。換言之,可 以這麽説:多數場合,係先供給用以形成N原子層之原料 -21- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 46677 1 A7 ___B7__;__ 五、發明說明() 氣體爲較佳者。 (請先閱讀背面之注意事項再填寫本頁) 本實施形態之方法,係於圖2 ( d)所示之製程,先用 终端原子12讓Si基板1表面之懸空鍵终端,再進行A1N結 晶之生長處理,故和第1實施形態中之方法相比,確能進 —步地使所形成之A1N結晶層7内之界面態密度降低。 再者,於本實施形態,係爲在A1N結晶層5與Si基板1 之間夾上了由終端原子12而成之1層原子層,故具有以下 優點:藉由適當選擇構成終端原子12之化學種,便能更有 效地抑制A1原子侵向Si基板1。 (第3寅施形態) 於第3實施形態,係説明在A1N結晶層上叠層別的結 晶層而形成疊層體之方法,且此時該疊層體,例如係被用 作具有MFISFET等之功能的3端子或者4端子型場效應型 電晶體之閘極絶緣膜。圖3 ( a)〜(c)爲斷面圖,其顯示 於第3實施形態中,形成由A1N膜及介質薄膜構成之疊層 膜的製程。 首先,於圖3 (a)及(b)所示之製程,利用上述第1 及第2實施形態中之形成製程,於Si基板1上形成A1N結晶 層7。 經濟部智慧財產局員工消費合作社印製 之後,於圖3(c)所示之製程,在A1N結晶層7上,形 成結晶性介質薄膜8 ^且較佳者,係爲利用至少其相對介電 常數’(er)較直接氧化而獲之Si〇2膜之相對介電常數3.9 爲大之電介體,作該介質薄膜8之構成材料。且還在該介質 薄膜8之上形成閘極用多晶矽膜9。 -22- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 46677 1 a7 __^___B7___ i ' 五、發明說明() 介質薄膜8之構成材料係結晶性較高者爲佳。然非晶 態亦可。於要形成高結晶性介質薄膜8之場合,因在(in) Si基板上,六方晶(纖鋅礦型結構)之(0001)面與si基 板之(111)面匹配,故較佳者係使用爲六方晶結構之電介 體;因在(100) Si基板上,立方晶(閃鋅礦型結構)之(100) 面與Si基板之(100)面匹配,故較佳者係使用爲六方晶結 構之電介體。惟,於介質薄膜極薄之場合,因Si基板1之晶 體結構保持原樣不變,故並非一定局限於上述之組合。 另外,於介質薄膜8具有結晶性之場合,較隹者係,其 晶格常數接近於A1N結晶層7或者Si基板1之晶格常數。具 體而言,例如,可用與Si之格子不匹配率爲-0.37 %之 Ce〇2 ,或者與Si之格子不匹配率爲_5.4%之Zr〇2,或者二 者之混晶,作形成介質薄膜8之電介體。 例如,亦可用與AIN間之格子不匹配率爲一4.5 %之 MgO等,作形成介質薄膜8之電介體。 若用以上之材料形成介質薄膜8,則由A1N結晶層7與 介質薄膜8組合而成之疊層體整體之相對介電常數er,便 可達到Si〇2膜之相對介電常數之2倍以上。換言之,若以由 A1N結晶層7與介質薄膜8組合而成之疊層體整體作閘極絶 缘膜,則可獲得單位面積電容值很高的閘極絶缘膜。 再者,該介質薄膜8,不僅係爲介電常數高之结晶性 薄膜·,亦可爲鐵電性之結晶性薄膜。於此場合,例如,可 用鈦酸鋇(BaTi〇3·)、PZT(PbZr〇3*~.p.bTi〇3).、PLZT (含 Pb,La,Zr,Ti之氧化物)等作鐵電材料。此時,若藉由於 -23- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ---------—--1 — — —--I--' (請先閱讀背面之注音?事項再填寫本頁) A7 466771 ____B7_____!--- 五、發明說明() (請先閱讀背面之注意事項再填寫本頁) 結晶性高之A1N結晶層7上形成鐵電材料,則鐵電性介質 薄膜8之結晶性,係與在非晶態結構之薄膜上形成介質薄 膜8之時相比,會提高很多。結果,高結晶性、鐵電性介質 薄膜8之介電常數便會提高很多,於是,由A1N結晶層7和 介質薄膜8而成之疊層體整體之相對介電常數(er )會 大有增加。 此時,該高結晶性A1N結晶層7,係可作將介電常數較 A1N爲高或鐵電性介質薄膜8叠至Si基板1上時之摩衝層用。 因A1N結晶層7具有高結晶性且彳,緻,故可抑制雜 質從由含重金屬等之高電介體或者鐵電材料而形成之介質 薄膜擴散;同時因A1N結晶層7之介電常數很高,故施加在 爲緩衝層之A1N結晶層7上之電壓占施加於閘極上之電壓 的比率,與以Si〇2膜作緩衝膜時相比,係降至一半以下。 因A1N結晶層7具有高結晶性,故形成在A1N結晶層7 上之介質薄膜8,係反映出A1N結晶層7之結晶性而高度配 向或者結晶,因而或可使介電常數更高,換言之,可實現 安定的殘留分極保持特性。 (第4實施形態) 經濟部智慧財產局員工消費合作社印製 於第4實施形態,係説明在A1N結晶層之上下,疊層別 的結晶層而形成疊層體之方法,此時該疊層體被用作具有 MFISFET等之功能的3端子或者4端子型場效應型電晶體 之閘極絶緣膜《圖4(a)〜(e)爲斷面圖,其顯示第4實 施形態中,形成由A1N結晶層、結晶性介質薄膜、導電性 薄膜、鐵電體膜構成之疊層膜的製程。 -24- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 4 6 677 1 A7 ____B7_____ 五、發明說明() 首先,於圖4(a)及(b)所示之製程,利用上述第1 或者第2實施形態中之形成製程,於Si基板i上形成A1N結 晶層7。 之後,於圖4(c)所示之製程,在A1N結晶層7上,形 成結晶性之第1層導電性薄膜2 1。例如可用c 〇Si2等作結晶 性第1層導電性薄膜21之構成材料。 之後,於圖4(d)所示之製程,在第1層導電性薄膜21 上形成由高介電性或者鐵電性材料而成之結晶性介質薄膜 22。例如,可用鈦酸鋇(BaTi〇3)、pzT(PbZr〇3—PbTi〇3) PLZT (含Pb,La, Zr,Ti之氧化物)等作結晶性介質薄膜 22之構成材料。 之後,於圖4(e)所示之製程,在結晶性介質薄膜22 之上,形成第2層導電性薄膜23〇例如可用CoSi2等作結晶 性之第2層導電性薄膜23之構成材料。 此處,第1層導電性薄膜2 1和第2層導電性薄膜2 3,係 分別形成在結晶性介質薄膜2 2之下方和上方。不過,亦可 僅在上方或下方且僅形成二者中一》 將本實施形態中之叠層膜圖案化,以在源極·汲極區 域形成閘極結構。藉此,可使結晶性介質薄膜2 2作不_揮./發 性半導體記憶裝置之浮遊閘極。而且,還可藉由讓儲存於 結晶性介質薄膜22中之電荷,或在第1層導電性薄膜21, 或在第2層導電性薄膜23,或在此二者間移動,以進行資 料之消去與寫入。 (第5實施形態) ' -25- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ------------1 ^-----r---^---------. (請先閱讀背面之注意事項再填寫本頁) 46677 1 A7 B7 五、發明說明() .(請先閱讀背面之注意事項再填寫本頁) 於第5寅施形態,係説明在A1N結晶層上疊層別的非 結晶層而形成疊層體之方法,此時該疊層體可被用作例如 具有MFISFET等之功能的3端子或者4端子型場效應型電 晶體之閘極絶缘膜。圖5(a)〜(c)爲斷面圖,其顯示第 5實施形態中,形成由A1N膜及非結晶層構成之叠層膜的 製程。 首先,於圖5 (a)所示之製程,將用以製作元件之Si 基板1清洗後,再將Si基板1浸至含氟化氫(HF)、氟化氨 (NH4F)之溶液中,水洗、乾燥後立即將其導入用以進行 MBE結晶生長之裝置内。此時,Si基板表面被氫(H)原子、 極薄之非晶態Si〇2層所覆蓋。較佳者,係Si基板1之主面爲 (100)面,不過,其亦可爲(111)面、其他的高次面,或 者將此些面旋轉幾度後而獲之面◊將裝置内之Si基板1昇 温至100〜40 0 °C之範圍内,以除去殘留在Si基板1表面之 水分、吸附氣體等。 之後,再將Si基板1昇温直至8 00〜900 °C之範圍内。 此時,覆蓋著Si基板1表面之Η原子、薄之非晶態Si 02層開 始脱離。' 經濟部智慧財產局員工消費合作社印製 於圖5 (b)所示之製程,將已使其乾燥之NH3氣體或 者N2〇氣體,或者遊離基活性化氮氣供至Si基板1上,而讓 Si基板1表面之Si氮化,以形成由SisN4等氮化矽化合物而 成之非結晶性氮化矽層2 5。此時,該氮化矽層2 5,係或將 藉由高頻管、螺旋電漿管而生成之氮分子/原子激活種, 或將由於高温而活性化之氨或其派生分子/離子等照射到 -26- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 4 6 677 I A7 B7 五、發明說明() 潔淨、平滑之Si基板表面上,直接氮化Si而獲得。較佳者, 係該層爲1個至數個分子層的極薄層,非爲非晶態,爲維 持高周期性的層。 之後,於圖5 (C)所示之製程,利用MBE生長法,形 成結晶性A1N薄膜2 6。此時,A1N薄膜26之底層,即氮化矽 層25雖具有非結晶性,然其膜厚非常的薄,且新氮化膜並 非係用CVD等法沈積而成,而係藉由氮化Si基板1而形成, 故氮化矽層25中保持著與Si基板1之结晶結構有關的規則 性。因此,形成於氮化矽層25上之A1N薄膜26,亦係在仿 效Si基板1内之結晶構造在大致爲外延生長之狀態下形成, 能够實現高結晶性。 由於氮化矽層25之存在,Si基板1表面之懸空鍵由氮 終端,於是界面態密度極小。換言之,若利用A1N薄膜2 6 與氮化矽層2 5而成之叠層體作場效應電晶體之閘極絶緣 膜,則該閘極絶緣膜具有髙介電常數和高耐性。 (第6實施形態) 於第6實施形態,係説明用以使A1N膜中之起因於AIN 膜和Si基板閭之格子不匹配的應力得以缓和的方法。於本 實施形態,係應用上述第1〜第5實施形態中之製程加以説 -明,故製程之圖示在此省略不提。 於該實施形態,亦與上述各實施形態一樣,將用以製 作元件之Si基板清洗後,再將Si基板浸至含氟化氫(HF)、 氟化氨(NH4F)之溶液中,水洗、乾燥後立即將其導入用 以進行結晶生長之MBE裝置内。此時,Si基板表面被氫(H) -27- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -------------- 农-----r---訂 ----------線, . -....... . (請先閱讀背面之注意事項再填寫本頁) A7 B7 46677 五、發明說明() 原子、極薄之非晶態Si〇2層所覆蓋。較佳者,係Si基板之 主面爲(100)面,不過,其亦可爲(111)面、其他的高 次面,或者將此些面旋轉幾度後而獲之面。藉由昇高MBE 裝置内之Si基板之温度,以除去殘留在Si基板1表面之水 分、吸附氣體等。之後,再將Si基板1昇温,以使覆蓋著Si 基板1表面之Η原子、薄之非晶態Si〇2層脱離該Si基板1之 表面。 之後,如第1〜第5實施形態中所説明般,直接於Si基 板上形成A1N膜,或者在二者間夾上一薄氮化膜皆可。此 時,在上述第1〜第5實施形態中所説明之MB E生長過程中, 不斷地向A1N結晶層7 (或者A1N薄膜26)内添加氧、氫、 硫等作雜質。氧或者氯,係從設置於MBE裝置中之氣體閥 或者氣體管供來。此時,可直接供給其分子,·亦可於施加 了高頻的遊離基、離子或者原子狀態下活性化後供來;還 可用固體粉碎管等將其砸碎後供來。 既可單獨地添加上述一種元素,亦可同時添加上述· 2 種元素以上之混合物。且這些元素之添加量爲摻雜水平, 即在lxl015cm·3〜lxl02°cm·3之範圍内。 即使利用含有以上添加物之A1N膜作各種電晶體之閘 極絶緣膜,這些添加物亦不會促進爲電氣特性惡化之——因 的遺漏電流之産生,因此不會使閘極絶缘膜之絶緣特性惡 化。. 特別是在上述雜質以lxl015cm_3〜lxl〇2°cm·3之濃度 被添加到A1N層内時,可緩和由於A1N層之晶格常數與Si -28- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----------1,¾-----r---訂---------線«. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 466771 A7 B7 五、發明說明() 基板之不同而産串於Ajl層内,...避應力。其結果,可抑制於 一·..·....— 一^ ’ 〜〜一.一»- (請先閱讀背面之注意事項再填寫本頁) ΑΪΪΓί内産生錯位等晶體缺陷,以提高A1N層之結晶性。因 應力這樣得以缓和,故隨著時間之推移而發生之特性劣化, 以及由經過加熱過程而引起之劣化皆得以抑制。其'结果, 係爲可提高所構成之以Α1Ν層作閘極絶缘膜或者鬧極絶缘 膜之一部份的半導體元件的可靠性。 再者,與缓和上述Α1Ν層内之應力相逆,若將Si基板 之主面沿(100)面傾斜一下而讓A1N層内之應力增大,則 可提高A1N層之介電常數。 (第7實施形態) 於本實施形態,係説明半導體元件之一,即場效應電 晶體之構造。其中之閘極絶缘膜係爲依上述第1、第2、第 3以及第5寅施形態中所述之方法而形成之A1N層(A1N結 晶層7或者A1N薄膜26 )(或者A1N層和其他薄膜之疊層 膜)。圖6爲第7寅施形態中之場效應電晶體之斷面圖。 經濟部智慧財產局員工消費合作社印製 如該圖所示,Si基板5 1上形成有爲元件分離用絶緣膜 的LOCOS膜52。Si基板51之由LOCOS膜52所包圍之活性 區域上,形成有僅由A1N層或者由A1N層與其他薄膜而成 之閘極絶緣膜53、由低.電阻多晶矽層54a及矽化物層45b 而成之閘極54、形成在閘極5 4兩側面上之由氧化矽膜而成 之絶缘體側壁55。而且,Si基板1内,形成有將閘極絶緣膜 5 3之·正下方區域(溝道區域)圍起之低濃度源極/汲極區 域(LDD區域)56與形成在低濃度源極/汲極區域56之外 側的高濃度源極/汲極區域5 7。該場效應電晶體爲p溝道 -29 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 46677 1 A7 B7 五、發明說明() 型和η溝道型時,該低濃度源極/汲極區域5 6和禹濃度源 極汲極區域57中之雜質便相應地爲P型雜質(如硼等) 和η型雜質(如砷,磷等)。 如上所述,藉由讓結晶性高之Α1Ν層(或者Α1Ν層和其 他薄膜之疊層體)構成3端子和4端子場效應電晶體中的閘 極絶缘膜,可使閘極絶缘膜之單位面積電容值,較由熱氧 化法而形成之Si〇2膜之大爲增加。是以,電容值相等之場 合,則可使含有A1N層之閘極絶緣膜之膜厚較Si〇2膜之爲 厚,於是,閘極絶缘膜内便幾乎不會發生由於載子之直接 隧道而引起之遗漏電流》再者,因A1N具有很大的能帶不 連續值,且A1N層中只存在極少之會生成載子的雜質、缺 陷等,故絶缘性很高。 另外,由於A1N和Si之晶體結構類似、晶格常數近似, 故结晶性A1N層係結晶生長於結晶性Si基板上,是以,可 抑制在其與Si基板之界面區域産生懸空鍵,結果,可將此 時之界面態密度抑制在等同於或者低於直接氧化而形成之 Si〇2膜之水平上〆 (第1〜第7實施形態之變形例) 於上述各實施形態,係藉由MBE法形成A1N層(A1N 結晶層7或者A1N薄膜26),除此以外,亦可藉由化學汽化 沈積(CVD: Chemical Vaporization Deposition)法、 金屬有機氣相生長(MOVPE: Metal .Organic Vapor Phase Epitaxy)法、氮化物氣相生長(HVPE: Hydride Vapor Phase Epitaxy)法、滕射法等,形成結晶性AIN層。 -30- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----------I^.-----r---訂-------線· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 6 677 1 a7 _____B7________ 五、發明說明() 再者,於上述各實施形態,係以A1N層作MOS電晶體 之閘極絶缘膜,除此以外,亦可以A1N層作MIS電容器或,. 者MIM電容器之電容絶緣膜。 而且,不僅可在Si基板上生長出結晶性高之A1N層,亦 可在GaAs基板上生長出結晶性尚之A1N層。 (第8實施形態) 於本實施形態,係説明以氮原子N爲表面活性劑,在 格子不匹配之狀態下,在Si基板上外延生長A1N結晶層之 —例。 圖8爲一斷面圖,其概略地顯示本實施形態中所用 MBE裝置60之結構。如該圖所示般,MBE裝置60備有:真 空容器61、用以將真空容器61内部維持在真空狀態的真空 泵62、安裝於真空容器61上某一處之電漿化管64及克努森 管65以及用以控制外延物質自電漿化管64及K-管65中放 出的閘板66、67。所構成之上述電獎化管65,係能將電漿 化氮氣而生成之遊離基氮放向真空容器61内;所構成之上 述K-管6 5,係能將A1原子放向真空容器61内。所構成之該 MB E裝置60,係藉由一層一層的交替著在真空容器63内 之被加工物,即基板63上生長從電漿化管64及K-管65 (克 努森管)中放出之遊離基氮和A1原子,以讓A1N結晶層外 延生長。 圖9係爲顯示上述電漿化管64之結構的斷面圖〇如該 圖所示般,電漿化管64備有:用以機械地支持著管的殻體 70、設置於殼體 70 内的 PBN (Pyrolytic Boron Nitride) -31- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注音?事項再填寫本頁) 农-----r---訂-----------線· i、 4ββ77 發明說明() 坩堝71及繞在PBN坩堝周圍之線圈72〇而且,ΡΒΝ世禍7 之上端設有用以供給遊離基化之氮的開口;於坩堝71之 部,用以供給Ν2氣體之氣體導入管73開著口。氣體導人 73,係介以閥74接在Ν2氣體供給裝置(Ν2氣瓶等)上。另| 外,氣體導人管73上常常安裝有用以控制Ν2氣體流量的流I 量測量儀75。 圖10爲一顯示讓Α1Ν結晶層進行外延生長之際,電漿 化管64之閘板66及Κ -管65之閛板67之開闕時刻的圖。首先 於某一時刻tl,打開電漿化管64之閘板66,放出遊雞基氮, 接著,於時刻t2,打開K·管65之閘板67,放出A1原子。此 處,時刻tl與時刻t2之時間差Δ t約爲3min,於該時閭差 At内,遊離基氮覆蓋住Si基板面,且對此後格子不匹配狀 態下之外延生長而言,其起表面活性劑之作用〆之後,係 輪流地打開閘板66、67中之一,以連續不斷地放出遊離基 氮與A1原子,在基板上交替地形成一層N單層與一層A1單 層,即外延生長A1N結晶層。值得一體的是,以形成一層Ν 單層和一層Α1單層之時間爲準,交替著打開或者關閉閘板 66、67,便能正確無誤的一層接一層的形成Ν層和Α1層。 圖11 (a)〜(c) 係爲顯示本實施形態中,A1N結晶 層之外延生長過程的圖。首先,如圖U (a)所示般,於超 高真空氣氛中加熱Si基板1而將Si基板1之主面洗淨,於是 其表面上便形成懸空鍵2。此時,若設Si之金剛石結構之 (111)面之單位胞周期爲單位“广,則Si基板1之主面便 具有大小爲7x7之周期結構(7x7重建結構h 適用中國國家標準(CNS)A4規格ilO X 297公釐)
-1 ^1 ^1 • ^1 ϋ _1 - > n 1· 訂--------線_ (請先閱讀背面之注意事項再填寫本頁) %
其次,如圖11 (b)所示般,首先,打開電漿化管64之 閘板66,將遊離基氮(N)供向Si基板1之主面,而在Si基 板1之主面上形成N層《接著,打開K-管65之閘板67,而在 N層之上形成A1層。此時,若將本實施形態中之A1N結晶層I 之生長機理與第1實施形態中之作一比較,.可知:本實施| 形態中,並非如第1實施形態般,一個N原子4附著在一個 形成於Si基板1之Si單結晶面最上部的懸空鍵上,而是N原 子4除了懸空鍵以外,還進入Si結晶格子内。因此,在最初 之N層之N原子4與下一層之A1原子結合而形成一單A1N層= 之後,如圖11 ( c)所示,交替著形成一層N單層與一 層A1單層,最終形成A1N結晶層80。自外延生長一開始,該 A1N結晶層80之格子間距離便不與底層Si基板1之格子間 距離匹配。換言之,係邊維持著大致與A1N結晶原有之晶 格常數一致的格子閭距離,邊繼續外延生長》 經濟部智慧財產局員工消費合作社印製 圖12係爲顯示本實施形態中之Si基板與A1N結晶層之 疊層體之縱斷面之TE Μ像的圖〇由該圖可知:於Si基板與 A1N結晶層之境界部,A1N結晶層之5個格子和Si基板之4 個格子相連,其結晶格子與底層Si基板之結晶格子不匹配 的A1N層在進行外延生長。 圖1 3係爲顯示於本實施形態中外延生長出之A1N結晶 層之電子線衍射像的圖乂由該圖可知:獲得的係爲A1N結 晶層之(0 0 0 1 )面圖案。換言之,在以(111)面爲主面 的Si基板上,獲得了以(〇〇〇1)面爲主面的結晶性良好之 A1N結晶層。而且,底層si基板之(111)面與A1N結晶層 -33 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 46677 1 A7 _B7_ 五、發明說明() 之(0001)面皆爲密排面,從結晶學上看,二者實際上爲 同一個面。由此可知:A1N結晶層,係邊繼承有關底層Si基 板之結晶方位之信息而生長,邊在其與底層Si基板所形成 之界面上,與Si之結晶格子不匹配即大致與其本身原有之 結晶構造相一致之結晶格子位置上進行外延生長。 另一方面,上述第8、第9份文獻中所述之技術雖然暗 示説:從理論上講,係有可能利用表面活性劑效果,在格 子不匹配之狀態下進行外延生長。然而,其中又説:實際 上利用表面活性劑效果進行之外延生長時,存在著格子匹 配區域,亦即存在著應力被緩和之臨界膜厚。換言之,可 以這樣説單憑表面活性劑效果,不一定能實現本實施形 態中幾乎在格子完全不匹配之狀態下之外延生長。以下, 對實現本實施形態中之外延生長之理由作一合理解釋。 獲得如此之幾乎在格子完全不匹配之狀態下外延生長 之單結晶層之理由,首先被推測爲上述之表面活性劑效果, 其次,進一步被推測爲A1原子與N原子間之結合力較Si原 子間之結合力爲強。換言之,比較合理之解釋係爲:因具 有表面活性劑效果,和外延生長層之原子間的結合力較底 層結晶層之原子間結合力爲強,方可邊排除底層結晶格子 之影響,维持該晶體原有之晶格常數,邊進行外延生長。 本實施形態中,A1N晶體之彈性常數分別爲:Cii = 345, C 12 = 12 5, Ci3 = 120, C33 = 39 4,C44=118。Si晶體之彈性常 數分別爲:Cii = 165.7,Ci2 = 50.6, C44=:79.4。因此,可以説: A1N結晶層之原子間結合力較Si基板之原子閭結合力大很 -34- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注音?事項再填寫本頁) 衮 訂-----I——線. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 466771 A7 _B7_ 五、發明說明() 多,因此格子不匹配狀態下之外延生長技術得以實現,係 與如此之原子間結合力之差異密切相關。 這樣,明白了生長層之原子結合力較底層結晶層之原 子間結合力爲大,係爲使格子不匹配外延生長成爲可能之 道理後,便可得知:本發明之由於格子不匹配而使外延生 長成爲可能之結晶膜,並非僅要局限於本實施形態中之 A1N結晶層。於本實施形態中,係利用A1N結晶層作讓其在 底層結晶層上外延生長的氮化物膜。除此以外,例如,GaN 晶體之彈性常數爲:Cii = 296, Ci2=130,Ci3=158,C33 = 267.,044 = 24.U很明顯其較Si晶體之彈性常數大很多。吾 人知道,一般氮化物原子間之結合力很大,且其中之III族 元素之氮化物(A1N,GaN, AlGaN, BN, InN等)能形成 爲良好晶體。是以,藉由邊利用N原子之表面活性劑效果, 邊在其原子間結合力較該氮化物膜爲小的結晶層上形成各 種氮化物膜,便能在格子不匹配之狀態下進行外延生長。 再者,即使是其中之構成元素·有具有表面活性劑效果 N以外之元素的化合物結晶層,亦可采用本實施形態中之 方法,讓其在原子結合力較該化合物結晶層爲小之底層結 晶層上外延生長。藉此,可獲得既與底層結晶層保持著格 子不匹配的狀態,又能繼承有關底層結晶層之結晶方位的 信息的外延生長層。 [發明之效果] 依照本發明之疊層體及其製造方法.,能在結晶層之主 面上,形成其結晶格子與結晶層之結晶格子在沿上述結晶 -35-. 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----------I ^-----r---訂----------線· (請先閱讀背面之注咅?事項再填寫本頁) - A7 B7 46677 1 五、發明說明() 層之方位之方位上不匹配、且其原子間結合力較結晶層之 爲大的結晶性化合物膜。故可獲得起因於應力之界面態等 爲小之氮化物膜等結晶性化合物膜β利用該化合物膜,便 能提供特性優良之MIS型電晶體、MFIS型電晶體、電容器 等裝置。 若依本發明之半導體元件,係在半導體基板上形成有 絶緣膜和導體電極,且讓絶緣膜中之至少一部份由A1N結 晶層形成。於是,可利用幾乎無缺陷和界面態、又具有SiO2 般之良好可靠性、介電常數高之結晶性A1N結晶層,以使 絶緣膜整體之單位面積容量值提高,其結果係能提供可跟 上微细化、高積體化發展的半導體元件。 [附圖之説明] 圖1 ( a)〜(d)爲斷面圖,其顯示第1實施形態所關 係之AIN結晶層之形成製程。 圖2 (a)〜(g)爲斷面圖,其顯示第2實施形態所闕 係之A1N結晶層之形成製程。 圖3 (a)〜(c)爲斷面圖,其顯示第3實施形態所關 係之用於MFISFET等之A1N結晶層、介質薄膜以及閘極用 多晶矽膜之形成製程, 圖4 ( a)〜(e )爲斷面圖,其顯示第4實施形態所_ 係之用於MFMISFET等之A1N結晶層、結晶性介質薄膜以 及第1層及第2層導電性薄膜之形成製程/ 圖5 (a)〜(c)爲斷面圖,其顯示第5實施形態所關 係之用於MISFET等之氮化矽層、A1N薄膜以及多晶矽膜> -36- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --------I---- (装-----r---訂---------^線. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 鑛? 1:3¾ '^6 67 7 1 . .A7 ___B7___ 五、發明說明() 形成製程。
圖6爲斷面圖,其顯示第7實施形態所關係之MISFET 之結構。 圖7爲能帶圖,其顯示Si晶體、3102介質以及A1N晶體 之能量帶。 圖8爲斷面圖,其概略地顯示第8實施形態中所使用之 MBE裝置的構成。 圖9爲一顯示電漿化管之構成的斷面圖。 圖10係爲顯示於第8實施形態中讓A1N結晶層外延生 長時,電漿化管以及可努森管中之閘板的開闕時刻的圖。 圖11 ( a)〜(c)係爲顯示第8寅施形態中之A1N結晶 層之外延生長過程的圖》 圖12係爲顯示第8實施形態中之Si基板與A1N結晶層 之叠層體之縱斷面之TEM像的圖。 圖13係爲顯示於第8實施形態中外延生長之A1N結晶 層之電子線衍射像的圖。 [符號之説明】 1 Si基板 2 懸空鍵 3 A1原子 4 N原子 5 ' 界面區域 7 A1N結晶眉 8 介質薄膜 -37- 本紙張尺度適用中國國家標準(CNS>A4規格(210 X 297公釐) -----------I '衷-----r--'—訂----------線· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 466771 _B7 五、發明說明() 9 多晶矽膜 10 氫原子 11 終端用化學種 12 終端原子 2 1 第1層導電性薄膜 22 結晶性介質薄膜 23 第2層導電性薄膜 25 氮化矽層 26 A1N薄膜 5 1 Si基板 52 LOCOS膜 53 閘極絶缘膜 54 閘極電極 54a 低電阻多晶砂層 54b 矽化物層 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 55 絶緣體側壁 56 低濃度源極·汲極區域 5 7 高濃度源極.汲極區域 60 MBE裝置 6 1 真空容器 62 真空泵 63 基板 6 4 電獎化管 65 克努森管 -38- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 466771 A7 B7 五、發明說明() 66, 6 7 間板 70 殻體 71 PBN坩堝 72 線圈 73 氣體導入管 74 閥 75 流量測量儀 ------------ ^------=----訂--------- (請先閱讀背面之注咅?事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -39- 本紙張尺度適用中國國家標準(CNS)A4規格(210 χ 297公釐)

Claims (1)

  1. 46677 1 一~-_ 第89113540號專利申請案 A8 中文申請專利範圍修正本(9〇年8月) 器 ’7 ’補充· 六、申請專利範圍 1 · 一種曼層體,其特徴係在於: 備有:含角结晶層之基板與结晶性化合物膜,該膜係 爲在上述結晶層之主面上外延生長、其结晶格子和上述结 晶層之结:晶格子在沿上迷結k層之方位的方位上不匹配、 且其原子間之結合力較上述結晶層之爲大β 2·如申請專利範圍第1項所記載之叠層體,其特徴係 在於:、 上述结晶性化合物膜係爲冚族元素之氮化物膜。 )..3 .如申請專利範圍第1或者第2項所記.載之.叠層體, 其特徴係在於: ’ 上述結晶層爲S i結晶層,i述S i結晶層之主面係爲 (111)面。 4. 如申請專利範圍第3項所記·載之曼層體,其特徴係 \ . 在於: :々 - 上述结晶性化合物膜係爲A1N膜。 ' 5. —種叠層體之製造方法,其特徴係在於: 藉由交替的進行製程U)和製程U),以讓结 經濟部中央標隼局貝工消費合作社印装 III族元素氮化物膜外延生長在上述结晶層上,其中$胃 (a)係爲在基板之结晶層之主面上形成III族元素之原 層與Ν原子層.中之—鍾原子層;製程(b)係爲在上述一 原子層上形成ΙΠ族元素之原子層與N原子層中之另一 _ M 子層‘0 6. 如申請專利範圍第5項所記載之叠層體之製造方 其特徴係在於·· 本紙張纽適用中ί"國家橾準(CNS ) A4規格(210X297公釐) 466771 A8 B8 C8 D8 申請專利範圍 經濟部中央標準局員工消費合作社印製 在上述製程(a),形成N原子層; 在上述製程(b),藉由形成III族元素之原子層,以讓 其結晶格子與上述基板主面之結晶格子不匹配的結晶性1Π 族元素氮化物膜在上述結晶層上外延生長。 7. 如申請專利範圍第6項所記載之叠層體之製造方法, 其特徴係在於: - 上述结晶層爲Si结晶層,上述Si结晶層之主面係爲 (111卜面。 8. 如申請專利範圍第7項所記,之疊層體之製造方法, 其特徴係在於: 在上述製程(b),係藉由形成A1原子層以形成A1N膜#上.…一参#Y'\ .9 .如申請專却/'範圍第6至第8記載之叠層 證之製造方法,其特徴係在於: 上述Ν原子層之沈積,係藉由將/氮氣電漿化而形成之 遊離基氮供至上述結晶層之主面上的分子束外延生長法 (ΜΒΕ法)_進行。 10. 如申請專利範圍第11項所記載之畳層體之製造方 法,其特徴係在於: 上述氮氣之電漿化,係利用電漿管進行。 11. 一種叠層體之製造方法,其特徴係在於: ’包括將基板之Si结晶層之主面暴露於含有氮氣、氫氣、: 硫以及鎂中之一的氣氛中,以讓半導體基板主面上之懸空 鍵终端之製程(a);與 -2- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 46677 1 μ8 .- C8 D8六、申請專利範圍 在上述Si結晶層上形成結晶性A1N層之製程(bh 12.如申請專利範圍第11所記載之叠層體之製造方法, 其特徴係在於: 於上述製程(b)之前,還備有將上述Si結晶層之主面 部氮化而形成氮化矽層之製程; 於上述製程(b),係在上述氮化矽層之上,形成结:晶 性A1N層。 1 3Ϊ +如申請專利範圍第11或者12項所記載之叠層體之 製造方法,其特徴係在於: __ 在上述製程U),藉由向上述A1N膜至少添力!L氧、氮: 及硫中之一,以缓和上述A1N層内之起因於和上述Si结晶_ 層間之格子不匹配的應力,> 14. —種半導體_;元件,其特徴係在於:. ' - 備有: · 含有半導體層之基板; / 形成在上述半導體層上且含有A1N層之絶缘膜;及 形成在上述閘極絶缘膜上且由導體而成之電極。 15. 如申請專利範圍第14項所記載之半導體元件,其 ----------;衣-- (請先閣讀背面之注意事項再填寫本頁) 訂 經濟部中央橾隼局員工消費合作社印裂 於 在 係 徴 特 晶 结 單 之 上 層 體 導 半 述 上 於 長 生 延 外 爲 係 層 N I—I A 述 上 其 件 元 體 導 半 之 載 記 所 項 , δ 1 層 第 晶 圍 結 範 S 利 爲 專 層 請 體 申:導 如於半 .在述 16係上 徴 特 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 466771 A8 B8 .. C8 D8 六、申請專利範圍 上述半導體層之主面爲(111)面, (請先閱讀背面之注意事項再填寫本頁) 上述A1N層爲密排六方晶,其主面爲(0001 )'面〇 17.如申請專利範圍第15項所記載之半導體元件,其 特徴係在於: 上述半導體層爲Si結晶層, 上述半導體層之主面爲(.100)面, 上述Α1Ν層爲立方晶,其主面爲(100)面》 ib.如申請專利範圍第14項所記載之半導體元件,其I 特徴係在於:. 二 丨 上述半導體層表面之懸空鍵,係由鋁、氮、氫、硫以丨 及鎂中之一來终端β 19. 如申請專.,利範圍第14至18項中之任一項所記載之 • ». 半導體元件,其特:徴係在於: · 上述絶缘膜爲閛極絶缘:膜,且進一步'備有夾在上述 Α1Ν層與上述半導體層之閭的氮化会層^ 20. 如申請專利範圍第14至18項中之任一項所記載之 半導體元件,其特徴係在於: 經濟部中央標準局員工消費合作社印製 上述絶缘膜爲閘極絶缘膜,且進一步備有形成在上述 Α1Ν層之上的、至少由其介電常數較Α1Ν之介電常數更爲大 的電介體及鐵電材料中之一構成的介質層。 21. 如申請專利範圍第14至18項中之任一項所記載之 半導體元件,其特徴係在於: 上述絶缘膜爲閘極絶缘膜,且進一步備有形成在上述 Α1Ν膜之上的、至少由其介電常數較Α1Ν之介電常數爲大之 -4- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) 46677 1 , C8 D8 六、申請專利範圍 電介體與鐵電材料中之一構成的介質層, 至少在上述介質層之上側與下側此二側中之—側,形 成結晶性之導電性膜。 22. 如申請專利範圍第14項所記載之半導體元件, 其特徴係在於: 上述A1N層中至少含有氧、.氫、硫中之一,-上述A|N層 内之起'因於和上述半導體層間之格子不匹龙的應力得以缓 和。' . 23. 如申請專利範圍第14項所記’載之半導體元件, 其特徴係在於: 上述A1N層與上述半導體層之格子不匹配被擴大,以 致上述A1N層之介-常數被提高》 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局屬工消費合作社印裝 -5- 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐)
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI484565B (zh) * 2010-11-30 2015-05-11 Semiconductor Energy Lab 半導體膜,半導體元件,半導體裝置及其製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583034B2 (en) 2000-11-22 2003-06-24 Motorola, Inc. Semiconductor structure including a compliant substrate having a graded monocrystalline layer and methods for fabricating the structure and semiconductor devices including the structure
US20020096683A1 (en) * 2001-01-19 2002-07-25 Motorola, Inc. Structure and method for fabricating GaN devices utilizing the formation of a compliant substrate
CN100380690C (zh) * 2003-11-20 2008-04-09 果尚志 可减少高度晶格常数失配影响的半导体结构及形成的方法
US7339205B2 (en) 2004-06-28 2008-03-04 Nitronex Corporation Gallium nitride materials and methods associated with the same
US7687827B2 (en) 2004-07-07 2010-03-30 Nitronex Corporation III-nitride materials including low dislocation densities and methods associated with the same
KR100707215B1 (ko) * 2006-04-25 2007-04-13 삼성전자주식회사 고배향성 실리콘 박막 형성 방법, 3d 반도체소자 제조방법 및 3d 반도체소자
US7910929B2 (en) 2007-12-18 2011-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102651310B (zh) * 2012-04-09 2014-07-16 中国电子科技集团公司第五十五研究所 利用多缓冲层制备宽禁带单晶薄膜及方法
JP6311879B2 (ja) * 2013-08-12 2018-04-18 三菱マテリアル株式会社 サーミスタ用金属窒化物材料及びその製造方法並びにフィルム型サーミスタセンサ
KR20210047592A (ko) 2019-10-22 2021-04-30 삼성전자주식회사 전자 소자 및 그 제조방법
NO20230297A1 (en) * 2022-03-22 2023-09-25 Integrated Solar As A method of manufacturing group III-V based semiconductor materials comprising strain relaxed buffers providing possibility for lattice constant adjustment when growing on (111)Si substrates

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292327A (ja) * 1985-10-18 1987-04-27 Hitachi Ltd 半導体装置及びその製造方法
JPS6482671A (en) * 1987-09-25 1989-03-28 Nec Corp Manufacture of mis field-effect transistor
JPH07107936B2 (ja) * 1988-02-18 1995-11-15 日本電気株式会社 ヒ化ガリウムを用いたmis型半導体装置の製造方法
US5616947A (en) * 1994-02-01 1997-04-01 Matsushita Electric Industrial Co., Ltd. Semiconductor device having an MIS structure
JPH09309795A (ja) * 1996-05-22 1997-12-02 Fine Ceramics Center 立方晶窒化アルミニウム薄膜およびその合成方法
JPH10223901A (ja) * 1996-12-04 1998-08-21 Sony Corp 電界効果型トランジスタおよびその製造方法
JP4183787B2 (ja) * 1997-11-28 2008-11-19 Tdk株式会社 電子デバイス用基板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI484565B (zh) * 2010-11-30 2015-05-11 Semiconductor Energy Lab 半導體膜,半導體元件,半導體裝置及其製造方法

Also Published As

Publication number Publication date
KR20020031379A (ko) 2002-05-01
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CN1155995C (zh) 2004-06-30
CN1355931A (zh) 2002-06-26

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