KR20020017986A - 반도체장치 및 그 제조방법 - Google Patents

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타마이요시아키
사가토루
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
니시다 스미오
아키타덴시 가부시키가이샤
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Abstract

외부전극단자의 실장면에 흠이나 이물부착을 일으키게 하지 않는다.
단위 리드프레임 패턴을 종횡으로 복수 격자배열한 매트릭스형 리드프레임을 준비한 후, 반도체칩을 고정함과 동시에, 반도체칩의 전극과 리드의 내단을 와이어로 접속하고, 그 후 반도체칩, 와이어 및 리드 내단부분을 편면몰드하여 밀봉체로 덮는다. 이 때, 패키지의 외측에 한 패키지 보다도 두꺼운 접촉방지체를 주입한 수지로 형성한다. 매트릭스형 리드프레임의 보관이나 공급시, 리드프레임을 중첩시킨다. 외부전극단자가 되는 리드표면은, 리드프레임을 중첩시켰을 때, 접촉방지체가 상하의 리드프레임 사이에 개재하므로, 오염되거나 흠이 가지 않는다. 리드프레임의 절단처리를 행하여 넌리드형 반도체장치를 제조한다.

Description

반도체장치 및 그 제조방법{Semiconductor Device and Manufacture Method of That}
본 발명은 리드프레임을 이용한 수지 밀봉형 반도체장치의 제조기술에 관한 것으로, 특히, SON(Small Outline Non-Leaded Package), QFN(Quad Flat Non-Leaded Package)과 같이, 패키지의 측방에 의도적으로 외부전극단자를 돌출시키지 않고 실장면측으로 노출시키는 반도체장치(넌리드형 반도체장치)의 제조에 적용하는 유효한 기술에 관한 것이다.
수지 밀봉형 반도체장치는, 그 제조에서 리드프레임이 사용된다. 리드프레임은, 금속판을 정밀프레스에 의한 펀치나 에칭에 의해 소망 패턴으로 형성함으로써 제조된다. 리드프레임은 반도체칩을 고정하기 위한 탭이라 호칭되는 지지부나, 상기 지지부 주위에 선단(내단)을 향하게 하는 복수의 리드를 갖는다. 상기 탭은 리드프레임의 프레임 부분에서 연장하는 탭 현수리드에 의해 지지되어 있다.
이러한 리드프레임을 사용하여 수지 밀봉형 반도체장치를 제조하는 경우, 상기 리드프레임의 탭에 반도체칩을 고정함과 동시에, 상기 반도체칩의 전극과 상기리드의 선단을 도전성의 와이어로 접속하고, 그 후 와이어나 반도체칩을 포함하는 리드 내단측을 절연성의 수지(resin)로 밀봉하여 밀봉체(패키지)를 형성하고, 더불어 불필요한 리드프레임 부분을 절단 제거함과 동시에 패키지에서 돌출하는 리드나 탭 현수리드를 프레임으로부터 절단한다.
한편, 리드프레임을 이용하여 제조하는 수지 밀봉형 반도체장치의 하나로서, 리드프레임의 일면측에 편면몰드를 행하여 패키지를 형성하고, 패키지의 실장면에 외부전극단자인 리드를 노출시켜, 패키지의 주면에서 의도적으로 리드를 돌출시키지 않는 반도체장치 구조가 알려져 있다. 이 반도체장치는, 패키지 실장면의 양측 테두리에 리드가 노출하는 SON이나, 사각형 모양의 패키지의 실장면의 네 변측에 리드가 노출하는 QFN이 알려져 있다.
SON에 대해서는, 일본특허공개 평 10-34699호 공보나 일본특허공개 평 10-70217호 공보에 기재되어 있다. 후자에는, 반도체장치의 제조에서의 수지 밀봉시에, 수지 버(sesin burr)가 발생하지 않도록 금형면을 유연성 및 내열성을 갖는 릴리즈(release) 필름으로 피복하여 수지밀봉을 행하는 기술이 개시되어 있다.
후자에는, 리드 사이의 몰드 수지표면에 단면 대략 원호모양의 홈을 설치하여, 리드 사이의 절연거리를 길게 확보하거나, 리드 노출면상에서 발생하는 수지 버를 방지하는 기술이 개시되어 있다.
또, 일본특허공개 평 10-270603호 공보에는, 볼 그리드 어레이 반도체장치와 같이 기판(유리 에폭시수지 등으로 이루어지는 수지기판)의 표면에 반도체칩이 고정되고, 기판의 이면에 격자모양으로 외부전극이 설치되며, 기판의 표면에는 상기반도체칩 등을 덮는 수지 패키지로 덮이는 반도체장치(에어리어 패키지형 반도체장치)와 그 제법이 개시되어 있다. 이 반도체장치는 기판에 일렬로 늘어서 복수 설치되어 있다.
그리고, 기판을 중첩했을 때, 상기 전극에 흠이 생기지 않도록, 상기 패키지의 적어도 두 모서리의 기판상에는 수지 패키지의 높이 보다도 높은 돌기부를 설치하여, 전극면이 상기 수지패키지에 접촉하지 않도록 하고 있다.
상기 돌기부는, 기판의 긴 방향에 교차하는 방향으로 2개 형성하지 않으면, 기판을 중첩했을 때 전극의 보호는 할 수 없다.
반도체장치의 소형화, 외부전극단자로 이루어지는 리드의 리드 굴곡방지 등의 관점에서 편면몰드에 의한 SON이나 QFN 등의 넌리드형 반도체장치가 사용되고 있다.
넌리드(non-lead)형 반도체장치는, 패키지의 실장면에 노출하는 리드면이 실장면이 되므로, 패키지의 측면에서 리드를 돌출시키는 SOP(Small Outline Package)나 QFP(Quad Flat Package) 등의 반도체장치에 비교하여 실장면적이 작다. 이 때문에, 리드(외부전극단자)의 표면에 이물이 부착되거나 흠이 생기면, 실장의 신뢰성이 낮아진다.
도 34 내지 도 36은, 마더보드 등의 배선기판(50)에 넌리드형 반도체장치(1)를 실장시킨 상태를 나타내는 일부의 모식도이며, 넌리드형 반도체장치(1) 패키지(2)의 실장면(3)에 노출한 리드(외부전극단자)(4)가, 배선기판(50)의 도시하지 않는 접지(52)상에 접합재(solder)(51)를 통하여 접합된 상태를 나타내는 것이다. 리드(4)의 표면, 즉, 실장면에는 솔더의 누습성(솔더빌리티)을 높여야 하고, 도금막(54)이 설치되어 있다. 도면에서는 도금막(54)은 검고 굵은 선으로 나타나 있다. 도금막(54)은, 납과 주석에 의한 땜납막, 또는 납을 솔더로 사용하지 않기 위한 파라듐 도금막 등으로 형성되어 있다.
선(先)도금이라 호칭하여, 파라듐 도금막은 리드프레임 상태에서 이미 도금되어 있다. 또, 후(後)도금이라 칭하여 상기 땜납막은 몰드 후에 도금된다. 땜납막의 경우, 솔더는 땜납이 사용된다. 또, 파라듐 도금막의 경우는, 납을 포함하지 않는 솔더, 예컨대, Sn-Zn이나 Sn-Ag 등이 사용된다.
도 34는 실장 이상이 발생하지 않는 정상적인 실장형태를 나타내는 것이다. 예컨대, 솔더(51)로서의 땜납은 리드(4)의 실장면측 전체에 걸쳐 누습됨과 동시에, 리드(4)의 외단면에 높게 필렛(fillet)(55)이 형성되고, 외부에서도 땜납의 솔더빌리티가 양호하다는 것을 알 수 있다.
도 35에 나타내는 바와 같이, 리드(4)의 표면(노출면)에 이물(56)이 부착되어 있으면, 부착부분에서는 전기적 접속이 이루어질 수 없게 되어 도통불량이 되기 쉽다.
도 36에 나타내는 바와 같이, 리드(4)의 표면(노출면)에 흠이 간 도금막(54)이 없어지는 부분은 솔더(51)가 붙지 않게 되고, 접속면적의 감소로 인해 도통불량이 되기쉽다. 도 36에서는, 흠이 생겨서 도금막(54)이 박리된 부분을 리드(4)의 외단측으로 하므로써, 필렛이 형성되지 않고, 접속불량을 목시하는 것도 가능하지만,흠이 내부에 있는 경우는, 외부에서는 보이지 않아, 도통불량의 확인은 불가능해진다. 이것은 실장의 신뢰성 저하를 일으킨다.
이와 같이 넌리드형 반도체장치에서는, 리드의 실장면에 이물이 부착하는 것이나, 리드의 실장면에 흠이 간 도금막이 박리하는 것은 피해야 한다. 이것은, 넌리드형 반도체장치의 제조시에도 동일하다.
본 출원인은, 금속제의 매트릭스형 리드프레임을 이용하여 QFN이나 SON 등의 넌리드형 반도체장치를 제조하고 있다. 매트릭스형 리드프레임은, 리드프레임의 한 단위패턴(이하 단위 리드프레임 패턴이라함)을 종횡에 따라 복수행 및 복수열이 되도록 배치한 것이다. 그리고, 이 매트릭스형 리드프레임의 각 단위 리드프레임 패턴 각각에 1개의 넌리드형 반도체장치를 제조하는 것이다. 즉, 각 단위 리드프레임 패턴의 중앙부분에 반도체칩을 고정한 후, 이 반도체칩의 전극과 리드 내단을 도전성의 와이어로 접속하고, 그 후 반도체칩이나 와이어 등을 편면몰드하여 패키지를 형성한다.
그런데, 본 출원인은, 매트릭스형 리드프레임을 사용한 넌리드형 반도체장치의 제조에 있어서, 각 단위 리드프레임 패턴부분에 각각 패키지를 형성한 후, 매트릭스형 리드프레임의 보관이나 절단장치로의 로딩시, 매트릭스형 리드프레임을 순차적으로 중첩시켜 취급하고 있다.
이 경우, 절연성 수지로 형성되는 패키지상에 리드프레임이 중첩된다. 그리고, 때로는 실장면이 되는 리드프레임면이 상기 패키지상에 중첩되는 경우도 있으며, 이 때 실장면이 되는 리드프레임면이 오염되거나 흠이가는 경우도 있다.
그래서, 본 발명자는, 실장면이 되는 리드프레임면이 하방의 리드프레임에 형성된 패키지상에 접촉하지 않도록, 패키지 보다도 높이가 높은 접촉방지체를 형성하는 것을 생각하였다. 그리고, 이 접촉방지체를, 패키지를 형성하는 몰드 금형의 캐비티에 연속해 있는 플로우캐비티 부분에서 형성하는 것을 생각하였다.
즉, 플로우캐비티는 캐비티 내의 공기가 캐비티 내에 잔류하는 것을 방지하기 위해 설치된 것이다. 그래서, 플로우캐비티의 높이(깊이)를 캐비티의 높이(깊이) 보다도 높게 하고, 이 플로우캐비티로 경화한 수지로 상기 접촉방지체를 형성한다.
한편, 볼 그리드 어레이 반도체장치에서의 외부전극을 흠이 없게 하는 기술로서, 상기한 바와 같이, 일본특허공개 평 10-270603호 공보에 기재된 기술이 알려져 있다.
그러나, 이 기술은, 그대로 매트릭스형 리드프레임 사용의 넌리드형 반도체장치의 제조에는 적용하기 어렵다는 것을 알 수 있었다.
즉, 일본특허공개 평 10-270603호 공보에 기재된 볼 그리드 어레이 반도체장치의 제법에서는, 가늘고 긴 기판의 긴 방향을 따라 일렬로 사각형의 수지패키지를 형성하여 반도체장치를 형성하는 기술이다. 그리고, 실시형태로서는, 사각형 캐비티의 한 모서리에서 수지를 주입하여 수지 패키지를 형성함과 동시에, 남은 2 내지 3 모서리에 돌기부를 형성하는 것이다. 트랜스퍼몰드(transfer mold) 금형의 에어벤트(air vent)에 집합부를 설치하고, 이 집합부에서 경화한 수지로 수지패키지의 높이보다 높은 돌기부를 형성하는 것이다.
매트릭스형 리드프레임은, 리드프레임의 종횡에 따라 n행 m열 수의 패키지를 형성한다. 따라서, 종래의 볼 그리드 어레이 반도체장치의 제조기술을 그대로 적용하면, 몰드시, m×n개의 캐비티와, 2 내지 3×m×n개의 집합부에 수지를 주입시켜 각각 패키지와 돌기부를 형성하지 않으면 안되고, 캐비티에 연속해 있는 러너(runner)에 보내지는 수지량이 대폭으로 많아진다.
이 결과, 포트부 보다 먼 캐비티만큼 수지가 충전되기까지 시간이 걸리며, 수지점도가 높아지고, 수지의 흐름에 따라 와이어가 흘러 경사지며, 인접하는 리드나 전극에 접촉하여 쇼트불량을 발생시키는 빈도가 높아진다.
일본특허공개 평 10-270603호 공보에 기재된 기술은, 유리에폭시 수지 등의 수지제 기판에 반도체칩의 전극을 페이스다운 본딩에 의해 접속한 구조이므로, 와이어 흐름에 의한 쇼트불량의 문제는 생각할 필요가 없기 때문이다.
또, 종래의 제법에서는, 주입 수지량의 증대와 주입 압력의 증대로부터, 트랜스퍼몰드 장치의 능력증대를 도모해야 하며, 트랜스퍼몰드 장치의 비용이 상승하여, 반도체장치의 제조비용이 높아진다.
또, 종래의 제법에서는, 1 패키지에 대하여 2 내지 3개의 돌기부를 형성하기 때문에, 수지의 사용량이 많아지고 반도체장치의 제조비용이 높아진다.
또, 캐비티의 2 내지 3개의 집합부를 배치하는 종래의 구성을, 매트릭스형 리드프레임에 적용한 경우, 집합부 형성을 위해 리드프레임이 커진다. 일본특허공개 평 10-270603호 공보에 기재된 기술은, 패키지의 적어도 두 모서리의 기판상에 돌기부를 설치할 필요가 있고, 매트릭스형 리드프레임에 적용한 경우에는 단위 리드프레임 패턴이 커져, 프레임 사용효율이 낮아지고, 반도체장치의 제조비용이 높아진다.
일본특허공개 평 10-270603호 공보에 기재된 기술은, 패키지의 적어도 두 모서리 기판상에 돌기부를 설치할 필요가 있고, 매트릭스형 리드프레임에 적용한 경우에는 수지의 사용량이 많아지고, 반도체장치의 제조비용이 높아진다.
본 발명의 목적은, 실장성능이 양호한 넌리드형 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은, 외부전극단자의 실장면에 흠이나 이물부착을 일으키게 하지 않는 넌리드형 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은, 제조비용의 저감을 달성할 수 있는 넌리드형 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은, 품질이 우수하며 신뢰성이 높은 전자장치의 제조방법을 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면으로부터 명백해질 것이다.
도 1은 본 발명의 일실시형태(실시형태 1)인 반도체장치의 제조방법에 있어서, 편면몰드된 리드프레임을 적층한 상태를 나타내는 일부의 모식적 단면도이다.
도 2는 본 실시형태 1은 일부를 제거한 반도체장치의 모식적 사시도이다.
도 3은 상기 반도체장치의 단면도이다.
도 4는 상기 반도체장치의 저면도이다.
도 5는 상기 반도체장치의 실장상태를 나타내는 단면도이다.
도 6은 본 실시형태 1의 반도체장치의 제조방법을 나타내는 플로우챠트이다.
도 7은 본 실시형태 1의 반도체장치의 제조방법에서 사용하는 리드프레임의 평면도이다.
도 8은 상기 리드프레임의 단위 리드프레임 패턴 부분을 나타내는 평면도이다.
도 9는 본 실시형태 1의 반도체장치의 제조방법에 있어서, 리드프레임에 반도체칩을 고정한 상태를 나타내는 평면도이다.
도 10은 도 9의 A-A선에 따른 단면도이다.
도 11은 도 9의 B-B선에 따른 단면도이다.
도 12는 본 실시형태 1의 반도체장치의 제조방법에 있어서, 반도체칩의 전극과 리드 내단부분을 와이어로 접속한 상태를 나타내는 평면도이다.
도 13은 도 12의 C-C선에 따른 단면도이다.
도 14는 본 실시형태 1의 반도체장치의 제조방법에서의 편면몰드시 몰드금형과 리드프레임 등을 나타내는 모식도이다.
도 15는 상기 편면몰드에 의해 형성된 패키지나 접촉방지체 등을 나타내는 단면도이다.
도 16은 상기 편면몰드에 의해 형성된 패키지 등을 나타내는 단면도이다.
도 17은 상기 편면몰드에서의 몰드금형으로 형성되는 캐비티나 수지유로와 리드프레임과의 상관을 나타내는 평면도이다.
도 18은 상기 편면몰드에서 사용한 수지시트와 패키지 등과의 관계를 나타내는 확대 단면도이다.
도 19는 상기 편면몰드에 의해 패키지가 형성된 리드프레임의 평면도이다.
도 20은 상기 편면몰드에 의해 패키지가 형성된 단위 리드프레임 패턴부분을 나타내는 평면도이다.
도 21은 상기 단위 리드프레임 패턴부분의 패키지 등을 나타내는 단면도이다.
도 22는 본 실시형태 1의 반도체장치의 제조방법에서 사용하는 절단장치의 일부를 나타내는 사시도이다.
도 23은 상기 절단장치에 조립되는 복합절단금형을 나타내는 모식도이다.
도 24는 본 실시형태 1의 반도체장치의 제조방법에서, 적층된 편면몰드된 리드프레임을 나타내는 일부 모식도이다.
도 25는 본 실시형태 1의 반도체장치의 제조방법에 있어서, 절단하는 게이트 경화수지부분 및 플로우캐비티 경화수지부분을 나타내는 일부 리드프레임의 평면도이다.
도 26은 절단금형의 일예를 나타내는 모식적 단면도이다.
도 27은 본 실시형태 1의 반도체장치의 제조방법에 있어서, 절단하는 X방향에 따라 연장하는 리드부분을 나타내는 리드프레임의 평면도이다.
도 28은 본 실시형태 1의 반도체장치의 제조방법에 있어서, 절단하는 Y방향에 따라 연장하는 리드부분을 나타내는 리드프레임의 평면도이다.
도 29는 본 실시형태 1의 반도체장치의 제조방법에 있어서, 핀치커트(pinch cut)에 의한 절단부분을 나타내는 리드프레임 부분의 평면도이다.
도 30은 상기 리드프레임에서 절단분리된 반도체장치를 나타내는 평면도이다.
도 31은 본 실시형태 1에서, 리드, 탭 및 탭 현수리드가 동일 평면상에 위치하는 플랫한 리드프레임을 이용하여 제조한 다른 반도체장치를 나타내는 단면도이다.
도 32는 상기 다른 반도체장치의 저면도이다.
도 33은 본 실시형태 1에서, 탭 현수리드를 도중에서 일단 높게하여 탭을 부상시킨 리드프레임을 이용하여 제조한 다른 반도체장치를 나타내는 단면도이다.
도 34는 실장상태가 양호한 넌리드(non-lead)형 반도체장치를 나타내는 일부의 단면도이다.
도 35는 이물부착에 의한 실장불량의 넌리드형 반도체장치를 나타내는 일부의 단면도이다.
도 36은 도금막의 박리에 의한 실장불량의 넌리드형 반도체장치를 나타내는 일부의 단면도이다.
도 37은 본 발명의 다른 실시형태(실시형태 2)인 반도체장치의 제조방법으로 제조된 반도체장치의 일부를 제거한 사시도이다.
도 38은 본 실시형태 2의 제법으로 제조된 반도체장치의 단면도이다.
도 39는 본 실시형태 2의 제법으로 제조된 반도체장치의 저면도이다.
도 40은 본 실시형태 2의 반도체장치의 제조방법을 나타내는 플로우챠트이다.
도 41은 본 실시형태 2의 반도체장치의 제조방법에서 사용하는 리드프레임의 평면도이다.
도 42는 상기 리드프레임의 단위 리드프레임 패턴부분의 이면을 나타내는 저면도이다.
도 43은 본 실시형태 2의 반도체장치의 제조방법에 있어서, 반도체칩을 고정함과 동시에, 반도체칩의 전극과 리드를 와이어로 접속한 상태를 나타내는 일부 평면도이다.
도 44는 본 실시형태 2의 반도체장치의 제조방법에서의 편면몰드 상태를 나타내는 모식적 단면도이다.
도 45는 상기 편면몰드에 의해 패키지가 형성된 리드프레임의 평면도이다.
도 46은 상기 편면몰드에 의해 패키지가 형성된 단위 리드프레임 패턴부분을 나타내는 평면도이다.
도 47은 상기 편면몰드된 단위 리드프레임 패턴부분의 단면도이다.
도 48은 본 실시형태 2의 반도체장치의 제조방법에 있어서, 적층된 편면몰드된 리드프레임을 나타내는 일부의 모식도이다.
도 49는 본 실시형태 2의 반도체장치의 제조방법에 있어서, 적층된 편면몰드된 리드프레임을 나타내는 일부의 단면도이다.
도 50은 본 실시형태 2의 반도체장치의 제조방법에 있어서, 탭 현수리드에 노치를 형성한 단위 리드프레임 패턴부분의 모식적 평면도이다.
도 51은 본 실시형태 2의 반도체장치의 제조방법에 있어서, 게이트측 및 플로우캐비티측의 탭 현수리드와 펀치 및 다이 등의 관계를 나타내는 모식도이다.
도 52는 상기 게이트 경화 수지부분 및 플로우캐비티 경화 수지부분의 절단상태를 나타내는 모식적 단면도이다.
도 53은 본 실시형태 2에 의해 제조된 반도체장치에서 수지시트를 박리시키는 상태를 나타내는 모식도이다.
도 54는 패키지의 테두리가 결함된 반도체장치의 평면도 및 저면도이다.
(부호의 설명)
1 반도체장치(넌리드형 반도체장치)
2 밀봉체(패키지)
2a 돌출 테두리
3 실장면
4 외부전극단자(리드)
5 경사면
6 상면
7 탭 현수리드
10 수지 버
11 탭
12 접합재
13 반도체칩
14 전극
15 와이어
16 실장면
20 배선기판
21 전극(접지)
22 접합재
25 리드프레임
26 단위 리드프레임 패턴
27a ~ 27c 가이드 홀
28, 29 이젝터 핀 홀
30 프레임부
31 슬릿
32 캐비티
33 개구부
34 홀
35 하금형
35a, 35b 맞닿는 면(파팅면)
36 상금형
37, 37a 시트
38 러너
39 게이트
40 스루
41 플로우캐비티
42 포트(컬)
43 접촉방지체
44 에어벤트 경화수지
50 배선기판
51 접합재(솔더)
55 필렛
56 이물
60 절단장치
61 하금형 베이스
62 상금형 베이스
63 지주
64 감합부
65, 66 장착부
67 가이드
70 제1 펀치형
71 제2 펀치형
72 제3 펀치형
74 제4 펀치형
75 다이
76 펀치
80 도금막
85 노치(V홈)
86 가이드
90 결함부분
91 스테이션
92 수용 웅덩이
93 진공흡인 웅덩이
94 흡인 홀
95 노즐
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
(1) 절연성 수지로 이루어지는 밀봉체와, 상기 밀봉체의 실장면에 노출하는 리드 및 탭 현수리드를 갖는 반도체장치로서, 상기 밀봉체의 테두리에 위치하는 상기 리드 및 탭 현수리드의 외단 실장면측의 테두리는 절단에 의한 버(burr)가 존재하지 않는다. 상기 밀봉체 내에는 반도체칩이 위치함과 동시에, 이 반도체칩은 상기 탭 현수리드에 연속해 있는 탭의 고정면상에 고정되고, 상기 반도체칩의 전극과 상기 리드는 도전성의 와이어로 접속되어 있다. 상기 밀봉체의 실장면에 노출하는 상기 리드면 및 상기 탭 현수리드면에는 도금막이 형성되어 있다.
이러한 반도체장치는 이하의 제조방법으로 제조된다. 즉, 프레임부와, 상기 프레임부의 안쪽에 위치하는 탭과, 상기 프레임부에서 상기 탭을 향해 연장하여 선단부분에서 상기 탭을 지지하는 복수의 탭 현수리드와, 상기 프레임부에서 상기 탭을 향해 연장하는 복수의 리드를 포함하는 단위 리드프레임 패턴을 종횡으로 복수 격자배열한 매트릭스형 리드프레임을 준비하는 공정과,
상기 탭의 일면에 반도체칩을 고정하는 공정과,
상기 반도체칩의 전극과 상기 리드의 내단을 도전성의 와이어로 접속하는 공정과,
상기 반도체칩 및 상기 와이어 및 상기 리드 내단부분을 편면몰드에 의해 절연성 수지로 이루어지는 밀봉체로 덮음과 동시에, 이 편면몰드시 상기 밀봉체의 실장면에 상기 리드나 상기 탭 현수리드를 노출시키는 공정과,
상기 리드나 상기 탭 현수리드를 절단하는 절단공정을 갖는 반도체장치의 제조방법으로서,
상기 편면몰드시, 상기 패키지의 외측에 상기 패키지 보다도 두꺼운 접촉방지체를 1개 형성함과 동시에, 상기 절단공정에서 상기 접촉방지체를 절단 제거한다.
상기 편면몰드 후 도금을 행하고, 상기 매트릭스형 리드프레임의 소정 개소에 실장용의 도금막을 형성한다.
상기 절단공정에서는, 상기 밀봉체의 실장면측에서 펀치를 둘출하여 상기 리드 및 상기 탭 현수리드를 다이(die)와 펀치(punch)로 절단한다.
상기 (1)의 수단에 의하면, (a) 패키지를 형성할 때, 패키지의 외측에 패키지의 두께 보다도 두꺼운 접촉방지체를 형성함으로써, 편면몰드 후에 리드프레임을 중첩시켰을 때, 상하의 리드프레임은 상기 접촉방지체를 개재함으로써 상단 리드프레임의 외부전극단자가 되는 부분은 하단의 패키지에 접촉하지 않게 되고, 이 외부전극단자가 되는 부분의 오염이나 흠 발생을 억제할 수 있다. 이 결과, 실장의 신뢰성이 높은 넌리드형 반도체장치를 제공할 수 있다.
(b) 접촉방지체는 패키지당 1개밖에 형성하지 않으므로, 매트릭스형 리드프레임의 경우라도 사용하는 수지량은 많지 않다. 이 결과, 트랜스퍼몰드시의 주입 수지압을 그다지 높게 할 필요도 없고, 트랜스퍼몰드의 제어성이 어려워지는 일도 없다. 또, 종래 사용하고 있는 트랜스퍼몰드 장치를 그대로 사용할 수 있다.
(c) 상기 (b)에 의해, 트랜스퍼몰드시의 주입 수지량이 많지 않으므로, 러너(runner)에서 마지막으로 보내지는 최종 캐비티에서, 수지의 흐름으로 인해 와이어가 무너져 발생하는 쇼트불량이 발생하지 않게 되고, 수율의 향상과 신뢰성 향상을 달성할 수 있다.
(d) 상기 (b)에 의해, 접촉방지체는 패키지당 1개밖에 형성하지 않기 때문에, 단위 리드프레임 패턴의 패턴치수를 작게 할 수 있고, 리드프레임의 사용효율을 높일 수 있다.
(e) 리드 및 탭 현수리드의 절단시, 밀봉체의 실장면측에서 펀치를 돌출하여 다이와 펀치로 리드 및 탭 현수리드를 절단하므로, 밀봉체가 존재하는 면측의 절단 테두리에 절단 버(burr)가 발생하게 되고, 실장면측에는 절단 버가 발생하지 않게 된다. 이 결과, 제조된 넌리드형 반도체장치의 외관성이 좋아질뿐만 아니라, 절단버에 기인하는 실장불량이 발생하지 않게 된다.
(f) 상기 (a) ~ (e)에 의해, 반도체장치의 제조비용을 저감할 수 있다.
(발명의 실시형태)
이하, 도면을 참조하여 본 발명의 실시형태를 상세하게 설명한다. 또한, 발명의 실시형태를 설명하기 위한 모든 도면에서, 동일 기능을 갖는 것은 동일부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
도 1 내지 도 33은 본 발명의 일실형태(실시형태 1)인 반도체장치의 제조방법에 관한 도면이다.
처음에 본 실시형태 1의 반도체장치의 제조방법으로 제조된 넌리드형 반도체장치의 일예인 QFN형 반도체장치의 제조에 대하여 설명한다. 도 2는 QFN형 반도체장치의 일부를 뺀 사시도, 도 3은 단면도, 도 4는 저면도이다.
QFN형의 반도체장치(1)는, 도 2 내지 도 4에 나타내는 바와 같이, 절연성 수지로 이루어지는 밀봉체(패키지)(2)는 평평한 사각형체(구형체)로 이루어짐과 동시에, 각부(모서리부)는 목귀질 가공이 행해져 경사면(5)이 되어 있다. 1개소의 경사면(5)은 패키지(2) 형성시 수지를 주입한 게이트에 연속해 있던 개소이며, 또, 다른 3개소의 경사면(5)은 패키지(2) 형성시 공기가 배출되는 에어벤트(air-vent) 개소에 연결되어 있던 개소이다.
또, 도 2 및 도 3에 나타내는 바와 같이, 패키지(2)의 측면은 경사면으로 되어 있다. 이 경사면은, 몰드금형의 캐비티에서 패키지를 빼낼 때, 빼내는 것을 용이하게 하기 위해 캐비티의 측면을 경사면으로 한 결과에 따른 것이다. 따라서, 도 3에 나타내는 바와 같이 하면이 되는 실장면(3)의 크기에 비교하여 상면(6)은 작아져 있다.
패키지(2)의 이면, 즉, 실장면(3)의 주변에는, 외부전극단자(리드)(4)가 노출하고 있다. 각 변에서, 리드(4)는 패키지(2)의 각 변에 따라 소정의 피치로 배치되어 있다. 또, 패키지(2)의 네 모서리, 즉, 경사면(5)의 각 중앙에 대응하는 실장면(3)의 주변에는 탭 현수리드(7)가 노출하고 있다(도 2, 도 4 참조).
도 2에 나타내는 바와 같이, 리드(4) 및 탭 현수리드(7)의 패키지(2)에 덮이는 면에서는, 패키지(2)의 돌출 테두리(2a)에서 외측으로 리드(4) 및 탭 현수리드(7)가 약간 돌출한다. 이것은, 리드(4) 및 탭 현수리드(7)를 절단할 때의 다이의 수부(受部)가 되는 부분이며, 예컨대, 0.1㎜ 이하로 되어 있다. 각 리드(4)의 사이 및 탭 현수리드(7)와 리드(4)와의 사이에는 수지 버(10)가 존재하지만, 이 수지 버(10)도 다이와 펀치에 의해 절단되기 때문에, 패키지(2)의 주변에서는, 수지 버(10)의 테두리와 리드(4) 및 탭 현수리드(7)의 선단 테두리가 요철(凹凸)하지않고 직선적으로 된다.
반도체장치(1)는, 그 제조에 있어서 시트를 개재시켜 클램핑을 행한 후에 트랜스퍼몰드를 행함으로써, 실장면(3)은 리드(4)나 탭 현수리드(7)가 노출하는 면, 즉 실장면(16) 보다도 내측으로 움푹 패인 형상이 된다. 또한, 본 실시형태 1에서는, 트랜스퍼몰드에 의한 편면몰드 후, 리드(4) 및 탭 현수리드(7)의 표면에 도금막을 형성하기 때문에, 이 도금막의 존재에 따라서도 패키지(2)의 실장면(3)은 리드(4)나 탭 현수리드(7)의 실장면(16) 보다도 내측으로 들어간 구조가 된다. 이와 같이 리드(4)나 탭 현수리드(7)의 실장면(16) 보다도 패키지(2)의 실장면(3)이 오프셋된 구조에서는, 실장기판 등의 배선기판에 반도체장치(1)를 표면실장할 경우, 땜납의 누습영역이 특정되므로 땜납실장이 양호해지는 특징이 있다.
반도체장치(1)는, 도 3에 나타내는 바와 같이, 패키지(2) 내에 탭(11)을 가지고 있다. 이 탭(11)의 상면에는 접합재(12)를 통하여 반도체칩(13)이 고정되어 있다. 상기 탭(11)은 반도체칩(13) 보다도 작은 소탭으로 되어 있다. 이 탭(11)은 상기 4개의 탭 현수리드(7)로 지지되는 구조로 되어 있다(도 2 참조). 이 탭(11)과 탭 현수리드(7)는 일체로 되어 있다.
또, 반도체칩(13)의 표면에 형성된 전극(14)(도 2 참조)과, 리드(4)의 내단부분은 도전성의 와이어(15)로 전기적으로 접속되어 있다. 탭(11), 반도체칩(13), 와이어(15)는 패키지(2) 내에 위치하고 있다. 또한, 반도체칩(13)의 전극과 리드(4)를 전기적으로 접속하는 접속수단은 다른 구성이어도 된다.
또, 탭 현수리드(7)를 외부전극단자로 사용할 경우에는, 반도체칩(13)의 접지전극과 탭 현수리드(7)를 와이어(15)로 접속해도 된다.
도 5는 반도체장치(1)를 배선기판(20)에 실장한 단면도이다. 배선기판(20)의 일면에는, 상기 반도체장치(1)의 외부전극단자가 되는 리드(4)나 탭 현수리드(7)에 대응하여, 전극(접지)(21)이 설치되어 있다. 그리고, 이들 접지(21)상에 반도체장치(1)의 외부전극단자가 되는 리드(4)나 탭 현수리드(7)가 중첩되고, 또 땜납 등에 의한 접합재(22)를 통하여 전기적으로 접속되어 있다.
다음에, 구체적인 반도체장치의 제조에 대하여 설명한다. 도 6은 본 실시형태 1에 의한 QFN형 반도체장치의 제조방법을 나타내는 플로우챠트이다. 반도체장치(1)는, 스텝 101 ~ 스텝 108의 각 공정을 거쳐 제조된다.
즉, 작업개시 후, 칩본딩(S101), 와이어본딩(S102), 몰드(S103), 도금(S104), 게이트 플로우캐비티 경화수지 절단(S105), 제1차 리드선단 절단(S106), 제2차 리드선단 절단(S107), 잔류탭 현수리드 절단(S108)의 각 공정을 거쳐 제조되어, 작업은 종료한다. 상기 게이트 플로우캐비티 경화수지절단(S105), 제 1차 리드선단 절단(S106), 제 2차 리드선단 절단(S107), 잔류탭 현수리드 절단(S108)은, 복합절단금형에 의한 절단가공이다.
본 실시형태 1의 반도체장치(1)의 제조에 있어서는, 도 7에 나타내는 바와 같은 매트릭스 구성의 리드프레임(25)이 준비된다. 이 리드프레임(25)은, 단위 리드프레임 패턴(26)이 X방향에 따라 20행, Y방향에 따라 5열 배치되고, 1개의 리드프레임(25)에서 100개의 반도체장치(1)를 제조할 수 있다. 리드프레임(25)의 양측에는, 리드프레임(25)의 반송이나 위치결정에 사용하는 가이드홀(27a ~ 27c)이 설치되어 있다.
또한, 각 열의 좌측에는, 트랜스퍼몰드시, 러너(runner)가 위치한다. 그래서 러너경화수지를 이젝터 핀(ejector pin)의 돌출에 의해 리드프레임(25)에서 떼기위해, 이젝터 핀이 관통할 수 있는 이젝터 핀 홀(28)이 설치되어 있다. 또, 이 러너에서 분기하여, 캐비티에 흐르는 게이트 부분에서 경화한 게이트 경화수지를 이젝터 핀의 돌출에 의해 리드프레임(25)에서 떼기위해, 이젝터 핀이 관통할 수 있는 이젝터 핀 홀(29)이 설치되어 있다.
도 8은, 단위 리드프레임 패턴(26)을 나타내는 평면도이다. 단위 리드프레임 패턴(26)은, 구형 프레임 모양의 프레임부(30)와, 이 프레임부(30) 각 변의 내측에서 안쪽을 향해 연장하는 복수의 리드(4)와, 프레임부(30)의 네 모서리에서 프레임 안쪽으로 각각 연장하고, 중앙의 탭(11)을 지지하는 탭 현수리드(7)를 갖는 패턴이 되어, 사각형 영역으로 되어 있다. 상기 프레임부(30)는 각 변에서 그 변 방향으로 슬릿(31)이 단속적으로 설치되어, 리드(4)를 지지하는 프레임부 부분이 탄력적으로 변화할 수 있게 되어 있다.
도 8에 나타내는 바와 같이, 각 리드(4)의 내단부분 및 탭(11) 등을 포함하는 사각형 영역이, 몰드금형에 의해 형성되는 캐비티(32)이다. 이젝터 핀 홀(29)을 향하는 캐비티(32)의 왼쪽 위의 모서리부에는, 캐비티(32)에 수지를 주입하는 게이트(G)가 연속해 있다. 캐비티(32)의 상기 게이트에 대치하는 오른쪽 밑의 모서리부에는, 도시하지는 않지만 플로우캐비티(FC)가 연통(連通)하고 또 이 플로우캐비티에는 에어벤트(E)가 연통하게 된다. 또, 캐비티(32)의 남은 2개의 모서리부(오른쪽위 및 왼쪽 밑의 모서리부)에도 각각 도시하지는 않지만 에어벤트가 연통하게 된다.
본 실시형태 1에서는, 플로우캐비티에서 경화한 수지에 의해, 패키지 보다도 높이가 높은 접촉방지체가 형성된다. 또, 이 접촉방지체가 리드프레임에서 박리하지 않도록 리드프레임과 접촉방지체와의 접착력을 높이기 위해, 플로우 캐비티(FC)가 형성되는 프레임부(30)에는 개구부(33)가 설치되어 있다. 본 실시형태 1에서는 탭 현수리드(7)의 연장선 양측에 각각 하나의 대칭형상으로 설치되어 있다.
오른쪽 위 및 왼쪽 밑 모서리부의 프레임부(30)에는, 각각 홀(34)이 설치되어 있다. 이 홀(34)은 에어벤트와 중첩되고, 에어벤트 경화수지가 프레임부(30)에 넣어져, 에어벤트 경화수지의 탈락을 방지하는 작용을 한다.
또한, 도 10 및 도 11에 나타내는 바와 같이, 탭(11)의 이면 및 탭(11)측의 탭 현수리드(7) 부분은 소정 두께 에칭(하프에칭)되어 얇아진다. 예컨대, 리드프레임의 두께가 0.2㎜인 경우, 하프에칭 깊이는 0.11㎜ 정도이며, 탭(11)의 두께는 0.09㎜가 된다.
이와 같이 함으로써, 편면몰드에 의해 형성하는 패키지의 실장면에 탭(11)이 노출하지 않게 된다. 또, 이러한 하프에칭 구조는, 탭 현수리드를 도중에 일단 높게 하여 탭(11)을 패키지 내에 매립하는 구조에 비교하여, 상기 일단 높게하는 분정 패키지의 두께를 얇게 할 수 있다. 또한, 당연하지만, 에칭되지 않는 탭(11) 및 탭 현수리드(7)의 표면과, 이것에 대응하는 리드(4)의 표면은, 각각 동일면상에 위치하고 있다.
또한, 리드(4)의 내단은 에칭처리에 의해 경사하고 있다. 이것은 패키지에서 리드(4)가 빠지는 것을 방지하기 위해서이다.
이러한 리드프레임(25)을 이용하여 반도체장치(1)가 제조된다. 즉, 도 9 내지 도 11에 나타내는 바와 같이, 탭(11)상에 반도체칩(13)을 접합재(12)를 통하여 고정(칩 본딩 : S101)한 후, 도 12 및 도 13에 나타내는 바와 같이, 상기 반도체칩(13)의 전극(14)과 리드(4)의 내단을 도전성의 와이어(15)로 전기적으로 접속시킨다(와이어본딩 : S102).
다음에, 조립이 종료된 리드프레임(25)에 대하여 편면몰드를 행하여 패키지(2)를 형성한다(몰드 : S103). 이 편면몰드는 트랜스퍼몰드 장치에 의해 행한다.
도 14는 편면몰드시의 몰드금형과 리드프레임 등을 나타내는 모식도이다. 트랜스퍼몰드 장치에 장착되는 몰드금형은, 하금형(35)과, 이 하금형(35)상에 배치되는 상금형(36)으로 이루어지며, 양자의 맞닿는 면(파팅(parting)면)(35a, 35b) 사이에 조립이 종료된 리드프레임(25)이 사이에 놓인다. 도 14에서는, 리드프레임(25)을 부상시킨 상태에서 표시한 것이지만, 실제로는 하금형(35)의 파팅면(35a)상에 마운팅되는 것이다.
본 실시형태 1에서는, 리드프레임(25)과 상금형(36)과의 사이에 시트(37)를 개재시켜 몰드를 행하는 시트몰드법으로 편면몰드를 행한다. 시트몰드법이란, 리드프레임을 상금형과 하금형 사이에 협지할 경우에, 상금형과 리드프레임과의 사이에 유연한 수지시트를 개재시켜 몰드금형의 협지력에 의해 리드프레임의 특히 전극부분을 시트에 넣은 상태에서 수지밀봉함으로써, 전극실장면에 대하여 패키지의 이면(실장면)을 오프세트시킨 형태로 하는 기술이다.
상금형(36)의 파팅면(36a)은, 실제로는 시트에 구김이 가지 않도록 부분적으로 홈 등이 설치되어 있지만, 도면에서는 평탄면으로 되어 있다. 그리고, 하금형(35)의 파팅면(35a)에 용해된 수지가 흐르는 홈이나 웅덩이가 형성되어 있다. 도 14에는 왼쪽에서 오른쪽을 행해 러너(38), 게이트(39), 캐비티(32), 스루(40) 및 플로우캐비티(41)가 늘어서 있다. 도시하지는 않지만 플로우캐비티(41)의 측방에 에어벤트가 연통(連通)상태로 배치된다. 또, 캐비티(32)의 바로 앞 및 구석측에도 각각 에어벤트가 배치되어 있다. 일예를 들면, 캐비티(32)의 깊이는 0.8 ~ 0.9㎜, 플로우캐비티(41)의 깊이는 1.1 ~ 1.2㎜, 스루(40)의 깊이는 0.3 ~ 0.4㎜, 에어벤트의 깊이는 20 ~ 30㎚이다.
도 17은 몰드금형으로 형성되는 캐비티나 수지 유로와 리드프레임과의 상관을 나타내는 모식적 평면도이다. 리드프레임(25)은 20행 5열로 배치되어 있으므로, 하금형(35)의 캐비티(32)도 이것에 대응하여 20행 5열로 배치되어 있다. 몰드를 위한 재료를 넣는 포트(cull)(42)는, 5개가 되고, 각 컬(42)에서는 4개의 러너(38)가 연장하며, 각 러너(38)에서는 차례로 5개의 게이트(39)가 연장하여 행방향으로 늘어서는 각 캐비티(32)에 수지(resin)를 안내한다.
편면몰드시, 하금형(35)의 파팅면(35a)상에 리드프레임(25)을 위치 결정하여 마운팅하고, 그 후 상금형(36)을 하금형(35)에 중첩시켜 클램핑을 행한다.
다음에, 상기 포트(cull)(42)에 수지를 투입함과 동시에, 가열된 수지를 플런저(plunger)로 가압하여 러너(38)로 밀어낸다. 밀려나온 수지는 러너(38) 내부를 흐름과 동시에, 각 캐비티(32)에 차례로 보내진다. 각 캐비티(32) 내에 유입한 수지는, 캐비티 내의 공기를 밀어내면서 캐비티(32) 내부를 수지로 충만하게 하여, 일부의 수지는 스루(40)를 통하여 플로우캐비티(41) 내로 유입한다. 캐비티(32) 및 플로우캐비티(41)에는 에어벤트가 연통상태로 설치되어 있으므로, 일부의 수지는 공기를 밀어내면서 에어벤트 내부로 진입한다. 이것에 의해 캐비티(32) 내에는 기포(보이드)가 포함되지 않게 된다.
본 실시형태 1에서는, 사각형 캐비티의 한 모서리에서 수지를 주입시켜, 대각선 방향의 모서리부 및 상기 대각선 양측의 모서리부의 에어벤트에서 공기를 밖으로 배출하는 대칭형의 수지흐름을 발생시켜 편면몰드함으로써, 캐비티 내의 공기가 원활하기 빠지고, 형성된 패키지(2) 내에는 기포(보이드)가 포함되지 않게 된다.
수지 주입 후, 큐어(cure)처리가 행해져 수지가 경화된다. 특히, 여기서는, 러너(38)에서 경화한 것을 러너경화수지(38a)라 호칭하고, 게이트(39) 부분에서 경화한 것을 게이트 경화수지(39a)라 호칭하며, 캐비티(32)에서 경화한 것을 패키지(2)라 호칭하고, 스루(40)에서 경화한 것을 스루경화수지(40a)라 호칭하며, 플로우캐비티(41)에서 경화한 것을 접촉방지체(43)라 호칭하고, 에어벤트에서 경화한 것을 에어벤트 경화수지(44)라 호칭하며, 리드(4)와 리드(4)의 사이 및 리드(4)와 탭 현수리드(7)와의 사이에서 경화한 것을 수지 버(10)라 호칭한다. 이들 각부에 대해서는, 도 15, 도 16, 도 18 내지 도 21에 명시되어 있다.
접촉방지체(43)의 높이(두께)는, 패키지(2)의 높이(두께) 보다도 수 ㎜ 높아진다. 따라서, 도 1에 나타내는 바와 같이, 조립이 종료된 리드프레임(25)을 중첩시킨 경우, 반도체장치(1)의 리드(4)를 구성하는 리드프레임 부분은, 접촉방지체(43)가 상하의 리드프레임(25) 사이에 개재되기 때문에, 접촉하는 일은 없다. 즉, 접촉에 기인하는 반도체장치(1)의 리드(4) 부분의 오염이나 흠의 발생을 방지할 수 있다. 도 1에서, A가 되는 영역이 반도체장치(1)를 형성하는 영역이다. 따라서, 영역A 내의 리드(4)의 실장면(16)의 오염방지나 흠 발생 방지가 중요하다.
도 15는 편면몰드에 의해 형성된 패키지나 접촉방지체 등을 나타내는 단면도, 도 16은 편면몰드에 의해 형성된 패키지 등을 나타내는 다른 단면에서의 단면도, 도 18은 편면몰드에서 사용한 수지시트와 패키지 등과의 관계를 나타내는 확대 단면도, 도 19는 패키지가 형성된 리드프레임 평면도, 도 20은 패키지가 형성된 단위 리드프레임 패턴부분을 나타내는 평면도, 도 21은 단위 리드프레임 패턴부분의 패키지 등을 나타내는 단면도이다.
또한, 수지가 캐비티에 주입되었을 때의 압력으로는, 클램핑에 의한 하중에도 만족하지 않으므로, 도 18에 나타내는 바와 같이, 패키지(2)의 실장면(3)은 패키지(2)의 실장면(3)측에 노출하는 리드(4)나 탭 현수리드(7) 부분의 실장면(16) 보다도 쑥 들어간 이른바 오프세트 구조가 된다.
다음에, 도금처리가 행해진다(S104). 이 도금처리는, 반도체장치(1)의 실장시에 사용되는 것이며, 패키지(2)의 실장면(3)에 노출하는 리드(4)나 탭 현수리드(7)의 표면에, 도시하지는 않지만 예컨대, 20 ~ 30㎛ 정도의 두께로 형성된다. 이 도금처리에서는 예컨대, 납과 주석에 의한 땜납막, 주석과 아연에 의한 땜납막, 주석과 은에 의한 땜납막이 형성된다. 이 도금막에 대해서는, 특히 도시하지 않는다.
편면몰드 후의 리드프레임(25)은, 도 24에 나타내는 상태에서 보관된다. 이 경우, 리드프레임(25)은 매트릭스형으로 되어 있으므로, 패키지(2)의 한 모서리 근방에 패키지(2) 보다도 키가 큰 접촉방지체(43)가 위치하고 있으므로, 상단의 리드프레임(25)은 이들 접촉방지체(43)에 의해 지지되게 된다. 이 결과 도 1에 나타내는 바와 같이, 반도체장치를 형성하는 영역A 내의 리드(4)의 실장면(16)은 직접 하단의 리드프레임(25)에 접촉하지 않게 되고, 상기 리드(4)의 실장면(16)의 오염이나 흠 발생의 방지를 도모할 수 있다.
다음에, 도 22에 나타내는 바와 같이, 프레스 기계에 의해 게이트 플로우캐비티 경화수지절단〔동부분의 탭 현수리드 절단 : S105〕, 제1차 리드선단절단 〔X방향 연장리드 절단 : S106〕, 제2차 리드 선단 절단〔Y방향 연장 리드절단 : S107〕, 잔류 탭 현수리드 절단〔에어벤트 절단 : S108〕을 행한다. 이들 각 절단은, 프레스 기계에 장착한 복합절단금형에 의해 행한다.
또한, 이 절단공정에서, 리드프레임(25)은 도 24에 나타내는 바와 같은 상태로 보관되어 공급된다.
도 22는 절단장치의 절단장치(60)를 나타내는 사시도이다. 절단장치(60)는 하금형 베이스(61)와 상금형 베이스(62)를 가지며, 하금형 베이스(61)의 네 모서리 상면에는 각각 지주(支柱)(63)가 설치되고, 상기 상금형 베이스(62)의 네 모서리하면에는 상기 지주(63)에 대하여 접동자재에 감합되는 감합부(64)가 고정되어 있다. 상기 하금형 베이스(61)의 상면 중앙에는 장착부(65)가 설치되고, 도시하지 않는 복합절단금형의 다이가 장착되어 있다. 또, 상기 상금형 베이스(62)의 하면 중앙에는 장착부(66)가 설치되고, 도시하지 않는 복합절단금형의 펀치가 장착되어 있다.
또한, 장착부(65)상에는 리드프레임(25)을 안내하는 가이드(67)가 설치되어 있다. 리드프레임(25)은, 뒤집어 이 가이드(67)에 공급되고, 가이드(67)와 도시하지 않는 이송기구에 의해 왼쪽에서 오른쪽으로 피치 전송된다. 이것은, 리드(4)나 탭 현수리드(7)의 실장면(16)측에서 펀치로 구멍을 뚫음으로써, 절단시에 발생하는 절단 버를 패키지(2)측에 발생시켜, 실장면(16)측의 절단 테두리에는 절단 버가 발생하지 않도록 하여, 실장시에 지장을 주지 않도록 하기 위해서이다.
상기 상금형 베이스(62)의 상면 중앙에는 도시하지는 않지만 승강용 램이 고정되고, 이 승강용 램의 상하 움직임으로 장착부(66)가 상하로 움직인다. 따라서, 상기 승강용 램의 강하에 의해 다이와 펀치로 리드프레임(25)의 소정 개소의 절단이 행해진다.
절단장치(60)에는, 복합절단금형이 조립되어 있다. 이 복합절단금형은 복수의 펀치부를 갖는다. 펀치부는, 도 23에 나타내는 바와 같이, 화살표로 나타내는 리드프레임의 이송방향(왼쪽에서 오른쪽을 향해)을 따라 제1 펀치형(70), 제2 펀치형(71), 제3 펀치형(72), 제4 펀치형(73)이 설치되어 있다.
제1 펀치형(70)은 패키지(2)의 네 모서리에서 돌출하는 탭 현수리드(7)의 절단 개소를 코이닝(coining)하여 절단을 용이하게 행할 수 있도록 하는 코이닝부(70a), 부착하고 있는 이물을 낙하시키는 이물안내홀부(70b), 게이트 경화수지와 플로우캐비티 경화수지를 동부분의 탭 현수리드와 함께 절단하는 제1 펀치부(70c)로 구성되어 있다. 상기 제1 펀치부(70c)에서는, 도 25에서 펀칭을 실시한 부분이 절단된다. 도 26은 리드(4)나 탭 현수리드(7)를 절단하는 다이(75)와 펀치(76)를 나타내는 모식도이다. 구멍 뚫린 절단편은 그대로 하방으로 낙하하는 제2 펀치형(71)은 제1차 리드선단 절단을 행하고, 예컨대 X방향을 따라 연장하는 리드(4)를 절단한다. 이 절단으로는, 도 27에서 해칭(hatching)을 행한 부분이 절단된다.
제3 펀치형(72)은, 제2차 리드선단 절단을 행하는 리드 절단부(72a)와, 부착하고 있는 이물을 낙하시키는 이물안내홀부(72b)로 구성되어 있다. 상기 리드 절단부(72a)에서는 제2차 리드선단 절단을 행하고, 예컨대 Y방향을 따라 연장하는 리드(4)를 절단한다. 이 절단에서는, 도 28에서 펀칭을 행한 부분이 절단된다.
제4 펀치형(73)은 잔류하는 탭 현수리드(7)의 절단을 행한다. 따라서, 이 탭 현수리드(7)에 따라 연장하는 에어벤트도 절단한다. 이것에 의해, 패키지(2) 부분은 리드프레임(25)으로부터 이탈하고, 도 30에 나타내는 넌리드형의 반도체장치(1), 즉, QFN형 반도체장치(1)가 제조된다. 상기 리드(4) 및 탭 현수리드(7)의 절단은, 패키지(2)가 붙어있는 부분에서 절단된다. 예컨대, 리드(4)나 탭 현수리드(7)의 돌출길이는 0.1㎜ 이하가 된다.
또한, 리드(4) 및 탭 현수리드(7)의 절단 시, 패키지(2)의 실장면측에서 펀치를 돌출하여 다이와 펀치로 리드(4) 및 탭 현수리드(7)를 절단하기 때문에, 밀봉체(패키지)가 설치되는 면측의 절단 프레임에 돌출하는 버(절단 버)가 발생하지만, 패키지의 실장면측에는 절단 버가 발생하지 않는다. 이 결과, 제조한 넌리드형 반도체장치(1)의 외관성이 좋아질뿐만 아니라, 절단 버에 기인하는 실장 불량이 발생하지 않게 된다.
또한, 패키지가 붙어있는 부분의 리드 사이나 리드와 탭 현수리드 사이에는, 수지 버가 발생하고 있지만, 이 수지 버도 리드(4) 및 탭 현수리드(7)의 절단과 동시에 절단된다. 따라서, 절단면은 리드, 탭 현수리드 및 수지 버에 의해 직선적으로 된다.
도 31은 리드(4), 탭(11) 및 탭 현수리드의 일부가 동일 평면상에 위치하는 플랫한 리드프레임을 이용하여 제조한 다른 반도체장치(1)를 나타내는 단면도이며, 도 32는 상기 다른 반도체장치의 저면도이다. 이러한 구조는, 탭(11) 및 탭 현수리드(7)의 일부가 패키지(2)의 실장면(3)에 노출함으로써, 배선기판 등의 실장기판에 고정한 경우, 노출한 탭(11) 및 탭 현수리드(7)의 면이 열발산면이 되고, 반도체칩(13)의 열을 패키지(2)의 밖으로 신속히 발산할 수 있는 실익(實益)이 있다. 이 결과, 반도체장치(1)의 안정동작이 가능해진다. 또한 탭 현수리드(7)의 탭(11)측은 하프에칭에 의해 얇게 형성되어 있다. 따라서, 이 얇아진 개소가 패키지(2)의 실장면(3)에 노출하지 않게 된다.
도 33은 탭 현수리드(7)를 도중에서 일단 계단모양으로 구부려 탭(11)이 부상하도록 한 리드프레임을 사용하여 제조한 QFN형의 반도체장치(1)이다. 이 도면에서는, 구조내용을 쉽게 알 수 있도록, 중앙선의 우측과 좌측에서는, 단면부분이 다른 상태로 나타내고 있다.
본 실시형태(1)에 의하면, 이하의 효과를 갖는다.
(1) 패키지(2)를 형성할 때, 패키지(2)의 바깥측에 패키지(2)의 두께 보다도 두꺼운 접촉방지체(43)를 형성함으로써, 편면몰드 후에 리드프레임(25)을 중첩시켰을 때, 상하의 리드프레임(25)은 상기 접촉방지체(43)가 개재함으로써 상단의 리드프레임(25)의 외부전극단자가 되는 부분은 하단의 패키지(2)에 접촉하지 않게 되어, 이 외부전극단자가 되는 부분의 오염이나 흠 발생을 억제할 수 있다. 이 결과, 실장의 신뢰성이 높은 넌리드형 반도체장치를 제공할 수 있다. 즉, 외부전극단자의 표면의 도금막도 오염되지 않고, 또 흠이 가지 않기 때문에 반도체장치(1)의 실장 신뢰성이 높아진다.
(2) 접촉방지체(43)는 패키지당 1개밖에 형성하지 않으므로, 매트릭스형 리드프레임(25)의 경우라도 사용하는 수지량은 많지 않다. 이 결과, 트랜스퍼몰드시의 주입 수지압을 그다지 높게 할 필요도 없고, 트랜스퍼몰드의 제어성이 어려워지는 일도 없다. 또, 종래 사용하고 있는 트랜스퍼몰드 장치를 그대로 사용할 수 있다.
(3) 상기 (2)에 의해, 트랜스퍼몰드시의 주입 수지량이 많지 않으므로, 러너에서 마지막으로 전송되는 최종 캐비티에서 수지의 흐름으로 와이어(15)가 무너져 발생하는 쇼트불량이 발생하지 않게 되어, 수율의 향상과 신뢰성 향상을 달성할 수 있다.
(4) 상기 (2)에 의해, 접촉방지체(43)는 패키지당 1개밖에 형성하지 않으므로, 단위 리드프레임 패턴(26)의 패턴치수를 작게 할 수 있어, 리드프레임(25)의 사용효율을 높게 할 수 있다.
(5) 리드(4) 및 탭 현수리드(7)의 절단시, 패키지(2)의 실장면(3)에서 펀치를 돌출하여 다이와 펀치로 리드(4) 및 탭 현수리드(7)를 절단하기 때문에, 실장면(16)의 절단 테두리에서 돌출하는 절단 버가 실장면측에 발생하지 않는다. 이 결과, 제조된 넌리드형 반도체장치(1)의 외관성이 좋아질뿐만 아니라, 버에 기인하는 실장불량이 발생하지 않게 된다.
(6) 탭(11) 및 탭(11)측의 탭 현수리드(7) 부분은 하프 에칭한 구조로 이루어짐으로써, 반도체칩(13)을 고정하는 탭(11)의 고정면과, 리드(4)의 와이어(15)를 접속하는 접속면은 동일 평면상에 위치하는 구조가 되며, 탭 현수리드(7)를 일단 높게하여 탭(11)을 부상시키는 구조에 비교하여, 부상시키는 치수만큼 낮게할 수 있어, 반도체장치(1)의 높이를 낮게 할 수 있다.
(7) 상기 (1) ~ (6)에 의해, 반도체장치의 제조비용을 저감할 수 있다.
(실시형태 2)
도 37 내지 도 53은 다른 실시형태(실시형태 2)인 반도체장치의 제조방법에 관한 도면이다. 본 실시형태 2의 반도체장치의 제조방법에 의해 제조된 넌리드형 반도체장치(1)는 도 37 내지 도 39에 나타내는 구조로 되어 있다. 도 37은 일부를 제거한 반도체장치의 사시도, 도 38은 반도체장치의 단면도, 도 39는 반도체장치의 저면도이다.
본 실시형태 2에 의한 QFN형의 반도체장치(1)는, 실시형태 1의 넌리드형 반도체장치(1)에서, 밀봉체(2)의 실장면(3)측을 트랜스퍼몰드시에 사용한 시트(37a)로 덮은 구조로 되어 있는 점이 특징이며, 구성적으로 다른 부분은 실시형태 1과 동일하다. 시트(37a)는 밀봉체(2)의 실장면(3) 전역으로 확산될 뿐만 아니라, 그 외부 테두리는 리드(4)의 절단에 의한 외부 테두리와 일치함과 동시에, 리드(4)와 리드(4) 사이의 수지 버(10)나 리드(4)와 탭 현수리드(7)와의 사이의 수지 버(10)의 절단에 의한 외부 테두리와 일치하고 있다.
이 결과, 실장면(3)에 노출하는 리드(4)나 탭 현수리드(7)의 면은 시트(37a)에 의해 덮이고, 보호되게 되며, 리드(4)나 탭 현수리드(7)의 표면은 흠이 가거나 이물이 부착되는 일이 없다.
본 실시형태 2의 반도체장치(1)는, 도 38에 나타내는 바와 같이, 리드(4) 및 탭 현수리드(7)의 표면에 도금막(80)이 형성되어 있다. 도금막(80)은, 특히 한정되지 않지만, 예컨대, 납과 주석에 의한 땜납막, 주석과 아연에 의한 땜납막, 주석과 은에 의한 땜납막 혹은 납을 사용하지 않는 파라듐막 등으로 구성한다.
따라서, 시트(37a)를 박리시키기까지는, 이들 도금막(80)은 흠이 가거나, 이물에 의해 오염되는 일은 없다. 시트(37a)를 박리시켜 배선기판에 실장한 경우, 실시형태 1의 경우의 도 5와 같이 된다. 시트(37a)를 분리하여 즉시 전자장치를 구성하는 배선기판에 실장하면, 리드(4)나 탭 현수리드(7)의 배선기판에 대한 접속은 확실하며, 또, 접속의 신뢰성은 높아진다. 이 결과, 품질이 우수하며 신뢰성이 높은 전자장치를 제조할 수 있다.
다음에, 본 실시형태 2에 의한 반도체장치의 제조에 대하여 설명한다. 도 40 내지 도 53은 본 실시형태 2의 반도체장치의 제조방법에 관한 도면이다.
도 40은 본 실시형태 2에 의한 QFN형의 반도체장치의 제조방법을 나타내는 플로우챠트이다. 반도체장치(1)는, 스텝 201 ~ 스텝 209의 각 공정을 거쳐 제조된다.
즉, 작업개시 후, 리드프레임으로의 선택적인 도금(S201), 칩 본딩(S202), 와이어 본딩(S203), 몰드(S204), 노치가공(S205), 게이트 플로우캐비티 경화수지 절단(S206), 제1차 리드선단 절단(S207), 제2차 리드선단 절단(S208), 잔류 탭 현수리드 절단(S209)의 각 공정을 거쳐 제조되어, 작업은 종료한다. 상기 노치가공(S205), 게이트 플로우캐비티 경화수지절단(S206), 제1차 리드선단 절단(S207), 제2차 리드선단 절단(S208), 잔류 탭 현수리드 절단(S209)은, 복합절단금형에 의한 절단 가공이다.
본 실시형태 2에서, 복합절단금형에 의한 절단가공은 노치가공(S205)을 갖는 것이다. 이 노치가공은, 밀봉체(2)의 주변에서 돌출하는 탭 현수리드(7)의 절단성을 양호하게 하기 위해, 절단부분에 V홈을 형성해 두고, 그 후 탭 현수리드(7)의 절단시, 상기 V홈 바닥에 응력집중을 발생시켜 절단을 용이하게 하기 위해서이다. 도시하지는 않지만, 복합절단금형 최초의 스테이션에 준비하여 노치가공부분을 설치해 둔다. 노치가공부분은, 탭 현수리드(7)를 지지하는 표면에 V홈을 갖는 다이와, 선단이 상기 다이의 V홈에 대응하는 형상의 펀치로 이루어지며, 이 펀치와 다이에 의해 탭 현수리드(7)를 횡으로 절단하도록 그 폭 전역에 V홈의 노치를 형성한다. 또한, 노치로서는 반드시 V홈에 한정되는 것이 아니라, 절단성능이 좋아진다면 다른 구조의 노치여도 된다.
본 실시형태 2에서는 실시형태 1과 달리, (1) 칩본딩 전에 리드프레임에 선택적으로 도금막을 형성하는 것과, (2) 몰드 후에 행하는 복합절단금형에 의한 절단가공처리에 최초로 노치가공을 추가한 것과, (3) 또, 시트를 이용하는 트랜스퍼몰드(몰드)에서, 시트는 접착성이 있는 시트를 이용하여, 리드 및 탭 현수리드를 절단한 후에도 밀봉체의 실장면측에 부착시켜 두는 것, (4) 실장하기 전에 시트를 제거하여 반도체장치를 실장하는 것이다. 따라서, 이하의 설명에서는 실시형태 1의 경우와 동일한 부분의 설명은 생략하면서 설명한다.
본 실시형태 2의 반도체장치(1)의 제조에서는, 도 41에 나타내는 바와 같이, 실시형태 1의 경우와 동일한 매트릭스 구성의 리드프레임(25)이 준비된다.
다음에, 도 42에 나타내는 바와 같이, 실장면이 되는 리드(4) 및 탭 현수리드(7)의 부분에 도금처리가 시행되어 도금막(80)이 형성된다(도금 : S201). 도 42에서는 도금막(80)이 형성된 부분을 해칭하여 나타내고 있다. 도금막(80)은, 특히 한정되지 않지만, 예컨대, 납과 주석에 의한 땜납막, 주석과 아연에 의한 땜납막, 주석과 은에 의한 땜납막 혹은 납을 사용하지 않는 파라듐막 등으로 구성한다. 도 42는 리드프레임(25)의 이면을 나타낸다. 또, 탭 (11) 및 탭(11)을 지지하는 탭 현수리드(7)의 탭(11) 집합의 부분은 이면측이 하프에칭되어 얇게 되어 있다. 이 부분은 밀봉체로 덮인 부분이며, 도금막은 형성하지 않는다.
다음에, 탭(11)상에 반도체칩(13)을 고정(칩본딩 : S202)함과 동시에, 반도체칩(13)의 전극(14)과 리드(4)의 내단부분은 도전성의 와이어(15)로 전기적으로 접속한다(와이어본딩 : S203)(도 43 참조).
다음에, 도 44에 나타내는 바와 같이, 조립이 완료된 리드프레임(25)에 대하여 편면몰드를 행하여 밀봉체(패키지)(2)를 형성한다(몰드 : S204). 이 편면몰드에서, 실시형태 1과 동일하게 리드프레임(25)과 상금형(36)과의 사이에 시트를 개재시켜 몰드를 행하는 시트몰드법으로 편면몰드를 행한다.
그러나, 이 시트몰드에서, 시트로서는 접착성이 있는 시트(37a)가 사용된다. 따라서, 몰드 후에도 시트(37a)는 밀봉체(2)의 실장면측에 부착한 상태가 된다. 본 실시형태 2에서는, 도시하지는 않지만, 시트(37a)는 리드프레임(25)과 거의 같은 치수로 절단된다. 이 트랜스퍼몰드에서도 실시형태 1의 경우와 동일하게 밀봉체(2)의 높이(두께) 보다도 높은(두꺼운) 접촉방지체(43)가 형성된다.
도 45는 편면몰드에 의해 패키지나 접촉방지체 등이 형성된 리드프레임의 평면도, 도 46은 패키지가 형성된 단위 리드프레임 패턴부분을 나타내는 평면도, 도 47은 단위 리드프레임 패턴부분의 패키지 등을 나타내는 단면도이다.
편면몰드 후의 리드프레임(25)은, 도 48에 나타내는 상태로 보관된다. 이 경우, 리드프레임(25)은 매트릭스형으로 되어 있으므로, 패키지(2)의 한 모서리 근방에 패키지(2) 보다도 키가 큰 접촉방지체(43)가 위치하고, 상단의 리드프레임(25)은 이들 접촉방지체(43)에 의해 지지되게 된다. 이 결과, 반도체장치를 형성하는 영역 내의 리드(4)나 탭 현수리드(7)의 표면에는 접촉에 의한 외력이 작용하지 않게 된다. 또한, 본 실시형태 2의 경우는, 상기 리드(4)나 탭 현수리드(7)가시트(37a)로 보호되어 있으므로, 리드(4)나 탭 현수리드(7)의 표면이 손상을 입게 되거나, 이물부착에 의한 오염이 더 방지된다. 도 49는 내부의 상태를 나타내는 적층상태의 2단 리드프레임(25)을 나타내는 단면도이다.
다음에, 실시형태 1에서 사용한 프레스 기계와, 노치가공이 최초의 스테이션에 조립된 복합절단금형을 사용하여, 노치가공(V홈 : S205), 게이트 플로우캐비티 경화수지 절단〔동부분의 탭 현수리드 절단 : S206〕, 제1차 리드선단 절단〔X방향 연장리드 절단 : S207〕, 제2차 리드선단 절단〔Y방향 연장리드 절단 : S208〕, 잔류 탭 현수리드 절단〔에어벤트절단 : S209〕을 행한다. 또, 이 절단공정에서, 리드프레임(25)은 도 48에 나타내는 상태로 보관되어 공급된다.
리드프레임(25)은, 뒤집어 복합절단금형의 하형과 상형과의 사이에 협지되어 절단성형가공이 행해진다. 도 50은 노치가공(S205)에 의해 탭 현수리드(7)에 노치(V홈)(85)가 형성된 상태를 나타내는 모식도이다(도 52 참조).
도 51에서 점 찍어진 부분이 펀치(76)에 의해 절단된다(S206). 이 절단부분은 탭 현수리드(7)에서는 상기 노치(V홈)(85)가 설치된 부분이며, V홈 바닥이 절단선이다. 도 52에는 다이(75)와 펀치(76)에 의한 절단상태를 나타내고 있다. 펀치(76)는 가이드(86)로 안내되어 있다. 이 절단에서도 리드프레임(25)의 일면에는 시트(37a)가 붙여져 있다. 펀치(76)에 의해 시트(37a)의 면에서 밀봉체(2)가 존재하는 방향으로 절단이 행해진다. 이 결과, 밀봉체(2)의 실장면(16)측의 테두리(외부 테두리)는 동그라미를 띤 테두리가 되고, 돌출하는 버가 있는 테두리는 되지 않아, 실장시, 버에 의해 실장상태가 손상되는 일은 없다.
다음에, 도시하지는 않지만 실시형태 1과 동일하게, 제1차 리드선단 절단(S207), 제2차 리드선단 절단(S208), 잔류 탭 현수리드 절단(S209)을 행한다. 이것에 의해, 패키지(2) 부분은 리드프레임(25)에서 이탈하고, 도 37 내지 도 39에 나타내는 바와 같은 넌리드형의 반도체장치(1), 즉, QFN형 반도체장치(1)가 제조된다. 상기 리드(4) 및 탭 현수리드(7)의 절단은, 패키지(2)가 붙어 있는 부분에서 절단된다. 예컨대, 리드(4)나 탭 현수리드(7)의 돌출 길이는 0.1㎜ 이하가 된다.
또한, 리드(4) 및 탭 현수리드(7)의 절단 시, 패키지(2)의 실장면측에서 펀치를 돌출하여 다이와 펀치로 리드(4) 및 탭 현수리드(7)를 절단하기 때문에, 밀봉체(패키지)가 설치되는 면측의 절단 테두리로 돌출하는 버(절단 버)가 발생하지만, 패키지의 실장면측에는 절단 버가 발생하지 않는다. 이 결과, 제조한 넌리드형 반도체장치(1)의 외관성이 좋아질뿐만 아니라, 절단 버에 기인하는 실장불량이 발생하지 않게 된다.
또한, 패키지가 붙어 있는 부분의 리드 사이나 리드와 탭 현수 리드 사이에는, 수지 버가 발생해 있지만, 이 수지 버도 리드(4) 및 탭 현수리드(7)의 절단과 동시에 절단된다. 따라서, 절단면은 리드, 탭 현수리드 및 수지 버에 의해 직선적으로 된다.
본 실시형태 2의 반도체장치(1)는, 밀봉체(2)의 실장면측에 시트(37a)가 붙어 있으므로, 밀봉체(2)의 실장면에 표면을 노출시키는 리드(4) 및 탭 현수리드(7)의 표면은 시트(37a)에 의해 보호되고, 흠이 가거나, 이물부착에 의한 오염이 방지된다.
그래서, 시트(37a)를 붙인채 출하하거나, 출하시 시트(37a)를 박리하여 트레이 등에 수납하여 출하한다. 또, 실장직전까지 시트(37a)를 붙여 두는 것이, 실장의 신뢰성을 높이기 위해서도 바람직하다.
도 54의 (a), (b)는 절단성형가공에서의 게이트 플로우캐비티 경화수지절단〔동부분의 탭 현수리드 절단〕에 있어서, 수지 버(10) 혹은 수지 버(10)에서 밀봉체(2)에 걸친 부분이 결함된(결함부분(90)) 예를 나타낸 도면이다. 그러나, 본 실시형태 2와 같이 시트(37a)를 붙인 상태에서 게이트 플로우캐비티 경화수지 절단을 행하면, 시트(37a)가 강도부재로 작용하기 때문에, 수지 버(10) 부분이나 수지 버(10)에서 밀봉체(2)에 걸친 부분에 결함이 발생하는 일이 없다.
또한, 절단시에 발생한 파손 미세수지는 시트(37a)에 붙은 상태가 되고, 반송 등에서 상기 파손 미세수지가 탈락하지 않게 되어, 주위나 기계를 오염시키지 않게 된다. 또, 이 파손 미세수지는 시트(37a)의 박리시 시트(37a)에 부착한채 제거되기 때문에, 반도체장치(1)나 주위 작업환경을 오염시키지도 않는다.
도 53의 (a), (b)는 반도체장치(1)에서 시트(37a)를 박리(분리)하는 일예를 나타내는 것이다. 예컨대, 도 53의 (a)에 나타내는 바와 같이, 반도체장치(1)를 뒤집어 놓은 상태에서 작업용 스테이션(91)의 수용웅덩이(92)에 수용한다. 수용 웅덩이(92)는 그 바닥에 진공 흡인력을 증대시키기 위한 진공 흡인 웅덩이(93)를 가지며, 또, 진공 흡인기구에 접속되는 흡인홀(94)을 진공 흡인 웅덩이(93)의 바닥에 가지고 있다.
그래서, 수용 웅덩이(92)에 수용된 반도체장치(1)를 진공흡인기구를 동작시켜 수용 웅덩이(92)에 진공흡착하여 유지한다. 또, 반도체장치(1)의 시트(37a)를 진공 흡착할 수 있는 노즐(95)로 진공 흡착을 유지하고, 이 상태에서 노즐(95)을 도 53의 (b)에 나타내는 바와 같이, 반도체장치(1)에서 멀어지도록 상승 이동시킨다. 이것에 의해, 시트(37a)를 밀봉체(2)에서 박리시켜 반도체장치(1)에서 분리할 수 있다.
다음에, 노즐(95)로 유지한 시트(37a)를 소정 개소로 운반하여 버린 후, 노즐(95)을 다시 수용 웅덩이(92)상으로 되돌려 하강시켜, 재차 노즐(95)로 반도체장치(1)를 진공 흡착유지하여 소정 개소로 운반하고, 재차 반전시키고, 또, 운반하여 소정의 배선기판에 실장하거나, 혹은 출하용의 트레이 등에 수용한다.
반도체장치(1)의 밀봉체(2)에서 시트(37a)를 박리하는 수단은 다른 방법이어도 된다.
본 실시형태 2에서도 실시형태 1이 갖는 효과의 일부 효과를 갖는다. 또, 본 실시형태 2에서는, 반도체장치의 제조방법에 있어서, 리드프레임(25)의 일면에 시트(37a)가 붙여있으므로, 리드프레임(25)을 복수단 중첩하여도, 중첩된 부분에 시트(37a)를 개재하기 때문에 상단 리드프레임(25)의 외부전극단자가 되는 부분은 하단의 패키지(2)에 직접 접촉하지 않게 되고, 외부전극단자가 되는 부분의 오염이나 흠 발생을 억제할 수 있다. 또, 리드프레임(25)을 중첩해도, 접촉방지체(43)가 존재하므로, 외부전극단자가 되는 부분은 하단의 밀봉체로의 접촉에 기인하는 외력의 인가도 없어 손상하지 않게 된다.
이 결과, 전자장치의 제조에 있어서, 넌리드형 반도체장치의 실장 신뢰성이높아지므로, 품질이 우수하며 신뢰성이 높은 전자장치를 제조할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시형태에 의거하여 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것이 아니며, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능하다는 것은 말할 필요도 없다.
상기 실시형태에서는, 편면몰드 후에 도금처리를 행하였지만, 리드프레임을 형성한 후에 도금처리(선(先)도금)를 행해도 된다. 이 경우, 예컨대, 납을 사용하지 않는 도금막으로서 파라듐 도금막을 형성해도 된다. 이 경우에 있어서도, 편면몰드 후에는 외부전극단자가 되는 부분의 표면의 오염 및 흠 발생을 방지할 수 있다.
또한, 상기 실시형태에서는, QFN형의 반도체장치의 제조에 본 발명을 적용한 예에 대하여 설명하였지만, 예컨대, SON형 반도체장치의 제조에 대해서도 본 발명을 동일하게 적용할 수 있어 동일한 효과를 얻을 수 있다. 본 발명은 적어도 넌리드형 반도체장치에는 적용할 수 있다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 하기와 같다.
(1) 반도체장치의 제조시 외부전극단자의 실장면에 흠이나 이물을 부착하기 어려우므로, 실장성능이 양호한 넌리드형 반도체장치를 제조할 수 있다.
(2) 외부전극단자의 실장면측의 리드 및 탭 현수리드의 절단 테두리에는 절단 버가 발생하지 않으므로, 절단 버에 기인하는 실장불량이 없어지고, 실장의 신뢰성을 높일 수 있다.
(3) 전자장치의 제조시 넌리드형 반도체장치의 외부전극단자의 실장면에 흠이나 이물을 부착하기 어려워지므로, 넌리드형 반도체장치의 실장성능이 양호해지며, 품질이 우수한 신뢰성이 높은 전자장치를 제조할 수 있다.

Claims (20)

  1. 절연성 수지로 이루어지는 밀봉체(package body)와, 상기 밀봉체의 실장면에 노출하는 리드 및 탭(tab) 현수리드를 갖는 반도체장치로서, 상기 밀봉체의 테두리에 위치하는 상기 리드 및 탭 현수리드의 외단 실장면측의 테두리는 절단에 의한 버(burr)가 존재하지 않는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 밀봉체 내에는 반도체칩이 위치함과 동시에, 이 반도체칩은 상기 탭 현수리드에 연속해 있는 탭의 고정면상에 고정되고, 상기 반도체칩의 전극과 상기 리드는 도전성의 와이어로 접속되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 리드의 와이어가 접속되는 와이어 접속면과, 상기 탭(tab)의 상기 고정면 및 이 고정면에 연속해 있는 상기 탭 현수리드의 면은 동일 평면상에 위치하고, 상기 밀봉체의 실장면측에 노출하지 않는 상기 탭 현수리드부분 및 상기 탭은 상기 리드 보다도 얇게 형성되어 상기 밀봉체 내에 매립되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 2항에 있어서,
    상기 리드 및 상기 탭 현수리드와 더불어 상기 탭이 상기 실장면에 노출하고 있는 것을 특징으로 하는 반도체장치.
  5. 제 2항에 있어서,
    상기 탭 현수리드는 도중에 일단 굴곡하고, 굴곡한 내측의 상기 탭 현수리드부분 및 이 탭 현수리드 부분에 연속해 있는 상기 탭은 상기 밀봉체 내에 매립되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 밀봉체의 실장면에 노출하는 상기 리드면 및 상기 탭 현수리드면에는 도금막이 형성되어 있는 것을 특징으로 하는 반도체장치.
  7. 프레임부와, 상기 프레임부의 안쪽에 위치하는 탭과, 상기 프레임부에서 상기 탭을 향해 연장하여 선단부분에서 상기 탭을 지지하는 복수의 탭 현수리드와, 상기 프레임부에서 상기 탭을 향해 연장하는 복수의 리드를 포함하는 단위 리드프레임 패턴을 종횡으로 복수 격자배열한 매트릭스형 리드프레임을 준비하는 공정과,
    상기 탭의 일면에 반도체칩을 고정하는 공정과,
    상기 반도체칩의 전극과 상기 리드의 내단을 도전성의 와이어로 접속하는 공정과,
    상기 반도체칩 및 상기 와이어와 더불어 상기 리드 내단부분을 편면몰드에의해 절연성 수지로 이루어지는 밀봉체로 덮음과 동시에, 이 편면몰드시 상기 밀봉체의 실장면에 상기 리드나 상기 탭 현수리드를 노출시키는 공정과,
    상기 리드나 상기 탭 현수리드를 절단하는 절단공정을 갖는 반도체장치의 제조방법으로서,
    상기 편면몰드시, 상기 밀봉체의 외측에 상기 밀봉체 보다도 두꺼운 접촉방지체를 1개 형성함과 동시에, 상기 절단공정에서 상기 접촉방지체를 절단 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7항에 있어서,
    상기 밀봉체 형성시, 상기 밀봉체를 형성하기 위한 수지 주입측의 반대측에 상기 접촉방지체를 형성함과 동시에, 상기 밀봉체를 형성할 때의 공기배출은, 상기 접촉방지체 형성부분과, 상기 수지주입측과 상기 접촉방지체 형성부분을 연결하는 선에 교차하는 상기 밀봉체 형성부분의 측방에서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 7항에 있어서,
    상기 편면몰드시, 몰드금형의 상하형 사이에 탄력성이 있는 시트를 배치함과 동시에, 이 시트상에 상기 리드프레임을 중첩하고, 상기 시트가 중첩되지 않는 상기 리드프레임면측에 상기 밀봉체를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 7항에 있어서,
    상기 편면몰드 후, 도금을 행하고, 상기 매트릭스형 리드프레임의 소정 개소에 실장용의 도금막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 7항에 있어서,
    상기 절단공정에서는, 상기 밀봉체의 실장면측에서 펀치를 돌출하여 상기 리드 및 상기 탭 현수리드를 다이(die)와 상기 펀치로 절단하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 7항에 있어서,
    상기 반도체칩을 고정하기 전의 상태에서 도금을 행하고, 상기 매트릭스형 리드프레임의 소정 개소에 실장용의 도금막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 12항에 있어서,
    상기 도금에 의해 파라듐 도금막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 7항에 있어서,
    상기 매트릭스형 리드프레임의 각 단위 리드프레임 패턴부분에 상기 밀봉체와 상기 접촉방지체를 형성한 후, 하단의 매트릭스형 리드프레임의 각 접촉방지체상에 상단의 매트릭스형 리드프레임이 중첩되되록 상기 매트릭스형 리드프레임을 복수개 중첩한 상태에서 매트릭스형 리드프레임의 보관이나 공급을 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 프레임부와, 상기 프레임부의 안쪽에 위치하는 탭과, 상기 프레임부에서 상기 탭을 향해 연장하여 선단부분에서 상기 탭을 지지하는 복수의 탭 현수리드와, 상기 프레임부에서 상기 탭을 행해 연장하는 복수의 리드를 포함하는 단위 리드프레임 패턴을 종횡으로 복수 격자배열한 매트릭스형 리드프레임을 준비하는 공정과,
    상기 탭의 일면에 반도체칩을 고정하는 공정과,
    상기 반도체칩의 전극과 상기 리드의 내단을 도전성의 와이어로 접속하는 공정과,
    상기 반도체칩 및 상기 와이어와 더불어 상기 리드 내단부분을 편면몰드에 의해 절연성 수지로 이루어지는 밀봉체로 덮음과 동시에, 이 편면몰드시 상기 밀봉체의 실장면에 상기 리드나 상기 탭 현수리드를 노출시키는 공정과,
    상기 리드나 상기 탭 현수리드를 절단하는 절단공정을 갖는 반도체장치의 제조방법으로서,
    상기 편면몰드시, 몰드금형의 상하형 사이에 탄력성이 있는 시트를 배치함과 동시에, 이 시트상에 상기 리드프레임의 일면을 중첩하고, 상기 시트와 중첩되지않는 상기 리드프레임의 타면측에 상기 밀봉체를 형성하는 공정,
    상기 시트가 부착된 상태에서 상기 리드나 상기 탭 현수리드를 절단하는 절단공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 15항에 있어서,
    상기 편면몰드 전에 도금을 행하고, 상기 매트릭스형 리드프레임의 소정 개소에 실장용의 도금막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 15항에 있어서,
    상기 매트릭스형 리드프레임의 각 단위 리드프레임 패턴부분에 상기 밀봉체를 형성한 후, 상기 시트가 부착된 상태에서 상기 매트릭스형 리드프레임을 복수개 중첩하고, 이 중첩한 상태에서 매트릭스형 리드프레임의 보관이나 공급을 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 15항에 있어서,
    상기 리드나 상기 탭 현수리드를 절단한 후, 상기 밀봉체나 리드 등에 접착되어 있는 상기 시트를 박리하여 반도체장치를 제조하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 15항에 있어서,
    상기 밀봉체를 진공흡착 유지한 상태에서 진공흡착할 수 있는 노즐로 상기 시트를 진공흡착 유지하고, 그 후 상기 노즐을 상기 밀봉체에서 멀어지도록 이동시켜 상기 시트를 상기 밀봉체에서 분리하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 프레임부와, 상기 프레임부의 안쪽에 위치하는 탭과, 상기 프레임부에서 상기 탭을 향해 연장하여 선단부분에서 상기 탭을 지지하는 복수의 탭 현수리드와, 상기 프레임부에서 상기 탭을 향해 연장하는 복수의 리드를 포함하는 단위 리드프레임 패턴을 종횡으로 복수 격자배열한 매트릭스형 리드프레임을 준비하는 공정과,
    상기 탭의 일면에 반도체칩을 고정하는 공정과,
    상기 반도체칩의 전극과 상기 리드의 내단을 도전성의 와이어로 접속하는 공정과,
    상기 반도체칩 및 상기 와이어와 더불어 상기 리드 내단부분을 편면몰드에 의해 절연성 수지로 이루어지는 밀봉체로 덮음과 동시에, 이 편면몰드시 상기 밀봉체의 실장면에 상기 리드나 상기 탭 현수리드를 노출시키는 공정과,
    상기 리드나 상기 탭 현수리드를 절단하는 절단공정에 의해 반도체장치를 제조한 후,
    상기 반도체장치를 소정의 배선기판에 표면실장하여 전자장치를 제조하는 방법으로서,
    상기 편면몰드시, 몰드금형의 상하형 사이에 탄력성이 있는 시트를 배치함과동시에, 이 시트상에 상기 리드프레임을 중첩하고, 상기 시트가 중첩되지 않는 상기 리드프레임면측에 상기 밀봉체를 형성하는 공정과,
    상기 시트를 부착한 상태에서 상기 리드나 상기 탭 현수리드를 절단하는 공정에 의해 상기 반도체장치를 제조하고,
    그 후 상기 시트를 상기 밀봉체 등에서 분리한 후 상기 배선기판에 표면실장하는 것을 특징으로 하는 전자장치의 제조방법.
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