KR20020012479A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20020012479A
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오기노마사히꼬
세가와다다노리
야마구찌요시히데
덴메이히로유끼
가자마아쯔시
안조이찌로
니시무라아사오
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 스크라이브 라인을 따라 한면에 전극 패드(2)가 형성된 반도체 웨이퍼를 절단하여 반도체 소자(1), 패드(2)에 개구(7(1))을 구비한 반도체 소자(1) 위의 반도체부 보호층(7), 전극 패드(2)상에 개구(3(1))를 구비한 반도체 소자 보호층(7) 상의 응력 완충층(3), 전극 패드(2)부터 개구(7(1), 3(1))를 통해 응력 완충층(3)에 도달한 리드 배선부(4), 리드 배선부(4) 위의 외부 전극(6), 응력 완충층(3) 상의 도체부 보호층(5)을 구비한 반도체 장치로서, 반도체 소자 보호층(7), 응력 완충층(3), 도체부 보호층(5)는 반도체 소자(1)의 단부 표면(1(1)) 위의 각 단면을 스크라이브 라인 내측에 형성하고 단부 표면(1(1))의 단면으로부터 스크라이브 라인의 내측까지 노출된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 반도체 소자가 최소한 응력 완충층 및 반도체부 보호층을 구비하고, 이 두 층의 단면이 반도체 웨이퍼에 형성된 절단용 스크라이브 라인 내에 위치하며, 반도체 소자의 단부 표면의 단면부터 스크라이브 라인의 내부까지의 범위가 노출된 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에, 다양한 전자 소자에 있어서 소형화 및 고성능화를 더욱더 요구함과 동시에 전자 소자를 사용하는 반도체 장치에 대해 고집적회로화 및 고밀도 실장과 더불어 정보 처리의 고속화를 요구하는 추세이다. 즉, 이러한 요구에 대해, 실장 밀도를 증가시키고 다중핀에 대응하기 위해 반도체 장치는 핀삽입형에서 표면 실장형으로 가고 있으며 DIP(dual inline package)에서 QFP(quad flat package) 또는PGA(pin grid array)까지의 다양한 패키지가 개발되었다.
그러나, QFP형은 실장 기판에 접속하기 위한 접속 리드 배선은 패키지 주변부에 집중화되어 있고 접속 리드 배선 자체가 가늘고 변형이 용이하여, 핀 수가 증가할수록 실장이 어려워진다. PGA형은 실장 기판에 접속될 단자가 가늘고 길며 상당한 수의 단자가 집중화되어 있어 특성 관점에서 고속 정보 처리가 어려우며 PGA는 핀삽입형이어서, 표면 실장이 불가하고 고밀도 실장에 있어 불리하다.
최근, 이러한 패키지의 각종 문제를 해결하고 고속 정보 처리에 대응가능한 반도체를 구현하기 위해서, 반도체 소자와 배선 회로가 형성된 기판 사이에 응력 완충층을 구비하고 배선 회로가 형성된 기판의 실장 기판 표면측의 외부 단자인 범프 전극을 구비한 BGA(ball grid array) 패키지가 개발되었으며 이에 대한 상세한 설명은 미국특허제5148265호 명세서에 개시되어 있다. 미국특허제5148265호의 명세서에 설명된 패키지는 실장 기판에 접속된 단자가 볼형태 땜납이므로 리드 배선이 QFP형과 달리 변형이 용이하지 않고, 단자가 실장 표면에 분산되어 있으므로 단자 사이의 핏치가 크고 표면 실장이 용이하다. 외부 전극인 범프 전극은 PGA형에 비해 길이가 짧아서 인덕턴스 성분이 감소하고 정보 처리 속도가 증가하며 고속 정보 처리가 가능해진다.
한편, 최근에 휴대용 정보 단말의 확산에 따라 반도체 장치의 소형화 및 고밀도 실장화가 강력히 요구되고 있다. 그러므로, 최근 패키지 크기가 칩 크기와 거의 동일한 CSP(chip scale package)가 개발되었고, 예를 들면 Nikkei BP, Ltd.에서 1998년 2월에 발행한 "니케이 마이크로엘레먼트(Nikkei Microelement)" 38-64쪽에 다양한 형태의 CSP가 개시되어 있다. 거기에 개시된 CSP들은 배선층이 형성된 폴리이미드 또는 세라믹 기판상에 조각으로 절단된 반도체 소자를 접착한 후에 배선층 및 반도체 소자를 와이어 본딩, 싱글 포인트 본딩, 갱 본딩 또는 범프 본딩 등의 방법으로 전기적으로 접속하고 접속부를 수지로 밀봉하고 최종적으로 땜납 범프 등의 외부 단자가 형성되는 방식으로 제조된다.
일본국특허출원공개제9-232256호 및 일본국특허출원공개10-27827에는 CSP를 대량생산하는 방법이 개시되어 있다. 상기 제조 방법은 반도체 웨이퍼에 범프를 형성하고, 배선 기판을 범프를 통해 전기적으로 접속한 후에 수지로 접속부를 밀봉하고 배선 기판에 외부 전극을 형성하고 최종적으로 반도체 웨이퍼를 조각으로 절단하여 개개의 반도체 장치를 제조한다. 또한, Nikkei BP, Ltd.에서 1998년 4월에 발행한 "니케이 마이크로엘레먼트(Nikkei Microelement)" 164-167쪽에는 다른 CSP 대량 생산 방법이 개시되어 있다. 이 제조 방법은 반도체 웨이퍼를 도금하여 범프를 형성하고, 범프 이외의 부분을 수지로 밀봉하고 범프에 외부 전극을 형성한 후 반도체 웨이퍼를 조작으로 절단하여 개개의 반도체 장치를 제조한다. 이외에, 일본국특허출원공개제10-92865호는 응력을 완충시키기 위한 수지층이 외부 전극과 반도체 소자 사이에 형성된 형태의 반도체 장치를 개시하고 있다. 개개의 반도체 장치는 반도체 웨이퍼 단위로 일괄 처리되고 최종적으로 각 반도체 웨이퍼를 조각으로 절단하여 제조된다.
복수의 수지층 및 외부 전극이 반도체 웨이퍼 단위로 일괄 형성되고 각 반도체 웨이퍼가 조작으로 절단(다이싱)되어 개개의 반도체 장치가 제조된 형태의 상기반도체 장치(반도체 패키지)는 각 반도체 웨이퍼에 순차적으로 형성된 복수의 수지층의 인터페이스가 각 반도체 패키지의 단면에서 노출된 구성을 가지므로, 반도체 웨이퍼를 다이싱할 때 큰 기계적 응력이 복수의 수지층 인터페이스에 인가되거나 반도체 패키지를 실장할 때 복수의 수지층 인터페이스에 큰 열적 응력이 인가될 때, 응력이 반도체 패키지의 단면의 반도체 소자와 복수의 수지층 사이의 인터페이스에 집중되므로 복수의 수지층 중 한층 이상이 박리되거나 반도체 패키지가 손상된다.
상기한 바와 같이, 이러한 공지된 반도체 장치는 고신뢰성를 항상 유지할 수 없고 높은 제조 수율을 내기도 어렵다.
본 발명의 목적은 반도체 웨이퍼 절단시 및 반도체 장치 실장시 집중적으로 응력이 가해지는 구성부가 그 응력을 견디도록 개선되고 응력으로 인한 반도체 장치의 파손 발생이 상당히 감소된 신뢰성이 높고 제조 수율이 만족스러운 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따르면, 일면에 집적 회로 및 전극 패드가 형성된 반도체 웨이퍼를 절단 스크라이브 라인을 따라 절단하여 얻어진 반도체 소자와, 상기 반도체 소자에 형성된 응력 완충층과, 상기 전극 패드 위에 상기 응력 완충층에 형성된 개구를 통해 상기 전극 패드로부터 상기 응력 완충층의 상면까지 연장된 리드 배선부와, 상기 응력 완충층의 상면의 상기 리드 배선부 위에 배치된 외부 전극과, 상기 외부 전극이 배치된 부분을 제외한 상기 응력완충층 위 및 도체부에 형성된 도체부 보호층을 포함하고, 상기 응력 완충층, 상기 리드 배선부, 상기 도체보호층 및 상기 외부 전극은 상기 반도체 소자의 단부 표면 상의 각 단면을 상기 절단용 스크라이브 라인 내측에 형성하고 상기 반도체 소자의 상기 단부 표면 위의 상기 단면으로부터 상기 스크라이브 라인 내측까지의 범위를 노출하기 위한 수단을 포함하는 반도체 장치를 제공한다.
본 발명의 다른 일면에 따르면, 일면에 집적 회로 및 전극 패드가 형성된 반도체 웨이퍼를 절단 스크라이브 라인을 따라 절단하여 얻어진 반도체 소자와, 상기 반도체 소자위에 배치된 반도체 소자 보호층과, 상기 반도체 소자 보호층 위에 배치된 응력 완충층과, 상기 전극 패드 위의 상기 반도체 소자 보호층에 형성된 제1 개구와, 상기 전극 패드 위의 상기 응력 완충층에 형성된 제2 개구와, 상기 전극 패드로부터 각각 상기 제1 개구 및 상기 제2 개구를 통해 상기 응력 완충층의 상면까지 연장된 리드 배선부와, 상기 응력 완충층의 상면의 상기 리드 배선부 위에 배치된 외부 전극과, 상기 외부 전극이 배치된 부분을 제외한 상기 응력 완충층 위 및 도체부에 형성된 도체부 보호층을 포함하고, 상기 반도체 소자 보호층, 상기 응력 완충층, 상기 리드 배선부, 상기 도체보호층 및 상기 외부 전극은 상기 반도체 소자의 단부 표면 상의 각 단면을 상기 절단용 스크라이브 라인 내측에 형성하고 상기 반도체 소자의 상기 단부 표면 위의 상기 단면으로부터 상기 스크라이브 라인 내측까지의 범위를 노출하기 위한 수단을 포함하는 반도체 장치를 포함한다.
본 발명의 다른 일면에 따르면, 반도체 웨이퍼의 회로 형성 표면에 집적 회로 및 전극 패드를 구비한 복수의 반도체 소자를 형성하는 제1 단계와, 상기 복수의 반도체 소자 위에 응력 완충층을 형성하는 제2 단계와, 상기 응력 완충층의 전극 패드에 개구를 형성하고 상기 반도체 웨이퍼의 상기 절단용 스크라이브 라인 상에 상기 응력 완충층의 스크라이브 라인의 폭보다 넓은 노치를 형성하는 제3 단계와, 상기 개구를 통해 상기 전극 패드로부터 상기 응력 완충층까지 연장된 리드 배선부를 형성하는 제4 단계와, 상기 응력 완충층 및 상기 리드 배선부을 덮고 상기 리드 배선부 위에 외부 전극 접속창부를 구비하며 상기 응력 완충층의 노치에 해당하는 부분에 노치를 구비한 도체부 보호층을 형성하는 제5 단계와, 상기 외부 전극 접속창부에 외부 전극을 형성하는 제6 단계와, 상기 절단용 스크라이브 라인을 따라 상기 반도체 웨이퍼를 절단하여 최소 단위로 복수의 반도체 장치를 얻는 제7단계를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명의 다른 일면에 따르면, 반도체 웨이퍼의 회로 형성 표면에 집적 회로 및 전극 패드를 구비한 복수의 반도체 소자를 형성하는 제1 단계와, 상기 복수의 반도체 소자 위에 반도체 소자 보호층을 형성하는 제2 단계와, 상기 반도체 소자 보호층의 전극 패드에 제1 개구를 형성하고 상기 반도체 웨이퍼의 절단용 스크라이브 라인 상에 상기 반도체 소자 보호층 내에 상기 스크라이브 라인의 폭보다 넓은 노치를 형성하는 제3 단계와, 상기 반도체 소자 보호층 위에 응력 완충층을 형성하는 제4 단계와, 상기 응력 완충층의 전극 패드에 제2 개구를 형성하고 상기 반도체 웨이퍼의 상기 절단용 스크라이브 라인 상에 상기 응력 완충층에 상기 반도체 소자 보호층의 노치에 해당하는 위치에 노치를 형성하는 제5 단계와, 상기 제1 개구 및 제2 개구를 통해 상기 전극 패드로부터 상기 응력 완충층까지 연장된 리드배선부를 형성하는 제6 단계와, 상기 응력 완충층 및 상기 리드 배선부을 덮고 상기 리드 배선부 위에 외부 전극 접속창부를 구비하며 상기 응력 완충층의 노치에 해당하는 부분에 노치를 구비한 도체부 보호층을 형성하는 제7 단계와, 상기 외부 전극 접속창부에 외부 전극을 형성하는 제8 단계와, 상기 절단용 스크라이브 라인을 따라 상기 반도체 웨이퍼를 절단하여 최소 단위로 복수의 반도체 장치를 얻는 제9 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
상기 각 수단에 따르면, 각 반도체 소자의 단면 영역에 응력 완충층 및 도체부 보호층의 각 단면 또는 반도체 소자 보호층, 응력 완충층 및 도체부 보호층의 각 단면이 반도체 웨이퍼 절단용 스크라이브 라인 내측에 위치하도록 형성되고, 각 반도체 소자의 단면부터 스크라이브 라인의 내측까지의 범위를 노출되어 있어서, 반도체 웨이퍼를 절단용 스크라이브 라인을 따라 절단할 때 반도체 웨이퍼에 붙은 위치표시를 확실하게 인식할 수 있고 절단 위치의 변동에 의한 반도체 패키지의 불량을 방지할 수 있다.
또한, 상기 각 수단에 따르면, 반도체 장치가 반도체 웨이퍼를 절단하여 얻어질 때, 각 반도체 장치의 절단부는 반도체 소자만의 단일층 구조에서 형성되고 기계적 응력이 반도체 웨이퍼의 절단시 발생되어도, 기계적 응력이 단일층 구조에 가해져서 복수의 수지층이 기계적 응력으로 인해 박리되는 일이 없게 된다.
또한, 상기 각 수단에 따르면, 각 반도체 장치가 실장될 때, 주위 온도의 상당한 변화로 인해 열적 응력이 발생하고 열적 응력이 복수의 수지층에 가해져도, 반도체 웨이퍼가 절단될 때 복수의 수지층에 큰 기계적 응력이 가해지지 않고 복수의 수지층이 덜 파손되어 복수의 수지층은 열적 응력으로 인해서는 전혀 또는 거의 박리되지 않는다.
또한, 상기 각 수단에 따르면, 반도체 장치는 기계적 응력 및 열적 응력이 가해져도 전혀 또는 거의 파손되지 않고 반도체 장치의 신뢰성이 개선될 수 있으며, 반도체 장치의 생산 수율이 증가할 수 있다.
도 1은 본 발명의 제1 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 2는 본 발명의 제2 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 3은 본 발명의 제3 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 4는 본 발명의 제4 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 5는 본 발명의 제5 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 6은 본 발명의 제6 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 7은 본 발명의 제7 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 8은 본 발명의 제8 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 9는 본 발명의 제9 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 10은 본 발명의 제10 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 11은 본 발명의 제11 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 12는 본 발명의 제12 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 13은 본 발명의 제13 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 14는 본 발명의 제14 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 15는 본 발명의 제15 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 16은 본 발명의 제16 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 17은 본 발명의 제17 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 18은 본 발명의 제18 실시예의 반도체 장치의 주요부의 구성을 도시하는단면도.
도 19는 본 발명의 제19 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 20은 본 발명의 제20 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 21은 본 발명의 제21 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 22는 본 발명의 제22 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 23은 본 발명의 제23 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 24는 본 발명의 제24 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 25는 본 발명의 제25 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 26은 본 발명의 제26 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 27은 본 발명의 제27 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 28은 본 발명의 제28 실시예의 반도체 장치의 주요부의 구성을 도시하는단면도.
도 29는 본 발명의 제29 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 30은 본 발명의 제30 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 31은 본 발명의 제31 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 32는 본 발명의 제32 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 33은 본 발명의 제33 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 34는 본 발명의 제1 비교예로서 반도체 장치 주요부의 구성을 도시하는 단면도.
도 35는 본 발명의 제2 비교예로서 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 36은 본 발명의 제3 비교예로서 반도체 장치의 주요부의 구성을 도시하는 단면도.
도 37은 본 발명의 제4 비교예로서 반도체 장치의 주요부의 구성을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 소자
2 : 전극 패드
3 : 응력 완충층
4 : 리드 배선부
5 : 도체부 보호층
6 : 외부 전극
7 : 반도체 소자 보호층
본 발명의 반도체 장치 및 그 제조 방법의 실시예는 첨부하는 도면을 참조하여 이하에서 설명한다.
도 1은 본 발명의 제1 실시예의 반도체 장치의 주요부 구성을 도시한 단면도이다.
도 1에서, 참조 부호 1은 반도체 소자, 1(1)은 반도체 소자(1)의 노출된 단면(end face), 2는 전극 패드, 3은 응력 완충층(stress cushioning layer), 3(1)은 응력 완충층(3)에 설치된 개구(opening), 4는 리드 배선부(lead wire portion), 5는 도체부 보호층, 5(1)은 도체부 보호층(5)에 설치된 복수의 창부(window), 및 6은 외부 전극이다.
반도체 소자(1)는 일면에 전극 패드(2)나 도시되어 있지 않은 집적 회로부가 형성 배치되어 노출된 단면(1(1))을 갖는다. 응력 완충층(3)은 반도체 소자(1)의 일면에 형성되고 전극 패드(2)상에 개구(3(1))를 포함하고, 단면(1(1)) 상에 저면까지 도달하는 슬릿부(slit)(도면 번호가 할당되지 않음)가 설치되어 있다. 리드 배선부(4)는 전극 패드(2)에서 개구(3(1))를 통해 응력 완충층(3) 상의 일부까지의범위내에 형성된다. 도체부 보호층(5)은 리드 배선부(4)상을 포함한 응력 완충층(3)상에 형성되고, 리드 배선부(4)상의 일부에 복수의 창부(5(1))가 설치되고, 단부 표면(1(1))상의 응력 완충층(3)의 슬릿부에 대응하는 위치에, 도체부 보호층(5)의 저면까지 도달하는 슬릿부(도시하지 않음)가 실치되어 있다. 외부 전극(6)은 각 창부(5(1))를 통해 리드 배선부(4)상에 배치 형성된다.
이 경우, 슬릿부의 형성에 의해 얻어진 응력 완충층(3)의 단면과 슬릿부의 형성에 의해 얻어진 도체부 보호층(5)의 단면은, 동일면상에 위치되어 있는 것이어서, 노출된 단부 표면(1(1))은 반도체 소자(1)의 단면에서 동일면상에 있는 응력 완충층(3)의 단면 및 도체부 보호층(5)의 단면까지의 범위에 형성된다. 그리고, 응력 완충층(3)의 단면 및 도체부 보호층(5)의 단면의 각 위치는 후술하는 반도체 웨이퍼(도시하지 않음)에 형성되는 절단용 스크라이브 라인(scribe line)보다 약간 내측에 위치되어 있다.
다음으로, 제1 실시예의 반도체 장치의 제조 방법에 관해 설명할 것이다. 이 반도체 장치는 반도체 웨이퍼의 절단에 의해 복수개의 반도체 장치를 동시에 제조하는 것이므로, 반도체 웨이퍼는 절단부가 되는 스크라이브 라인의 교착 부분에 위치 마크(positioning mark)(도시되지 않음)가 형성되고, 그 위치 마크로 둘러싸여진 반도체 웨이퍼의 일면에 반도체 장치를 각각 형성한 후, 반도체 웨이퍼를 위치 마크를 따라 절단하는 것에 의해 복수개의 반도체 장치를 제조하고 있는 것이다.
처음에, 실리콘(Si) 등으로 이루어진 반도체 웨이퍼의 일면에, 스크라이브라인의 교착 부분을 표시한 알루미늄(Al)의 위치 마크를 형성하고, 위치 마크로 둘러싸여진 영역내에, 알루미늄(Al)의 전극 패드(2)를 형성하고, 집적 회로부(도시하지 않음)를 형성 배치한다.
다음으로, 위치 마크나 전극 패드(2) 등을 형성한 반도체 웨이퍼의 일면에, 마스크 인쇄법(mask printing)을 사용하여 완만한 경사의 상승부를 갖는 개구(3(1))를 구비한 응력 완충층(3)을 형성한다. 이 때, 마스크 인쇄법에 의해 사용되어질 인쇄용 마스크는 프린트 배선판에서 땜납(solder) 페이스트(paste) 인쇄 등에 사용하는 인쇄용 마스크와 동일한 구조의 것이고, 인쇄는 반도체 웨이퍼의 패턴과 인쇄용 마스크를 위치 상태로 밀착하여, 그 상태에서 스키즈(squeeze) 인쇄를 행하는 접촉 인쇄이다. 인쇄시에는 제1 스키즈에서 인쇄용 마스크의 스키즈면 전체를 페이스트로 도포하고, 제2 스키즈에서 인쇄용 마스크의 개슬릿부를 채우고, 여분의 페이스트를 제거한 후, 인쇄용 마스크를 반도체 웨이퍼로부터 제거하고, 마스크 인쇄를 완료한다. 그 후, 페이스트 인쇄 도포된 반도체 웨이퍼를 핫 플레이트(hot plaste)나 가열 오븐(oven)을 사용하여 단계적으로 가열하고, 인쇄 도포한 페이스트를 경화하고, 개구(3(1))를 구비한 응력 완충층(3)을 형성한다.
이 응력 완충층(3)의 형성에 이용하는 재료는, 페이스트 상태의 폴리이미드(polyimide)이고, 인쇄 도포된 후 가열에 의해 경화하는 것이다. 이 페이스트 상태의 폴리이미드 재료는 점도가 530Pa.s, 씨소트로피(thixotropy) 계수가 2.8이고, 인쇄 도포 특성이 양호한 것이다. 이러한 페이스트 상태의 폴리이미드를 사용한 경우, 습식 스프레딩이 적어지고, 도 1에 도시한 바와 같은 개구(3(1))를구비한 응력 완충층(3)을 형성하는 것이 가능해진다. 또한, 응력 완충층(3)은 1회의 마스크 인쇄에 의해 필요한 막 두께가 얻어지는 경우, 인쇄 도포 및 도포 재료의 경화를 복수회 반복하는 것에 의해 소정의 막 두께를 얻을 수 있다.
이 때, 응력 완충층(3)의 형성 재료에 페이스트 상태의 폴리이미드를 사용하고, 인쇄용 마스크에 막두께가 65_의 금속 마스크를 사용한 경우, 2회의 인쇄 도포 및 도포 재료의 경화에 의해 막 두께가 50_의 응력 완충층(3)을 얻을 수 있었다. 이 때의 경화 조건은 1회씩 인쇄 도포한 후, 핫 플레이트상에서 온도 100℃에서 10분간 가열하고, 그 후 온도 150℃에서 10분간 가열하며 경화시키고, 2회씩 인쇄 도포한 후, 핫 플레이트상에서 온도 200℃에서 25분간 가열하고, 그 후 항온조(thermostatic chamber)에서 온도 250℃에서 60분 가열하여 경화시킨다.
또한, 제1 실시예에 있어서는 페이스트 상태의 폴리이미드를 사용하여 응력 완충층(3)의 형성을 행하지만, 마스크 인쇄에 필요한 점탄성(viscoelastic) 특성을 확보할 수 있고, 특성상 이 제조 프로세스에 대한 것이 가능한 재료이면, 다른 저탄성 수지 재료를 사용할 수 있다.
다음으로, 탄화 가스 레이저를 사용한 레이저 가공에 의해 반도체 웨이퍼에 형성된 폭 200_의 스크라이브 라인을 노출시킨다. 이 때, 단부 표면(1(1))상에 형성한 응력 완충층(3)에 응력 완충층(3)의 저면까지 도달하는 폭 400_의 슬릿부를 형성하고, 이 슬릿부를 통해 단부 표면(1(1))에 형성한 반도체 웨이퍼의 위치 마크를 노출시킨다.
그 후, 전극 패드(2)상을 포함한 응력 완충층(3)상에, 막 두께 500Å의크롬(Cr) 막을 피착하고, 그 위에 막 두께 0.5_의 구리(Cu)를 피착한다. 그리고, 얻어진 피착막상에 네거티브형 감광성 레지스트(regist)를 스핀 코팅 도포하고, 프리베이크(prebake), 노출, 현상을 행하고, 막 두께가 15_의 레지스트 배선 패턴을 형성한다. 형성한 배선 패턴의 내부에 전기 도금에 의해 막 두께 10_의 구리(Cu) 막을 형성하고, 그 위에 전기 도금에 의해 막 두께 2_의 니켈(Ni) 막을 형성한다. 그 뒤, 레지스트를 박리액을 사용하여 박리하고, 피착막 속의 구리(Cu) 막을 과산화 암모늄/과산계 수용액에 의해 에칭하고, 또한 피착막 속의 크롬(Cr) 막을 과망간산 칼륨계 수용액으로 에칭하여 리드 배선부(4)를 형성한다.
이 시점에서 형성한 리드 배선부(4)에 관해, 적합 여부의 평가를 행할 때, 전 평가 샘플에 대하여 불량 샘플이 전혀 발견되지 않는다.
다음으로, 리드 배선부(4)상을 포함한 응력 완충층(3)상에, 스크린 인쇄에 의해 감광성 솔더 레지스트 바니스(solder resist vanish)를 도포하고, 도포막을 온도 80℃에서 20분간 건조시킨 후, 소정의 패턴을 사용하여 노출 및 현상을 행하고, 온도 150℃에서 1시간 가열 경화시켜 도체부 보호층(5)을 형성한다. 형성한 도체부 보호층(5)은 리드 배선부(4)상의 일부에 복수의 창부(5(1))를 구비하고, 스크라이브 라인상의 응력 완충층(3)의 슬릿부의 형성 위치와 일치시킨 위치에, 도체부 보호층(5)의 저면에까지 도달하는 슬릿부(도면에 도시되지 않음)를 구비하고 있다.
다음으로, 창부(5(1))를 통해 노출된 리드 배선부(4)의 니켈(Ni)막상에 치환 도금에 의해 막 두께 0.1_의 금(Au) 도금막이 형성된다. 그리고나서,플럭스(flux)를 금속 마스크를 사용하여 금(Au)도금막에 도포하고, 직경이 대략 0.35mm의 Sn-Ag-Cu계의 땜납볼을 그 위에 두고, 그 땜납볼을 적외선 리플로우(reflow) 퍼니스(furnace)를 사용하여 온도 260℃에서 10초간 가열하여 외부 전극(6)을 형성한다.
마지막으로, 반도체 소자(1)의 단부 표면(1(1))상에 형성된 반도체 웨이퍼상에 형성되어 있는 위치 마크를 투과 확인하면서, 반도체 웨이퍼를 스크라이브 라인을 따라 막 두께 0.2mm의 다이싱 소(dicing saw)에 의해 절단하고, 복수의 반도체 장치를 제조하였다.
이러한 방법에 의해 제조한 제1 실시예의 반도체 장치는 다이싱 직후 외관 검사를 행할 때, 다이싱시에 복수층 형성부를 포함하는 반도체 소자(1)의 단부 영역이 전혀 손상되지 않아서, 불향 반도체 패키지의 발생이 전혀 없었다.
또한, 이렇게 제조된 제1 실시예에 의한 반도체 장치에 대하여, 소정 갯수의 샘플을 추출하고, 추출한 각 샘플에 대해 -55℃의 온도내에서 10분간, 125℃ 온도내에서 10분간으로 하는 온도 샘플을 1000회 반복하는 온도 시험을 실시하고, 온도 시험을 행한 후에, 각 샘플의 외견 검사를 행할 때, 반도체 소자(1)의 단부 영역의 복수층 형성부가 다이싱시에 손상을 받지 않았으므로, 그 복수층 형성부의 인터페이스에 박리가 생성되지 않고, 불량 샘플 전혀 발생되지 않었다.
다음으로, 도 2는 본 발명의 제2 실시예에 의한 반도체 장치로서, 그 주요부 구성을 도시한 단면도이다.
도 2에서, 3(2)는 응력 완충층(3)의 노출된 단부 표면이고, 그 외에 도 1에도시된 구성 요소와 동일한 구성 요소에 대하여는 동일한 부호를 붙이고 있다.
상기 제1의 실시예의 반도체 장치(이하, 제1 실시예의 장치로 함)와, 제2 실시예의 반도체 장치(이하, 제2 실시예의 장치로 함)의 구성상의 상이한 점은, 반도체 소자(1)의 단부 표면(1(1))상의 응력 완충층(3)의 슬릿부와 도체부 보호층(5)의 슬릿부의 구성에 관하여, 제1 실시예의 장치에서는 응력 완충층(2)의 단부와 도체부 보호층(5)의 단부가 동일면에 있도록 구성되어있는 데에 반해, 제2 실시예의 장치에서는 도체부 보호층(5)의 단면이 응력 완충층(3)의 단면에 비해 내측에 있도록 구성하고, 응력 완충층(3)에 노출된 단부 표면(3(2))을 설치하고 있는 점 뿐이고, 그 외에 제1 실시예의 장치와 제2 실시예의 장치 사이의 구성상의 상이한 점은 없다. 이 때문에, 제2 실시예의 장치의 구성에 대해서는 더 이상의 설명을 생략하기로 한다.
또한, 제2 실시예의 장치의 제조 방법에 대하여는 제1 실시예의 장치의 제조 방법과 동일한 것이므로, 제2 실시예의 장치의 제조 방법에 대하여서도 그 설명을 생략하기로 한다.
이러한 방법에 의해 제조한 제2 실시예의 장치는 리드 배선부(4)를 형성한 직후에 적합 여부의 평가를 행할 때, 전체 평가 갯수에 대하여 부적합(불량) 갯수는 전혀 없었다. 또한, 다이싱 직후에 외관 검사를 할 때, 반도체 패키지의 불량 발생이 전혀 없었다. 제1 실시예의 장치에서 행했던 것과 동일한 온도 검사를 행할 때, 역시 불량 샘플 발생은 전혀 없었다.
다음으로, 도 3은 본 발명의 제3 실시예에 의한 반도체 장치로서, 그 주요부구성을 도시한 단면도이다.
도 3에서는 도 1에 도시된 구성 요부와 동일한 구성 요소에 대하여는 동일한 부호를 붙였다.
상기 제1 실시예의 반도체 장치(이하, 다시 제1 실시예의 장치라 함)와, 제3 실시예의 반도체 장치(이하, 제3 실시예의 장치라 함)와의 구성의 상이한 점은, 반도체 소자(1)의 단부 표면(1(1))상의 응력 완충층(3)의 슬릿부와 도체부 보호층(5)의 슬릿부의 구성에 관하여, 제1 실시예의 장치에서는 응력 완충층(3)의 단면과 도체부 보호층(5)의 단면이 동일면에 있도록 구성하고 있는데 반해, 제3 실시예의 장치에서는 도체부 보호층(5)의 단면이 응력 완충층(3)의 단면에 비해 외측에 있도록 되어 있고 또한 그 외측 부분의 도체부 보호층(5)이 단부 표면(1(1))상까지 도딜하고 있도록 구성하고 있는 점 뿐으로, 그 외 제1 실시예의 장치와 제3 실시예의 장치 간의 구성상의 상이한 점은 없다. 이 때문에, 제3 실시예의 장치의 구성에 대하여는 더 이상의 설명을 생략하기로 한다.
또한, 제3 실시예의 장치의 제조 방법에 대하여는 제1 실시예의 장치의 제조 방법과 동일한 것이므로, 제3 실시예의 장치의 제조 방법에 대하여도 그 설명을 생략하기로 한다.
이러한 방법에 의해 제조된 제3 실시예의 장치는 리드 배선부(4)를 형성한 직후에 적합 여부의 평가를 행할 때, 전체 평가 갯수에 대하여 부적합(불량) 갯수는 전혀 없었다. 또한, 다이싱 직후에 외견 검사할 때, 반도체 패키지의 불량품 갯수의 발생은 전혀 없었고, 제1 실시예의 장치에서 행하였던 것과 동일한 온도 시험을 행할 때, 역시 불량 샘플 발생은 전혀 없었다.
도 4는 본 발명의 제4 실시예의 반도체 장치의 주요부 구성을 도시한 단면도이다.
도 4에서, 도 1에 도시된 부호들과 동일한 각 요소에는 동일한 참조 부호가 붙여진다.
상기 제1 실시예의 반도체 장치(이하, 제1 실시예 장치로 함)와 제4 실시예의 반도체 장치(이하, 제4 실시예 장치로 함) 간의 구성 상의 차이는, 응력 완충층(3)의 단부 영역 및 도체부 보호층(5)의 단부 영역의 구성에 대하여, 제1 실시예 장치에 있어서는, 응력 완충층(3)에 슬릿부를 형성하고 도체부 보호층(5)에 슬릿부를 형성하는 한편, 그들의 단부가 동일면에 설치되는 데에 반하여, 제4 실시예 장치에 있어서는, 응력 완충층(3)에 그 단면으로 갈수록 점점 가늘어지는 테이퍼부(tappered portion)가 형성되고 도체부 보호층(5)에 슬릿부가 형성되는 한편, 테이퍼부의 단면과 슬릿부의 단면은 동일면에 설치되며, 도체부 보호층(5)의 두께가 테이퍼부의 두께 변화를 보충하도록 구성되어 있는 점에서만 있고, 그 외에 제1 실시예 장치와 제4 실시예 장치 간에 구성상의 차이는 없다. 이로 인해, 제4 실시예 장치의 구성에 대해서는 더 이상 설명하지 않는다.
제1 실시예 장치의 제조 방법과 비교하여, 제4 실시예 장치의 제조 방법은, 응력 완충층(3)의 형성 수단에 관하여, 제1 실시예 장치의 제조 방법은, 마스크 인쇄 방법을 이용하여 완만한 경사의 상승부를 갖는 개구(3(1))를 포함하는 응력 완충층(3)을 형성한 후, 레이저 가공에 의해 응력 완충층(3) 내에 실릿부를 형성하고있는 데에 반하여, 제4 실시예 장치의 제조 방법은, 마스크 인쇄 방법을 이용하여 완만한 경사의 상승부 및 그 단면으로 갈수록 가늘어지는 테이퍼부를 갖는 개구(3(1))를 포함하는 응력 완충층(3)을 형성한 후, 응력 완충층(3)에 대한 레이저 가공은 행하지 않는다는 점에 대해서만 차이점을 가지며, 그 외에 제1 실시예 장치의 제조 방법과 제4 실시예 제조 방법 간에는 차이가 없다. 따라서, 제4 실시예 장치의 제조 방법에 관한 더 이상의 설명은 생략하기로 한다.
이러한 방법에 의해 제조된 제4 실시예 장치는, 리드 배선부(4)의 형성 직후에 적합 여부에 대한 평가가 이루어지며, 평가된 모든 리드 배선부(4)에 대하여 부적절한(결함) 리드 배선부는 발견되지 않았다. 다이싱 직후에 외관 검사를 수행한 때, 불량 반도체 패키지는 전혀 발견되지 않았으며, 제1 실시예 장치에 행해진 것과 동일한 온도 테스트를 행한 때에도 불량 샘플은 전혀 발견되지 않았다.
도 5는 본 발명의 제5 실시예의 반도체 장치의 주요부의 구성을 나타내는 단면도이다.
도 5에서, 도 2 및 도 4에 도시된 것과 동일한 구성 요소들 각각에는 동일한 참조 부호가 부여된다.
상기 제4 실시예의 반도체 장치(이하, 제4 실시예 장치로 함)의 구성과 제5 실시예의 반도체 장치(이하, 제5 실시예 장치로 함)의 구성은, 응력 완충층(3)의 단면과 도체부 보호층(5)의 단면의 구성에 대하여, 제4 실시예 장치에 있어서는, 응력 완충층(3)의 단면과 도체부 보호층(5)의 단면이 동일 평면 상에 설치되도록 구성된 것에 반하여, 제5 실시예 장치에 있어서는, 도체부 보호층(5)의 단면이 응력 완충층(3)의 단면보다 내측에 위치하고, 노출된 단면(3(2))이 응력 완충층(3) 상에 설치되도록 구성된다는 점에서만 차이점을 가지며, 그 외에 제4 실시예 장치와 제5 실시예 장치 간에는 차이점이 없다. 따라서, 제5 실시예 장치의 구성에 대한 더 이상의 설명은 생략하기로 한다.
제5 실시예 장치의 제조 방법은, 도체부 보호층(5)을 형성하는 데에 스크린 인쇄법 대신에 마스크 인쇄법이 이용된다는 것을 제외하고는 제4 실시예 장치의 제조 방법과 동일하다. 따라서, 제5 실시예 장치의 제조 방법에 관한 설명은 생략하기로 한다.
이러한 방법에 의해 제조된 제5 실시예 장치는, 리드 배선부(4)의 형성 직후에 적합 여부에 대한 평가가 이루어지며, 평가된 모든 리드 배선부(4)에 대하여 부적합(불량) 리드 배선부는 발견되지 않았다. 다이싱 직후에 외관 검사를 수행한 때, 불량 반도체 패키지는 전혀 발견되지 않았으며, 제1 실시예 장치에 행해진 것과 동일한 온도 테스트를 행한 때에도 불량 샘플은 전혀 발견되지 않았다.
도 6은 본 발명의 제6 실시예의 반도체 장치의 주요부의 구성을 도시한 단면도이다.
도 6에서, 도 4에 도시된 것과 동일한 구성 요소들 각각에는 동일한 참조 부호가 부여된다.
상기 제4 실시예의 반도체 장치(이하, 제4 실시예 장치로 함)의 구성과 제6 실시예의 반도체 장치(이하, 제6 실시예 장치로 함)의 구성은, 응력 완충층(3)의 단면과 도체부 보호층(5)의 단면의 구성에 대하여, 제4 실시예 장치에 있어서는,응력 완충층(3)의 단면과 도체부 보호층(5)의 단면이 동일 평면 상에 설치되도록 구성된 것에 반하여, 제6 실시예 장치에 있어서는, 도체부 보호층(5)의 단면이 응력 완충층(3)의 단면보다 외측에 위치하고, 외측부에 있는 도체부 보호층(5)이 단면(1(1))에 도달하도록 구성된다는 점에서만 차이점을 가지며, 그 외에 제4 실시예 장치와 제6 실시예 장치 간에는 차이점이 없다. 따라서, 제6 실시예 장치의 구성에 대한 더 이상의 설명은 생략하기로 한다.
제6 실시예 장치의 제조 방법은 제4 실시예 장치의 제조 방법과 동일하므로, 제6 실시예 장치의 제조 방법에 관한 설명은 생략하기로 한다.
이러한 방법에 의해 제조된 제6 실시예 장치는, 리드 배선부(4)의 형성 직후에 적합 여부에 대한 평가가 이루어지며, 평가된 모든 리드 배선부(4)에 대하여 부적합(불량) 리드 배선부는 발견되지 않았다. 다이싱 직후에 외관 검사를 수행한 때, 불량 반도체 패키지는 전혀 발견되지 않았으며, 제1 실시예 장치에 행해진 것과 동일한 온도 테스트를 행한 때에도 불량 샘플은 전혀 발견되지 않았다.
도 7은 본 발명의 제7 실시예의 반도체 장치의 주요부의 구성을 도시한 단면도이다.
도 7에서, 도 4에 도시된 것과 동일한 구성 요소들 각각에는 동일한 참조 부호가 부여된다.
상기 제4 실시예의 반도체 장치(이하, 제4 실시예 장치로 칭함)의 구성과 제7 실시예의 반도체 장치(이하, 제7 실시예 장치로 칭함)의 구성은, 응력 완충층(3)의 단부 영역과 도체부 보호층(5)의 단부 영역의 구성에 대하여, 제4 실시예 장치에 있어서는, 도체부 보호층(5)에 슬릿부가 형성되고, 도체부 보호층(5)의 단면이 단면(1(1))에 거의 수직하도록 구성된 것에 반하여, 제7 실시예 장치에 있어서는, 도체부 보호층(5)의 단면으로 갈수록 얇아지는 경사면이 형성된다는 점에서만 차이점을 가지며, 그 외에 제4 실시예 장치와 제7 실시예 장치 간에는 차이점이 없다. 따라서, 제7 실시예 장치의 구성에 대한 더 이상의 설명은 생략하기로 한다.
제7 실시예 장치의 제조 방법을 제4 실시예 장치의 제조 방법과 비교하면, 도체부 보호층(5)의 형성 수단에 관하여, 제4 실시예 장치의 제조 방법에 있어서는, 스크린 인쇄법을 이용하여, 완만한 경사의 상승부를 갖는 개구(3(1)) 및 단면(1(1))에 거의 수직한 단면을 갖는 슬릿부를 포함하는 도체부 보호층(5)을 형성하는 데에 반하여, 제7 실시예 장치의 제조 방법은, 마스크 인쇄법을 이용하여, 완면한 경사의 상승부를 갖는 개구(3(1)) 및 직선 경사의 상승부를 갖는 경사면을 포함하는 도체부 보호층(5)을 형성하고 있다는 점에서만 차이점을 가지며, 그 외에 제4 실시예 장치의 제조 방법과 제7 실시예 장치의 제조 방법 간에는 차이점이 없다. 그러므로, 제7 실시예 장치의 제조 방법에 관한 설명은 생략하기로 한다.
이러한 방법에 의해 제조된 제7 실시예 장치는, 리드 배선부(4)의 형성 직후에 적합 여부에 대한 평가가 이루어지며, 평가된 모든 리드 배선부(4)에 대하여 부적합(불량) 리드 배선부는 발견되지 않았다. 다이싱 직후에 외관 검사를 수행한 때, 불량 반도체 패키지는 전혀 발견되지 않았으며, 제1 실시예 장치에 행해진 것과 동일한 온도 테스트를 행한 때에도 불량 샘플은 전혀 발견되지 않았다.
도 8은 본 발명의 제8 실시예의 반도체 장치의 주요부의 구성을 도시한 단면도이다.
도 8에서, 도 5 및 도 7에 도시된 것과 동일한 구성 요소들 각각에는 동일한 참조 부호가 부여된다.
상기 제7 실시예의 반도체 장치(이하, 제7 실시예 장치로 칭함)의 구성과 제8 실시예의 반도체 장치(이하, 제8 실시예 장치로 칭함)의 구성은, 응력 완충층(3)의 단면과 도체부 보호층(5)의 단면의 구성에 대하여, 제7 실시예 장치에 있어서는, 응력 완충층(3)의 단부(단면)과 도체부 보호층(5)의 단부(단면)이 동일 평면 상에 설치되도록 구성된 것에 반하여, 제8 실시예 장치에 있어서는, 도체부 보호층(5)의 단면이 응력 완충층(3)의 단부(단면)에 비해 내측에 위치하고 노출된 단면(3(2))가 응력 완충층(3) 상에 설치되도록 구성된다는 점에서만 차이점을 가지며, 그 외에 제7 실시예 장치와 제8 실시예 장치 간에는 차이점이 없다. 따라서, 제8 실시예 장치의 구성에 대한 더 이상의 설명은 생략하기로 한다.
제8 실시예 장치의 제조 방법을 제7 실시예 장치의 제조 방법과 비교하면, 도체부 보호층(5)을 형성하는 데에 마스크 인쇄법 대신에 스크린 인쇄법이 이용된다는 점에서만 차이점을 가지므로, 제8 실시예 장치의 제조 방법에 관한 설명은 생략하기로 한다.
이러한 방법에 의해 제조된 제8 실시예 장치는, 리드 배선부(4)의 형성 직후에 적합 여부에 대한 평가가 이루어지며, 평가된 모든 리드 배선부(4)에 대하여 부적합(불량) 리드 배선부는 발견되지 않았다. 다이싱 직후에 외관 검사를 수행한때, 불량 반도체 패키지는 전혀 발견되지 않았으며, 제1 실시예 장치에 행해진 것과 동일한 온도 테스트를 행한 때에도 불량 샘플은 전혀 발견되지 않았다.
도 9는 본 발명의 제9 실시예의 반도체 장치의 주요부의 구성을 도시한 단면도이다.
도 9에서, 도 7에 도시된 것과 동일한 구성 요소들 각각에는 동일한 참조 부호가 부여된다.
제7 실시예의 반도체 장치(이하, 제7 실시예 장치로 칭함)의 구성과 제9 실시예의 반도체 장치(이하, 제9 실시예 장치로 칭함)의 구성은, 응력 완충층(3)의 단부(단면)와 도체부 보호층(5)의 단부(단면)의 구성에 대하여, 제7 실시예 장치에 있어서는, 응력 완충층(3)의 단부(단면)과 도체부 보호층(5)의 단부(단면)이 동일 평면 상에 설치되도록 구성된 것에 반하여, 제9 실시예 장치에 있어서는, 도체부 보호층(5)의 단면이 응력 완충층(3)의 단부(단면)에 비해 외측에 위치하고 외측부의 도체부 보호층(5)이 단면(1(1))에 도달한다는 점에서만 차이점을 가지며, 그 외에 제7 실시예 장치와 제9 실시예 장치 간에는 차이점이 없다. 따라서, 제9 실시예 장치의 구성에 대한 더 이상의 설명은 생략하기로 한다.
제9 실시예 장치의 제조 방법을 제7 실시예 장치의 제조 방법과 동일하므로, 제9 실시예 장치의 제조 방법에 관한 설명은 생략하기로 한다.
이러한 방법에 의해 제조된 제9 실시예 장치는, 리드 배선부(4)의 형성 직후에 적합 여부에 대한 평가가 이루어지며, 평가된 모든 리드 배선부(4)에 대하여 부적합(불량) 리드 배선부는 발견되지 않았다. 다이싱 직후에 외관 검사를 수행한때, 불량 반도체 패키지는 전혀 발견되지 않았으며, 제1 실시예 장치에 행해진 것과 동일한 온도 테스트를 행한 때에도 결함 샘플은 전혀 발견되지 않았다.
도 10은 본 발명의 제10 실시예의 반도체 장치의 주요부 구성을 도시하는 단면도이다.
이하의 설명에 있어서, 제10 실시예의 반도체 장치를 제10 실시예의 장치라고 한다.
도 10에서, 부호 7은 반도체 소자 보호층을 지시하고, 7(1)은 반도체 소자 보호층(7)에 설치한 개구(제1 개구)를 지시하며, 도 1에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일 부호를 붙이고 있다. 이하의 설명에서, 제1 개구7(1)에 대응하여 응력 완충층(3)에 설치한 개구3(1)는 제2 개구로 가정한다.
반도체 소자 보호층(7)은 전극 패드(2) 및 도면에 도시되어 있지 않은 집적 회로부가 형성되고 배치된 반도체 소자(1)의 일면에 형성되고, 제1 개구(7(1))는 전극 패드(2)상에 설치되고, 반도체 소자 보호층(7)의 저면까지 달하는 슬릿부는 반도체 소자(1)의 단부 표면(1(l))상에 설치된다. 응력 완충층(3)은 반도체 소자 보호층(7)상에 형성되며, 제2 개구(3(1))는 전극 패드(2)상의 제1 개구(7(1))에 대응하는 위치에 설치되고, 응력 완충층(3)의 저면까지 달하는 슬릿부는 단부 표면(1(1))상에 설치된다. 리드 배선부(4)는 전극 패드(2)에서부터 제1 개구7(1) 및 제2 개구3(1)를 통해서 응력 완충층(3)의 일부에 이르는 범위에까지 형성된다. 도체부 보호층(5)은 리드 배선부(4)를 포함하는 응력 완충층(3)상에 형성되고, 다수의 창부(5(1))는 리드 배선부(4)상의 일부에 설치되고, 도체부 보호층(5)의 저면까지 달하는 슬릿부는 단부 표면(1(1))상에 설치된다. 외부 전극(6)은 각 창부(5(1))를 통해서 리드 배선부(4)상에 배치되고 형성된다.
이 경우에, 슬릿부의 형성에 의해서 얻어진 반도체 소자 보호층(7)의 단부면, 슬릿부의 형성에 의해서 얻어진 응력 완충층(3)의 단부면, 및 슬릿부의 형성에 의해서 얻어진 도체부 보호층(5)의 단부면은 각각 동일면상에 위치하고, 노출된 단부 표면(1(1))은 반도체 소자(1)의 단부면으로부터, 동일면상에 있는 반도체 소자 보호층(7)의 단부면, 응력 완충층(3)의 단부면, 및 도체부 보호층(5)의 단부면까지의 범위에 형성된다. 동일면상에 있는 반도체 소자 보호층(7)의 단부면, 응력 완충층(3)의 단부면, 및 도체부 보호층(5)의 단부면은 반도체 웨이퍼상에 형성되는 절단용 스크라이브 라인보다 약간 내측에 위치되어 있다.
이하에서는 제10 실시예의 반도체 장치를 제조하는 방법에 관해서 진술한다.
처음에는, 스크라이브 라인의 교차 부분을 나타내는 알루미늄(Al)의 위치 마크를 실리콘(Si)등으로 이루어진 반도체 웨이퍼의 일면에 형성하고, 알루미늄(Al)의 전극 패드(2)를 위치 마크로 둘러 싸인 영역내에 형성하며, 집적 회로부(도시되지 않음)를 형성하고 배치한다.
다음에는, 위치 정렬 마크 및 전극 패드(2)가 형성된 반도체 웨이퍼의 일면에, 네가티브형 감광성 폴리이미드 수지를 스핀 코팅으로 도포하고, 반도체 웨이퍼를 핫 플레이트상에 75℃의 온도에서 105초 동안 건조시키며, 계속해서 90℃의 온도에서 105초동안 건조한 후, 소정의 마스크를 이용하여 노출하며, 다시 핫 플레이트상에 125℃의 온도에서 60초동안 가열한 후에 현상한다. 이 후, 반도체 웨이퍼를 질소(N2) 대기에서 350℃의 온도에서 60분동안 가열 경화하고, 전극 패드(2)상에 개구(7(l))를 지니고, 반도체 웨이퍼(1)의 단부 표면(1(1))이 반도체 소자(1)의 단부면의 약1OOμm 내측까지 선형으로 노출되는 슬릿부를 갖는 반도체 소자 보호층(7)을 형성한다.
다음에는, 아르곤(Ar) 가스를 이용한 스퍼터 에칭에 의해 전극 패드(2)의 표면으로부터 알루미늄(Al) 산화막을 제거한다.
이후의 반도체 소자 보호층(7) 상에 설치되는 응력 완충층(3)의 형성 공정, 전극 패드(2)에서부터 제1 개구(7(1)) 및 제2 개구(3(1))을 통해 응력 완충층(3) 상의 일부까지 도달하는 리드 배선부(4)의 형성 공정, 리드 배선부(4)를 포함하는 응력 완충층(3) 상에 설치되는 도체 보호층(5)의 형성 공정, 리드 배선부(4) 상에 형성되는 외부 전극(6)의 형성 공정, 및 반도체 웨이퍼의 절단 공정은, 제1 실시예의 장치의 제조 방법에서의 대응하는 각 형성 공정과 동일하기 때문에, 제10 실시예의 장치의 제조 방법에 대한 부가적인 설명은 생략된다.
이러한 방법에 의해 제조된 제10 실시예의 장치는, 리드 배선부(4)를 형성한 직후에 적합 여부부의 평가를 행한 바, 모든 평가된 리드 배선부에서 부적합 (불량) 리드 배선부들은 발견되지 않았다. 또한, 다이싱 직후에 외관 검사가 실행될 때, 불량 반도체 패키지는 전혀 없었고, 제1 실시예의 장치에 대해 행해진 것과 동일한 온도 시험이 행해질 때, 역시 불량 샘플은 전혀 없는 것으로 확인되었다.
도 11은, 본 발명의 제11 실시예에 의한 반도체 장치의 주요부의 구성을 도시한 단면도이다.
도 11에서, 도 1 및 도 2에 도시된 구성 요소들과 동일 구성 요소들 각각에 대하여는 동일 참조 부호를 붙이고 있다.
상술한 제10 실시예의 반도체 장치(이하, 제10 실시예의 장치로서 다시 참조됨)와, 제11 실시예의 반도체 장치(이하, 제11 실시예의 장치로서 참조됨) 간의 구성적 차이는, 반도체 소자(1)의 단부 표면(1(1)) 상의, 반도체 소자 보호층(7) 및 응력 완충층(3)의 슬릿부와 도체 보호층(5)의 슬릿부와의 구성에 대하여, 제10 실시예의 장치는 반도체 소자 보호층(7)의 단부면, 응력 완충층(3)의 단부면, 및 도체 보호층(5)의 단부면이 동일면 상에 설치되도록 구성되어 있는 반면, 제11 실시예의 장치는 반도체 소자 보호층(7)의 단부면과 응력 완충층(3)의 단부면은 동일면 상에 배치되고 도체 보호층(5)의 단부면은 그 동일면과 비교하여 내측에 배치되도록 구성되고 응력 완충층(3) 상에는 노출된 단부 표면(3(2))이 설치되는데, 그 외에, 제10 실시예의 장치와 제11 실시예의 장치의 사이의 구성 상의 차이점은 없다. 따라서, 제11 실시예의 장치의 구성에 대한 부가적인 설명은 생략될 것이다.
제11 실시예의 장치의 제조 방법에 대해서는, 제10 실시예의 장치의 제조방법과 동일하기 때문에, 제11 실시예의 장치의 제조 방법에 대해서는 그 설명을 생략한다.
이러한 방법에 의해서 제조된 제11 실시예의 장치는, 리드 배선부(4)를 형성한 직후에 적합 여부의 평가가 행해지고, 모든 평가된 리드 배선부에서는 부적합(불량) 리드 배선부가 전혀 발견되지 않았다. 또한, 다이싱 직후에 외관 검사가 행해질 때, 불량 반도체 패키지는 전혀 없었고, 제1 실시예의 장치에 대해 행해진 바와 같은 동일 온도 시험이 행해질 때, 또한 불량 샘플은 전혀 없다는 것이 확인되었다.
도 12는, 본 발명의 제12 실시예의 반도체 장치의 주요부의 구성을 도시한 단면도이다.
도 12에서, 참조 부호 7(2)은 반도체 소자 보호층(7)의 노출된 단부 표면이고, 그 외에, 도 11에 도시된 구성 요소와 동일 구성 요소에 대해서는 동일 참조 부호를 붙이고 있다.
상술한 제11 실시예의 반도체 장치 (이하, 다시 제l1 실시예의 장치라고 참조됨)와, 제12 실시예의 반도체 장치 (이하, 제12 실시예의 장치라고 참조됨) 사이의 구성 상의 차이점은, 반도체 소자(1)의 단부 표면1(l) 상의 반도체 소자 보호층(7)의 슬릿부와 응력 완충층(3)의 슬릿부와의 구성에 대하여, 제11 실시예의 장치는 반도체 소자 보호층(7)의 단부면과 응력 완충층(3)의 단부면이 동일면 상에 설치되도록 구성되는 반면, 제12 실시예의 장치는 응력 완충층(3)의 단부면이 반도체 소자 보호층(7)의 단부면에 비교하여 내측에 위치되고 반도체 소자 보호층(7) 상에 노출된 단부 표면7(2)이 설치되도록 구성되어 있으며, 그 외에는, 제11 실시예의 장치와 제12 실시예의 장치 사이에 구성 상의 차이점이 없다. 그러므로, 제12 실시예의 장치의 구성에 대한 부가적인 설명은 생략될 것이다.
또한, 제12 실시예의 장치의 제조방법에 대해서는, 제11 실시예의 장치의 제조방법과 동일하기 때문에, 제12 실시예의 장치의 제조방법에 대해서는 그 설명을 생략한다.
이러한 방법에 의해서 제조한 제12 실시예의 장치는, 리드 배선부(4)를 형성한 직후에 적부의 평가를 하고, 전체 평가 갯수에 대하여 부적당 갯수는 전무했다. 또한, 다이싱 직후에 외관 검사한 경우, 반도체 패키지의 불량품 갯수의 발생은 전무하고, 제1 실시예의 장치에 행한 것과 동일한 온도 시험을 행한 바, 역시 각 샘플에 대한 불량품 갯수의 발생은 전무했다.
도 13은, 본 발명의 제13 실시예에 의한 반도체 장치의 주요부의 구성을 나타내는 단면도이다.
도 13에 있어서, 도 11에 도시된 구성 요소와 동일 구성 요소에 대해서는 동일 부호를 붙이고 있다.
상기 제l1 실시예의 반도체 장치(이하, 다시 제11 실시예의 장치라 함)와 제13 실시예의 반도체 장치(이하, 제13 실시예의 장치라 함)과의 구성의 차이는, 반도체 소자(1)의 단부 표면 1(1)위의 반도체 소자 보호층(7)의 슬릿부와 응력 완충층(3)의 슬릿부와의 구성에 관하여, 제11 실시예의 장치에 있어서는, 반도체 소자 보호층(7)의 단부면과 응력 완충층(3)의 단부면이 동일면이 되도록 구성하고 있는데 대하여, 제13 실시예의 장치에 있어서는, 응력 완충층(3)의 단부면이 반도체 소자 보호층(7)의 단부면과 비교하여 외측이 되고, 또한, 그 외측 부분의 응력 완충층(3)이 단부 표면1(1)까지 도달하도록 구성되고 있는 점이고, 그외에, 제11 실시예의 장치와 제13 실시예의 장치사이의 구성상의 차이는 없다. 이 때문에, 제13 실시예의 장치의 구성에 대해서는, 이 이상의 설명을 생략한다.
또한, 제13 실시예의 장치의 제조방법에 대해서는, 제11 실시예의 장치의 제조방법과 동일하기 때문에, 제13 실시예의 장치의 제조방법에 대해서는 그 설명을 생략한다.
이러한 방법에 의해서 제조한 제13 실시예의 장치는, 리드 배선부(4)를 형성한 직후에 적부의 평가를 행한 바, 전체 평가갯수에 대하여 부적당 갯수는 전무했다. 또한, 다이싱 직후에 외관 검사한 바, 반도체 패키지의 불량품갯수의 발생은 전무하고, 제l 실시예의 장치에 행한 것과 동일한 온도 시험을 행한 바, 역시 각 샘플에 대한 불량품 갯수의 발생은 전무했다.
도 14는, 본 발명의 제14 실시예에 의한 반도체 장치의 주요부 구성을 도시하는 단면도이다.
도 14에 있어서, 도 11에 도시된 구성 요소와 동일 구성 요소에 대해서는 동일 부호를 붙이고 있다.
상기 제11 실시예의 반도체 장치(이하, 다시 제11 실시예의 장치라 함)과 제14 실시예의 반도체 장치(이하, 제14 실시예의 장치라 함)과의 구성의 차이는, 반도체 소자(1)의 단부 표면(1(1))위의 응력 완충층(3)의 슬릿부 및 반도체 소자 보호층(7)의 슬릿부와 도체부 보호층(5)의 슬릿부의 구성에 관하여, 제11 실시예의 장치에 있어서는, 반도체 소자 보호층(7)의 단부면과 응력 완충층(3)의 단부면이 동일면상에 구비되고, 도체부 보호층(5)의 단부면이 상기 동일면과 비교하여 내측이 되도록 구성하고 있는데 대하여, 제14 실시예의 장치에 있어서는, 반도체 소자 보호층(7)의 단부면과 응력 완충층(3)의 단부면이 동일면상에 구비되고, 도체부 보호층(5)의 단부면이 상기 동일면과 비교하여 외측이 되고, 또한, 그 외측 부분의도체부 보호층(5)이 단부 표면(1(1))위까지 도달하도록 구성하고 있는 점이고, 그외에, 제11 실시예의 장치와 제14 실시예의 장치사이의 구성상의 차이는 없다. 이 때문에, 제14 실시예의 장치의 구성에 대해서는, 이 이상의 설명을 생략한다.
또한, 제14 실시예의 장치의 제조방법에 대해서는, 제11 실시예의 장치의 제조방법과 동일하기 때문에, 제14 실시예의 장치의 제조방법에 대해서는 그 설명을 생략한다.
이러한 방법에 의해서 제조한 제14 실시예의 장치는, 리드 배선부(4)를 형성한 직후에 적부의 평가를 행한 바, 전 평가 갯수에 대하여 부적당(불량) 갯수는 전무했다. 또한, 다이싱 직후에 외관 검사한 바, 반도체 패키지의 불량품 갯수의 발생은 전무하고, 제1 실시예의 장치로 행한 것으로 동일 온도 시험을 행한 바, 역시 각샘플에 대한 불량품 갯수의 발생은 전무했다.
다음에, 도 15는, 본 발명의 제15의 실시예에 의한 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 15에 있어서, 도 12에 도시된 구성 요소와 동일 구성 요소에 대해서는 동일 부호를 붙이고 있다.
상기 제12의 실시예의 반도체 장치(이하, 다시 제12 실시예의 장치라 함)과, 이 제15의 실시예의 반도체 장치(이하, 제15 실시예의 장치라 함)과의 구성의 차이는, 반도체 소자(1)의 단부 표면(1(1))위의 응력완충층(3)의 슬릿부와 도체부 보호층(5)의 슬릿부의 구성에 관하여, 제12 실시예의 장치에 있어서는, 도체부 보호층(5)의 단부면이 응력완충층(3)의 단부면에 비교하여 내측이 되도록 구성하고있는 반면, 제15 실시예의 장치에 있어서는, 도체부 보호층(5)의 단부면이 응력완충층(3)의 단부면에 비교하여 외측이 되도록하고, 또한, 그 외측 부분의 도체부 보호층(5)이 반도체 소자 보호층(7)의 노출한 단부 표면(7(2)) 위까지 닿아 있도록 구성하고 있는 점만 이고, 그 외에, 제12 실시예의 장치와 제15 실시예의 장치와의 사이에 구성 상의 차이는 없다. 이 때문에, 제15 실시예의 장치의 구성에 대해서는, 이 이상의 설명을 생략한다.
또한, 제15 실시예의 장치의 제조방법에 대해서는, 제12 실시예의 장치의 제조방법과 동일하기 때문에, 제15 실시예의 장치의 제조방법에 대해서는 그 설명을 생략한다.
이러한 방법에 의해서 제조한 제15 실시예의 장치는, 리드 배선부(4)를 형성한 직후에 적부의 평가를 행한 바, 전 평가갯수에 대하여 부적당(불량) 갯수는 전무했다. 또한, 다이싱 직후에 외관 검사한 바, 반도체 패키지의 불량품 갯수의 발생은 전무하고, 제1 실시예의 장치로 행한 것으로 동일 온도 시험을 행한 바, 역시 각 샘플에 대한 불량품 갯수의 발생은 전무했다.
계속해서, 도 16은, 본 발명의 제16의 실시예에 의한 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 16에 있어서, 도 12에 도시된 구성 요소와 동일 구성 요소에 대해서는 동일 부호를 붙이고 있다.
상기 제12의 실시예의 반도체 장치(이하, 다시 제12 실시예의 장치라 함)과, 이 제16의 실시예의 반도체 장치(이하, 제16 실시예의 장치라 함)과의 구성의 차이는, 반도체 소자(1)의 단부 표면(1(1))위의 반도체 소자 보호층(7)의 슬릿부 및 응력완충층(3)의 슬릿부와 도체부 보호층(5)의 슬릿부의 구성에 관하여, 제12 실시예의 장치에 있어서는, 도체부 보호층(5)의 단부면이 응력완충층(3)의 단부면에 비교하여 내측이 되도록 구성하고 있는데 대하여, 제16 실시예의 장치에 있어서는, 도체부 보호층(5)의 단부면이 응력완충층(3)의 단부면 및 반도체 소자 보호층(7)의 단부면에 비교하여 외측이 되도록 하고, 또한, 그 외측 부분의 도체부 보호층(5)이 반도체 소자 보호층(7)의 노출한 단부 표면(7(2)) 위 및 반도체 소자(1)의 단부 표면(1(1))위까지 닿도록 구성하고 있는 점만이고, 그 외에, 제12 실시예의 장치와 제16 실시예의 장치와의 사이에 구성상의 차이는 없다. 이 때문에, 제16 실시예의 장치의 구성에 대해서는, 이 이상의 설명을 생략한다.
제16 실시예 장치의 제조 방법은 제12 실시예 장치의 제조 방법과 동일하므로, 제16 실시예 장치의 제조 방법에 대해서는 그 설명을 생략한다.
이러한 방법에 의해서 제조한 제16 실시예의 장치는 리드 배선부(4)를 형성한 직후에 적합 여부의 평가를 행한 바, 전 평가 갯수에 대하여 부적합(불량)갯수는 전무했다. 또한, 다이싱 직후에 외관 검사한 바, 반도체 패키지의 불량품 갯수의 발생은 전무하고, 제1 실시예의 장치로 행한 것과 동일한 온도 시험을 행한 바, 역시 각 샘플에 대한 불량품 갯수의 발생은 전무했다.
도 17은 본 발명의 제17 실시예의 반도체 장치의 주요부 구성을 도시하는 단면도이다.
도 17에 있어서, 도 13에 도시된 구성 요소와 동일 구성 요소에 대해서는 동일 부호를 붙이고 있다.
상기 제13 실시예의 반도체 장치(이하, 다시 제13 실시예의 장치라 함)와, 제17 실시예의 반도체 장치(이하, 제17 실시예의 장치라 함)의 구성의 차이는 반도체 소자(1)의 단부 표면(1(1)) 위의 응력 완충층(3)의 슬릿부와 도체부 보호층(5)의 슬릿부의 구성에 관하여, 제13 실시예의 장치에 있어서는 도체부 보호층(5)의 단부면이 응력 완충층(3)의 단부면에 비교하여 내측이 되도록 구성하고 있는 데 대하여, 제17 실시예의 장치에 있어서는 도체부 보호층(5)의 단부면이 응력 완충층(3)의 단부면에 비교하여 외측이 되고, 또한 그 외측 부분의 도체부 보호층(5)이 반도체 소자(1)의 단부 표면(1(1))까지 이르도록 구성하고 있는 점만 다르고, 그 외에 제13 실시예의 장치와 제17 실시예의 장치 사이에 구성상의 차이는 없다. 이 때문에, 제17 실시예의 장치의 구성에 대해서는 더 이상의 설명을 생략한다.
또한, 제17 실시예의 장치의 제조 방법은 제13 실시예의 장치의 제조 방법과 동일하므로, 제17 실시예의 장치의 제조 방법에 대해서는 그 설명을 생략한다.
이러한 방법에 따라서 제조한 제17 실시예의 장치는 리드 배선부(4)를 형성한 직후에 적부성의 평가를 행한 바, 전체 평가갯수에 대하여 부적당(불량) 갯수는 전무했다. 또한, 다이싱 직후에 외관 검사한 바, 반도체 패키지의 불량품 갯수의 발생은 전무하고, 제1 실시예의 장치로 행한 것과 동일한 온도 시험을 행한 바, 역시 각 샘플에 대한 불량품 갯수의 발생은 전무했다.
도 18은 본 발명의 제18 실시예의 반도체 장치의 주요부 구성을 나타내는 단면도이다.
도 18에 있어서, 도 10에 도시된 구성 요소와 동일 구성 요소에 대해서는 동일 부호를 붙이고 있다.
상기 제10 실시예의 반도체 장치(이하, 다시 제10 실시예의 장치라 함)와, 제18 실시예의 반도체 장치(이하, 제18 실시예의 장치라 함)의 구성의 차이는 응력 완충층(3)의 단부 영역 및 도체부 보호층(5)의 단부 영역의 구성에 관하여, 제10 실시예의 장치에 있어서는 응력 완충층(3)에 슬릿부를 형성하고, 도체부 보호층(5)에 슬릿부를 형성하여, 이들의 단부면이 동일면이 되도록 구성하고 있는 데 대하여, 제18 실시예의 장치에 있어서는 응력 완충층(3) 위에 단부면으로 감에 따라서 테이퍼형으로 얇아지는 테이퍼부를 형성함과 동시에 도체부 보호층(5)에 슬릿부를 형성하여, 테이퍼부의 단부(단부면)과 슬릿부의 단부면이 동일면이 되고, 또한 도체부 보호층(5)의 두께가 테이퍼부의 두께의 변화를 보충하도록 구성하고 있는 점만 다르고, 그 외에 제10 실시예의 장치와 제18 실시예의 장치와의 사이에 구성상의 차이는 없다. 그러므로, 제18 실시예의 장치의 구성에 대해서는 더 이상의 설명을 생략한다.
제10 실시예 장치의 제조 방법과 비교하여, 제18 실시예 장치의 제조 방법은 응력 완충층(3)의 형성 수단에 대해, 제10 실시예 장치의 제조 방법은 마스크 인쇄법을 사용하여 느슨하게 경사진 상승부를 갖는 개구(3(1))를 포함하는 응력 완충층(3)을 형성한 다음 레이저 가공에 의해 응력 완충층(3)에 슬릿부를 형성하는 반면, 제18 실시예 장치의 제조 방법은 마스크 인쇄법을 사용하여 느슨하게 경사진입상부와 단부면을 향해 테이퍼지게 얇아지는 테이퍼부를 갖는 개구(3(1))를 포함하는 응력 완충층(3)을 형성하고 응력 완충층(3)에 대한 후속 레이저 가공을 수행하지 않는다는 점에서 차이가 있고 제10 실시예 장치의 제조 방법과 제18 실시예 장치의 제조 방법 간의 다른 차이는 없다. 그러므로, 제18 실시예 장치의 제조 방법에 대한 추가 설명은 생략될 것이다.
이러한 방법에 의해 제조된 제18 실시예 장치는 리드 배선부(4)를 형성한 직후에 적합성의 평가를 받고 평가된 것들 모두에서 부적합(불량)한 리드 배선부가 전혀 발견되지 않았다. 외관 검사가 다이싱 직후에 실행될 때, 불량 반도체 팩키지는 전혀 없는 것으로 판명되었고 제1 실시예에 대해 수향된 것과 동일한 온도 시험이 수행될 때, 불량 샘플은 전혀 없는 것으로 판명되었다.
도 19는 본 발명의 제19 실시예의 반도체 장치의 주요부 구성을 도시한 단면도이다.
도 19에서, 도 5 및 18에 도시된 것들과 동일한 소자들 각각에는 동일 부호를 붙였다.
제18 실시예의 위에 언급된 반도체 장치(이후, 제18 실시예 장치라고 함)와 제19 실시예의 반도체 장치(이후, 제19 실시예 장치라고 함)간의 구성적 차이는 응력 완충층(3)의 단부(단부면) 및 도체부 보호층(5)의 단부(단부면)의 구성에 대하여, 제18 실시예 장치는 응력 완충층(3)의 단부(단부면)와 도체부 보호층(5)의 단부면이 동일 평면에 설치되도록 구성된 반면, 제19 실시예 장치는 도체부 보호층(5)의 단부(단부면)가 응력 완충층(3)의 단부(단부면)에 비교하여 내측이 되도록 배치되고 노출된 단부 표면(3(2))이 응력 완충층(3)상에 설치되도록 구성된 점이 다르고 제18 실시예 장치와 제19 실시예 장치 간의 다른 차이는 없다. 그러므로, 제19 실시예 장치의 구성에 대한 추가 설명은 생략될 것이다.
제19 실시예 장치의 제조 방법은 스크린 인쇄법에 대신하여 마스크 인쇄법이도체부 보호층(5)을 형성하기 위해 사용된 것을 제외하고 동일하므로, 제19 실시예의 장치의 제조 방법에 대한 설명은 또한 생략된다.
이러한 방법에 의해 제조된 제19 실시예의 장치는 리드 배선부(4)를 형성한 직후에 적합성의 평가를 받고 평가된 것들 모두에서 부적합(불량)한 리드 배선부가 전혀 발견되지 않았다. 외관 검사가 다이싱 직후에 실행될 때, 불량 반도체 팩키지는 전혀 없는 것으로 판명되었고 제1 실시예에 대해 수행된 것과 동일한 온도 시험이 수행될 때, 불량 샘플은 전혀 없는 것으로 판명되었다.
이어서, 도 20은 본 발명의 제20 실시예에 의한 반도체 장치에서의 주요부 구성을 도시하는 단면도이다.
도 20에서, 도 12 및 도 19에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 부호가 부여된다.
제19 실시예의 반도체 장치(이하, 제19 실시예의 반도체 장치로 함)와, 제20 실시예의 반도체 장치(이하, 제20 실시예의 반도체 장치로 함)와의 구성의 차이는 반도체 소자 보호층(7)의 단부(단면)와 응력 완충층(3)의 단부(단면)의 구성에 대하여, 제19 실시예의 장치에서는 반도체 소자 보호층(7)의 단면과 응력 완충층(3)의 단부(단면)이 동일면이 되도록 구성되어 있는 것에 대하여, 제20 실시예의 장치에서는 반도체 소자 보호층(7)의 단면이 응력 완충층(3)의 단부(단면)에 비하여 외측이 되도록 구성하고, 반도체 소자 보호층(7)에 노출된 단부 표면(7(2))을 설치하고 있는 점뿐이며, 그 외에, 제19 실시예의 장치와 제20 실시예의 장치 간의 구성 상의 차이는 없다. 따라서, 제20 실시예의 장치의 구성에 대해서는 이 이상의 설명은 생략한다.
또한, 제20 실시예의 장치의 제조 방법에 대해서는, 도체부 보호층(5)을 형성하는 경우에, 마스크 인쇄법 대신에 스크린 인쇄법을 이용하고 있는 점을 제외하면, 제19 실시예의 장치의 제조 방법과 동일함으로, 제20 실시예의 장치의 제조 방법에 대해서도 그 설명을 생략한다.
이러한 방법에 의해서 제조된 제20 실시예의 장치는 리드 배선부(4)를 형성한 직후에 적합 여부의 평가를 행한 바, 전체 평가 개수에 대하여 부적합(불량) 개수는 전무하였다. 또한, 다이싱 직후에 외견 검사를 행한 바, 불량 반도체 패키지의 발생은 없었으며, 제1 실시예의 장치에서 행한 것과 동일한 온도 시험을 행한 바, 역시 불량 샘플의 발생은 전혀 없었다.
이어서, 도 21은 본 발명의 제21 실시예에 의한 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 21에서, 도 19에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 부호를 부여하였다.
제19 실시예의 반도체 장치(이하, 다시 제19 실시예의 반도체 장치라고 한다)와, 제21 실시예의 반도체 장치(이하, 제21 실시예의 반도체 장치라고 한다)와의 구성의 차이는 반도체 소자 보호층(7)의 단부(단면)와 응력 완충층(3)의 단부(단면)의 구성에 대하여, 제19 실시예의 장치에서는 반도체 소자 보호층(7)의 단면과 응력 완충층(3)의 단부(단면)이 동일면이 되도록 구성되어 있는 것에 대하여, 제21 실시예의 장치에서는 반도체 소자 보호층(7)의 단면이 응력 완충층(3)의 단부(단면)에 비하여 내측이 되도록 구성하고, 실질적으로 반도체 소자 보호층(5)의 단면과 동일면이 되도록 구성하고 있는 점뿐이며, 그 외에, 제19 실시예의 장치와 제21 실시예의 장치 간의 구성 상의 차이는 없다. 따라서, 제21 실시예의 장치의 구성에 대해서는 더 이상의 설명은 생략한다.
또한, 제21 실시예의 장치의 제조 방법에 대해서는, 제19 실시예의 제조 방법과 동일함으로 제21 실시예의 장치의 제조 방법에 대해서도 그 설명을 생략한다.
이러한 방법에 의해서 제조된 제21 실시예의 장치는 리드 배선부(4)를 형성한 직후에 적합 여부의 평가를 행한 바, 전체 평가 개수에 대하여 부적합(불량) 개수는 전무하였다. 또한, 다이싱 직후에 외견 검사를 행한 바, 불량 반도체 패키지의 발생은 없었으며, 제1 실시예의 장치에서 행한 것과 동일한 온도 시험을 행한 바, 역시 불량 샘플의 발생은 전혀 없었다.
도 22는 본 발명의 제22 실시예에 따른 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 22에서, 도 18에서와 동일한 성분에는 동일한 도면 부호를 부여하였다.
제18 실시예의 반도체 장치(이하, 제18 실시예 장치라고 함)와, 제22 실시예의 반도체 장치(이하, 제22 실시예 장치라고 함) 간의 구성상 차이점은, 단지 도체부 보호층(5)의 단부 영역의 구성에 대해, 제18 실시예 장치는, 도체부 보호층(5) 내에 슬릿부가 형성되고 도체부 보호층(5)의 단면이 단부 표면(1(1))에 거의 수직인 상태가 되도록 구성되는 반면, 제22 실시예 장치는, 도체부 보호층(5)의 단면쪽으로 두께가 직선으로 감소하는 경사면이 형성되도록 구성된다는 점이며, 그 외에, 제18 실시예 장치와 제22 실시예 장치 간에 구성상 차이는 없다. 따라서, 제22 실시예 장치의 구성에 대해서는 더 이상의 설명은 생략한다.
제22 실시예 장치의 제조 방법과 제18 실시예 장치의 제조 방법을 비교하면, 그 차이는, 단지 도체부 보호층(5)의 형성 수단에 대해, 제18 실시예 장치의 제조 방법은 스크린 인쇄법을 사용하여 경사가 완만한 부분을 갖는 개구(3(1))와 단부 표면(1(1))에 거의 수직인 단면은 갖는 슬릿부를 포함하는 도체부 보호층(5)을 형성하는 반면, 제22 실시예 장치의 제조 방법은 스크린 인쇄법을 사용하여 경사가 완만히 증가하는 부분을 갖는 개구(3(1))와 직선으로 경사가 증가하는 부분을 갖는 경사면을 포함하는 도체부 보호층(5)을 형성한다는 점이며, 제18 실시예 장치의 제조 방법과 제22 실시예 장치의 제조 방법 간의 다른 차이는 없다. 따라서, 제22 실시예 장치의 제조 방법에 대한 더 이상의 설명은 생략한다.
이러한 방법으로 제조된 제22 실시예 장치는, 리드 배선부(4)의 형성 직후에 그 적합 여부가 평가되며, 평가된 모든 것에 대해서 부적합(불량) 배선부는 전혀 발견되지 않았다. 다이싱 직후에 외관 검사가 수행될 때 불량 반도체 패키지는 전혀 발견되지 않았고, 제1 실시예의 장치에 대해 수행되었던 것과 동일한 온도 테스트가 수행될 때 또한 불량 샘플의 발생은 전혀 없었다.
도 23은 본 발명의 제23 실시예에 따른 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 23에서, 도 5 및 22에서와 동일한 성분에는 동일한 도면 부호를 부여하였다.
제22 실시예의 반도체 장치(이하, 제22 실시예 장치라고 함)와, 제23 실시예의 반도체 장치(이하, 제23 실시예 장치라고 함) 간의 구성의 차이점은, 단지 응력 완충층(5)의 단부(단면)과 도체부 보호층(5)의 단부(단면)의 구성에 대해, 제22 실시예 장치는, 응력 완충층(5)의 단부(단면)와 도체부 보호층(5)의 단부(단면)가 동일 평면 상에 있도록 구성되는 반면, 제23 실시예 장치는, 도체부 보호층(50의 단부(단면)가 응력 완충층(30의 단부(단면)에 비해 내측으로 위치되고, 노출된 단부 표면(3(2))이 응력 완충층(3) 상에 설치되도록 구성된다는 점이며, 그 외에는, 제22 실시예 장치와 제23 실시예 장치 간에 구성상 차이는 없다. 따라서, 제23 실시예 장치의 구성에 대해서는 더 이상의 설명은 생략한다.
제23 실시예 장치의 제조 방법은, 도체부 보호층(5)을 형성하기 위한 스크린 인쇄법을 사용하는 대신에 마스크 인쇄법을 사용한다는 점을 제외하고서는, 제22 실시예 장치의 제조 방법과 동일하기 때문에, 제23 실시예 장치의 제조 방법에 대한 추가적인 설명은 생략될 것이다.
이러한 방법으로 제조된 제23 실시예의 장치는, 리드 배선부(4)를 형성한 직후 적합 여부에 대한 평가를 행하면 모든 평가 배선부에 대하여 부적합(불량)한 리드 배선부는 없다. 다이싱 직후에 외관 검사를 실시한 경우, 불량 반도체 패키지의 발생은 없었으며, 제1 실시예의 장치에서 행해진 것과 동일한 온도 검사를 행하였을 때 불량 샘플 발생은 전혀 없다.
도 24는 본 발명의 제24 실시예에 의한 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 24에서, 도 20 및 23에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 부여하였다.
상기 제23 실시예의 반도체 장치 (이하에서, 다시 제23 실시예 장치로 함)와, 제24 실시예의 반도체 장치 (이하에서, 제24 실시예 장치로 함)의 구성의 차이점은, 반도체 소자 보호층(7)의 단면과 응력 완충층(3)의 단부(단면)의 구성에 대하여 제23 실시예의 장치에서는 반도체 소자 보호층(7)의 단면과 응력 완충층(3)의 단부(단면)와 동일면 상에 있도록 구성되어 있는 반면, 제24 실시예의 장치에서는 반도체 소자 보호층(7)의 단면이 응력 완충층(3)에 비해 외측에 있도록 구성되고, 반도체 소자 보호층(7)에 노출된 단부 표면(7(2))을 설치한다는 점에서 차이가 있고, 그외에 제23 실시예의 장치와 제24 실시예의 장치와의 사이에 구성 상의 상이점은 없다. 따라서, 제24 실시예의 장치의 구성에 대해서는 이상의 설명을 생략한다.
또한, 제24 실시예의 장치의 제조 방법에 대해서는, 반도체 보호층(5)을 형성할 때, 마스크 인쇄법을 이용하는 점을 제외하면, 제23 실시예의 장치의 제조 방법과 동일하기 때문에, 이 제24 실시예의 장치의 제조 방법에 대해서도 그 설명을 생략한다.
이와 같은 방법에 의해 제조한 제24 실시예의 장치는, 리드 배선부(4)를 형성한 직후에 적합한 평가를 행하기 때문에, 모든 평가 개수에 대하여 부적합(불량)한 개수는 전혀 없다. 또한, 다이싱 직후에 외관 검사를 실시한 경우, 불량 반도체 패키지의 발생은 없으며 제1 실시예의 장치에서 행해진 것과 동일한 온도 검사를 행하므로 모든 샘플에 대한 불량 샘플의 발생은 전혀 없다.
도 25는 본 발명의 제25 실시예에 의한 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 25에서, 도 23에 도시된 구성 요소한 동일한 구성 요소에 대해서는 동일한 참조 부호를 부여하였다.
제23 실시예의 반도체 장치(이하에서, 다시 제23 실시예 장치라고 함)와, 제25 실시예의 반도체 장치 (이하에서, 제24 실시예 장치라고 함)의 구성의 차이점은, 반도체 소자 보호층(7)의 단면과 응력 완충층(3)의 단부(단면)의 구성에 대하여, 제23 실시예의 장치에서는 반도체 소자 보호층(7)의 단면과 응력 완충층(3)의 단부(단면)와 동일면 상에 있도록 구성되어 있는 반면, 제25 실시예의 장치에서는 반도체 소자 보호층(7)의 단면이 응력 완충층(3)의 단부에 비해 내측에 있고, 실질적으로 도체부 보호층(5)의 단부(단면)과 동일면이 되도록 구성된다는 점에서 차이가 있고, 그 외에 제23 실시예의 장치와 제25 실시예의 장치와의 사이에 구성 상의 상이점은 없다. 따라서, 제25 실시예의 장치의 구성에 대해서는 이상의 설명을 생략한다.
또한, 제25 실시예의 장치의 제조 방법에 대해서는, 제23 실시예의 장치의제조 방법과 동일하므로, 제25 실시예의 장치의 제조 방법에 대해서도 그 설명을 생략한다.
그러한 방법에 의해 제조된 제25 실시예의 장치는 리드 배선부(4)의 형성 직후 적합 여부에 대해 평가를 행하였고 모든 평가된 것에서 부적합(불량) 리드 배선부는 전혀 발견되지 않았다. 다이싱(dicing) 직후 외관 검사가 실행될 때, 불량 반도체 패키지들은 전혀 발견되지 않았고 제1 실시예의 장치에 대해 수행된 것과 동일한 온도 테스트가 수행될 때에도, 불량 샘플들은 전혀 발생하지 않았다.
도 26은 본 발명의 제26 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 26에서, 도 18에 나타난 것과 동일한 각 구성 요소에는 동일 부호를 부여하였다.
제18 실시예의 반도체 장치(이하, 다시 제18 실시예의 장치로 함)와 제26 실시예의 반도체 장치(이하, 제26 실시예의 장치로 함)사이의 구성 요소 차이는 반도체 소자 보호층(7)의 단면, 응력 완충층(3)의 단부(단면), 및 도체부 보호층(5)의 단면의 구성에 관련하여, 제18 실시예의 장치는 반도체 소자 보호층(7)의 단면, 응력 완충층(3)의 단부(단면), 및 도체부 보호층(5)의 단면이 동일한 평면 상에 설치되도록 구성되는 반면에, 제26 실시예의 장치는 반도체 소자 보호층(7)의 단면과 응력 완충층(3)의 단부(단면)이 동일한 면에 위치한다고 할지라도, 반도체 소자 보호층(7)의 단면은 동일면에 비해 외측에 배치되고, 외측 부분의 반도체 소자 보호층(7)은 반도체 소자(1)의 단부 표면(1(1))이 도달되도록 구성된다는 점이 있고,그밖에 제18 실시예의 장치와 제26 실시예의 장치간의 구성 요소의 차이는 없다. 따라서, 제26 실시예의 장치의 구성 요소에 대한 부가적인 설명은 생략될 것이다.
제26 실시예의 제조 방법은 제18 실시예의 장치의 제조 방법과 동일하여, 제26 실시예의 장치의 제조 방법에 대한 설명도 생략될 것이다.
그러한 방법에 의해 제조된 제26 실시예의 장치는 리드 배선부(4)의 형성 직후 적합 여부에 대해 평가를 행하였고 모든 평가된 것에서 부적합(불량) 리드 배선부는 전혀 발견되지 않았다. 다이싱(dicing) 직후 외관 검사가 실행될 때, 불량 반도체 패키지들은 전혀 발견되지 않았고 제1 실시예의 장치에 대해 수행된 것과 동일한 온도 테스트가 수행될 때에도, 불량 샘플들은 전혀 발견되지 않았다.
도 27은 본 발명의 제27 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 27에서, 도 20에 나타난 것과 동일한 각 구성 요소에는 동일 부호가 부여된다.
제20 실시예의 반도체 장치(이하, 다시 제20 실시예의 장치로 함)와 제27 실시예의 반도체 장치(이하, 제27 실시예의 장치로 함)사이의 구성 요소 차이는 도체부 보호층(5)의 단면의 구성에 관련하여, 제20 실시예의 장치는 도체부 보호층(5)의 단면이 응력 완충층(3)의 단면에 비해 내측에 위치되도록 구성되는 반면에, 제27 실시예의 장치는 도체부 보호층(5)의 단면이 응력 완충층(3)의 단면에 비해 외측에 위치하고 외측 부분의 도체부 보호층(5)이 반도체 소자 보호층(7)의 노출된 단부 표면 7(2)에 도달하도록 구성된다는 점이 있고, 그밖에 제20 실시예의 장치와제27 실시예의 장치간의 구성 요소의 차이는 없다. 따라서, 제27 실시예의 장치의 구성 요소에 대한 부가적인 설명은 생략될 것이다.
제27 실시예의 장치의 제조 방법은 도체부 보호층(5)을 형성하는데 스크린 인쇄법 대신에 마스크 인쇄법이 사용된다는 것을 제외하고 제20 실시예의 장치의 제조 방법과 동일하여, 제27 실시예의 장치의 제조 방법의 설명도 생략될 것이다.
이러한 방법에 의해 제조된 제27 실시예의 장치는 리드 배선부(4)를 형성한 직후에 적합 여부가 평가되었고, 평가된 모든 부분에서 부적합(불량) 리드 배선부는 발견되지 않았다. 다이싱 직후의 외견 검사에서 불량 반도체 패키지는 발견되지 않았으며, 또한 제1 실시예의 장치에 대하여 수행된 동일한 온도 테스트가 실행되었을 때 불량 샘플이 발견되지 않았다.
도 28은 본 발명의 제28실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 28에서, 도 27에 나타난 것과 동일한 각 구성 요소에는 동일 부호가 부여된다.
제27 실시예의 반도체 장치(이하, 제27 실시예의 장치라 함)와 제28 실시예의 반도체 장치(이하, 제28 실시예의 장치라 함) 사이의 구성의 차이는 단지 도체부 보호층(5)의 단면의 구성에 대한 것이고, 제27 실시예의 장치는 도체부 보호층(5)의 단면이 반도체 소자 보호층(7)의 단면과 비교하여 내측에 그리고 응력 완충층(3)의 단부(단면)과 비교하여 외측에 배치되도록 구성되고, 제28 실시예의 장치는 도체부 보호층(5)의 단면이 반도체 소자 보호층(7)의 단면 및 응력완충층(30)의 단부(단면)와 비교하여 외측에 배치되도록 구성되며, 제27 실시예의 장치 및 제28 실시예의 장치 사이에 다른 구성의 차이는 없다. 그러므로, 제28 실시예의 구성에 대한 추가적인 설명은 생략된다.
또한, 제28 실시예의 장치의 제조 방법은 도체부 보호층(5)의 형성시에 마스크 인쇄법 대신에 스크린 인쇄법이 사용되는 점을 제외하고는 제27 실시예의 장치의 제조 방법과 동일하기 때문에, 제28 실시예의 장치의 제조 방법에 대한 설명은 생략된다.
이러한 방법에 의해 제조된 제28 실시예의 장치는 리드 배선부(4)의 형성 직후에 적합 여부가 평가되었고 평가된 모든 부분에서 부적합(불량) 리드 배선부는 발견되지 않았다. 다이싱 직후에 외견 검사가 실행되었을 때, 불량 반도체 패키지는 발견되지 않았으며, 또한 제1 실시예에서 수행된 동일한 온도 테스트에서 불량 샘플은 전혀 발견되지 않았다.
도 29는 본 발명의 제29 실시예의 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 29에서, 도 28에 나타낸 각 동일한 구성 요소는 동일한 참조 부호를 부여하였다.
제28 실시예의 반도체 장치(이하, 제28 실시예의 장치로 함)와 제29 실시예의 반도체 장치(이하, 제29 실시예의 장치라 함) 사이의 구성의 차이는 단지 도체부 보호층(5)의 단면과 응력 완충층(3)의 단부(단면)의 구성에 대한 점이고, 제28 실시예의 장치는 응력 완충층(3)의 단부(단면)가 반도체 소자 보호층(7)의 단면과비교하여 내측에 배치되도록 구성되고, 제29 실시예의 장치는 응력 완충층(3)의 단부(단면)이 반도체 소자 보호층(7)의 단면과 비교하여 외측에 배치되고 외측 부분의 응력 완충층(3)의 단부(단면)가 반도체 소자(1)의 표면에 도달하도록 구성되며, 제28 실시예의 장치와 제29 실시예의 장치 사이에 다른 구성의 차이는 없다. 그러므로, 제29 실시예의 장치의 구성에 대한 추가적인 설명은 생략된다.
제29 실시예의 장치의 제조 방법은 도체부 보호층(5) 형성시에 스크린 인쇄법 대신에 마스크 인쇄법을 사용하는 점을 제외하고는 동일하므로, 또한 제29 실시예의 장치의 제조 방법에 대한 설명은 생략된다.
이러한 방법에 의해 제조된 제29 실시예의 장치는 실질적으로 리드 배선부(4)를 형성한 직후에 적합 여부가 평가되어, 모든 평가된 수에 대하여 부적합(불량)개수는 전무하다. 다이싱 직후에 외관 검사를 할 때, 불량 반도체 패키지의 발생은 전무하고, 제1 실시예의 장치에서 행해진 것과 동일한 온도 검사를 행할 때, 각 샘플에 대한 불량품 샘플의 발생은 전무하다.
도 30은 본 발명의 제30 실시예에 따른 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 30에서, 도 22에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일 부호를 부여하였다.
제22 실시예의 반도체 장치(이하, 다시 제22 실시예의 장치로 함) 및 제30 실시예의 반도체 장치(이하, 제30 실시예의 장치로 함)의 구성의 차이점은, 도체부 보호층(5)의 단부(단면)의 구성에 관한 것으로서, 제22 실시예의 장치에서는 반도체 소자 보호층(7)의 단면과 응력 완충층(3)의 단부(단면)과 도체부 보호층(5)의 단부(단면)이 각각 동일한 평면 상에 구성되고, 제30 실시예의 장치에 있어서는 반도체 소자 보호층(7)의 단면과 응력 완충층(3)의 단부(단면)이 동일면 상에 구성되므로, 도체부 보호층(5)의 단부(단면)는 그 동일면에 비해 외측에 있게 되어, 그 외측 부분의 도체부 보호층(5)의 단부(단면)이 반도체 소자(1)의 표면에서 멀리 떨어진 구성을 한다는 점이고, 그 밖에는 제22 실시예의 장치와 제30 실시예의 장치간의 구성상의 상이한 점이 없다. 따라서, 제30 실시예의 장치의 구성에 있어서는 그 이상의 설명은 생략한다.
또한, 제30 실시예의 장치의 제조 방법에 있어서는, 제22 실시예의 장치의 제조 방법과 동일한 것으로서, 제30 실시예의 장치의 제조 방법에 관해서는 그 설명을 생략한다.
이러한 방법에 따라 제조된 제30 실시예의 장치는, 리드 배선부(4)를 형성한 직후 적합 여부를 평가되어, 모든 평가 개수에 대하여 부적합(불량) 개수는 전무하다. 또한, 다이싱 직후에 외관 검사를 할 때, 불량 반도체 패키지의 발생은 전무하고, 제1 실시예의 장치를 행하는 것과 동일한 온도 검사를 행할 때, 각 샘플에 대한 불량 샘플의 발생은 전무하다.
다음, 도 31은 본 발명의 제31 실시예에 따른 반도체 장치로서, 그 주요부의 구성을 도시하는 단면도이다.
도 31은 도 24에 도시된 구성의 요소와 동일한 구성 요소에 대해서는 동일 부호를 부여하였다.
상기 제24 실시예의 반도체 장치(이하, 다시 제24 실시예의 장치로 함) 및 제31 실시예의 반도체 장치(이하, 제31 실시예의 장치로 함)의 구성과 상이한 점은, 응력 완충층(3)의 단부(단면)과 도체부 보호층(5)의 단부(단면)의 구성에 관한 것으로서, 제24 실시예의 장치에 있어서는 응력 완충층(3)의 단부(단면)이 도체부 보호층(5)의 단부(단면)에 비해 외측에 있고, 응력 완충층(3)에 노출된 단부 표면(3(2))을 설치하여 구성한 것에 비해, 제31 실시예의 장치에 있어서는 반도체 소자 보호층(7)의 단면과 응력 완충층(3)의 단부(단면)와 동일한 면이고, 응력 완충층(3)의 단부(단면)이 도체부 보호층(5)의 단부(단면)에 비해 내측에 있는 구성을 갖는다는 점이다. 그 밖에는, 제24 실시예의 장치와 제31 실시예의 장치간의 구성 상의 상이한 점은 없다. 띠라서, 제31 실시예의 장치의 구성에 있어서는, 이상의 설명은 생략한다.
제31 실시예의 장치의 제조 방법에 대해서는, 도체부 보호층(5)을 형성하는 데에 스크린 인쇄법 대신에 마스크 인쇄법을 이용하고 있는 점을 제외하면, 제24 실시예의 장치의 제조 방법과 동일하기 때문에, 이 제31 실시예의 장치의 제조 방법에 대해서도 그 설명을 생략한다.
이러한 방법에 의해 제조한 제31 실시예의 장치는, 리드 배선부(4)를 형성한 직후에 적합 여부의 평가를 행한 바, 전 평가 개수에 대하여 부적합(불량) 개수는 전무하였다. 또, 다이싱 직후에 외관 검사한 바, 불량 반도체 패키지의 발생은 전무하고, 제1 실시예의 장치에서 행한 것과 동일한 온도 시험을 행한 바, 역시 각 샘플에 대한 불량품 개수의 발생은 전무하였다.
도 32는 본 발명의 제32 실시예에 따른 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 32에 있어서, 도 28에 도시된 것들과 동일한 구성 요소 각각에 대해 동일한 참조 부호를 부여한다.
제28 실시예의 반도체 장치(이하, 다시 제28 실시예 장치로 함) 및 제32 실시예의 반도체 장치(이하, 제32 실시예 장치로 함)간의 구성적 차이는 도체부 보호층(5)단부(단면)의 구성에 관련하여, 제28 실시예 장치에 있어서는, 도체부 보호층(5)의 단면이 슬릿부의 형성으로 인해 반도체 소자(1)의 표면 상에 스탠딩(standing) 상태가 되도록 구성되는 반면, 제32 실시예 장치에 있어서는, 도체부 보호층(5)의 단부(단면)가 단계적으로 다른 경사 각도를 보유하는 복수의 경사면이 되도록 구성되어 있다는 점 이외에는 제28 실시예 장치 및 제32 실시예 장치 간의 다른 구성적 차이는 없다. 따라서, 제32 실시예 장치의 구성에 있어서 더 이상의 설명은 생략될 것이다.
제32 실시예 장치의 제조 방법은 제28 실시예 장치의 제조 방법과 동일하므로, 제32 실시예 장치 장치의 제조 방법 역시 생략될 것이다.
그러한 방법으로 제조된 제32 실시예 장치는 리드 배선부(4)를 형성한 직후에 적합 여부가 평가되고, 전체 평가 개수에서 부적합(불량) 리드 배선부는 전혀 발견되지 않는다. 다이싱 직후에 외관 검사가 수행될 때, 불량 반도체 패키지는 전혀 발견되지 않고, 제1 실시예 장치에 대해 수행되는 것과 같은 동일한 온도 테스트가 수행될 때 역시 불량 샘플은 전혀 발견되지 않는다.
도 33은 본 발명의 제33 실시예에 따른 반도체 장치 요부의 구성을 도시하는 단면도이다.
도 33에 있어서, 도 29에 도시된 것과 동일한 구성요소 각각에는 동일한 참조 부호가 부여된다.
제29 실시예의 반도체 장치(이하, 다시 제29 실시예 장치로 함) 및 제33 실시예의 반도체 장치(이하, 제33 실시예 장치로 함) 간의 구성적 차이는, 도체부 보호층(5)의 단부(단면)의 구성에 관련하여, 제29 실시예 장치에 있어서는, 도체부 보호층(5)의 단면이 슬릿부 형성으로 인해 반도체 소자(1)의 표면 상에 스탠딩 상태로 설치되도록 구성되는 반면, 제33 실시예 장치에 있어서는, 도체부 보호층(5)의 단부(단면)가 단계적으로 다른 경사각도를 보유하는 복수의 경사면이 되도록 구성된다는 점 이외에, 제29 실시예 장치 및 제33 실시예 장치 간의 구성적 차이는 없다. 따라서, 제33 실시예 장치의 구성에 있어서 더 이상의 설명은 생략한다.
제33 실시예 장치의 제조 방법은 제29 실시예 장치의 제조 방법과 동일하므로, 제33 실시예 장치의 제조 방법에 대한 설명 역시 생략될 것이다.
그러한 방법으로 제조된 제33 실시예 장치는 리드 배선부(4)를 형성한 직후에 적합 여부가 평가되고, 전체 평가 개수에서 부적합(불량) 리드 배선부는 전혀 발견되지 않는다. 다이싱 직후에 외형 검사가 수행될 때, 불량 반도체 패키지는 전혀 발견되지 않고, 제1 실시예 장치에서 수행된 바와 동일한 온도 테스트가 수행될 때 역시 불량 샘플은 전혀 발견되지 않는다.
한편, 제10 내지 제33 실시예의 반도체 장치에서 사용될 반도체 소자보호층(7)에 있어서 사용가능한 재료로는, 반도체 소자(1)를 외부 환경에 대하여 보호할 수 있다면, 상술한 네가티브형 감광성 폴리이미드 수지에 한정되지 않는다. 즉, 사용가능 재료로서는 폴리이미드, 폴리카보네이트, 폴리에스테르, 폴리테트라플루오르화에틸렌, 폴리에틸렌, 폴리프로필렌, 폴리비닐리딘 플루오라이드, 초산 셀룰로오스, 폴리술폰, 폴리아크릴로니트릴, 폴리아미드, 폴리아미드-이미드, 에폭시, 말레-이미드, 페놀, 시안산염, 폴리올레핀, 폴리우레탄, 그것의 화합물, 및 이 화합물의 혼합물을 이용하여도 좋고, 이러한 화합물에 아크릴 고무, 실리콘 고무, 혹은 질화-부타디엔 고무와 같은 고무 성분들, 혹은 폴리이미드 필러와 같은 유기 화합물 필러, 혹은 실리카와 같은 무기 필러를 첨가한 혼합물이라도 좋다. 또한, 이러한 재료를 포함하는 감광성 재료를 사용할 수도 있다.
제1 내지 제33 실시예에 따른 반도체 장치에서 사용되는 응력 완충층(3)에 있어서, 사용가능 재료로서, 응력을 완충할 필요가 있기 때문에 저-엘라스토머 수지인것이 바람직하다. 구체적으로, 플루오르고무, 실리콘 고무, 실리콘 플루오라이드 고무, 아크릴 고무, 수소화 질화 고무, 에틸렌 프로필렌 고무, 클로로술폰화 폴리스틸렌, 에피클로로히드린 고무, 부틸 고무, 우레탄 고무, 및 폴리카보네이트/아크릴로니트릴 부타디엔 스틸렌 합금, 폴리사일로겐 디메틸 테레프탈레이트/폴리에틸렌 테레프탈레이트 공중합 폴리부틸렌 테레프탈레이트/폴리카보네이트 합금, 폴리테트라플루오르에틸렌, 플루오리네이티드 에틸렌 프로필렌, 폴리아릴레이트, 폴리아미드/아크릴로니트릴 부타디엔 스티렌 함금, 변성 에폭시, 변성 폴리올레핀, 실록산 변성 폴리아미드-이미드 등을 사용 가능할 수도 있다. 그 이외에도, 에폭시 수지, 불포화 폴리에스테르 수지, 에폭시 이소시안산염 수지, 말레-이미드 수지, 말레-이미드 에폭시 수지, 시안산염 에스테르 수지, 시안산염 에스테르 에폭시 수지, 시안산염 에스테르 말레-이미드 수지, 페놀 수지, 디알릴 프탈레이트 수지, 우레탄 수지, 시안산염 수지, 및 말레-이미드 시안산염 수지 등과 같은 각종 열경화성 수지, 혹은 둘이상의 열경화성 수지를 조합시킨 재료, 혹은 열경화성 수지에서 무기성 필러를 배합시킨 재료 역시 사용될 수 있다. 또한, 이러한 수지에 감광성을 부여하고, 소정의 노출 현상 프로세스에 의해 응력 완충층(3)의 형성를 제어할 수 있다.
이러한 경우에, 본 발명의 반도체 장치에 있어서, 응력 완충층(3)의 두께 및 반도체 소자(1)의 사이즈를 변경함으로써 다양한 종류의 반도체 장치가 제조되고, 반도체 장치 각각은 실장 기판 상에 실장되고, 55℃ 내지 125℃ 온도 범위 내에서 실장 신뢰도 평가 테스트가 수행된다. 그 결과, 응력 완충층(3)의 두께를 t로, 반도체 소자(1)의 무게 중심에서 반도체 소자(1)의 최외단부까지의 거리를 R로 가정하면, t 및 R의 관계는 t/R ≥0.01 식을 만족하는 경우에 실장 신뢰도는 양호한 것으로 판명된다.
또한, 제1 내지 제33 실시예에 따른 반도체 장치에 사용되는 리드 배선부(4)는 사용 재료로서, 금(Au), 구리(Cu), 알루미늄(Al) 및 표면이 금(Au)으로 도금된 구리(Cu)이나 알루미늄(Al)을 사용할 수도 있다.
제1 내지 제33 실시예에 따른 반도체 장치에 사용되는 도체부 보호층(5)은 사용 재료에 제한이 있는 것은 아니다. 그러나, 에폭시 수지나 폴리이미드 수지,폴리아미드 수지등과 같은 유기 화합부에 무기 필러가 배합된 것을 스크린 인쇄등에 의해 리드 배선부(4) 및 외부 전극(6)의 접속부를 제외한 리드 배선부(4)를 포함하는 응력 완충층(3) 상에 형성하는 것이 일반적이다. 이러한 경우에, 감광성을 부여한 재료를 부가할 수도 있다.
또한, 제1 내지 제33 실시예에 따른 반도체 장치에 사용되는 외부 전극(6)은 반도체 장치를 탑재한 기판에 전기적으로 접속된 도전체이므로, 사용 재료로서 구체적으로, 주석(Sn), 아연(Zn), 납(Pb)을 포함하는 땜납 합금, 은(Ag), 구리(Cu) 또는 금(Au), 혹은 땜납 합금, 은(Ag), 구리(Cu)을 금(Au)으로 피복하여 볼 형상으로 형성한 것을 사용할 수도 있다. 이러한 재료 이외에도, 몰리브덴(Mo), 니켈(Ni), 구리(Cu), 백금(Pt), 티타늄(Ti)과 같은 금속, 혹은 상술한 금속 중 두 가지 이상으로 구성된 합금, 혹은 둘 이상의 다중층으로 구성된 것도 사용될 수 있다.
다음, 제1 내지 제33 실시예의 반도체 장치에서 얻어지는 특성의 차이를 비교하기 위해, 일부 반도체 장치는 비교예로서 개별적으로 형성된다.
도 34는 제1 비교예로서 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 34에 있어서, 도 1에 도시된 바와 동일한 구성요소 각각에 대해 동일한 참조 부호가 부여된다.
제1 실시예의 반도체 장치(이하, 다시 제1 실시예 장치로 칭함) 및 제1 비교예의 반도체 장치(이하, 제1 비교예 장치로 칭함) 간의 구성적 차이는, 응력 완충층(3) 및 도체부 보호층(5)의 단부 영역의 구성에 관하여, 제1 실시예 장치에 있어서는, 응력 완충층(3) 및 도체부 보호층(5)이 각각 응력 완충층(3)의 하부 및 도체부 보호층(5)의 하부에 이르는 슬릿부를 보유하도록 구성되고, 이로써 반도체 소자(1)의 단부 표면(1(1)) 상의 응력 완충층(3)의 단면 및 도체부 보호층(5)의 단면은 반도체 웨이퍼 상에 형성된 절단용 스크라이브 라인 보다 안쪽에 형성되고, 반도체 소자(1)의 단부 표면(1(1))은 단면에서 스크라이브 라인의 안쪽까지의 범위가 노출되도록 구성되는 반면, 제1 비교예 장치에 있어서는, 응력 완충층(3)의 단면 및 도체부 보호층(5)의 단면이 반도체 소자(1)의 단면과 동일한 평면 상에 설치되고 반도체 소자(1)는 단부 표면(1(1))을 노출하지 않는다는 점 이외에 제1 실시예 장치 및 제1 비교예 장치 간의 구성적 차이점은 존재하지 않는다. 따라서, 제1 비교예 장치의 구성에 대한 더 이상의 설명은 생락될 것이다.
이하 이러한 제1 비교예 장치의 제조 방법은 기술될 것이다. 첫째로, 스크라이브 라인의 교차부를 지시하는 알루미늄(Al)의 위치 마크가 실리콘(Si) 등으로 된 반도체 웨이퍼의 일면에 형성되고, 위치 마크에 의해 둘러싸인 영역 내에 각각 알루미늄(Al)의 전극 패드(2)를 형성함으로써 집적 회로부(도시되지 않음)가 형성 배치된다.
다음, 위치 마크 및 전극 패드(2)가 형성된 반도체 웨이퍼의 일면에, 에폭시 수지, 직교크레졸 노볼랙 경화제, 아크릴 고무, 및 실리카 필러로 구성된 100 ㎛의 두께를 갖는, 경화 후에 실온에서 탄성율이 3000 MPa의 미경화 드라이 필름을 롤 적층물(roll laminator)을 사용하여 150 ℃의 환경에서 접착시키고, 접착된 드라이필름을 한 시간 동안 150 ℃에서 가열 경화함으로써 응력 완충층(3)을 형성한다.
다음, 산소 플라즈마 에칭이 수행되고, 전극 패드(2) 상의 응력 완충층(3)의 나머지는 제거되고, 전극 패드(2) 표면 상의 산화막 역시 제거되고, 그 때 500 A 두께의 크롬(Cr) 필름이 응력 완충층(3)의 개구(3(1)) 내 및 응력 완충층(3) 상에 각각 피착되고, 0.5㎛ 두께의 구리(Cu) 필름이 그 위에 피착된다. 그 때, 네가티브형 감광성 레지스트는 피착된 필름 상에 스핀-코팅되고, 프리베이크되고, 노출되고, 현상되어 15㎛ 두께를 갖는 레지스트 배선 패턴이 형성된다. 10㎛ 두께의 구리(Cu) 필름은 전기도금에 의해 형성된 배선 패턴 안쪽에 형성되고, 2㎛ 두께의 니켈(Ni)은 전기도금에 의해 그 위에 형성된다. 이후에, 레지스트는 박리액에 의해 박리되고, 피착된 필름 내의 구리(Cu) 필름은 과황산암모늄/황산계 수용액에 의해 에칭되며, 또한 피착된 필름 내의 크롬(Cr) 필름은 과망간산 칼륨계 수용액에 의해 에칭되고, 리드 배선부(4)가 형성된다. 리드 배선부(4)가 형성되는 시점에, 제1 실시예의 반도체 장치에 대한 것과 같은 동일한 평가(제1 평가)가 수행된다.
그 때, 스크린 프린팅에 의해 감광성 땜납 레지스트 바니스가 리드 배선부(4)를 포함하는 응력 완충층(3) 상에 코팅되고, 코팅된 필름은 20분동안 80℃에서 건조되고, 그 때 소정의 패턴을 사용하여 노출 현상되며, 1시간 동안 150℃에서 가열 및 경화됨으로써 리드 배선부(4)의 일부에 복수의 윈도우(5(1))를 갖는 도체부 보호층(5)이 형성된다.
다음, 치환 도금에 의해 0.1㎛ 두께의 금(Au) 피착 필름이 윈도우(5(1))를 통해 노출된 리드 배선부(4)의 니켈(Ni) 필름 상에 형성된다. 이후에, 금속 마스크를 사용하여 플럭스가 금(Au) 증착 필름 상에 코팅되고, 약 0.35㎜의 직경을 갖는 Sn-Ag-Cu 계의 땜납 볼이 그 위에 실장되고, 땜납 볼은 10초동안 260℃에서 적외선 리플로우 노를 사용하여 가열되어 외부 전극(6)이 형성된다.
끝으로, 반도체 칩을 스크라이브 라인을 따라 0.2㎜ 두께의 다이싱 소로 절단하여 복수의 반도체 장치를 얻는다. 이러한 경우에, 제1 실시예의 반도체 장치에 대한 것과 동일한 평가(제2 평가)가 얻어진 반도체 장치에 대해 수행되고, 또한 제1 실시예의 반도체 장치에 대한 것과 동일한 온도 테스트가 수행되며, 그 후에 평가(제3 평가)가 다시 수행된다.
이러한 제조 방법에 의해 제조된 제1 비교예의 반도체 장치에 있어서, 제1 평가 시에는 리드 배선부(4)에 대하여 약 30%의 불량 도체 패턴이 생성되고, 다이싱 직후의 제2 평가(외관 검사)시에는 다이싱 동안 큰 기계적 응력이 복수층의 절단 부분에 가해지므로 약 20%의 불량 반도체 장치가 생성되며, 온도 검사 이후의 제3 평가 시에는 다이싱하는 동안의 큰 기계적 응력과 온도가 변하는 동안의 큰 열 응력이 복수층의 절단 부분에 가해지므로, 거의 모든 샘플들에 불량 단선과 같은 패키지 불량들이 발생된다.
도 35는 제2 비교예의 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 35에 있어서, 도 6에 도시된 바와 동일한 구성 요소에는 동일한 참조 부호가 부여되어 있다.
제6 실시예의 반도체 장치 (이하, 제6 실시예 장치로 칭함)와 제2 비교예의 반도체 장치 (이하, 제2 비교예 장치로 칭함) 간의 구성 상의 차이는, 응력완충층(3)의 단부 영역의 구성에 관하여, 제6 실시예 장치는 도체부 보호층(5)이 그 저면에 이르는 슬릿부를 구비하여, 반도체 소자(1)의 단부 표면(1(1)) 상의 도체부 보호층(5)의 단면이 반도체 웨이퍼 상에 형성된 절단용 스크라이브 라인 내측에 형성되고 반도체 소자(1)의 단부 표면(1(1))이 그 단면으로부터 스크라이브 라인의 내측까지의 범위로 노출되도록 구성되는 반면, 제2 비교예 장치는 도체부 보호층(5)의 단면이 반도체 소자(1)의 단면과 동일면에 형성되고 반도체 소자(1)는 단부 표면(1(1))이 노출되지 않도록 구성된다는 것일 뿐, 제6 실시예 장치와 제2 비교예 장치 간에 구성 상의 차이는 없다. 그러므로, 제2 비교예 장치의 구성에 대한 더 이상의 설명은 생략한다.
제2 비교예 장치의 제조 방법과 제6 실시예 장치의 제조 방법과 비교할 때, 스크린 인쇄에 의한 도체부 보호층(5)의 형성 시, 제6 실시예 장치의 제조 방법은 도체부 보호층(5)의 슬릿부를 형성하는 반면, 제2 비교예 장치의 제조 방법은 도체부 보호층(5)에 슬릿부를 형성하지 않는다는 점만 차이가 있을 뿐이고, 제6 실시예 장치의 제조 방법과 제2 비교예 장치의 제조 방법 간에는 다른 차이점이 없다. 그러므로, 제2 비교예 장치의 제조 방법에 대한 부가적인 설명은 생략한다.
이러한 방법에 의해 제조된 제2 비교예의 반도체 장치에 있어서, 제1 평가 시에는 리드 배선부(4)에 대하여 약 30% 이상의 불량 도체 패턴이 생성되고, 다이싱 직후의 제2 평가 (외관 검사) 시에는 다이싱하는 동안 약 20%의 불량 반도체 장치가 생성되며, 온도 검사 이후의 제3 평가 시에는 거의 모든 샘플들에 불량 단선과 같은 패키지 불량들이 발생된다.
도 36은 제3 비교예의 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 36에 있어서, 도 10에 도시된 바와 동일한 구성 요소에 대하여는 동일한 참조 부호가 부여되어 있다.
제10 실시예의 반도체 장치 (이하, 제10 실시예 장치라 칭함)와 제3 비교예의 반도체 장치 (이하, 제3 비교예 장치라 칭함) 간의 구성 상의 차이는, 반도체 소자 보호층(7), 응력 완충층(3) 및 도체부 보호층(5)의 각 단부 영역의 구성에 관하여, 제10 실시예 장치는 반도체 소자 보호층(7), 응력 완충층(3) 및 도체부 보호층(5)이 각각 반도체 소자 보호층(7)의 저면, 응력 완충층(3)의 저면 및 도체부 보호층(5)의 저면에 이르는 슬릿부를 구비하여, 반도체 소자(1)의 단부 표면(1(1)) 상의 반도체 소자 보호층(7)의 단면, 응력 완충층(3)의 단면 및 도체부 보호층(5)의 단면이 반도체 웨이퍼 상에 형성된 절단용 스크라이브 라인 내에 형성되고 반도체 소자(1)의 단부 표면(1(1))이 그 단면으로부터 스크라이브 라인의 내측까지의 범위로 노출되도록 구성되는 반면, 제3 비교예 장치는 반도체 소자 보호층(7)의 단면, 응력 완충층(3)의 단면 및 도체부 보호층(5)의 단면이 각각 반도체 소자(1)의 단면과 동일면에 형성되고 반도체 소자(1)는 단부 표면(1(1))이 노출되지 않도록 구성된다는 것일 뿐, 제10 실시예 장치와 제3 비교예 장치 간에 구성 상의 차이는 없다. 그러므로, 제3 비교예 장치의 구성에 대한 더 이상의 설명은 생략한다.
제3 비교예 장치의 제조 방법은 제10 실시예 장치의 제조 방법과 동일하므로, 제3 비교예 장치의 제조 방법에 대한 설명은 생략한다.
이러한 방법에 의해 제조된 제3 비교예의 반도체 장치에 있어서, 제1 평가시에는 리드 배선부(4)에 대하여 30%보다 약간 적은 불량 도체 패턴이 생성되고, 다이싱 직후의 제2 평가 (외관 검사) 시에는 다이싱하는 동안 약 30%의 불량 반도체 장치가 생성되며, 온도 검사 이후의 제3 평가 시에는 거의 모든 샘플들에 불량 단선과 같은 패키지 불량들이 발생된다.
도 37은 제4 비교예의 반도체 장치의 주요부의 구성을 도시하는 단면도이다.
도 37에 있어서,도 28에 도시된 바와 동일한 구성 요소에 대하여는 동일한 참조 부호가 부여되어 있다.
제28 실시예의 반도체 장치 (이하, 제28 실시예 장치로 칭함)와 제4 비교예의 반도체 장치 (이하, 제4 비교예 장치로 칭함) 간의 구성 상의 차이는, 반도체 소자 보호층(7) 및 도체부 보호층(5)의 각 단부 영역의 구성에 관하여, 제28 실시예 장치는 반도체 소자 보호층(7) 및 도체부 보호층(5)이 각각 반도체 소자 보호층(7)의 저면과 도체부 보호층(5)의 저면에 이르는 슬릿부를 구비하여, 도체부 보호층(5)의 단면이 반도체 소자 보호층(7)의 단면에 대하여 외측에 위치하고, 도체부 보호층(5)의 단면이 반도체 웨이퍼에 형성된 절단용 스크라이브 라인 내측에 형성되며, 반도체 소자(1)의 단부 표면(1(1))은 그 단면으로부터 스크라이브 라인의 내측까지의 범위로 노출되도록 구성되는 반면, 제4 비교예 장치는 반도체 소자 보호층(7)의 단면 및 도체부 보호층(5)의 단면이 각각 반도체 소자(1)의 단면과 동일면에 형성되고 반도체 소자(1)는 단부 표면(1(1))이 노출되지 않도록 구성된다는 것일 뿐, 제28 실시예 장치와 제4 비교예 장치 간에 구성 상의 차이는 없다. 그러므로, 제4 비교예 장치의 구성에 대한 더 이상의 설명은 생략한다.
제4 비교예 장치의 제조 방법은 제28 실시예 장치의 제조 방법과 동일하므로, 제4 비교예 장치의 제조 방법에 관한 설명은 생략한다.
이러한 제조 방법에 의해 제조된 제4 실시예의 반도체 장치에 있어서, 제1 평가 시에는 리드 배선부(4)에 대하여 약 30%의 불량 도체 패턴이 생성되고, 다이싱 직후의 제2 평가 (외관 검사) 시에는 다이싱하는 동안 약 30%의 불량 반도체 장치가 생성되며, 온도 검사 이후의 제3 평가 시에는 거의 모든 샘플들에 불량 단선과 같은 패키지 불량들이 발생된다.
상술한 바와 같이, 제1 내지 제4 비교예의 반도체 장치들과 비교할 때, 제1 내지 제33 실시예의 반도체 장치는 응력 완충층(3) 및 도체부 보호층(5)의 각 단면, 또는 반도체 소자 보호층(7), 응력 완충층(3) 및 도체부 보호층(5)의 각 단면이 반도체 소자(1)의 단면 내의 스크라이브 라인 내측에 형성되도록 구성되므로, 반도체 웨이퍼의 절단시 반도체 웨이퍼 상에 있는 위치 마크를 확실히 인식해 내어 반도체 웨이퍼를 절단할 수 있고, 각 반도체 장치의 다양한 절단 위치로 인한 불량 반도체 패키지를 발생시키지 않는 것이 가능하다.
제1 내지 제33 실시예의 반도체 장치에 있어서, 반도체 웨이퍼를 절단하여 각 반도체 장치를 얻으면, 각 반도체 장치의 절단부는 반도체 소자만의 단층 구조로 형성되므로, 반도체 웨이퍼의 절단시 기계적 응력이 발생하여도 이 기계적 응력은 단층 구조에만 가해질 뿐이어서, 복수의 수지층이 기계적 힘으로 인해 박리되는 것이 방지될 수 있다.
또한, 제1 내지 제33 실시예의 반도체 장치에 있어서, 만일 각 반도체 장치의 실장시 환경 온도의 급격한 변화로 인해 열적 응력이 발생하여 이 열적 응력이 복수의 수지층에 가해진다 할지라도, 반도체 웨이퍼의 절단시 복수의 수지층에 큰 기계적 응력이 가해지지 않아서 복수의 수지층이 거의 손상을 입지 않으므로, 열 응력로 인해 복수의 수지층이 박리되는 일이 전혀 발생하지 않거나 극히 조금 발생한다.
비록 본 발명이 상기의 상세한 설명에 의해 특별히 도시되고 설명되었지만, 첨부된 특허 청구 범위에 의해 정의된 발명의 본질과 범위에서 벗어나지 않고서도 당해 기술 분야에서 통상의 지식을 가진 자가 다양한 다른 변형을 가할 수 있다는 것은 자명하다.
상기한 바와 같이, 본 발명의 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 반도체 소자의 단부 표면 영역에서, 응력 완충층 및 도체부 보호층의 각 단면, 또는 반도체 소자 보호층, 응력 완충층 및 도체부 보호층의 각 단면이 반도체 웨이퍼 절단용 스크라이브 라인의 내측에 형성되고, 반도체 소자가 그 단면으로부터 스크라이브 라인의 내측까지의 범위로 노출되어, 반도체 웨이퍼가 반도체 웨이퍼 절단용 스크라이브 라인을 따라 절단되므로, 반도체 웨이퍼 상의 위치 마크를 확실하게 인식하여 절단할 수 있고, 각각 얻어진 반도체 장치의 절단 위치의 변화로 인한 불량 반도체 패키지가 발생되지 않을 수 있도록 하는 효과를 얻을 수 있다.
본 발명의 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 반도체 웨이퍼를 절단하여 각 반도체 장치를 얻으면 각 반도체 장치의 절단부는 반도체 소자만의 단층 구조로 형성되고, 반도체 웨이퍼의 절단시 기계적 응력이 발생하여도 이 기계적 응력은 단층 구조에만 가해지므로, 복수의 수지층은 이 기계적 응력에 의해 박리되지 않는 효과를 얻을 수 있다.
또한, 본 발명의 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 각 반도체 장치의 실장시 환경 온도의 급격한 변화로 인해 열적 응력이 발생하고 이 열적 응력이 복수의 수지층에 가해져도, 반도체 웨이퍼의 절단시 큰 기계적 응력이 복수의 수지층에 가해지지 않고 이 복수의 수지층은 거의 손상되지 않으므로, 복수의 수지층이 열적 응력에 의해 전혀 또는 거의 박리되지 않는 효과를 얻을 수 있다.
결과적으로, 본 발명의 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 기계적 응력과 열적 응력이 가해져도 각 반도체 장치가 전혀 또는 거의 손상되지 않는 효과를 얻을 수 있어서, 반도체 장치의 신뢰성이 강화될 수 있고, 반도체 장치 제조 수율이 향상될 수 있다.

Claims (27)

  1. 반도체 장치에 있어서,
    일면에 집적 회로 및 전극 패드가 형성된 반도체 웨이퍼를 절단용 스크라이브 라인(scribe line)을 따라 절단하여 얻어진 반도체 소자와,
    상기 반도체 소자에 형성된 응력 완충층(stress cushioning layer)과,
    상기 전극 패드 위에 상기 응력 완충층에 형성된 개구(opening)를 통해 상기 전극 패드로부터 상기 응력 완충층의 상면까지 연장된 리드 배선부(lead wire portion)와,
    상기 응력 완충층의 상면의 상기 리드 배선부 위에 배치된 외부 전극과,
    상기 외부 전극이 배치된 부분을 제외한 상기 응력 완충층 위 및 도체부 위에 형성된 도체부 보호층을 포함하고,
    상기 외부 전극은 상기 응력 완충층, 상기 리드 배선부, 상기 도체부 보호층 및 상기 외부 전극은 상기 반도체 소자의 단부 표면 상의 각 단면을 상기 절단용 스크라이브 라인 내측에 형성하고 상기 반도체 소자의 상기 단부 표면 위의 상기 단면으로부터 상기 스크라이브 라인 내측까지의 범위를 노출하기 위한 수단을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 도체부 보호층의 상기 단면은 상기 응력 완충층의 상기 단면 내측에 형성되는 반도체 장치.
  3. 제1항에 있어서, 상기 도체부 보호층의 상기 단면은 상기 응력 완충층의 상기 단면 외측에 형성되는 반도체 장치.
  4. 제1항 내지 3항 중의 어느 한 항에 있어서, 상기 응력 완충층의 상기 단부 영역은 상기 단면으로 갈수록 점점 가늘어지도록 형성되는 반도체 장치.
  5. 반도체 장치에 있어서,
    일면에 집적 회로 및 전극 패드가 형성된 반도체 웨이퍼를 절단용 스크라이브 라인을 따라 절단하여 얻어진 반도체 소자와,
    상기 반도체 소자위에 배치된 반도체 소자 보호층과,
    상기 반도체 소자 보호층 위에 배치된 응력 완충층과,
    상기 전극 패드 위의 상기 반도체 소자 보호층에 형성된 제1 개구와,
    상기 전극 패드 위의 상기 응력 완충층에 형성된 제2 개구와,
    상기 전극 패드로부터 각각 상기 제1 개구 및 상기 제2 개구를 통해 상기 응력 완충층의 상면까지 연장된 리드 배선부와,
    상기 응력 완충층의 상면의 상기 리드 배선부 위에 배치된 외부 전극과,
    상기 외부 전극이 배치된 부분을 제외한 상기 응력 완충층 위 및 도체부 위에 형성된 도체부 보호층을 포함하고,
    상기 반도체 소자 보호층, 상기 응력 완충층, 상기 리드 배선부, 상기 도체보호층 및 상기 외부 전극은 상기 반도체 소자의 단부 표면 상의 각 단면을 상기 절단용 스크라이브 라인 내측에 형성하고 상기 반도체 소자의 상기 단부 표면 위의 상기 단면으로부터 상기 스크라이브 라인 내측까지의 범위를 노출하기 위한 수단을 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 도체부 보호층의 상기 단면은 상기 응력 완충층의 상기 단면 내측에 형성되는 반도체 장치.
  7. 제5항에 있어서, 상기 도체부 보호층의 상기 단면은 상기 응력 완충층의 상기 단면 외측에 형성되는 반도체 장치.
  8. 제6 또는 7항에 있어서, 상기 반도체 소자 보호층의 상기 단면은 상기 응력 완충층의 상기 단면 외측에 형성되는 반도체 장치.
  9. 제6 또는 7항에 있어서, 상기 반도체 소자 보호층의 상기 단면은 상기 응력 완충층의 상기 단면 내측에 형성되는 반도체 장치.
  10. 제4 내지 9항 중의 어느 한 항에 있어서, 상기 응력 완충층의 단부 영역은 상기 단면으로 갈수록 점점 가늘어지도록 형성되는 반도체 장치.
  11. 반도체 제조 방법에 있어서,
    반도체 웨이퍼의 회로 형성 표면에 집적 회로 및 전극 패드를 구비한 복수의 반도체 소자를 형성하는 제1 단계와,
    상기 복수의 반도체 소자 위에 응력 완충층을 형성하는 제2 단계와,
    상기 응력 완충층의 전극 패드에 개구를 형성하고 상기 반도체 웨이퍼의 상기 절단용 스크라이브 라인 상에 상기 응력 완충층의 스크라이브 라인의 폭보다 넓은 노치(notch)를 형성하는 제3 단계와,
    상기 개구를 통해 상기 전극 패드로부터 상기 응력 완충층까지 연장된 리드 배선부를 형성하는 제4 단계와,
    상기 응력 완충층 및 상기 리드 배선부을 덮고 상기 리드 배선부 위에 외부 전극 접속창부를 구비하며 상기 응력 완충층의 노치에 해당하는 부분에 노치를 구비한 도체부 보호층을 형성하는 제5 단계와,
    상기 외부 전극 접속창부에 외부 전극을 형성하는 제6 단계와,
    상기 절단용 스크라이브 라인을 따라 상기 반도체 웨이퍼를 절단하여 최소 단위의 복수의 반도체 장치를 얻는 제7 단계
    를 포함하는 반도체 장치 제조 방법.
  12. 제11항에 있어서, 상기 제5단계에서 상기 도체부 보호층의 상기 노치에 의해 얻어진 단면은 상기 반도체 웨이퍼 절단용 스크라이브 라인 내측에 형성되는 반도체 장치 제조 방법.
  13. 제12항에 있어서, 상기 제5단계에서 상기 도체부 보호층의 상기 노치에 의해 얻어진 단면은 상기 응력 완충층의 상기 노치에 의해 형성된 단면 내측에 형성되는 반도체 장치 제조 방법.
  14. 제12항에 있어서, 상기 제5단계에서 상기 도체부 보호층의 상기 노치에 의해 얻어진 단면은 상기 응력 완충층의 상기 노치에 의해 형성된 단면 외측에 형성되는 반도체 장치 제조 방법.
  15. 반도체 제조 방법에 있어서,
    반도체 웨이퍼의 회로 형성 표면에 집적 회로 및 전극 패드를 구비한 복수의 반도체 소자를 형성하는 제1 단계와,
    상기 복수의 반도체 소자 위에 반도체 소자 보호층을 형성하는 제2 단계와,
    상기 반도체 소자 보호층의 전극 패드에 제1 개구를 형성하고 상기 반도체 웨이퍼의 절단용 스크라이브 라인 상에 상기 반도체 소자 보호층 내에 상기 스크라이브 라인의 폭보다 넓은 노치를 형성하는 제3 단계와,
    상기 반도체 소자 보호층 위에 응력 완충층을 형성하는 제4 단계와,
    상기 응력 완충층의 상기 전극 패드에 제2 개구를 형성하고 상기 반도체 웨이퍼의 상기 절단용 스크라이브 라인 상에 상기 응력 완충층에 상기 반도체 소자 보호층의 노치에 해당하는 위치에 노치를 형성하는 제5 단계와,
    상기 제1 개구 및 제2 개구를 통해 상기 전극 패드로부터 상기 응력 완충층까지 연장된 리드 배선부를 형성하는 제6 단계와,
    상기 응력 완충층 및 상기 리드 배선부을 덮고 상기 리드 배선부 위에 외부 전극 접속창부를 구비하며 상기 응력 완충층의 노치에 해당하는 부분에 노치를 구비한 도체부 보호층을 형성하는 제7 단계와,
    상기 외부 전극 접속창부에 외부 전극을 형성하는 제8 단계와,
    상기 절단용 스크라이브 라인을 따라 상기 반도체 웨이퍼를 절단하여 최소 단위의 복수의 반도체 장치를 얻는 제9 단계
    를 포함하는 반도체 장치 제조 방법.
  16. 제15항에 있어서, 상기 제4 단계에서 응력 완충층의 상기 노치에 의해 형성된 단면은 상기 반도체 웨이퍼 절단용 스크라이브 라인 내측에 형성되는 반도체 장치 제조 방법.
  17. 제16항에 있어서, 상기 제4 단계에서, 상기 응력 완충층의 상기 노치에 의해 얻어진 상기 단면은 상기 반도체 소자 보호층의 상기 노치에 의해 형성된 단면 내측에 형성되는 반도체 장치 제조 방법.
  18. 제16항에 있어서, 상기 제4 단계에서 응력 완충층의 상기 노치에 의해 형성된 상기 단면은 상기 반도체 소자 보호층의 상기 노치에 의해 형성된 단면 외측에형성되는 반도체 장치 제조 방법.
  19. 제16항에 있어서, 상기 제4 단계에서 상기 응력 완충층의 상기 노치에 의해 얻어진 상기 단면은 상기 반도체 소자 보호층의 상기 노치에 의해 형성된 단면과 동일한 평면에 위치되도록 형성되는 반도체 장치 제조 방법.
  20. 제15항에 있어서, 상기 제7 단계에서 도체부 보호층의 상기 노치에 의해 얻어진 단면은 상기 반도체 웨이퍼 스크라이브 라인 내측에 형성되는 반도체 장치 제조 방법.
  21. 제20항에 있어서, 상기 제7 단계에서 상기 도체부 보호층의 상기 노치에 의해 얻어진 상기 단면은 상기 반도체 소자 보호층의 상기 노치에 의해 형성된 단면 내측에 형성되는 반도체 장치 제조 방법.
  22. 제20항에 있어서, 상기 제7 단계에서 상기 도체부 보호층의 상기 노치에 의해 얻어진 상기 단면은 상기 반도체 소자 보호층의 상기 노치에 의해 형성된 단면 외측에 형성되는 반도체 장치 제조 방법.
  23. 제20항에 있어서, 상기 제7 단계에서 상기 도체부 보호층의 상기 노치에 의해 얻어진 상기 단면은 상기 반도체 소자 보호층의 상기 노치에 의해 형성된 단면과 동일한 평면에 위치되도록 형성되는 반도체 장치 제조 방법.
  24. 제16 또는 20항에 있어서, 상기 제7 단계에서 상기 도체부 보호층의 상기 노치에 의해 얻어진 상기 단면은 상기 반도체 소자 보호층의 상기 노치에 의해 형성된 단면 및 상기 응력 완충층의 상기 노치에 의해 형성된 단면의 내측에 형성되는 반도체 장치 제조 방법.
  25. 제16 또는 20항에 있어서, 상기 제7 단계에서 상기 도체부 보호층의 상기 노치에 의해 얻어진 상기 단면은 상기 반도체 소자 보호층의 상기 노치에 의해 형성된 단면 및 상기 응력 완충층의 상기 노치에 의해 형성된 단면의 외측에 형성되는 반도체 장치 제조 방법.
  26. 제16 또는 20항에 있어서, 상기 제7 단계에서 상기 도체부 보호층의 상기 노치에 의해 얻어진 상기 단면은 상기 반도체 소자의 상기 노치에 의해 형성된 단면과 상기 응력 완충층의 상기 노치에 의해 형성된 단면 사이에 형성되는 반도체 장치 제조 방법.
  27. 제16 또는 20항에 있어서, 상기 제7 단계에서 상기 도체부 보호층의 상기 노치에 의해 얻어진 상기 단면은 상기 반도체 소자 보호층의 상기 노치에 의해 형성된 단면 및 상기 응력 완충층의 상기 노치에 의해 형성된 단면과 동일한 평면에 위치되도록 형성되는 반도체 장치 제조 방법.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7242099B2 (en) * 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6903446B2 (en) * 2001-10-23 2005-06-07 Cree, Inc. Pattern for improved visual inspection of semiconductor devices
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
TW546805B (en) * 2002-07-18 2003-08-11 Advanced Semiconductor Eng Bumping process
JP3655901B2 (ja) * 2002-08-19 2005-06-02 株式会社東芝 半導体装置の製造方法
JP2005032903A (ja) * 2003-07-10 2005-02-03 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US7276801B2 (en) * 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
JP2005191550A (ja) * 2003-12-01 2005-07-14 Tokyo Ohka Kogyo Co Ltd 基板の貼り付け方法
US7394161B2 (en) 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
JP4055015B2 (ja) * 2005-04-04 2008-03-05 セイコーエプソン株式会社 半導体装置の製造方法
JP2007081039A (ja) * 2005-09-13 2007-03-29 Seiko Epson Corp 半導体装置
US8290239B2 (en) * 2005-10-21 2012-10-16 Orbotech Ltd. Automatic repair of electric circuits
US7718904B2 (en) * 2005-11-15 2010-05-18 Intel Corporation Enhancing shock resistance in semiconductor packages
US20080123335A1 (en) * 2006-11-08 2008-05-29 Jong Kun Yoo Printed circuit board assembly and display having the same
JP5139039B2 (ja) * 2007-11-20 2013-02-06 新光電気工業株式会社 半導体装置及びその製造方法
US8809182B2 (en) 2008-05-01 2014-08-19 International Business Machines Corporation Pad cushion structure and method of fabrication for Pb-free C4 integrated circuit chip joining
US8227333B2 (en) * 2010-11-17 2012-07-24 International Business Machines Corporation Ni plating of a BLM edge for Pb-free C4 undercut control
JP5720647B2 (ja) * 2012-09-03 2015-05-20 トヨタ自動車株式会社 半導体装置及びその製造方法
CN106960829B (zh) * 2017-05-11 2019-07-12 北京工业大学 一种缓解芯片封装应力的结构及其制作方法
CN111058006B (zh) * 2019-12-11 2021-07-27 江苏长电科技股份有限公司 一种bga电磁屏蔽产品的磁控溅射方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2767717B2 (ja) * 1989-10-31 1998-06-18 富士写真フイルム株式会社 ウエブ搬送装置
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JP3217624B2 (ja) * 1994-11-12 2001-10-09 東芝マイクロエレクトロニクス株式会社 半導体装置
JP2763020B2 (ja) * 1995-04-27 1998-06-11 日本電気株式会社 半導体パッケージ及び半導体装置
US6111317A (en) * 1996-01-18 2000-08-29 Kabushiki Kaisha Toshiba Flip-chip connection type semiconductor integrated circuit device
JP3621182B2 (ja) 1996-02-23 2005-02-16 株式会社シチズン電子 チップサイズパッケージの製造方法
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
JPH09312374A (ja) * 1996-05-24 1997-12-02 Sony Corp 半導体パッケージ及びその製造方法
JPH1027827A (ja) 1996-07-10 1998-01-27 Toshiba Corp 半導体装置の製造方法
JP3402086B2 (ja) 1996-09-10 2003-04-28 松下電器産業株式会社 半導体装置およびその製造方法
TW459323B (en) * 1996-12-04 2001-10-11 Seiko Epson Corp Manufacturing method for semiconductor device
US5888849A (en) * 1997-04-07 1999-03-30 International Business Machines Corporation Method for fabricating an electronic package
JP3335575B2 (ja) * 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
JP3724954B2 (ja) * 1997-08-29 2005-12-07 株式会社東芝 電子装置および半導体パッケージ
JP3876953B2 (ja) * 1998-03-27 2007-02-07 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JPH11345905A (ja) * 1998-06-02 1999-12-14 Mitsubishi Electric Corp 半導体装置
US6111371A (en) * 1998-08-07 2000-08-29 Thomson Multimedia S.A. Switch control signal generator
JP3832102B2 (ja) * 1998-08-10 2006-10-11 ソニー株式会社 半導体装置の製造方法
JP3661444B2 (ja) * 1998-10-28 2005-06-15 株式会社ルネサステクノロジ 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
US6326701B1 (en) * 1999-02-24 2001-12-04 Sanyo Electric Co., Ltd. Chip size package and manufacturing method thereof
KR100297451B1 (ko) * 1999-07-06 2001-11-01 윤종용 반도체 패키지 및 그의 제조 방법
KR100301061B1 (ko) * 1999-07-23 2001-11-01 윤종용 씨.에스.피(ｃｓｐ)용 반도체 칩 및 그 제조방법
TW478089B (en) * 1999-10-29 2002-03-01 Hitachi Ltd Semiconductor device and the manufacturing method thereof
US6710446B2 (en) * 1999-12-30 2004-03-23 Renesas Technology Corporation Semiconductor device comprising stress relaxation layers and method for manufacturing the same
TW449813B (en) * 2000-10-13 2001-08-11 Advanced Semiconductor Eng Semiconductor device with bump electrode

Also Published As

Publication number Publication date
US7378333B2 (en) 2008-05-27
US20050245061A1 (en) 2005-11-03
US20020025655A1 (en) 2002-02-28
JP2002057252A (ja) 2002-02-22
KR100539635B1 (ko) 2005-12-29
US6946723B2 (en) 2005-09-20

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