KR20010096528A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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Abstract

NMOS 트랜지스터와 PMOS 트랜지스터 간을 완전 분리에 의해서 서로 전기적으로 분리하면서, 보디 컨택트를 취하는 것이 가능한 반도체 장치의 제조 방법을 얻는다.
우선, 실리콘층(3)의 제1 주요면 내에 부분 분리형 소자 분리 절연막(7a ∼ 7c)을 형성한다. 다음에, PMOS 트랜지스터, NMOS 트랜지스터, 다층 배선 구조, 스파이럴 인덕터(20) 및 패드(22)를 각각 형성한다. 다음에, 지지 기판(23)을 전면에 형성한다. 다음에, 실리콘 기판(1) 및 BOX층(2)을 제거하여 실리콘층(3)의 제2 주요면을 노출한다. 다음에, 소자 분리 절연막(7a, 7b)에 연결되는 소자 분리 절연막(27a ∼ 27d)을 실리콘층(3)의 제2 주요면측에서부터 형성함으로써 완전 분리를 얻는다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 SOI 기판을 이용한 반도체 장치의 제조 방법에 관한 것이다.
도 44는 SOI 기판을 이용한 종래의 반도체 장치의 구조를 나타내는 단면도이다. SOI 기판은 실리콘 기판(101), BOX(Berried OXide)층(102) 및 실리콘층(103)이 이 순서로 적층된 적층 구조를 이루고 있다. 실리콘층(103)의 상면 내에는 BOX층(102)의 상면보다도 상측에 위치하는 저면을 갖는 소자 분리 절연막(107a ∼ 107c)이 각각 선택적으로 형성되어 있다. 이러한 형태의 분리를 이하 「부분 분리」이라고 칭한다.
소자 분리 절연막(107a, 107b)에 의해서 규정되는 소자 형성 영역 내에는PMOS 트랜지스터가 형성되어 있다. PMOS 트랜지스터는 n-형의 채널 형성 영역(113a)을 끼워서 대향하는 p+형의 소스·드레인 영역(114a1, 114a2)과, 게이트 절연막(108) 및 게이트 전극(109a)이 이 순서대로 적층된 적층 구조를 이루는 게이트 구조(110a)와, 게이트 구조(110a)의 측면에 형성된 측벽(111)을 가지고 있다. 소스·드레인 영역(114a1, 114a2) 및 채널 형성 영역(113a)은 n-형의 웰(112a) 내에 형성되어 있다.
또한, 소자 분리 절연막(107b, 107c)에 의해서 규정되는 소자 형성 영역 내에는 NMOS 트랜지스터가 형성되어 있다. NMOS 트랜지스터는 p-형의 채널 형성 영역(113b)을 끼워서 대향하는 n+형 소스·드레인 영역(114b1, 114b2)과, 게이트 절연막(108) 및 게이트 전극(109b)이 이 순서로 적층된 적층 구조를 이루는 게이트 구조(110b)와, 게이트 구조(110b)의 측면에 형성된 측벽(111)을 가지고 있다. 소스·드레인 영역(114b1, 114b2) 및 채널 형성 영역(113b)은 p-형의 웰(112b) 내에 형성되어 있다.
도 44에 도시한 종래의 반도체 장치에 따르면, 실리콘층(103)의 상면 내에는 부분 분리형 소자 분리 절연막(107a ∼ 107c)이 형성되어 있다. 따라서, 소자 분리 절연막(107a ∼ 107c)의 저면과 BOX층(102)의 상면 간의 실리콘층(103)을 통하여 채널 형성 영역(113a, 113b)의 전위를 외부에서 고정할 수 있다. 즉, 보디 컨택트를 취할 수 있다.
그러나, n-형의 웰(112a)과 p-형의 웰(112b)과의 경계 부분에도 부분 분리형의 소자 분리 절연막(107b)이 형성되어 있기 때문에, p+형의 소스·드레인 영역(114a2)과 n+형의 소스·드레인 영역(114b1)이 소자 분리 절연막(107b)의 하측 n-형의 웰(112a) 및 p-형의 웰(112b)을 통하여 서로 전기적으로 연결되며 이 부분에 기생 서리스터 구조가 형성되어 래치 업이 발생한다는 문제가 있었다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, NMOS 트랜지스터와 PMOS 트랜지스터 간을 반도체층의 상면에서 저면에 걸쳐서 형성되는 절연체에 의해서 서로 전기적으로 분리하면서(이하「완전 분리」라고 칭한다), 보디 컨택트를 취하는 것이 가능하고, 더구나 소자의 미세화에도 기여할 수 있는 반도체 장치의 제조 방법을 얻는 것을 목적으로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, (a) 하지층(underlying layer) 및 반도체층이 적층된 적층 구조를 이루는 기판을 준비하는 공정과, (b) 하지층과 접촉하지 않은 측의 반도체층의 제1 주요면 내에 하지층에 접촉하지 않은 제1 소자 분리 절연막을 선택적으로 형성하는 공정과, (c) 반도체층의 제1 주요면 상에 제1 소자 분리 절연막의 상측에만 위치하는 도체 영역을 갖는 소자를 형성하는 공정과, (d) 하지층 중 적어도 일부를 제거하는 공정과, (e) 공정 (d)보다도 후에 실행되며, 반도체층의 제2 주요면 내에 도체 영역의 하측에서 제1 소자 분리 절연막에 접촉하는 제2 소자 분리 절연막을 선택적으로 형성하는 공정을 포함하는 것이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, (a) 하지층 및 반도체층이 적층된 적층 구조를 이루는 기판을 준비하는 공정과, (b) 제1 도전형의 제1 웰의 형성 예정 영역과, 제2 도전형의 제2 웰의 형성 예정 영역 간의 제1 경계 부분 및 모두 동일 도전형의 웰 내에 형성되는 제1 반도체 소자의 형성 예정 영역과, 제2 반도체 소자의 형성 예정 영역 간의 제2 경계 부분 중 적어도 한쪽에 있어서, 하지층과 접촉하지 않은 측의 반도체층의 제1 주요면 내에 제1 및 제2 웰의 바닥보다도 얕은 바닥부를 구비하고 하지층에 접촉하지 않은 제1 소자 분리 절연막을 선택적으로 형성하는 공정과, (c) 하지층 중 적어도 일부를 제거하는 공정과, (d) 공정 (c)보다도 후에 실행되며, 반도체층의 제2 주요면 내에 제1 소자 분리 절연막에 접촉하는 제2 소자 분리 절연막을 선택적으로 형성하는 공정을 포함하는 것이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, (a) 제1 영역과 제2 영역과의 경계를 포함하는 제1 주요면을 갖는 기판을 준비하는 공정과, (b) 경계를 포함하는 부분에서 제1 주요면과는 반대측 기판의 제2 주요면에 도달하지 않은 저면을 갖는 오목부를 기판의 상기 제1 주요면 내에 선택적으로 형성하는 공정과, (c) 공정 (b)에 의해서 얻어지는 구조 상에 네거티브형의 포토 레지스트를 형성하는 공정과, (d) 제1 영역의 상측에서의 사출광의 위상과, 제2 영역의 상측에서의 사출광의 위상이 서로 반대위상이 되는 포토 마스크를 이용하여, 포토 레지스트를 노광하는 공정과, (e) 공정 (d)보다도 후에 실행되며, 포토 레지스트를 현상하는 공정과,(f) 공정 (e)에 의해서 노출한 부분의 기판을 제거함으로써, 오목부 저면으로부터 기판의 제2 주요면에 관통하는 관통홈을 형성하는 공정과, (g) 오목부 내 및 관통홈 내를 절연막에 의해서 충전하는 공정을 포함하는 것이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 제1 영역은 제1 도전형의 제1 웰이고, 제2 영역은 제2 도전형의 제2 웰이고, 공정 (d)에서는 입사광의 위상을 반전하는 시프터가 제1 영역의 상측 및 제2 영역의 상측 중 어느 한쪽에만 형성된 시프터 패턴을 포함하는 위상 시프트 마스크를 이용하여 포토 레지스트가 노광되며, 시프터 패턴은 기판 내에서의 제1 및 제2 웰의 레이아웃이 기술된 설계 데이터에 기초하여 작성되는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, (h) 공정 (g)보다도 후에 실행되며, 도체 영역을 갖는 반도체 소자를 기판 상에 형성하는 공정을 더 포함하고, 공정 (b)에서 오목부는 도체 영역의 형성 예정 영역의 하측에도 형성되며, 공정 (d)에서는 도체 영역의 형성 예정 영역의 상측에 차광막이 형성된 마스크 패턴을 포함하는 포토 마스크를 이용하여 포토 레지스트가 노광되는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 마스크 패턴은 반도체 소자 내에서의 도체 영역의 레이아웃이 기술된 설계 데이터에 기초하여 작성되는 것을 특징으로 하는 것이다.
도 1은 반도체 장치의 레이아웃의 일례를 모식적으로 나타내는 상면도.
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 3은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 4는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 5는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 6은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 7은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 8은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 9는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로나타내는 단면도.
도 10은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 11은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 12는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 13은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 14는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 15는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 16은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 17은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 18은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 19는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로나타내는 단면도.
도 20은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 21은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 22는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 23은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 24는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 25는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 26은 반도체 장치의 레이아웃의 일례를 모식적으로 나타내는 상면도.
도 27은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 28은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 29는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 30은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 31은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 32는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 33은 일부 완전 분리형의 소자 분리 절연막을 포함하는 반도체 장치의 구조를 예시하는 단면도.
도 34는 위상 시프트 마스크의 시프터 패턴의 작성 방법을 설명하기 위한 모식도.
도 35는 위상 시프트 마스크의 시프터 패턴의 작성 방법을 설명하기 위한 모식도.
도 36은 위상 시프트 마스크의 시프터 패턴의 작성 방법을 설명하기 위한 모식도.
도 37은 위상 시프트 마스크의 시프터 패턴의 작성 방법을 설명하기 위한 모식도.
도 38은 위상 시프트 마스크의 시프터 패턴의 작성 방법을 설명하기 위한 모식도.
도 39는 위상 시프트 마스크의 시프터 패턴의 작성 방법을 설명하기 위한 모식도.
도 40은 위상 시프트 마스크의 시프터 패턴의 작성 방법을 설명하기 위한 모식도.
도 41은 위상 시프트 마스크의 시프터 패턴의 작성 방법을 설명하기 위한 모식도.
도 42는 위상 시프트 마스크의 시프터 패턴의 작성 방법을 설명하기 위한 모식도.
도 43은 위상 시프트 마스크의 시프터 패턴의 작성 방법을 설명하기 위한 모식도.
도 44는 종래의 반도체 장치의 구조를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : BOX층
3 : 실리콘층
6a ∼ 6f, 25a ∼ 25d, 54b : 오목부
7 : 부분 분리
7a ∼ 7f, 27a ∼ 27d, 58b : 소자 분리 절연막
12a : N웰
12b : P웰
20 : 스파이럴 인덕터
22 : 패드
23 : 지지 기판
24a ∼ 24f, 50 : 포토 레지스트
26, 56b, 57b : 실리콘 산화막
27A ∼ 27D, 57B : 완전 분리
51 : 유리 기판
52 : 시프터
53 : 위상 시프트 마스크
54a : 개구부
<실시예 1>
도 1은 반도체 장치의 레이아웃의 일례를 모식적으로 나타내는 상면도이다. 도 1에 도시하는 반도체 장치는 서로 인접하는 4개의 MOS 트랜지스터(PMOSa, NMOSb, PMOSc, NMOSd)와, 스파이럴 인덕터(20)와, 패드(22)를 포함하고 있다. PMOSa는 소스·드레인 영역(14a1, 14a2)과 게이트 전극(9a)을 가지고 있고, NMOSb는 소스·드레인 영역(14b1, 14b2)과 게이트 전극(9b)을 가지고 있고, PMOSc는 소스·드레인 영역(14c1, 14c2)과 게이트 전극(9c)을 가지고 있고, NMOSd는 소스·드레인 영역(14d1, 14d2)과 게이트 전극(9d)을 가지고 있다.
소스·드레인 영역(14a1)은 배선(17a)을 통하여 스파이럴 인덕터(20)에 접속되어 있으며, 소스·드레인 영역(14a2, 14b1)은 배선(17b)을 통하여 서로 접속되어 있어, 소스·드레인 영역(14b2)은 배선(17c)에 접속되어 있다. 또한, 스파이럴 인덕터(20)는 배선(21)을 통하여 패드(22)에 접속되어 있다. 또한, 소스·드레인 영역(14c1, 14d2)은 배선 MEc, MEe에 각각 접속되어 있고, 소스·드레인 영역(14c2, 14d1)은 배선 MEd를 통하여 서로 접속되어 있다.
또한, 도 1에 도시하는 반도체 장치는 PMOSa 및 PMOSc의 각 채널 형성 영역[ 게이트 전극(9a, 9c)과 겹쳐서 도 1에는 도시하지 않는다]의 각 전위를 고정하기 위한 보디 컨택트 영역 BCa를 포함하고 있다. 보디 컨택트 영역 BCa는 금속 배선 MEa에 접속되어 있다. 또한, 도 1에 도시하는 반도체 장치는 NMOSb 및 NMOSd의 각 채널 형성 영역[게이트 전극(9b, 9d)과 겹쳐서 도 1에는 도시하지 않는다]의 각 전위를 고정하기 위한 보디 컨택트 영역 BCb를 포함하고 있다. 보디 컨택트 영역 BCb는 금속 배선 MEb에 접속되어 있다.
PMOSa와 NMOSb 및 PMOSc와 NMOSd 간에는 부분 분리(7) 및 완전 분리(27A)가 형성되어 있다. 또한, PMOSa와 PMOSc 및 NMOSb와 NMOSd 간에는 부분 분리(7) 및 완전 분리(27D)가 형성되어 있다. 단지, 완전 분리(27A, 27D)에 대해서는 반드시 양자를 형성할 필요가 없어 목적에 따라서 적어도 한쪽을 형성하면 된다. 물론 양자를 형성해도 된다.
래치 업의 발생을 방지하기 위해서는 완전 분리(27A)를 형성하고, PMOS와 NMOS 간을 전기적으로 완전히 분리한다. 도 1에는 도시되어 있지 않지만, 래치 업의 발생을 완전히 방지하기 위해서는 PMOS 형성 영역 및 PMOS의 보디 컨택트 영역을 둘러싸서, NMOS 형성 영역 및 NMOS의 보디 컨택트 영역을 둘러싸도록 완전 분리(27A)를 형성하면 된다. 후술한 바와 같이, N웰과 P웰과의 경계 부분에 완전 분리(27A)를 설치함으로써 이것을 실현할 수 있다. 또한, 서로 인접하는 회로 간에 생기는 노이즈를 저감하기 위해서는 완전 분리(27D)를 형성하면 된다. 또한, 스파이럴 인덕터(20)의 하측에는 완전 분리(27B)가 형성되어 있으며 패드(22)의 하측에는 완전 분리(27C)가 형성되어 있다.
이하, 도 1에 도시한 라인 X1에 따른 위치에서의 단면에 관하여, 본 실시예 1에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 도 2 ∼ 도 20은 본 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 우선, 실리콘 기판(1), BOX층(2) 및 실리콘층(3)이 이 순서로 적층된 적층 구조를 이루는 SOI 기판을 준비한다. 다음에, 실리콘층(3)의 제1 주요면[BOX층(2)과는 접촉하지 않은 측의 면] 상에 실리콘 산화막(4) 및 실리콘 질화막(5)을 이 순서로 전면에 형성한다. 다음에, 실리콘 질화막(5)을 패터닝하고 남은 실리콘 질화막(5)을 마스크에 이용하여 에칭을 행함으로써, 실리콘 산화막(4)을 관통하여 실리콘층(3) 내에 바닥부를 갖는 오목부(6a ∼ 6c)를 형성한다(도 2).
다음에, 실리콘 산화막 등의 절연막을 적어도 오목부(6a ∼ 6c) 내를 매립하는 두께로 전면에 피착한 후, CMP 처리를 행한다. 이 CMP 처리는 실리콘 질화막(5)의 일부를 남겨서 정지한다. 다음에, 남은 실리콘 질화막(5) 및 실리콘 산화막(4)을 웨트 에칭에 의해서 제거한다. 이에 따라, 실리콘층(3)의 제1 주요면 내에 부분 분리형의 소자 분리 절연막(7a ∼ 7c)을 형성할 수 있다(도 3).
또, 오목부(6a ∼ 6c)를 형성하기 위한 에칭을 행한 후, 절연막을 피착하는 것보다도 전에, 소자 분리 절연막(7a ∼ 7c) 하에 고농도 불순물 영역을 설치하도록 이온 주입을 행해도 된다.
혹은 오목부(6a ∼ 6c)를 형성하기 위한 에칭은 실리콘층(3)의 제1 주요면이 노출한 단계에서 정지해도 된다. 이 경우에는 이 에칭 후에 생긴 오목부를 절연막으로 충전하여 소자 분리 절연막(7a ∼ 7c)을 형성하고, 그 후 실리콘 산화막(4) 및 실리콘 질화막(5)을 제거하고나서 실리콘층(3)의 제1 주요면 상에 실리콘을 에피택셜 성장함으로써 도 3에 도시한 구조를 얻을 수 있다.
또한, 오목부(6a ∼ 6c)를 형성하기 위한 에칭에 의해서 BOX층(2)의 상면을 노출시켜도 된다(도 4). 그리고, 오목부(6a ∼ 6c) 내를 매립하지 않은 두께로 폴리실리콘막(65)을 전면에 형성하고(도 5), 오목부(6a ∼ 6c) 내 및 그 개구 주위를 남겨서, 폴리실리콘막(65)을 선택적으로 에칭하여 제거한다(도 6). 그리고, 폴리실리콘막(65)을 통하여 오목부(6a ∼ 6c) 내를 매립하는 절연막(66)을 전면에 피착하고, CMP 처리에 의해서 실리콘 질화막(5)을 노출시킨다. 그리고, 실리콘 질화막(5) 및 실리콘 산화막(4)을 제거한다(도 7). 그 후, 폴리실리콘막(65)의 상부를 산화함으로써, 절연막(66)과, 산화된 폴리실리콘막(65)으로 이루어지는 소자 분리 절연막(7a ∼ 7c)을 얻는다(도 8).
혹은 또한, 실리콘 산화막(4)과 실리콘 질화막(5) 간에 폴리실리콘층(64)을 개재시켜도 된다(도 9). 오목부(6c)를 형성한 후, 폴리실리콘층(64) 및 실리콘층(3)을 산화하여 오목부(6c)의 내벽을 덮는 실리콘 산화막(63)을 형성한다(도 10). 그리고, 실리콘 산화막(63)을 통하여 오목부(6c) 내를 매립하는 절연막(62)을 전면에 피착한 후, CMP 처리에 의해서 실리콘 질화막(5)을 노출한다(도 11). 이에 따라, 실리콘 질화막(5)의 단부에서 상하로 쌍을 이루는 버즈빅 형상을 갖는 소자 분리 절연막(7c)을 형성할 수 있다. 그 후, 실리콘 산화막(4) 및 실리콘 질화막(5)을 제거한다. 이러한 공정은 소자 분리 절연막(7a, 7b)에도 적용 가능하다.
도 3에 도시한 공정에 이어서, 다음에 소자 분리 절연막(7b) 중에 경계를 규정하여, n-형의 N웰(12a) 및 p-형의 P웰(12b)을 이온 주입법에 의해서 실리콘층(3)내에 형성한다. N웰(12a) 및 P웰(12b)의 바닥은 소자 분리 절연막(7a ∼ 7c)의 저면보다도 깊게 위치한다. 다음에, 소자 분리 절연막(7a, 7b)에 의해서 규정되는 SOI 기판의 제1 소자 형성 영역에서 실리콘층(3)의 제1 주요면 상에 게이트산화막(8) 및 게이트 전극(9a)이 이 순서로 적층된 적층 구조를 이루는 게이트 구조(10a)를 선택적으로 형성한다. 또한, 이와 함께 소자 분리 절연막(7b, 7c)에 의해서 규정되는 SOI 기판의 제2 소자 형성 영역에서 실리콘층(3)의 제1 주요면 상에 게이트 산화막(8) 및 게이트 전극(9b)이 이 순서로 적층된 적층 구조를 이루는 게이트 구조(10b)를 선택적으로 형성한다. 다음에, 게이트 구조(10a, 10b)의 측면에 절연막으로 이루어지는 측벽(11)을 각각 형성한다.
다음에, 이온 주입법에 의해서 제1 소자 형성 영역에서의 실리콘층(3) 내에 p+형의 소스·드레인 영역(14a1, 14a2)을 형성한다. 소스·드레인 영역(14a1, 14a2)에 의해서 끼워지는 영역은 n-형 채널 형성 영역(13a)으로서 규정된다. 다음에, 이온 주입법에 의해서, 제2 소자 형성 영역에서의 실리콘층(3) 내에 n+형의 소스·드레인 영역(14b1, 14b2)을 형성한다. 소스·드레인 영역(14b1, 14b2)에 의해서 끼워지는 영역은 p-형 채널 형성 영역(13b)으로서 규정된다(도 12).
다음에, 도 12에 도시한 구조 상의 전면에 층간 절연막(15)을 형성한 후, 층간 절연막(15) 내에 소스·드레인 영역(14a1, 14a2, 14b1, 14b2)에 각각 연결되어 텅스텐 등의 금속 플러그에 의해서 내부가 충전된 컨택트홀(16a1, 16a2, 16b1, 16b2)을 각각 선택적으로 형성한다. 다음에, 층간 절연막(15) 상에 알루미늄 등의 금속으로 이루어지는 배선(17a ∼ 17c)을 각각 선택적으로 형성한다. 배선(17a)은 컨택트홀(16a1)에 연결되고, 배선(17b)은 컨택트홀(16a2, 16b1)에 연결되고,배선(17c)은 컨택트홀(16b2)에 연결되어 있다(도 13).
다음에, 도 13에 도시한 구조 상의 전면에 층간 절연막(18)을 형성한 후, 층간 절연막(18) 내에 배선(17a)에 연결되며, 금속 플러그에 의해서 내부가 충전된 컨택트홀(19)을 선택적으로 형성한다. 다음에, 층간 절연막(18) 상에 컨택트홀(19)에 연결되는 스파이럴 인덕터(20)와, 스파이럴 인덕터(20)에 연결되는 배선(21)과, 배선(21)에 연결되는 패드(22)를, 각각 선택적으로 형성한다(도 14). 도 14에 도시한 바와 같이, 스파이럴 인덕터(20) 및 패드(22)는 소자 분리 절연막(7a)의 상측에만 존재한다.
다음에, 예를 들면 웨이퍼 접합법에 의해서, 도 14에 도시한 구조 상의 전면에 실리콘 산화막 등의 절연막으로 이루어지는 지지 기판(23)을 형성한다(도 15). 다음에, 도 15에 도시한 구조를 상하 반전하고 기계적 연삭에 의해서 실리콘 기판(1)의 대부분을 제거한 후, KOH를 이용한 웨트 에칭을 행함으로써, 실리콘 기판(1)을 예를 들면 완전히 제거하여 BOX층(2)을 노출한다. 다음에, HF를 이용한 웨트 에칭에 의해서 BOX층(2)을 제거하여 실리콘층(3)의 제2 주요면[층간 절연막(15)에 접촉하지 않은 측의 면]을 노출한다(도 16). HF를 이용한 웨트 에칭에 의해서 BOX층(2)을 제거함으로써, BOX층(2)의 제거 공정에서 실리콘층(3)의 제2 주요면이 손상을 받는 것을 회피할 수 있다.
다음에, 완전 분리를 형성할 예정인 영역의 상측에 개구 패턴을 포함하는 포토 레지스트(24a ∼ 24d)를, 실리콘층(3)의 제2 주요면 상에 형성한다. 구체적으로 포토 레지스트(24a ∼ 24d)의 개구 패턴은 N웰(12a)과 P웰(12b)과의 경계 부분의 상측, 스파이럴 인덕터(20)의 상측 및 패드(22)의 상측에 설치되어 있다. 다음에, 포토 레지스트(24a ∼ 24d)를 마스크에 이용하여 소자 분리 절연막(7a, 7b)이 노출하기까지 실리콘층(3)을 에칭함으로써, 오목부(25a ∼ 25c)를 형성한다(도 17). 또, 오목부(25a ∼ 25c)는 후술하는 실시예 2에서 설명하는 방법에 의해서 형성해도 된다.
또, 도 16에 도시한 공정에서는 BOX층(2)을 완전히 제거하였지만, BOX층(2)의 일부를 남겨서 소정의 막 두께만큼 제거해도 된다. 이 경우에는 남은 BOX층(2) 상에 형성한 포토 레지스트(24a ∼ 24d)를 마스크에 이용하여, 소자 분리 절연막(7a, 7b)이 노출할 때까지 BOX층(2) 및 실리콘층(3)을 이 순서로 에칭함으로써, 오목부(25a ∼ 25c)를 형성한다. 이에 따라, 실리콘층(3)의 제2 주요면 전체가 외기에 노출되는 것을 회피할 수 있어 품질 관리의 용이화를 도모할 수 있다.
다음에, 포토 레지스트(24a ∼ 24d)를 제거한 후, 실리콘 산화막 등의 절연막(26)을 오목부(25a ∼ 25c) 내를 매립하는 두께로 전면에 형성한다(도 18). 다음에, 실리콘층(3)의 제2 주요면보다도 상측에 위치하는 부분의 절연막(26)을 제거하여, 오목부(25a ∼ 25c) 내에만 절연막(26)을 남긴다. 예를 들면, 실리콘층(3)의 제2 주요면이 노출하기까지 CMP 처리를 행하면 된다. 이에 따라, 실리콘층(3)의 제2 주요면 내에 소자 분리 절연막(7a, 7b)과 접촉하는 소자 분리 절연막(27a ∼ 27c)을 형성할 수 있다(도 19). 그리고, 소자 분리 절연막(27a)과 소자 분리 절연막(7b)과의 조합, 소자 분리 절연막(27b)과 소자 분리 절연막(7a)과의 조합 및 소자 분리 절연막(27c)과 소자 분리 절연막(7a)과의 조합으로 하여, 도 1에 도시한완전 분리(27A, 27B, 27C)를 각각 얻을 수 있다.
다음에, 패드(22)를 외부에 전기적으로 인출하기 위한 컨택트홀(28)을 소자 분리 절연막(27c, 7a) 및 층간 절연막(15, 18) 내를 관통하여 선택적으로 형성한다(도 20). 또, 도 18에 도시한 구조를 얻은 후, 절연막(26)을 제거하는 공정(도 19)을 실행하지 않고 컨택트 홀(28)을 형성하는 공정(도 20)을 실행해도 된다. 이에 의해, 실리콘층(3)의 제2 주요면이 외기(外氣)에 노출되는 것을 회피할 수 있다.
또, 부분 분리를 행한 면과 반대측 면에서부터 반도체층을 개구하여 부분 분리의 절연체를 노출시켜서, 상기 개구를 다른 절연체로 충전하는 기술이 예를 들면 특개평 7-161809호 공보에 개시되어 있다.
그런데 다음에, 도 1에 도시한 라인 X2에 따른 위치에서의 단면에 관하여, 본 실시예 1에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 도 21 ∼ 도 25는 본 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 우선, 실리콘층(3)의 제1 주요면 상에 실리콘 산화막(4) 및 실리콘 질화막(5)을 이 순서로 전면에 형성하고, 패터닝된 실리콘 질화막(5)을 마스크에 이용하여 에칭을 행함으로써, 실리콘 산화막(4)을 관통하여 실리콘층(3) 내에 바닥부를 갖는 오목부(6d ∼ 6f)를 형성한다(도 21). 이 공정은 도 2에 도시한 공정과 동시에 실행된다.
다음에, 오목부(6d ∼ 6f) 내를 절연막에 의해서 충전함으로써, 부분 분리형 소자 분리 절연막(7d ∼ 7f)을 형성한다. 이 공정은 도 3에 도시한 공정과 함께실행된다. 다음에, n-형의 N웰(12a)을 실리콘층(3) 내에 형성한 후, 소자 분리 절연막(7d, 7e)에 의해서 규정되는 SOI 기판의 제1 소자 형성 영역에서 실리콘층(3)의 제1 주요면 상에 게이트 구조(10a)를 형성한다. 또한, 이와 함께, 소자 분리 절연막(7d, 7f)에 의해서 규정되는 SOI 기판의 제3 소자 형성 영역에서 실리콘층(3)의 제1 주요면 상에 게이트 산화막(8) 및 게이트 전극(9c)이 이 순서로 적층된 적층 구조를 이루는 게이트 구조(10c)를 형성한다. 다음에, 게이트 구조(10a, 10c)의 측면에 측벽(11)을 형성한다. 다음에, 제1 및 제3 소자 형성 영역에서의 실리콘층(3) 내에 p+형 소스·드레인 영역(14a1, 14a2, 14c1, 14c2)을 형성한다. 이에 따라, 게이트 구조(10a)의 하측에 n-형 채널 형성 영역(13a)이 규정되며, 게이트 구조(10c)의 하측에 n-형 채널 형성 영역(13c)이 규정된다(도 22). 이들의 공정은 도 12에 도시한 공정과 함께 실행된다.
또한, 상술한 바와 같은 소자 분리 절연막(7a ∼ 7c)을 형성하는 여러가지 바리에이션을 적용하여 소자 분리 절연막(7d ∼ 7f)을 형성해도 된다.
다음에, 도 13 ∼ 16에 도시한 공정에 의해서 층간 절연막(15, 18) 및 지지 기판(23)을 형성하고, 실리콘 기판(1) 및 BOX 층(2)을 제거하여, 도 23에 도시한 구조를 얻는다. 다음에, 완전 분리를 형성할 예정인 영역의 상측에 개구 패턴을 포함하는 포토 레지스트(24e, 24f)를 실리콘층(3)의 제2 주요면 상에 형성한다. 구체적으로 포토 레지스트(24e, 24f)의 개구 패턴은 PMOSa와 PMOSc와의 경계 부분의 상측에 설치되어 있다. 다음에, 포토 레지스트(24e, 24f)를 마스크에 이용하여 소자 분리 절연막(7d)가 노출하기까지 실리콘층(3)을 에칭함으로써, 오목부(25d)를 형성한다(도 24). 이 공정은 도 17에 도시한 공정과 함께 실행된다. 또, 오목부(25d)는 후술하는 실시예 2에서 설명하는 방법에 의해서 형성해도 된다.
다음에, 포토 레지스트(24e, 24f)를 제거한 후 오목부(25d) 내를 절연막에 의해서 충전함으로써, 소자 분리 절연막(7d)에 접촉하는 소자 분리 절연막(27d)을 형성한다(도 25). 이 공정은 도 18, 도 19에 도시한 공정과 함께 실행된다. 이에 따라, 소자 분리 절연막(27d)과 소자 분리 절연막(7d)과의 조합으로 하고, 도 1에 도시한 완전 분리(27D)를 얻을 수 있다. 또, 포토 레지스트(24e, 24f)를 제거한 후, 오목부(25d) 내를 매립하는 두께로 절연막(26)을 형성하고, 그 후 실리콘층(2)의 제2 주요면보다도 상측에 위치하는 부분의 절연막(26)을 제거하는 고정(도 19)을 실행하지 않음으로써 실리콘층(3)의 제2 주요면 상에 절연막(26)을 남겨도 된다. 이에 의해, 실리콘층(3)의 제2 주요면이 외기에 노출되는 것을 회피할 수 있다.
또, 이상의 설명에서는 도 17에 도시한 공정에서 오목부(25b)와 오목부(25c)를 별도로 형성하였지만, 이들의 오목부(25b, 25c)를 연결하여 형성해도 된다. 이에 따라, 스파이럴 인덕터(20)의 상측에서 패드(22)의 상측에까지 연장하는 완전 분리를 얻을 수 있다.
이와 같이 본 실시예 1에 따른 반도체 장치의 제조 방법에 따르면, 실리콘층(3)의 제1 주요면 내에 부분 분리형 소자 분리 절연막(7a ∼ 7f)을 형성한후, PMOSa, NMOSb, PMOSc, NMOSd를 형성하고 그 후, 소자 분리 절연막(7a ∼ 7d)에 연결되는 소자 분리 절연막(27a ∼ 27d)을 실리콘층(3)의 제2 주요면측에서부터 형성함으로써, 완전 분리(27A ∼ 27D)를 얻는다. 따라서, 다른 도전형의 PMOSa와 NMOSb 간 및 PMOSc와 NMOSd 간이 각각 완전 분리(27A)에 의해서 서로 전기적으로 분리되어 래치 업의 발생을 회피하는 것이 가능해진다.
또한, 동일 도전형의 웰(12a, 12b) 내에 형성되는 PMOSa와 PMOSc 간 및 NMOSb와 NMOSd 간을 완전 분리(27D)에 의해서 각각 전기적으로 분리하였기 때문에, 인접 회로 간의 크로스토크의 발생을 회피할 수 있다. 더구나, 소자 분리 절연막(27d)의 평면에서 보아 상부 양측에는 부분 분리형의 소자 분리 절연막(7d)이 존재하기 때문에, 보디 컨택트를 취하는 것이 가능하다.
또한, 도 1에서 패드(22) 및 스파이럴 인덕터(20)의 하측에 완전 분리(27C) 및 완전 분리(27B)를 각각 형성하였기 때문에, 패드(22) 및 스파이럴 인덕터(20)와, 실리콘층(3) 간에서의 기생 용량의 발생을 회피할 수 있다. 그 결과, 전력 손실의 저감이나 고주파 회로의 특성의 향상을 도모할 수 있다.
<실시예 2>
도 26은 반도체 장치의 레이아웃의 일례를 모식적으로 나타내는 상면도이다. 도 26에 도시하는 반도체 장치는 P웰(도시하지 않음) 내에 형성된 NMOSa와, N웰(도시하지 않음) 내에 형성되며, NMOSa에 인접하는 PMOSb를 포함하고 있다. NMOSa는 소스·드레인 영역(14a)과 게이트 전극(9a)을 가지고 있고, PMOSb는 소스·드레인 영역(14b)과 게이트 전극(9b)를 가지고 있다.
또한, 도 26에 도시하는 반도체 장치는 NMOSa의 채널 형성 영역[게이트 전극(9a)과 겹쳐서 도 26에는 도시하지 않는다]의 전위를 고정하기 위한 보디 컨택트 영역 BCa를 포함하고 있다. 보디 컨택트 영역 BCa는 금속 배선 MEa에 접속되어 있다. 또한, 도 26에 도시하는 반도체 장치는 PMOSb의 채널 형성 영역[게이트 전극(9b)과 겹쳐서 도 26에는 도시하지 않는다]의 전위를 고정하기 위한 보디 컨택트 영역 BCb를 구비하고 있다. 보디 컨택트 영역 BCb는 금속 배선 MEb에 접속되어 있다. NMOSa와 PMOSb 간에는 부분 분리(7) 및 완전 분리(57B)가 형성되어 있다.
이하, 도 26에 도시한 라인 X3에 따른 위치에서의 단면에 관하여, 본 실시예 2에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 도 27 ∼ 도 32는 본 실시예 2에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 우선, 실리콘 기판(1), BOX층(2) 및 실리콘층(3)이 이 순서로 적층된 적층 구조를 이루는 SOI 기판을 준비한다. 다음에, 상기 실시예 1과 마찬가지의 방법에 의해서, 실리콘층(3)의 상면 내에 오목부(6a ∼ 6c)를 각각 선택적으로 형성한다. 다음에, 네거티브형 포토 레지스트(50)를 전면에 형성한다(도 27).
다음에, 레벤슨형 위상 시프트 마스크(53)를 이용하여 포토 레지스트(50)를 노광한다(도 28). 위상 시프트 마스크(53)는 유리 기판(51) 상에 입사광의 위상을 180° 반전하는 시프터(52)가 선택적으로 형성된 구조를 이루고 있다. 본 실시예 2에 있어서, 시프터(52)는 N웰을 형성할 예정인 영역 및 P웰을 형성할 예정인 영역 중 어느 한쪽(도 28에서는 N웰을 형성할 예정인 영역의 상측)에 형성되어 있다. 이에 따라, P웰을 형성할 예정인 영역의 상측에서의 포토 레지스트(50)는 위상이 0°의 사출광에 의해서 노광되며, N웰을 형성할 예정인 영역의 상측에서의 포토 레지스트(50)는 위상이 180°의 사출광에 의해서 노광된다. 또한, N웰을 형성할 예정인 영역과 P웰을 형성할 예정인 영역과의 경계 부분에서는 서로 반위상이 되는 사출광끼리가 서로 상쇄하여 광 강도가 제로가 된다.
다음에, 노광 후의 포토 레지스트(50)를 현상한다. 이 때, 네거티브형 포토 레지스트(50)를 이용하였기 때문에 광 강도가 제로였던 N웰을 형성할 예정의 영역과 P웰을 형성할 예정의 영역과의 경계 부분에서의 포토 레지스트(50)만이 현상액에 의해서 용해 제거되며, 그 부분의 실리콘층(3)의 상면만이 노출하여 개구부(54a)가 형성된다(도 29). 개구부(54a)의 폭은 통상의 포토리소그래피 기술에 있어서 노광 성능에 의해서 지배되는 최소선 폭보다도 매우 좁다.
다음에, 개구부(54a)가 형성된 포토 레지스트(50)를 마스크에 이용하여 BOX 층(2)이 노출할 때까지 실리콘층(3)을 에칭함으로써 오목부(54b)를 형성한다. 그 후, 포토 레지스트(50)를 제거한다(도 30). 다음에, 오목부(6a ∼ 6c, 54b) 내를 실리콘 산화막 등의 절연막에 의해서 충전함으로써, 소자 분리 절연막(7a, 7c, 58b)을 얻는다(도 31). 소자 분리 절연막(58b)은 오목부(54b) 내에 충전된 실리콘 산화막(57b)과, 오목부(6b) 내에 충전된 실리콘 산화막(56b)으로 이루어지고 있다. 그리고, 실리콘 산화막(57b)과, 상기 실리콘 산화막(57b) 상에 위치하는 부분의 실리콘 산화막(56b)과의 조합으로 하고 도 26에 도시한 완전 분리(57B)를 얻을 수 있다.
또한, 상술된 바와 같이 실리콘 산화막(4)과 실리콘 질화막(5) 간에 폴리실리콘층(64)을 개재시킨 구조를 이용하여 소자 분리 절연막(58b)를 형성해도 된다.
다음에, p-형 P웰(12b) 및 n-형 N웰(12a)를 실리콘층(3) 내에 형성한 후, 소자 분리 절연막(7a, 58b)에 의해서 규정되는 SOI 기판의 제1 소자 형성 영역에서, 실리콘층(3)의 상면 상에 게이트 산화막(8) 및 게이트 전극(9a)이 이 순서로 적층된 적층 구조를 이루는 게이트 구조(10a)를 형성한다. 또한, 이와 함께 소자 분리 절연막(58b, 7c)에 의해서 규정되는 SOI 기판의 제2 소자 형성 영역에서 실리콘층(3)의 상면 상에 게이트 산화막(8) 및 게이트 전극(9b)이 이 순서로 적층된 적층 구조를 이루는 게이트 구조(10b)를 형성한다. 다음에, 게이트 구조(10a, 10b)의 측면에 측벽(11)을 형성한다.
다음에, 제1 소자 형성 영역에서의 실리콘층(3) 내에 n+형 소스·드레인 영역(14a)을 형성한다. 이에 따라, 게이트 구조(10a)의 하측에 p-형 채널 형성 영역(13b)이 규정된다. 다음에, 제2 소자 형성 영역에서의 실리콘층(3) 내에 p+형 소스·드레인 영역(14b)을 형성한다. 이에 따라, 게이트 구조(10b)의 하측에 n-형 채널 형성 영역(13a)이 규정된다(도 32).
또, PMOS 트랜지스터와 NMOS 트랜지스터와의 경계 부분에서 실리콘층 상면측에서 넓고, 저면측에서 좁은 형상을 나타내는 일부 완전 분리형 소자 분리 절연막을 설치하는 것은 다른 방법에 의해서도 가능하다. 도 33은 이러한 형상의 소자 분리 절연막을 갖는 반도체 장치의 구조를 예시하는 단면도이다. PMOS 트랜지스터와 NMOS 트랜지스터와의 경계 부분에서 실리콘층(3)의 상면 내에는 소자 분리 절연막(7bb)이 형성되어 있다. 소자 분리 절연막(7bb)은 부분 분리 부분(7b1)과, 부분 분리 부분(7b1)의 저면으로부터 BOX층(2)의 상면에 달하는 완전 분리 부분(7b2)을 가지고 있다.
이러한 소자 분리 절연막(7bb)은 이하의 공정에 의해서 형성할 수 있다. 우선, 실리콘층(3)의 상면 상에, 부분 분리 부분(7b1)을 형성할 예정의 영역의 상측에 개구 패턴을 포함하는 제1 포토 레지스트를 형성한다. 다음에, 제1 포토 레지스트를 마스크에 이용하여 실리콘층(3)을 에칭함으로써, 실리콘층(3) 내에 바닥부를 갖는 제1 오목부를 형성한다. 다음에, 제1 포토 레지스트를 제거한 후, 완전 분리 부분(7b2)을 형성할 예정인 영역의 상측에 개구 패턴을 포함하는 제2 포토 레지스트를 형성한다. 다음에, 제2 포토 레지스트를 마스크에 이용하여, 제1 오목부의 저면을 BOX층(2)의 상면이 노출하기까지 에칭함으로써, 제2 오목부를 형성한다. 다음에, 제2 포토 레지스트를 제거한 후, 제1 및 제2 오목부 내를 절연막에 의해서 충전함으로써, 소자 분리 절연막(7bb)을 형성한다.
그러나, 소자의 미세화를 도모한다고 하는 관점에서는 도 33에 도시한 반도체 장치에 있어서 완전 분리 부분(7b2)의 분리폭을 좁게 함으로써, 소자 분리 절연막(7bb) 자체의 분리폭을 축소하는 것이 기대된다.
이에 대하여, 본 실시예 2에 따른 반도체 장치의 제조 방법에 따르면, 도 32에 도시한 구조에 관하여, 소자 분리 절연막(58b) 자체의 분리 폭을 축소할 수 있기 때문에 반도체 장치의 미세화를 도모할 수 있다.
또한, 네거티브형 포토 레지스트(50)를 형성한 후, N웰을 형성할 예정인 영역의 상측에서의 사출광의 위상과, P웰을 형성할 예정인 영역의 상측에서의 사출광의 위상이 서로 반위상이 되는 위상 시프트 마스크(53)를 이용하여, 포토 레지스트(50)를 노광한다. 그 때문에, 현상에 의해서 얻어지는 매우 폭이 좁은 개구부(54a)를 갖는 포토 레지스트(50)를 마스크에 이용하여, 완전 분리용 오목부(54b)를 형성하기 위한 에칭을 행할 수 있다. 따라서, 도 32에 도시한 구조에 관하여 완전 분리를 형성하는 것에 따른 N웰(12a) 및 P웰(12b) 각 보디부의 폭의 축소를 최소한으로 억제할 수 있어 보디 저항의 증대를 억제할 수 있다. 그 결과, 보디 전위나 회로의 동작 속도가 불안정해지는 것을 방지할 수 있어 안정된 회로 동작을 실현하는 것이 가능해진다.
<실시예 3>
여기서는 도 28에 도시한 공정에서 이용한 위상 시프트 마스크(53)의 시프터 패턴의 작성 방법에 대하여 설명한다. 도 34 ∼ 도 43은 위상 시프트 마스크(53)의 시프터 패턴의 작성 방법을 설명하기 위한 모식도이다. 도 34에는 디바이스의 설계 단계에서 작성되는 웰의 레이아웃에 관한 CAD 데이터를 나타내고 있다. 도 34에 도시하는 CAD 데이터에는 N웰 형성 영역과 P웰 형성 영역이 나타나고 있다. 그래서, 이 CAD 데이터를 참조하고 웰의 레이아웃에 대응시켜 시프터 패턴을 작성한다.
도 35에는 제작된 위상 시프트 마스크(53a)를 나타내고 있다. 도 35에 도시한 바와 같이, 위상 시프트 마스크(53a)에는 CAD 데이터의 N웰 형성 영역에 대응하는 개소에만 시프터(52)가 형성되어 있다. 물론 이와는 반대로, CAD 데이터의 P웰 형성 영역에 대응하는 개소에만 시프터(52)를 형성해도 된다. 도 36에는 도 35에 도시한 위상 시프트 마스크(53a)를 이용한 결과 얻어지는 완전 분리의 형성 패턴을 나타내고 있다. 도 34에 도시한 N웰 형성 영역과 P웰 형성 영역과의 경계에 따라 완전 분리가 형성되고 있다.
도 37에는 디바이스의 설계 단계에서 작성되는 웰, 인덕터 및 패드의 레이아웃에 관한 CAD 데이터를 나타내고 있다. 도 37에 도시하는 CAD 데이터에는 N웰 형성 영역과, P웰 형성 영역과, 인덕터 형성 영역과, 패드 형성 영역이 나타나고 있다. 그래서, 이 CAD 데이터를 참조하고 도 37에 도시한 각 요소의 레이아웃에 대응시켜서 시프터 패턴을 작성한다.
도 38에는 제작된 위상 시프트 마스크(53b)를 나타내고 있다. 도 38에 도시한 바와 같이, 위상 시프트 마스크(53b)에는 CAD 데이터의 N웰 형성 영역에 대응하는 개소에만 시프터(52)가 형성되어 있으며 CAD 데이터의 인덕터 형성 영역 및 패드 형성 영역에 대응하는 개소에 Cr 등의 차광막(60)이 형성되어 있다. 차광막(60)의 하측에서는 포토 레지스트(50)는 노광되지 않기 때문에, 그 후의 현상 공정에 의해서 차광막(60)의 하측의 네거티브형 포토 레지스트(50)는 제거된다. 도 39에는 도 38에 도시한 위상 시프트 마스크(53b)를 이용한 결과 얻어지는 완전 분리의 형성 패턴을 나타내고 있다. 도 37에 도시한 N웰 형성 영역과 P웰 형성 영역과의 경계에 따라서 및 도 37에 도시한 인덕터 형성 영역 및 패드 형성 영역에 대응하여 완전 분리가 형성되어 있다.
또, 동일 도전형의 웰 내에서 서로 인접하여 형성된 노이즈의 영향을 받기 쉬운 소자끼리의 사이에 완전 분리를 형성해도 된다. 예를 들면, DRAM 등의 반도체 기억 장치는 복수의 메모리셀이 행렬형으로 배치된 메모리셀 어레이와, 메모리셀 어레이의 각 열마다 배치된 복수의 감지 증폭기를 가지고 있다. 이러한 반도체 기억 장치에 있어서, 서로 인접하는 감지 증폭기끼리의 사이에 완전 분리를 형성함으로써 각 감지 증폭기가 다른 감지 증폭기의 영향을 받는 것을 회피할 수 있다.
도 40에는 디바이스의 설계 단계에서 작성되는 웰의 레이아웃에 관한 CAD 데이터를 나타내고 있다. 도 40에 도시하는 CAD 데이터에는 N웰 형성 영역과 P웰 형성 영역이 나타나고 있다. 그래서, 이 CAD 데이터를 참조하고 웰의 레이아웃에 대응시켜서 시프터 패턴을 작성한다.
도 41, 도 42에는 각각, 제작된 위상 시프트 마스크(53c, 53d)를 나타내고 있다. 도 41에 도시한 바와 같이, 위상 시프트 마스크(53c)에는 CAD 데이터의 P웰 형성 영역에 대응하는 개소에만 시프터(52)가 형성되어 있으며 또한 동일 도전형 웰 내에서 완전 분리를 형성하고자 하는 부분에 차광막(60)이 형성되어 있다. 또한, 도 42에 도시한 바와 같이, 위상 시프트 마스크(53d)에는 시프터(52)의 엣지부가 완전 분리를 형성하고자 하는 부분에 중첩되도록 시프터(52)가 대각형으로 형성되어 있다.
도 43에는 도 41, 도 42에 각각 나타낸 위상 시프트 마스크(53c, 53d)를 이용한 결과 얻어지는 완전 분리의 형성 패턴을 나타내고 있다. 도 40에 도시한 N웰 형성 영역과 P웰 형성 영역과의 경계에 따라서 및 도 41에 도시한 차광막(60)의 형성 부분에 대응하여 완전 분리가 형성되어 있다. 혹은 도 42에 도시한 시프터(52)의 형성 영역과 비형성 영역과의 경계에 따라 완전 분리가 형성되어 있다.
상기 실시예 2에 따른 반도체 장치의 제조 방법의 설명에서는 완전 분리를 위한 오목부(54b)를 실리콘층(3)의 상면(제1 주요면)측에서 형성하는 경우에 대하여 설명하였다. 그러나, 상기 실시예 1에 따른 반도체 장치의 제조 방법과 같이, 실리콘층(3)의 저면(제2 주요면)측에서 오목부(25a ∼ 25d)를 형성하는 경우라도 본 실시예 3에 따른 시프터 패턴의 작성 방법을 적용하는 것은 가능하다. 단지 이 경우에는 CAD 데이터를 좌우 반전하여 시프터 패턴을 작성할 필요가 있는 것은 물론이다.
이와 같이 본 실시예 3에 따른 시프터 패턴의 작성 방법에 따르면, 위상 시프트 마스크(53, 53a ∼ 53d)의 시프터 패턴은 설계 단계에서 작성되는 CAD 데이터에 기초하여 용이하게 작성할 수 있기 때문에, 새로운 데이터를 어떤 작성도 하지 않고 원하는 시프터 패턴을 포함하는 위상 시프트 마스크를 제작할 수 있다.
더구나, 패드나 인덕터의 레이아웃 데이터를 참조하여 시프터 패턴을 작성함으로써, 패드나 인덕터의 하측에 완전 분리를 형성할 수 있으며 실리콘층(3) 간에서의 기생 용량의 발생을 회피하는 것도 가능해진다.
본 발명에 따르면, 도체 영역의 하측에는 제1 및 제2 소자 분리 절연막으로 이루어지는 완전 분리형 소자 분리 절연막이 형성되기 때문에, 도체 영역과 반도체층 간에서의 기생 용량의 발생을 회피할 수 있다.
또한, 본 발명에 따르면, 제1 경계 부분 및 제2 경계 부분 중 적어도 한쪽에는 제1 및 제2 소자 분리 절연막으로 이루어지는 완전 분리형 소자 분리 절연막이 형성된다. 이 때문에, 제1 웰과 제2 웰이 반도체층을 통하여 전기적으로 연결되는 것에 의한 영향 및 제1 반도체 소자와 제2 반도체 소자가 반도체층을 통하여 전기적으로 연결되는 것에 의한 영향 중 적어도 한쪽을 회피할 수 있다.
또한, 본 발명에 따르면, 매우 폭이 좁은 관통 홈을 형성할 수 있기 때문에, 제1 영역과 제2 영역과의 경계 부분에 분리 폭이 넓은 완전 분리를 형성하는 것에 따른 영향, 예를 들면 채널폭의 축소를 최소한으로 억제하게 된다. 또한, 반도체 장치의 미세화를 도모할 수 있다.
또한, 본 발명에 따르면, 위상 시프트 마스크의 시프터 패턴은 설계 단계에서 작성되는 설계 데이터에 기초하여 작성되기 때문에, 새로운 데이터를 어떤 작성도 하지 않고, 원하는 시프터 패턴을 포함하는 위상 시프트 마스크를 제작할 수 있다.
또한, 본 발명에 따르면, 도체 영역의 하측에 오목부 내 및 관통홈 내를 충전하는 절연막으로 이루어지는 완전 분리형 소자 분리 절연막을 형성할 수 있어 도체 영역과 기판 간에서의 기생 용량의 발생을 회피할 수 있다.
또한, 본 발명에 따르면, 마스크 패턴은 설계 단계에서 작성되는 설계 데이터에 기초하여 작성되기 때문에, 새로운 데이터를 어떤 작성도 하지 않고 원하는 마스크 패턴을 포함하는 포토 마스크를 제작할 수 있다.

Claims (3)

  1. (a) 하지층(underlying layer) 및 반도체층이 적층된 적층 구조를 이루는 기판을 준비하는 공정과,
    (b) 상기 하지층과 접촉하지 않은 측의 상기 반도체층의 제1 주요면 내에 상기 하지층에 접촉하지 않은 제1 소자 분리 절연막을 선택적으로 형성하는 공정과,
    (c) 상기 반도체층의 상기 제1 주요면 상에 상기 제1 소자 분리 절연막의 상측에만 위치하는 도체 영역을 포함하는 소자를 형성하는 공정과,
    (d) 상기 하지층 중 적어도 일부를 제거하는 공정과,
    (e) 상기 공정 (d)보다도 후에 실행되며, 상기 반도체층의 제2 주요면 내에 상기 도체 영역의 하측에 있어서 상기 제1 소자 분리 절연막에 접촉하는 제2 소자 분리 절연막을 선택적으로 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  2. (a) 하지층 및 반도체층이 적층된 적층 구조를 이루는 기판을 준비하는 공정과,
    (b) 제1 도전형의 제1 웰의 형성 예정 영역과, 제2 도전형의 제2 웰의 형성예정 영역 간의 제1 경계 부분 및 모두 동일 도전형의 웰 내에 형성되는 제1 반도체 소자의 형성 예정 영역과, 제2 반도체 소자의 형성 예정 영역 간의 제2 경계 부분 중 적어도 한쪽에 있어서, 상기 하지층과 접촉하지 않은 측의 상기 반도체층의 제1 주요면 내에 상기 제1 및 제2 웰의 바닥보다도 얕은 바닥부를 포함하고, 상기하지층에 접촉하지 않은 제1 소자 분리 절연막을 선택적으로 형성하는 공정과,
    (c) 상기 하지층 중 적어도 일부를 제거하는 공정과,
    (d) 상기 공정 (c)보다도 후에 실행되며 상기 반도체층의 제2 주요면 내에 상기 제1 소자 분리 절연막에 접촉하는 제2 소자 분리 절연막을 선택적으로 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  3. (a) 제1 영역과 제2 영역과의 경계를 포함하는 제1 주요면을 포함하는 기판을 준비하는 공정과,
    (b) 상기 경계를 포함하는 부분에서 상기 제1 주요면과는 반대측의 상기 기판의 제2 주요면에 도달하지 않은 저면을 갖는 오목부를, 상기 기판의 상기 제1 주요면 내에 선택적으로 형성하는 공정과,
    (c) 상기 공정 (b)에 의해서 얻어지는 구조 상에 네거티브형 포토 레지스트를 형성하는 공정과,
    (d) 상기 제1 영역의 상측에서의 사출광의 위상과, 상기 제2 영역의 상측에서의 사출광의 위상이 서로 반대위상이 되는 포토 마스크를 이용하여 상기 포토 레지스트를 노광하는 공정과,
    (e) 상기 공정 (d)보다도 뒤에 실행되며, 상기 포토 레지스트를 현상하는 공정과,
    (f) 상기 공정 (e)에 의해서 노출한 부분의 상기 기판을 제거함으로써, 상기 오목부의 상기 저면으로부터 상기 기판의 상기 제2 주요면에 관통하는 관통홈을 형성하는 공정과,
    (g) 상기 오목부 내 및 상기 관통홈 내를 절연막에 의해서 충전하는 공정을 포함하는 반도체 장치의 제조 방법.
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