FR2807873A1 - Procede de fabrication d'un dispositif a semiconducteur utilisant un substrat soi - Google Patents
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Abstract
Le procédé de l'invention permet d'établir un contact de corps avec un dispositif tout en isolant électriquement l'un de l'autre un transistor NMOS et un transistor PMOS par une isolation complète. Premièrement, on forme des pellicules d'isolation d'élément (7d, 7e, 7f) d'un type à isolation partielle, dans une première surface principale d'une couche de silicium (3). Après avoir formé des transistors et d'autres éléments, on forme un substrat de support (23) sur toute la surface. On enlève ensuite un substrat en silicium et une couche d'oxyde enterrée pour mettre à nu une seconde surface principale de la couche de silicium (3), après quoi on forme des pellicules d'isolation d'élément (27d) connectées à des pellicules d'isolation d'élément (7d) du type à isolation partielle, pour obtenir ainsi une isolation complète.
Description
PROCEDE DE FABRICATION D'UN DISPOSITIF A SEMICONDUCTEUR
UTILISANT UN SUBSTRAT SOI
La présente invention concerne un procédé de fabrication d'un dispositif à semiconducteur utilisant un substrat silicium sur isolant, ou
SOI.
La figure 44 est une coupe montrant une structure d'un disposi-
tif à semiconducteur classique utilisant un substrat SOI. Le substrat SOI a une structure multicouche dans laquelle un substrat en silicium 101, une couche d'oxyde enterrée (ou BOX pour "Buried Oxide") 102 et une couche de silicium 103 sont disposées dans cet ordre. Des pellicules d'isolation d'élément 107a à 107c ayant des surfaces inférieures placées au-dessus d'une surface supérieure de la couche d'oxyde enterrée 102, sont formées sélectivement dans une surface supérieure de la couche de
silicium 103. Une telle isolation sera appelée ci-après "une isolation par-
tielle".
Un transistor PMOS est formé dans une région de formation d'élément définie par les pellicules d'isolation d'élément 107a et 107b. Le transistor PMOS a des régions de source-drain de type p+ 114a1 et 114a2 disposées face à face de part et d'autre d'une région de formation
de canal 113a, de type n-, une structure de grille 110a ayant une struc-
ture multicouche dans laquelle une pellicule isolante de grille 108 et une
électrode de grille 109a sont disposées dans cet ordre, et une paroi laté-
rale 111 formée sur une surface latérale de la structure de grille 110Oa.
Les régions de source-drain 114a1 et 114a2 et la région de formation de
canal 113a sont formées dans un caisson de type n- 112a.
En outre, un transistor NMOS est formé dans une région de formation d'élément définie par les pellicules d'isolation d'élément 107b et 107c. Le transistor NMOS a des régions de source-drain de type n+ 114b1 et 114b2 disposées face à face de part et d'autre d'une région de formation de canal de type p- 113b, une structure de grille 110 Ob ayant une structure multicouche dans laquelle une pellicule isolante de grille 108 et une électrode de grille 109b sont disposées dans cet ordre, et une paroi latérale 111 formée sur une surface latérale de la structure de grille
b. Les régions de source-drain 114b1 et 114b2 et la région de forma-
tion de canal 113b sont formées dans un caisson de type p- 112b.
Conformément au dispositif à semiconducteur classique repré-
senté sur la figure 44, les pellicules d'isolation d'élément 107a à 107c d'un type à isolation partielle sont formées dans la surface supérieure de la couche de silicium 103. Par conséquent, des potentiels électriques des régions de formation de canal 113a et 113b peuvent être fixés de façon externe à travers la couche de silicium 103, entre les surfaces inférieures des pellicules d'isolation d'élément 107a à 107c et la surface supérieure de la couche d'oxyde enterrée 102. En d'autres termes, il est possible
d'établir un contact de corps.
Cependant, la pellicule d'isolation d'élément 107b du type à isolation partielle est également formée dans une partie frontière du caisson de type n- 112a et du caisson de type p- 112b. Par conséquent, la région de source-drain de type p+ 114a2 et la région de source-drain de type n+ 114b1 sont connectées électriquement l'une à l'autre à travers
le caisson de type n- 112a et le caisson de type p- 112b qui sont dispo-
sés sous la pellicule d'isolation d'élément 107b. Il en résulte qu'il y a eu un problème consistant en ce qu'une structure de thyristor parasite est
formée dans cette partie, ce qui occasionne un déverrouillage.
Pour résoudre un tel problème, un but de la présente invention est d'obtenir un procédé de fabrication d'un dispositif à semiconducteur qui peut établir un contact de corps tout en isolant électriquement l'un de l'autre un transistor NMOS et un transistor PMOS, au moyen d'un isolant formé à partir d'une surface supérieure d'une couche de semiconducteur jusqu'à une surface inférieure de celle-ci (ce qu'on appelle ci-après "une isolation complète") et peut également contribuer à la micro- fabrication
d'un élément.
Un premier aspect de la présente invention porte sur un proce-
dé de fabrication d'un dispositif à semiconducteur comprenant les étapes suivantes: (a) on prépare un substrat ayant une structure multicouche
dans laquelle il existe une couche sous-jacente et une couche de semi-
conducteur, (b) on forme sélectivement une première pellicule d'isolation d'élément qui n'est pas en contact avec la couche sous-jacente dans une première surface principale de la couche de semiconducteur, d'un côté qui n'est pas en contact avec la couche sous-jacente, (c) on forme un
élément ayant une région conductrice qui est placée seulement au-
dessus de la première pellicule d'isolation d'élément sur la première sur-
face principale de la couche de semiconducteur, (d) on enlève au moins une partie de la couche sous-jacente, et (e) on forme sélectivement une
seconde pellicule d'isolation d'élément qui est en contact avec la pre-
mière pellicule d'isolation d'élément au-dessous de la région conductrice dans une seconde surface principale de la couche de semiconducteur,
après l'étape (d).
Un second aspect de la présente invention porte sur un procédé de fabrication d'un dispositif à semiconducteur comprenant les étapes suivantes: (a) on prépare un substrat ayant une structure multicouche
dans laquelle il existe une couche sous-jacente et une couche de semi-
conducteur, (b) on forme sélectivement une première pellicule d'isolation d'élément qui a une partie de fond moins profonde que des fonds d'un premier caisson d'un premier type de conductivité et d'un second caisson
d'un second type de conductivité, et qui n'est pas en contact avec la cou-
che sous-jacente dans une première surface principale de la couche de
semiconducteur, d'un côté qui n'est pas en contact avec la couche sous-
jacente, dans l'une au moins d'une première partie frontière entre une région dans laquelle le premier caisson doit être formé et une région dans laquelle le second caisson doit être formé, et d'une seconde partie
frontière entre une région dans laquelle un premier élément à semicon-
ducteur doit être formé et une région dans laquelle un second élément à semiconducteur doit être formé, dans des caissons du même type de
conductivité, (c) on enlève au moins une partie de la couche sous-
jacente, et (d) on forme sélectivement une seconde pellicule d'isolation
d'élément qui est en contact avec la première pellicule d'isolation d'élé-
ment dans une seconde surface principale de la couche de semiconduc-
teur, après l'étape (c).
Un troisième aspect de la présente invention porte sur un pro-
cédé de fabrication d'un dispositif à semiconducteur, comprenant les éta-
pes suivantes: (a) on prépare un substrat ayant une première surface
principale comprenant une frontière entre une première région et une se-
conde région, (b) on forme sélectivement, dans la première surface principale du substrat, une partie concave ayant une surface de fond qui
n'atteint pas une seconde surface principale du substrat, d'un côté oppo-
sé à la première surface principale dans une partie incluant la frontière, (c) on forme une résine photosensible négative sur une structure obtenue
à l'étape (b), (d) on expose la résine photosensible en utilisant un pho-
tomasque à travers lequel une phase d'une lumière émise au-dessus de
la première région et une phase d'une lumière émise au-dessus de la se-
conde région sont inverses l'une de l'autre, (e) on développe la résine photosensible après l'étape (d), (f) on enlève le substrat dans une partie
exposée à l'étape (e), pour former ainsi une tranchée traversante qui pé-
nètre jusqu'à la seconde surface principale du substrat, à partir de la surface de fond de la partie concave, et (g) on remplit la partie concave
et la tranchée traversante avec une pellicule isolante.
Un quatrième aspect de la présente invention porte sur le pro-
cédé de fabrication d'un dispositif à semiconducteur conforme au troi-
sième aspect de la présente invention, dans lequel la première région est un premier caisson d'un premier type de conductivité, la seconde région
est un second caisson d'un second type de conductivité, la résine photo-
sensible est exposée en utilisant un masque à déphasage ayant un motif
déphaseur dans lequel un déphaseur pour inverser une phase d'une lu-
mière incidente est formé au-dessus de la première région ou au-dessus de la seconde région à l'étape (d), et le motif déphaseur est créé sur la base de données de conception qui décrivent des configurations des
premier et second caissons dans le substrat.
Un cinquième aspect de la présente invention porte sur le
procédé de fabrication d'un dispositif à semiconducteur conforme au troi-
sième aspect de la présente invention, comprenant en outre les étapes suivantes: (h) on forme un élément à semiconducteur ayant une région de conducteur sur le substrat, après l'étape (g), la partie concave étant également formée au-dessous d'une région dans laquelle la région de conducteur doit être formée à l'étape (b), et la résine photosensible est
exposée en utilisant un photomasque ayant un motif de masque dans le-
quel une pellicule d'arrêt de lumière est formée au-dessus de la région
dans laquelle la région de conducteur doit être formée à l'étape (d).
Un sixième aspect de la présente invention porte sur le procédé de fabrication d'un dispositif à semiconducteur conforme au cinquième aspect de la présente invention, dans lequel le motif de masque est créé sur la base de données de conception dans lesquelles une configuration
de la région de conducteur dans l'élément à semiconducteur est décrite.
Conformément au premier aspect de la présente invention, la pellicule d'isolation d'élément d'un type à isolation complète, ayant les
première et seconde pellicules d'isolation d'élément, est formée au-
dessous de la région de conducteur. Il est donc possible d'éviter la géné-
ration d'une capacité parasite entre la région de conducteur et la couche
de semiconducteur.
Conformément au second aspect de la présente invention, la pellicule d'isolation d'élément d'un type à isolation complète, ayant les première et seconde pellicules d'isolation d'élément, est formée dans au moins une partie parmi la première partie frontière et la seconde partie
frontière. Il est donc possible d'éviter au moins une influence parmi l'in-
fluence de la connexion électrique du premier caisson et du second cais-
son à travers la couche de semiconducteur, et l'influence de la connexion électrique du premier élément à semiconducteur et du second élément à
semiconducteur à travers la couche de semiconducteur.
Conformément au troisième aspect de la présente invention, il
est possible de former la tranchée traversante ayant une très faible lar-
geur. Il est donc possible de minimiser l'influence de la formation d'une isolation complète ayant une grande largeur d'isolation dans la partie frontière entre la première région et la seconde région, par exemple une
réduction d'une largeur de canal. En outre, la micro-fabrication du dispo-
sitif à semiconducteur peut également être obtenue.
Conformément au quatrième aspect de la présente invention, le
motif déphaseur du masque à déphasage est créé sur la base des don-
nées de conception qui sont créées au stade de conception. Il est donc possible de fabriquer un masque à déphasage ayant un motif déphaseur
souhaitable, sans créer de nouvelles données.
Conformément au cinquième aspect de la présente invention, la pellicule d'isolation d'élément d'un type à isolation complète, ayant la
pellicule isolante remplissant la partie concave et la tranchée traver-
sante, peut être formée au-dessous de la région de conducteur. Il est
donc possible d'éviter la génération d'une capacité parasite entre la ré-
gion de conducteur et le substrat.
Conformément au sixième aspect de la présente invention, le motif de masque est créé sur la base des données de conception qui sont
créées au stade de conception. Il est donc possible de fabriquer un pho-
tomasque ayant un motif de masque souhaitable, sans créer de nouvelles données. D'autres caractéristiques et avantages de l'invention seront
mieux compris à la lecture de la description qui va suivre de modes de
réalisation, donnés à titre d'exemples non limitatifs. La suite de la des-
cription se réfère aux dessins annexés, dans lesquels:
La figure 1 est une vue de dessus montrant de façon caracté-
ristique un exemple d'une configuration d'un dispositif à semiconducteur; Les figures 2 à 25 sont des coupes montrant, dans l'ordre d'étapes, un procédé de fabrication d'un dispositif à semiconducteur conforme à un premier mode de réalisation de la présente invention;
La figure 26 est une vue de dessus montrant de façon caracté-
ristique un exemple d'une configuration du dispositif à semiconducteur; Les figures 27 à 32 sont des coupes montrant, dans l'ordre d'étapes, un procédé de fabrication d'un dispositif à semiconducteur conforme à un second mode de réalisation de la présente invention;
La figure 33 est une coupe illustrant une structure d'un disposi-
tif à semiconducteur ayant une pellicule d'isolation d'élément d'un type à isolation partielle/complète; Les figures 34 à 43 sont des vues caractéristiques illustrant un procédé de création d'un motif déphaseur d'un masque à déphasage; et
La figure 44 est une coupe montrant une structure d'un disposi-
tif à semiconducteur classique.
Premier mode de réalisation
La figure 1 est une vue de dessus montrant de façon caracté-
ristique un exemple d'une configuration d'un dispositif à semiconducteur.
Le dispositif à semiconducteur représenté sur la figure 1 comprend qua-
tre transistors MOS (PMOSa, NMOSb, PMOSc et NMOSd) disposés de façon mutuellement adjacente, une inductance en spirale 20 et une plage de connexion 22. Le transistor PMOSa a des régions de source-drain 14a1 et 14a2 et une électrode de grille 9a, le transistor NMOSb a des régions de source-drain 14b1 et 14b2 et une électrode de grille 9b, le transistor PMOSc a des régions de source-drain 14c1 et 14c2 et une
électrode de grille 9c, et le transistor NMOSd a des régions de source-
drain 14d1 et 14d2 et une électrode de grille 9d.
La région de source-drain 14a1 est connectée à l'inductance en
spirale 20 au moyen d'une interconnexion 17a, les régions de source-
drain 14a2 et 14b1 sont connectées l'une à l'autre au moyen d'une inter-
connexion 17b, et la région de source-drain 14b2 est connectée à une interconnexion 17c. En outre, l'inductance en spirale 20 est connectée à la plage de connexion 22 au moyen d'une interconnexion 21. En outre, les régions de source-drain 14c1 et 14d2 sont respectivement connectées à des interconnexions MEc et MEe, et les régions de source-drain 14c2 et
14d1 sont connectées l'une à l'autre au moyen d'une interconnexion MEd.
Le dispositif à semiconducteur représenté sur la figure 1 com-
prend une région de contact de corps BCa pour fixer chaque potentiel
électrique de chaque région de formation de canal (qui est en recouvre-
ment avec les électrodes de grille 9a et 9c et n'apparaît pas sur la figure 1) du transistor PMOSa et du transistor PMOSc. La région de contact de corps BCa est connectée à une interconnexion métallique MEa. En outre, le dispositif à semiconducteur représenté sur la figure 1 comprend une région de contact de corps BCb pour fixer chaque potentiel électrique de chaque région de formation de canal (qui est en recouvrement avec les
électrodes de grille 9b et 9d et n'apparaît pas sur la figure 1) du transis-
tor NMOSb et du transistor NMOSd. La région de contact de corps BCb
est connectée à une interconnexion en métal MEb.
Une isolation partielle 7 et une isolation complète 27A sont formées entre le transistor PMOSa et le transistor NMOSb et entre le transistor PMOSc et le transistor NMOSd. En outre, l'isolation partielle 7 et une isolation complète 27D sont formées entre le transistor PMOSa et
le transistor PMOSc, et entre le transistor NMOSb et le transistor NMOSd.
Il n'est pas nécessaire que les deux isolations complètes 27A et 27D
soient formées, et l'une au moins d'entre elles peut être formée pour at-
teindre le but recherché. Bien entendu, les deux peuvent être formées.
Pour éviter qu'un déverrouillage se produise, I'isolation com-
plète 27A est formée, et les transistors PMOS et NMOS sont complète-
ment isolés électriquement l'un de l'autre. Pour empêcher parfaitement l'apparition d'un déverrouillage, il suffit que l'isolation complète 27A soit formée de façon à entourer la région de formation de transistor PMOS et la région de contact de corps de transistor PMOS, et à entourer la région de formation de transistor NMOS et la région de contact de corps de transistor NMOS, ce qui n'est pas représenté sur la figure 1. Comme on le décrira ci-dessous, I'incorporation de l'isolation complète 27A dans une
partie frontière entre un caisson N et un caisson P peut empêcher la gé-
nération du déverrouillage. En outre, il suffit que l'isolation complète 27D
soit formée de façon à réduire un bruit occasionné entre des circuits dis-
posés de façon mutuellement adjacente. En outre, une isolation complète 27B est formée au-dessous de l'inductance en spirale 20 et une isolation
complète 27C est formée au-dessous de la plage de connexion 22.
En se référant à une coupe faite selon une ligne X1 représentée
sur la figure 1, on va présenter une description d'un procédé de fabrication
d'un dispositif à semiconducteur conforme à un premier mode de réalisa-
tion. Les figures 2 à 20 sont des coupes montrant, dans l'ordre d'étapes, le procédé de fabrication d'un dispositif à semiconducteur conforme au
premier mode de réalisation. En premier lieu, on prépare un substrat sili-
cium sur isolant, ou SOI, ayant une structure multicouche dans laquelle un substrat en silicium 1, une couche d'oxyde enterrée 2 et une couche
de silicium 3 sont disposées dans cet ordre. Ensuite, on forme entière-
ment une pellicule d'oxyde de silicium 4 et une pellicule de nitrure de sili-
cium 5, dans cet ordre, sur une première surface principale de la couche de silicium 3 (du côté qui n'est pas en contact avec la couche d'oxyde enterrée 2). Ensuite, on soumet la pellicule de nitrure de silicium 5 à des opérations de définition de motif et d'attaque, en utilisant à titre de masque la pellicule de nitrure de silicium 5 résiduelle. Il en résulte que des parties concaves 6a à 6c ayant des parties de fond dans la couche de silicium 3 sont formées à travers la pellicule d'oxyde de silicium 4
(figure 2).
Ensuite, on dépose une pellicule isolante, telle qu'une pellicule d'oxyde de silicium, sur la totalité de la surface avec une épaisseur adaptée pour enterrer au moins les parties concaves 6a à 6c. Ensuite, on
effectue un traitement de polissage chimio-mécanique (ou CMP). Le trai-
tement de polissage chimio-mécanique est arrêté en laissant une partie de la pellicule de nitrure de silicium 5. Ensuite, on enlève par attaque par voie humide la pellicule de nitrure de silicium 5 résiduelle et la pellicule
d'oxyde de silicium 4. Par conséquent, des pellicules d'isolation d'élé-
ment 7a à 7c d'un type à isolation partielle, peuvent être formées dans la
première surface principale de la couche de silicium 3 (figure 3).
Après avoir accompli l'attaque pour former les parties concaves 6a à 6c, on peut effectuer une implantation ionique afin de former une région d'impureté à concentration élevée sous les pellicules d'isolation
d'élément 7a à 7c, avant de déposer la pellicule isolante.
Selon une variante, l'attaque pour former les parties concaves
6a à 6c peut être arrêtée à un stade auquel la première surface princi-
pale de la couche de silicium 3 est à nu. Dans ce cas, la partie concave qui est formée après l'attaque est remplie avec la pellicule isolante pour former les pellicules d'isolation d'élément 7a à 7c. Ensuite, on enlève la pellicule d 'oxyde de silicium 4 et la pellicule de nitrure de silicium 5 et on effectue ensuite une opération de croissance épitaxiale de silicium sur la première surface principale de la couche de silicium 3. Il en résulte
qu'on peut obtenir une structure représentée sur la figure 3.
Selon une variante, une surface supérieure de la couche
d'oxyde enterrée 2 peut être mise à nu par l'attaque pour former les par-
ties concaves 6a à 6c (figure 4). Ensuite, on forme une pellicule de sili-
cium polycristallin 65 sur la totalité de la surface, avec une épaisseur adaptée de façon à ne pas enterrer les parties concaves 6a à 6c (figure ), et on l'enlève ensuite par attaque sélective en laissant l'intérieur des
parties concaves 6a à 6c et la périphérie de leur ouverture (figure 6). En-
suite, on dépose sur la totalité de la surface, à travers la pellicule de sili-
cium polycristallin 65, une pellicule isolante 66 pour enterrer les parties concaves 6a à 6c, et on met à nu la pellicule de nitrure de silicium 5 par
le traitement de polissage chimio-mécanique. Ensuite, on enlève la pelli-
cule de nitrure de silicium 5 et la pellicule d'oxyde de silicium 4 (figure 7). Ensuite, on oxyde une partie supérieure de la pellicule de silicium polycristallin 65 de façon à obtenir les pellicules d'isolation d'élément 7a à 7c comprenant la pellicule isolante 66 et la pellicule de silicium poly-
cristallin oxydé 65 (figure 8).
Selon une variante, on peut former une couche de silicium po-
lycristallin 64 entre la pellicule d'oxyde de silicium 4 et la pellicule de ni-
trure de silicium 5 (figure 9). Après avoir formé la partie concave 6c, on oxyde la couche de silicium polycristallin 64 et la couche de silicium 3
pour former une pellicule d'oxyde de silicium 63 recouvrant une paroi in-
terne de la partie concave 6c (figure 10). Ensuite, on dépose sur la tota-
lité de la surface une pellicule isolante 62 pour enterrer la partie concave 6c, à travers la pellicule d'oxyde de silicium 63, et ensuite on met à nu la
pellicule de nitrure de silicium 5 par le traitement de polissage chimio-
mécanique (figure 11). Par conséquent, il est possible de former la pelli-
cule d'isolation d'élément 7c ayant une forme de bec d'oiseau qui définit une paire en direction verticale à l'extrémité de la pellicule de nitrure de
silicium 5. Ensuite, on enlève la pellicule d'oxyde de silicium 4 et la pelli-
cule de nitrure de silicium 5. On peut également appliquer de telles éta-
pes aux pellicules d'isolation d'élément 7a et 7b. En ce qui concerne divers procédés de formation d'une pellicule d'isolation d'élément d'un type à isolation partielle décrit ci-dessus, le présent inventeur a déposé la demande de brevet des E.U.A. n 09/466934 le 20 décembre 1999 et la
demande de brevet des E.U.A. n 09/639953 le 17 août 2000.
A la suite de l'étape représentée sur la figure 3, on définit une
frontière dans la pellicule d'isolation d'élément 7b, et on forme un cais-
son N 12a, de type n-, et un caisson P 12b, de type p-, dans la couche de silicium 3, par un procédé d'implantation ionique. Les fonds du caisson N
12a et du caisson P 12b sont placés de façon plus profonde que les sur-
faces de fond des pellicules d'isolation d'élément 7a à 7c. Ensuite, une structure de grille 10a ayant une structure multicouche dans laquelle une pellicule d'oxyde de grille 8 et une électrode de grille 9a sont établies
dans cet ordre, est formée sélectivement sur la première surface princi-
pale de la couche de silicium 3, dans une première région de formation d'élément du substrat SOI définie par les pellicules d'isolation d'élément
7a et 7b. En outre, une structure de grille 10b ayant une structure multi-
couche dans laquelle la pellicule d'oxyde de grille 8 et une électrode de grille 9b sont établies dans cet ordre, est formée sélectivement sur la première surface principale de la couche de silicium 3, dans une seconde région de formation d'élément du substrat SOI définie par les pellicules d'isolation d'élément 7b et 7c. Ensuite, on forme une paroi latérale 11,
comprenant une pellicule isolante, sur des surfaces latérales des structu-
res de grille respectives 10a et 10b.
Ensuite, on forme des régions de source-drain p+ 14a1 et 14a2, par le procédé d'implantation ionique, dans la couche de silicium 3 dans la première région de formation d'élément. Une région interposée entre les régions de source-drain 14a1 et 14a2 est définie comme une région de formation de canal de type n-, 13a. Ensuite, on forme des régions de
source-drain de type n+ 14b1 et 14b2, par le procédé d'implantation ioni-
que, dans la couche de silicium 3 dans la seconde région de formation d'élément. Une région interposée entre les régions de source-drain 14b1
et 14b2 est définie comme une région de formation de canal de type p-
13b (figure 12).
Ensuite, après avoir formé une pellicule isolante inter-couche sur la totalité de la surface de la structure représentée sur la figure 12, on forme sélectivement dans la pellicule isolante inter-couche 15 des trous de contact 16a1, 16a2, 16b1 et 16b2, respectivement connectés aux régions de source-drain 14a1, 14a2, 14b1 et 14b2, et on les remplit
avec un bouchon en métal tel que du tungstène. Ensuite, on forme sélec-
tivement des interconnexions respectives 17a à 17c, formées par un me-
tal tel que l'aluminium, sur la pellicule isolante inter-couche 15. L'inter-
connexion 17a est connectée au trou de contact 16a1, I'interconnexion 17b est connectée aux trous de contact 16a2 et 16b1, et l'interconnexion
17c est connectée au trou de contact 16b2 (figure 13).
Ensuite, après avoir formé une pellicule isolante inter-couche 18 sur la totalité de la surface de la structure représentée sur la figure 13, on forme sélectivement dans la pellicule isolante inter-couche 18 un trou de contact 19 connecté à l'interconnexion 17a et rempli avec un
bouchon de métal. Ensuite, on forme sélectivement sur la pellicule iso-
lante inter-couche 18 (figure 14) respectivement une inductance en spi-
rale 20 connectée au trou de contact 19, une interconnexion 21 connec-
tée à l'inductance en spirale 20 et une plage de connexion 22 connectée à l'interconnexion 21. Comme représenté sur la figure 14, l'inductance en spirale 20 et la plage de connexion 22 sont établies seulement au-dessus
de la pellicule d'isolation d'élément 7a.
Ensuite, on forme sur la totalité de la surface de la structurereprésentée sur la figure 14, par exemple par un procédé d'assemblage
de tranches (figure 15), un substrat de support 23 comprenant une pelli-
cule isolante telle qu'une pellicule d'oxyde de silicium. Ensuite, on re-
tourne verticalement la structure représentée sur la figure 15, et on en-
lève la majeure partie du substrat en silicium 1 par meulage mécanique.
Ensuite, on effectue une attaque par voie humide en utilisant KOH, ce qui enlève complètement le substrat en silicium 1 et met à nu la couche d'oxyde enterrée 2, par exemple. Ensuite, on enlève la couche d'oxyde enterrée 2 par attaque par voie humide en utilisant HF, de façon à mettre à nu la seconde surface principale de la couche de silicium 3 (du côté qui n'est pas en contact avec la pellicule isolante inter-couche 15) (figure
16). La couche d'oxyde enterrée 2 est enlevée par l'attaque par voie hu-
mide utilisant HF. Par conséquent, il est possible d'éviter que la seconde surface principale de la couche de silicium 3 soit endommagée à l'étape
d'enlèvement de la couche d'oxyde enterrée 2.
Ensuite, on forme sur la seconde surface principale de la cou-
che de silicium 3 des couches de résine photosensible 24a à 24d ayant
des motifs d'ouvertures au-dessus d'une région dans laquelle une isola-
tion complète doit être formée. Plus précisément, les motifs d'ouvertures des couches de résine photosensible 24a à 24d sont placés au-dessus
d'une partie frontière entre le caisson N 12a et le caisson P 12b, au-
dessus de l'inductance en spirale 20 et au-dessus de la plage de con-
nexion 22. Ensuite, on soumet la couche de silicium 3 à une opération d'attaque jusqu'à ce que les pellicules d'isolation d'élément 7a et 7b soient mises à nu, en utilisant à titre de masques les couches de résine
photosensible 24a à 24d. Des parties concaves 25a à 25c sont ainsi for-
mées (figure 17). Les parties concaves 25a à 25c peuvent être formées
par un procédé qu'on décrira ci-dessous dans un second mode de réali-
sation. Bien que la couche d'oxyde enterrée 2 ait été complètement enlevée à l'étape représentée sur la figure 16, elle peut être enlevée sur une épaisseur prédéterminée, en laissant une partie. Dans ce cas, la couche d'oxyde enterrée 2 et la couche de silicium 3 sont soumises à une
opération d'attaque, dans cet ordre, jusqu'à ce que les pellicules d'isola-
tion d'élément 7a et 7b soient mises à nu, en utilisant à titre de masques les couches de résine photosensible 24a à 24d formées sur la couche d'oxyde enterrée 2 résiduelle. Par conséquent, les parties concaves 25a
* à 25c sont formées. Il est donc possible d'éviter que la totalité de la se-
conde surface principale de la couche de silicium 3 soit exposée à l'air
extérieur, et de maîtriser aisément la qualité.
Ensuite, après l'enlèvement des couches de résine photosensi-
ble 24a à 24d, on forme une pellicule isolante 26, telle qu'une pellicule d'oxyde de silicium, sur la totalité de la surface, avec une épaisseur
adaptée pour enterrer les parties concaves 25a à 25c (figure 18). En-
suite, on enlève la pellicule isolante 26 dans une partie se trouvant sur la seconde surface principale de la couche de silicium 3, et on la laisse seulement dans les parties concaves 25a à 25c. Par exemple, il suffit d'accomplir le traitement de polissage chimio-mécanique jusqu'à ce que la seconde surface principale de la couche de silicium 3 soit à nu. Par conséquent, les pellicules d'isolation d'élément 27a à 27c peuvent être formées en contact avec la pellicule d'isolation d'élément 7a ou 7b dans la seconde surface principale de la couche de silicium 3 (figure 19). Les
isolations complètes 27A, 27B et 27C représentées sur la figure 1 peu-
vent être obtenues respectivement sous la forme d'une combinaison de la pellicule d'isolation d'élément 27a et de la pellicule d'isolation d'élément 7b, d'une combinaison de la pellicule d'isolation d'élément 27b et de la pellicule d'isolation d'élément 7a, et d'une combinaison de la pellicule
d'isolation d'élément 27c et de la pellicule d'isolation d'élément 7a.
Ensuite, on forme sélectivement à travers l'intérieur de chacune des pellicules d'isolation d'élément 27c et 7a et des pellicules d'isolation
inter-couche 15 et 18, un trou de contact 28 pour connecter électrique-
ment à l'extérieur la plage de connexion 22 (figure 20).
Après avoir obtenu la structure représentée sur la figure 18, on peut accomplir l'étape de formation du trou de contact 28 (figure 20), sans accomplir l'étape d'enlèvement de la pellicule isolante 26 (figure 19). Il est donc possible d'éviter que la totalité de la seconde surface
principale de la couche de silicium 3 soit exposée à l'air extérieur.
Par exemple, la demande de brevet du Japon ouverte à l'exa- men du public n 7-161809 (1995) a décrit une technique pour ouvrir une couche de semiconducteur sur une surface opposée à une surface sur laquelle une isolation partielle est accomplie, pour ainsi mettre à nu un
isolant de l'isolation partielle et remplir l'ouverture avec un autre isolant.
En se référant à une coupe selon une ligne X2 représentée sur
la figure 1, on va décrire le procédé de fabrication d'un dispositif à semi-
conducteur conforme au premier mode de réalisation. Les figures 21 à 25
sont des coupes montrant, dans l'ordre des étapes, le procédé de fabri-
cation d'un dispositif à semiconducteur conforme au premier mode de réalisation. En premier lieu, on forme entièrement une pellicule d'oxyde de silicium 4 et une pellicule de nitrure de silicium 5 sur une première
surface principale d'une couche de silicium 3, dans cet ordre, et on ef-
fectue une attaque en utilisant à titre de masque la pellicule de nitrure de silicium 5 dans laquelle on a défini un motif. Par conséquent, des parties concaves 6d à 6f ayant des parties de fond dans la couche de silicium 3 sont formées à travers la pellicule d'oxyde de silicium 4 (figure 21). Cette
étape est accomplie conjointement à l'étape représentée sur la figure 2.
Ensuite, on remplit les parties concaves 6d à 6f avec une pelli-
cule isolante. Des pellicules d'isolation d'élément 7d à 7f d'un type à
isolation partielle sont ainsi formées. Cette étape est accomplie conjoin-
tement à l'étape représentée sur la figure 3. Ensuite, après avoir formé un caisson N 12a, de type n-, dans la couche de silicium 3, on forme une structure de grille 10a sur la première surface principale de la couche de silicium 3, dans une première région de formation d'élément d'un substrat SOl définie par les pellicules d'isolation d'élément 7d et 7e. En outre, on forme une structure de grille 10c, ayant une structure multicouche dans laquelle une pellicule d'oxyde de grille 8 et une électrode de grille 9c
sont établies dans cet ordre, sur la première surface principale de la cou-
che de silicium 3 dans une troisième région de formation d'élément du
substrat SOl définie par les pellicules d'isolation d'élément 7d et 7f. En-
suite, on forme une paroi latérale 11 sur des surfaces latérales des
structures de grille 10a et 10Oc. Ensuite, on forme des régions de source-
drain de type p+, 14a1, 14a2, 14c1 et 14c2, dans la couche de silicium 3
dans les première et troisième régions de formation d'élément. Par con-
séquent, une région de formation de canal de type n- 13a est définie sous la structure de grille 14a, et une région de formation de canal de type n13c est définie sous la structure de grille 10c (figure 22). Ces étapes sont accomplies conjointement à l'étape représentée sur la figure 12. On peut former les pellicules d'isolation d'élément 7d à 7f en
faisant varier considérablement les conditions dans lesquelles les pelli-
cules d'isolation d'élément 7a à 7c sont formées, comme décrit ci-dessus.
Ensuite, on forme des pellicules isolantes inter-couches 15 et 18 et un substrat de support 23, et on enlève la couche de silicium 1 et la couche d'oxyde enterrée 2 aux étapes représentées sur les figures 13 à
16. On obtient de ce fait une structure représentée sur la figure 23. En-
suite, on forme sur une seconde surface principale de la couche de sili-
cium 3 des couches de résine photosensible 24e et 24f ayant des motifs d'ouvertures au-dessus d'une région dans laquelle on doit former une isolation complète. Plus précisément, les motifs d'ouvertures des couches de résine photosensible 24e et 24f sont disposés au-dessus d'une partie frontière entre le transistor PMOSa et le transistor PMOSc. Ensuite, on applique une opération d'attaque à la couche de silicium 3 jusqu'à ce que la pellicule d'isolation d'élément 7d soit mise à nu, en utilisant à titre de
masques les couches de résine photosensible 24e et 24f. Une partie con-
cave 25d est donc formée (figure 24). Cette étape est accomplie con-
jointement à l'étape représentée sur la figure 17. On peut former la partie concave 25d par un procédé qu'on décrira ci-dessous dans le second
mode de réalisation.
Ensuite, après avoir enlevé les couches de résine photosensi-
ble 24e et 24f, on remplit la partie concave 25d avec une pellicule iso-
lante. Par conséquent, une pellicule d'isolation d'élément 26d est formée en contact avec la pellicule d'isolation d'élément 7d (figure 25). Cette
étape est accomplie conjointement aux étapes représentées sur les figu-
res 18 et 19. Par conséquent, l'isolation complète 27D représentée sur la
figure 1 peut être obtenue sous la forme d'une combinaison de la pelli-
cule d'isolation d'élément 27d et de la pellicule d'isolation d'élément 7d.
La pellicule isolante 26 peut être formée avec une épaisseur adaptée pour enterrer les parties concaves 25d après l'enlèvement des couches de résine photosensible 24e et 24f, et ensuite la pellicule iso- lante 26 peut être laissée sur la seconde surface principale de la couche de silicium 3, sans accomplir l'étape consistant à enlever une partie de la
pellicule isolante 26 se trouvant au-dessus de la seconde surface princi-
pale de la couche de silicium 3 (figure 19). Il est donc possible d'éviter que la totalité de la seconde surface principale de la couche de silicium 3
soit exposée à l'air extérieur.
Bien que les parties concaves 25b et 25c aient été formées sé-
parément à l'étape représentée sur la figure 17 dans la description ci-
dessus, elles peuvent être reliées l'une à l'autres. Par conséquent, il est possible d'obtenir une isolation complète s'étendant depuis une partie située au-dessus de l'inductance en spirale 20 jusqu'à une partie située
au-dessus de la plage de connexion 22.
Ainsi, conformément au procédé de fabrication d'un dispositif à semiconducteur conforme au premier mode de réalisation de la présente invention, on forme les pellicules d'isolation d'élément 7a à 7f d'un type à isolation partielle dans la première surface principale de la couche de
silicium 3, on forme le transistor PMOSa, le transistor NMOSb, le tran-
sistor PMOSc et le transistor NMOSd, et on forme ensuite les pellicules
d'isolation d'élément 27a à 27d reliées aux pellicules d'isolation d'élé-
ment 7a à 7d, du côté de la seconde surface principale de la couche de silicium 3. Par conséquent, on obtient les isolations complètes 27A à
27D. Dans ces conditions, les transistors PMOSa et NMOSb et les tran-
sistors PMOSc et NMOSd ayant des types de conductivité différents sont respectivement isolés électriquement les uns des autres par l'isolation
complète 27A. On peut donc éviter l'apparition d'un déverrouillage.
En outre, les transistors PMOSa et PMOSc et les transistors NMOSb et NMOSd qui sont formés dans les caissons 12a et 12b du même type de conductivité sont respectivement isolés électriquement les
uns des autres par l'isolation complète 27D. Par conséquent, il est possi-
ble d'éviter l'apparition d'une interaction entre des circuits adjacents. De plus, la pellicule d'isolation d'élément 7d du type à isolation partielle est présente des deux côtés de la pellicule d'isolation d'élément 27d, dans
une vue en plan. Il est donc possible d'établir un contact de corps.
En outre, l'isolation complète 27C et l'isolation complète 27B sont formées au-dessous de la plage de connexion 22 et de l'inductance en spirale 20 sur la figure 1. Il est donc possible d'éviter la génération d'une capacité parasite entre la plage de connexion 22 et l'inductance en spirale 20 et la couche de silicium 3. Il en résulte qu'une perte d'énergie peut être réduite et les caractéristiques d'un circuit de haute fréquence
peuvent être améliorées.
Second mode de réalisation
La figure 26 est une vue de dessus montrant de façon caracté-
ristique un exemple d'une configuration d'un dispositif à semiconducteur.
Le dispositif à semiconducteur représenté sur la figure 26 comprend un
transistor NMOSa formé dans un caisson P (non représenté) et un tran-
sistor PMOSb formé dans un caisson N (non représenté), de façon adja-
cente au transistor NMOSa. Le transistor NMOSa a une région de source-
drain 14a et une électrode de grille 9a, et le transistor PMOSb a une ré-
gion de source-drain 14b et une électrode de grille 9b.
Le dispositif à semiconducteur représenté sur la figure 26 com-
prend une région de contact de corps BCa pour fixer un potentiel électri-
que d'une région de formation de canal (qui est en recouvrement avec l'électrode de grille 9a et n'apparaît pas sur la figure 26) du transistor
NMOSa. La région de contact de corps BCa est connectée à une inter-
connexion en métal MEa. En outre, le dispositif à semiconducteur repré-
senté sur la figure 26 comprend une région de contact de corps BCb pour fixer un potentiel électrique d'une région de formation de canal (qui est
en recouvrement avec l'électrode de grille 9b et n'apparaît pas sur la fi-
gure 26) du transistor PMOSb. La région de contact de corps BCb est connectée à une interconnexion en métal MEb. Une isolation partielle 7 et une isolation complète 57B sont formées entre le transistor NMOSa et
le transistor PMOSb.
En se référant à une coupe selon une ligne X3 représentée sur
la figure 26, on présentera une description d'un procédé de fabrication
d'un dispositif à semiconducteur conforme à un second mode de réalisa-
tion. Les figures 27 à 32 sont des coupes montrant, dans l'ordre des éta-
pes, le procédé de fabrication d'un dispositif à semiconducteur conforme au second mode de réalisation. En premier lieu, on prépare un substrat SOI ayant une structure multicouche dans laquelle un substrat en silicium 1, une couche d'oxyde enterrée 2 et une couche de silicium 3 sont dispo-
sées dans cet ordre. Ensuite, on forme sélectivement des parties conca-
ves 6a à 6c dans une surface supérieure de la couche de silicium 3, res-
pectivement par le même procédé que celui du premier mode de réalisa-
tion. On forme ensuite une couche de résine photosensible négative 50
sur la totalité de la surface (figure 27).
Ensuite, on expose la résine photosensible 50 en utilisant un
masque à déphasage 53 du type Levenson (figure 28). Le masque à dé-
phasage 53 a une structure dans laquelle un déphaseur 52 pour inverser de 180 une phase de la lumière incidente est formé sélectivement sur un substrat en verre 51. Dans le second mode de réalisation, le déphaseur 52 est formé soit dans une région dans laquelle un caisson N doit être formé, soit dans une région dans laquelle un caisson P doit être formé (audessus d'une région dans laquelle le caisson N doit être formé sur la figure 28). Par conséquent, la résine photosensible 50 placée au-dessus de la région dans laquelle le caisson P doit être formé est exposée au
moyen d'une lumière émise ayant une phase de 0 , et la résine photo-
sensible 50 placée au-dessus de la région dans laquelle le caisson N doit être formé est exposée au moyen d'une lumière émise ayant une phase de 180 . En outre, des lumières émises ayant des phases inverses l'une de l'autre s'annulent, ce qui fait qu'une intensité lumineuse égale à zéro est obtenue dans une partie frontière entre la région dans laquelle le caisson N doit être formé et la région dans laquelle le caisson P doit être formé. Ensuite, on développe la résine photosensible 50 exposée. A ce moment, du fait qu'on a utilisé la résine photosensible négative 50, seule la résine photosensible 50 dans la partie frontière entre la région dans laquelle le caisson N doit être formé et la région dans laquelle le caisson P doit être formé, qui est exposée par la lumière émise dont l'intensité
lumineuse est égale à zéro, est dissoute et enlevée avec un développa-
teur, et seule la surface supérieure de la couche de silicium 3 dans la
même partie est mise à nu. Par conséquent, une ouverture 54a est for-
mée (figure 29). La largeur de l'ouverture 54a est très inférieure à une largeur de ligne minimale définie par les performances d'exposition dans
une technique photolithographique ordinaire.
Ensuite, on attaque la couche de silicium 3 en utilisant à titre de masque la résine photosensible 50 sur laquelle est formée l'ouverture 54a, jusqu'à ce que la couche d'oxyde enterrée 2 soit mise à nu. Il en
résulte qu'une partie concave 54b est formée. Ensuite, on enlève la ré-
sine photosensible 50 (figure 30). Ensuite, on remplit les parties conca-
ves 6a à 6c et 54b avec une pellicule isolante, telle qu'une pellicule d'oxyde de silicium. On obtient ainsi des pellicules d'isolation d'élément
7a, 7c et 58b (figure 31). La pellicule d'isolation d'élément 58b est cons-
tituée par une pellicule d'oxyde de silicium 57b remplissant la partie con-
cave 54b et par une pellicule d'oxyde de silicium 56b remplissant la par-
tie concave 6b. Une isolation complète 57B représentée sur la figure 26 peut être obtenue sous la forme d'une combinaison de la pellicule d'oxyde de silicium 57b et de la pellicule d'oxyde de silicium 56b dans
une partie placée sur la pellicule d'oxyde de silicium 57b.
On peut former une pellicule d'isolation d'élément 58b en utili-
sant une telle structure dans laquelle la couche de silicium polycristallin 64 est incorporée entre la pellicule d'oxyde de silicium 4 et la pellicule de
nitrure de silicium 5, comme décrit ci-dessus.
Ensuite, on forme un caisson P 12b, de type p-, et un caisson N 12a, de type n-, dans la couche de silicium 3. On forme ensuite une structure de grille 10Oa ayant une structure multicouche dans laquelle une pellicule d'oxyde de grille 8 et une électrode de grille 9a sont établies dans cet ordre, sur la surface supérieure de la couche de silicium 3 dans
une première région de formation d'élément d'un substrat SOI qui est dé-
finie par les pellicules d'isolation d'élément 7a et 58b. En outre, on forme une structure de grille 10b ayant une structure multicouche dans laquelle la pellicule d'oxyde de grille 8 et une électrode de grille 9b sont établies dans cet ordre, sur la surface supérieure de la couche de silicium 3 dans
une seconde région de formation d'élément du substrat SOI qui est défi-
nie par les pellicules d'isolation d'élément 58b et 7c. Ensuite, on forme une paroi latérale 11 sur des surfaces latérales des structures de grille
a et 10Ob.
Ensuite, on forme une région de source-drain de type n+ 14a
dans la couche de silicium 3 dans la première région de formation d'élé-
ment. Par conséquent, une région de formation de canal de type p- 13b est définie sous la structure de grille 10a. Ensuite, on forme une région
de source-drain de type p+ 14b dans la couche de silicium 3 dans la se-
conde région de formation d'élément. Par conséquent, une région de for-
mation de canal de type n- 13a est définie sous la structure de grille 10b
(figure 32).
Par d'autres procédés, il est également possible de former une pellicule d'isolation d'élément d'un type à isolation partielle/complète, ayant une forme telle que le côté de la surface supérieure de la couche de silicium soit large et le côté de sa surface inférieure soit étroit, dans une partie frontière entre un transistor PMOS et un transistor NMOS. La
figure 33 est une coupe illustrant une structure d'un dispositif à semicon-
ducteur comprenant une pellicule d'isolation d'élément ayant une telle forme. Dans la partie frontière entre le transistor PMOS et le transistor NMOS, une pellicule d'isolation d'élément 7bb est formée dans la surface supérieure de la couche de silicium 3. La pellicule d'isolation d'élément
7bb a une partie d'isolation partielle 7b1 et une partie d'isolation com-
plète 7b2 atteignant une surface supérieure de la couche d'oxyde enter-
rée 2, à partir d'une surface intérieure de la partie d'isolation partielle 7b1. Une telle pellicule d'isolation d'élément 7bb peut être formée
par la procédure suivante. En premier lieu, on forme sur la surface supé-
rieure de la couche de silicium 3 une première résine photosensible ayant un motif d'ouverture au-dessus d'une région dans laquelle la partie d'isolation partielle 7b1 doit être formée. Ensuite, on attaque la couche
de silicium 3 en utilisant la première résine photosensible à titre de mas-
que. Par conséquent, une première partie concave ayant une partie de fond dans la couche de silicium 3 est formée. Ensuite, après avoir enlevé la première résine photosensible, on met en place une seconde résine photosensible ayant un motif d'ouverture au-dessus d'une région dans laquelle la partie d'isolation complète 7b2 doit être formée. Ensuite, on attaque une surface de fond de la première partie concave, en utilisant la
seconde résine photosensible à titre de masque, jusqu'à ce que la sur-
face supérieure de la couche d'oxyde enterrée 2 soit mise à nu. Une se-
conde partie concave est donc formée. Ensuite, après avoir enlevé la se-
conde résine photosensible, on remplit les première et seconde parties concaves avec une pellicule isolante. Par conséquent, la pellicule d'iso-
lation d'élément 7bb est formée.
Cependant, en ce qui concerne la micro-fabrication d'un élé-
ment, il est souhaitable qu'une largeur d'isolation de la partie d'isolation complète 7b2 soit réduite, afin de réduire une largeur d'isolation de la
pellicule d'isolation d'élément 7bb elle-même dans le dispositif à semi-
conducteur représenté sur la figure 33.
D'autre part, dans le procédé de fabrication d'un dispositif à semiconducteur conforme au second mode de réalisation, il est possible de réduire la largeur d'isolation de la pellicule d'isolation d'élément 58b
elle-même, pour la structure représentée sur la figure 32. La micro-
fabrication du dispositif à semiconducteur peut donc être réalisée.
Après avoir formé la résine photosensible négative 50, on l'ex-
pose en utilisant le masque à déphasage 53 à travers lequel la phase de la lumière émise au-dessus de la région dans laquelle le caisson N doit être formé, et celle de la lumière émise au-dessus de la région dans laquelle le caisson P doit être formé, sont inverses l'une de l'autre. Par
conséquent, il est possible d'accomplir une opération d'attaque pour for-
mer la partie concave 54b pour une isolation complète, en utilisant à titre de masque la résine photosensible 50 munie de l'ouverture 54a ayant une très faible largeur qui est obtenue par le développement. Ainsi, en se
référant à la structure représentée sur la figure 32, on note qu'il est pos-
sible de minimiser une réduction d'une largeur de chaque partie de corps du caisson N 12a et du caisson P 12b, avec la formation de l'isolation
complète. Par conséquent, on peut éviter une augmentation d'une résis-
tance de corps. Il en résulte qu'on peut éviter qu'un potentiel de corps et une vitesse de fonctionnement d'un circuit deviennent instables. Il est
donc possible de parvenir à un fonctionnement de circuit stable.
Troisième mode de réalisation On va décrire un procédé de création d'un motif de déphaseur du masque à déphasage 53 à utiliser à l'étape représentée sur la figure
28. Les figures 34 à 43 sont des vues caractéristiques illustrant le procé-
dé de création du motif de déphaseur du masque à déphasage 53. La fi-
gure 34 montre des données de conception assistée par ordinateur (CAO) relatives à une configuration d'un caisson, qui sont créées au stade de conception d'un dispositif. Les données de CAO représentées sur la figure 34 comportent une région de formation de caisson N et une région
de formation de caisson P. Le motif de déphaseur est créé en correspon-
dance avec la configuration du caisson, en se référant aux données de CAO.
La figure 35 montre un masque à déphasage 53a ainsi fabriqué.
Comme représenté sur la figure 35, un déphaseur 52 est formé seulement dans une partie correspondant à la région de formation de caisson N des
données de CAO dans le masque à déphasage 53a. Bien entendu, le dé-
phaseur 52 peut au contraire être formé seulement dans une partie cor-
respondant à la région de formation de caisson P des données de CAO.
La figure 36 montre un motif de formation d'isolation complète qui est obtenu sous l'effet de l'utilisation du masque à déphasage 53a illustré sur la figure 35. L'isolation complète est formée le long d'une frontière entre la région de formation de caisson N et la région de formation de
caisson P représentées sur la figure 34.
La figure 37 montre des données de CAO concernant la confi-
guration d'un caisson, d'une inductance et d'une plage de connexion, qui sont créées au stade de conception du dispositif. Les données de CAO représentées sur la figure 37 ont une région de formation de caisson N,
une région de formation de caisson P, une région de formation d'induc-
tance et une région de formation de plage de connexion. Le motif de dé-
phaseur est créé en correspondance avec une configuration de chaque
élément représenté sur la figure 37, en se référant aux données de CAO.
La figure 38 montre un masque à déphasage 53b ainsi fabriqué.
Comme représenté sur la figure 38, le déphaseur 52 est formé seulement dans une partie correspondant à la région de formation de caisson N des
données de CAO dans le masque à déphasage 53b, et une pellicule d'ar-
rêt de lumière 60, consistant par exemple en Cr, est formée dans des parties correspondant aux régions de formation d'inductance et de plage de connexion des données de CAO. Une résine photosensible 50 n'est pas exposée sous la pellicule d'arrêt de lumière 60. Par conséquent, la
résine photosensible négative 50 placée sous la pellicule d'arrêt de lu-
mière 60 est enlevée à une étape de développement ultérieure. La figure 39 montre un motif de formation d'isolation complète qui est obtenu sousI'effet de l'utilisation du masque à déphasage 53b illustré sur la figure 38. L'isolation complète est formée le long de la frontière entre la région de
formation de caisson N et la région de formation de caisson P représen-
tées sur la figure 37, et en correspondance avec les régions de formation
d'inductance et de plage de connexion représentées sur la figure 37.
L'isolation complète peut être formée entre des éléments qui sont formés de façon adjacente l'un à l'autre dans un caisson du même
type de conductivité et sont aisément affectés par des bruits. Par exem-
ple, une mémoire à semiconducteur telle qu'une mémoire vive dynamique a un réseau de cellules de mémoire ayant une multiplicité de cellules de mémoire disposées en une matrice, et une multiplicité d'amplificateurs de
lecture disposés pour chaque colonne du réseau de cellules de mémoire.
Dans une telle mémoire à semiconducteur, I'isolation complète est formée
entre les amplificateurs de lecture placés de façon adjacente l'un à l'au-
tre. On peut donc éviter que chaque amplificateur de lecture soit affecté
par d'autres amplificateurs de lecture.
La figure 40 montre des données de CAO concernant la confi-
guration du caisson qui sont créées au stade de conception du dispositif.
Les données de CAO représentées sur la figure 40 comportent la région
de formation de caisson N et la région de formation de caisson P. Le mo-
tif de déphaseur est créé en correspondance avec la configuration du
caisson, en se référant aux données de CAO.
Les figures 41 et 42 montrent respectivement des masques à déphasage 53c et 53d ainsi fabriqués. Comme représenté sur la figure 41, le déphaseur 52 est formé seulement dans une partie correspondant
à la région de formation de caisson P des données de CAO dans le mas-
que à déphasage 53c. En outre, une pellicule d'arrêt de lumière 60 est formée dans une partie dans laquelle l'isolation complète doit être formée
dans le caisson du même type de conductivité. En outre, comme repre-
senté sur la figure 42, le déphaseur 52 est formé en diagonale dans le masque à déphasage 53d, de façon qu'une partie de bord du déphaseur
52 chevauche la partie dans laquelle l'isolation complète doit être for-
mee. La figure 43 montre un motif de formation d'isolation complète qui est obtenu sous l'effet de l'utilisation des masques à déphasage 53c et 53d représentés respectivement sur les figures 41 et 42. L'isolation complète est formée le long de la frontière entre la région de formation de caisson N et la région de formation de caisson P représentées sur la figure 40, et en correspondance avec la partie dans laquelle la pellicule
d'arrêt de lumière 60 doit être formée, comme représenté sur la figure 41.
Selon une variante, I'isolation complète est formée le long de la frontière
entre la région dans laquelle le déphaseur 52 doit être formé, et une ré-
gion de non-formation représentée sur la figure 42.
Dans la description du procédé de fabrication d'un dispositif à
semiconducteur conforme au second mode de réalisation, la partie con-
cave 54b pour l'isolation complète a été formée du côté de la surface su-
périeure (première surface principale) de la couche de silicium 3. Cepen-
dant, même si les parties concaves 25a à 25d doivent être formées du côté de la surface inférieure (seconde surface principale) de la couche
de silicium 3, comme dans le procédé de fabrication d'un dispositif à se-
miconducteur conforme au premier mode de réalisation, il est possible d'appliquer le procédé de création d'un motif de déphaseur conforme au troisième mode de réalisation. Dans ce cas, il est clair que les données de CAO doivent être inversées horizontalement pour créer un motif de déphaseur. Par conséquent, conformément au procédé de création du motif de déphaseur conforme au troisième mode de réalisation, les motifs de
déphaseur des masques à déphasage 53 et 53a à 53d peuvent être for-
més aisément sur la base des données de CAO qui sont créées au stade de conception. Par conséquent, un masque à déphasage ayant un motif de déphaseur souhaitable peut être fabriqué sans créer de nouvelles données.
De plus, le motif de déphaseur est créé en se référant aux don-
nées de configuration concernant la plage de connexion et l'inductance.
Par conséquent, I'isolation complète peut être formée au-dessous de la plage de connexion et de l'inductance, et on peut également éviter
qu'une capacité parasite soit créée en association avec la couche de sili-
cium 3.
Il va de soi que de nombreuses modifications peuvent être ap-
portées au procédé décrit et représenté, sans sortir du cadre de l'inven-
tion.
Claims (13)
1. Procédé de fabrication d'un dispositif à semiconducteur, ca-
ractérisé en ce qu'il comprend les étapes suivantes: (a) on prépare un substrat ayant une structure multicouche dans laquelle sont formées une couche sous-jacente (1, 2) et une couche de semiconducteur (3); (b) on forme sélectivement une première pellicule d'isolation d'élément (7a) qui n'est pas en contact avec la couche sous-jacente dans une première surface principale de la couche de semiconducteur, d'un côté qui n'est pas en contact avec la couche sous-jacente; (c) on forme un élément
ayant une région de conducteur (20, 22) qui est placée seulement au-
dessus de la première pellicule d'isolation d'élément sur la première sur-
face principale de la couche de semiconducteur; (d) on enlève au moins une partie de la couche sous-jacente; et (e) on forme sélectivement une seconde pellicule d'isolation d'élément (27b, 27c) qui est en contact avec la première pellicule d'isolation d'élément au-dessous de la région de
conducteur, dans une seconde surface principale de la couche de semi-
conducteur après l'étape (d).
2. Procédé de fabrication d'un dispositif à semiconducteur selon la revendication 1, caractérisé en ce que la couche sous-jacente dans une partie qui est en contact avec la seconde surface principale de la couche de semiconducteur est enlevée par attaque par voie humide à
l'étape (d).
3. Procédé de fabrication d'un dispositif à semiconducteur selon la revendication 1, dans lequel la couche sous-jacente est enlevée en laissant une partie qui est en contact avec la seconde surface principale
de la couche de semiconducteur à l'étape (d).
4. Procédé de fabrication d'un dispositif à semiconducteur, ca-
ractérisé en ce qu'il comprend les étapes suivantes: (a) on prépare un substrat ayant une structure multicouche dans laquelle sont formées une
couche sous-jacente et une couche de semiconducteur; (b) on forme sé-
lectivement une première pellicule d'isolation d'élément (7b, 7d) qui a une partie inférieure moins profonde que des fonds d'un premier caisson (12a) d'un premier type de conductivité et d'un second caisson (12b) d'un second type de conductivité, et qui n'est pas en contact avec la couche
sous-jacente dans une première surface principale de la couche de semi-
conducteur d'un côté qui n'est pas en contact avec la couche sous-
jacente, dans l'une au moins d'une première partie frontière entre une région dans laquelle le premier caisson doit être formé et une région dans laquelle le second caisson doit être formé, et d'une seconde partie
frontière entre une région dans laquelle un premier élément à semicon-
ducteur (PMOSa) doit être formé et une région dans laquelle un second élément à semiconducteur (PMOSc) doit être formé, dans des caissons du même type de conductivité; (c) on enlève au moins une partie de la couche sous-jacente; et (d) on forme sélectivement une seconde pellicule
d'isolation d'élément (27a, 27d) qui est en contact avec la première pelli-
cule d'isolation d'élément dans une seconde surface principale de la cou-
che de semiconducteur après l'étape (c).
5. Procédé de fabrication d'un dispositif à semiconducteur selon la revendication 4, caractérisé en ce que la couche sous-jacente dans une partie qui est en contact avec la seconde surface principale de la couche de semiconducteur est enlevée par attaque par voie humide à
l'étape (c).
6. Procédé de fabrication d'un dispositif à semiconducteur selon
la revendication 5, caractérisé en ce que la couche sous-jacente est en-
levée en laissant une partie qui est en contact avec la seconde surface
principale de la couche de semiconducteur à l'étape (c).
7. Procédé de fabrication d'un dispositif à semiconducteur, ca-
ractérisé en ce qu'il comprend les étapes suivantes: (a) on prépare un
substrat (1 à 3) ayant une première surface principale incluant une fron-
tière entre une première région et une seconde région; (b) on forme sé-
lectivement, dans la première surface principale du substrat, une partie concave (6b) ayant une surface de fond qui n'atteint pas une seconde surface principale du substrat d'un côté opposé à la première surface
principale, dans une partie incluant ladite frontière; (c) on place une ré-
sine photosensible négative (50) sur une structure obtenue a l'étape (b); (d) on expose la résine photosensible en utilisant un photomasque (53) à travers lequel une phase d'une lumière émise au-dessus de la première région et une phase d'une lumière émise au-dessus de la seconde région sont inverses l'une de l'autre; (e) on développe la résine photosensible après l'étape (d); (f) on enlève le substrat dans une partie exposée à l'étape (e), pour former ainsi une tranchée traversante (54b) qui pénètre depuis la surface de fond de la partie concave jusqu'à la seconde surface principale du substrat; et (g) on remplit la partie concave et la tranchée
traversante avec une pellicule isolante (56b, 57b).
8. Procédé de fabrication d'un dispositif à semiconducteur selon la revendication 7, caractérisé en ce que le photomasque est un masque
à déphasage du type Levenson.
9. Procédé de fabrication d'un dispositif à semiconducteur selon
la revendication 7, caractérisé en ce que la première région est un pre-
mier caisson d'un premier type de conductivité; la seconde région est un second caisson d'un second type de conductivité; la résine photosensible est exposée en utilisant un masque à déphasage (53a) ayant un motif de déphaseur dans lequel un déphaseur (52) destiné à inverser une phase
d'une lumière incidente est formé au-dessus de la première région ou au-
dessus de la seconde région à l'étape (d); et ce motif de déphaseur est
créé sur la base de données de conception qui décrivent des configura-
tions des premier et second caissons dans le substrat.
10. Procédé de fabrication d'un dispositif à semiconducteur se-
Ion la revendication 7, caractérisé en ce qu'il comprend en outre l'étape (h) consistant à former un élément à semiconducteur ayant une région de conducteur sur le substrat, après l'étape (g); la partie concave étant également formée au-dessous d'une région dans laquelle la région de conducteur doit être formée à l'étape (b); et la résine photosensible étant exposée en utilisant un photomasque (53b) ayant un motif de masque dans lequel une pellicule d'arrêt de lumière (60) est formée au-dessus de la région dans laquelle la région de conducteur doit être formée à l'étape (d).
11. Procédé de fabrication d'un dispositif à semiconducteur se-
Ion la revendication 1 ou 10, caractérisé en ce que la région de conduc-
teur est une plage de connexion.
12. Procédé de fabrication d'un dispositif à semiconducteur se-
lon la revendication 1 ou 10, caractérisé en ce que la région de conduc-
teur est une inductance en spirale.
13. Procédé de fabrication d'un dispositif à semiconducteur se- lon la revendication 10, caractérisé en ce que le motif de masque est
créé sur la base de données de conception qui décrivent une configura-
tion de la région de conducteur dans l'élément à semiconducteur.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000114963 | 2000-04-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2807873A1 true FR2807873A1 (fr) | 2001-10-19 |
| FR2807873B1 FR2807873B1 (fr) | 2003-10-24 |
Family
ID=18626684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0016211A Expired - Fee Related FR2807873B1 (fr) | 2000-04-17 | 2000-12-13 | Procede de fabrication d'un dispositif a semiconducteur utilisant un substrat soi |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6358820B1 (fr) |
| KR (1) | KR100355982B1 (fr) |
| DE (1) | DE10062237A1 (fr) |
| FR (1) | FR2807873B1 (fr) |
| TW (1) | TW492141B (fr) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10015278B4 (de) * | 2000-03-28 | 2004-09-23 | Infineon Technologies Ag | Halbleiterspeicher mit einem Speicherzellenfeld |
| US6358820B1 (en) | 2000-04-17 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
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| JPH1174339A (ja) | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6358820B1 (en) | 2000-04-17 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
-
2000
- 2000-10-13 US US09/689,793 patent/US6358820B1/en not_active Expired - Fee Related
- 2000-12-13 FR FR0016211A patent/FR2807873B1/fr not_active Expired - Fee Related
- 2000-12-13 KR KR1020000075896A patent/KR100355982B1/ko not_active IP Right Cessation
- 2000-12-14 DE DE10062237A patent/DE10062237A1/de not_active Ceased
- 2000-12-14 TW TW089126771A patent/TW492141B/zh not_active IP Right Cessation
-
2002
- 2002-02-13 US US10/073,337 patent/US6573153B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010096528A (ko) | 2001-11-07 |
| FR2807873B1 (fr) | 2003-10-24 |
| US20020072161A1 (en) | 2002-06-13 |
| US6358820B1 (en) | 2002-03-19 |
| TW492141B (en) | 2002-06-21 |
| KR100355982B1 (ko) | 2002-10-12 |
| DE10062237A1 (de) | 2001-10-25 |
| US6573153B2 (en) | 2003-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20060831 |