KR20010080605A - 반도체 디바이스 제조 방법 - Google Patents

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Abstract

본 발명에서는 얇은 매립 산화물상의 얇은 반도체 막내에 제공된 다이오드 또는 MOSFET과 같은 반도체 디바이스를 제조하는 방법이 개시되는데, 래터럴 반도체 이바이스 구조는 래터럴 드리프트 영역에 의해서 격리된 적어도 2개의 반도체 영역을 포함한다. 상부 산화물 절연층이 얇은 반도체 막상에 제공되며, 도전성 필드 플레이트가 상부 산화물 절연층상에 제공된다. 향상된 디바이스 성능을 제공하기 위하여, 상부 산화물 층의 일부는 실질적으로 연속적인 방식으로 두께가 증가하며, 상부 산화물 층아래의 래터럴 드리프트 영역의 일부는 실질적으로 연속적인 방식으로 두께가 감소하는데, 양자 모두는 적어도 얇은 반도체 막의 최대 두께보다 약 5배 큰 거리상에서 이루어진다. 이러한 구조는 얇은 반도체 막상에 실리콘 질화물을 포함하는 산화 마스크를 형성하고, 그런 다음 일련의 순차적인 상이한 폭의 개구를 가지는 산화 마스크의 일부를 패터닝하는 단계를 포함하는 방법에 의해서 획득되는데, 개구의 일부는 상부 산화물 절연층의 최대 두께보다 작은 폭을 가진다. 그런 다음 얇은 반도체 막은 산화 마스크를 이용하여 산화되어 두께가 변하는 상부 산화물 절연층 및 래터럴 디르프트 영역의 일부를 성장한다.

Description

반도체 디바이스 제조 방법{DEVICES WITH GRADED TOP OXIDE AND GRADED DRIFT REGION}
고전압 전력 디바이스의 제조시에, 브레이크다운 전압(breakdown voltage), 크기(size), 도전 손실(conduction losses) 및 제조 간편성(simplicity) 및 신뢰성(reliability)과 같은 영역에 있어서는 통상적으로 타협이 행해져야만 한다. 종종, 브레이크다운 전압과 같은 한 파라미터의 개선은 도전 손실과 같은 다른 파라미터의 저하를 초래할 것이다. 이상적으로, 이러한 디바이스는 모든 영역에서 최소의 동작 및 제조 단점을 가지는 우수한 특징을 가질 것이다.
증가된 브레이크다운 전압이 드리프트 영역(drift region)내에 선형 도핑 프로파일(a linear doping profile)을 제공함으로써 얻어지는 기본 구조에 있어서의 개선이 관련 미국 특허 번호 5,246,870 및 미국 특허 번호 5,412,241에 나타나 있는데, 양자 모두 통상적으로 이용되며 본 발명에서 참조로 인용된다. 이들 SOI 디바이스에서, 래터럴 MOS 구조(a lateral MOS structure)의 채널(channel)과 드레인(drain)사이의 드리프트 영역에는 얇아진 부분(a thinned portion) 및 선형 래터럴 도핑 밀도 프로파일(a linear lateral doping density profile)과 같은 다양한 특징이 제공되는데, 이는 실질적으로 증가된 브레이크다운 전압 특성을 초래한다. 부가적으로, 필수적으로 일정한 두께의 필드 산화물(a field oxide)상에 상부 필드 플레이트(a top field plate)가 제공되어 2배의 도전 전하(twice the conducting charge)가 드리프트 영역내에 존재하도록 하여, 이로 인하여 브레이크다운 전압을 감소시키지 않고서 도전 손실을 감소시킨다. 그러나, 높은 브레이크다운 전압을 유지하기 위하여, 드리프트 영역의 소스측 근방의 전체 도전 전하의 양은 매우 작게 유지되어야 하며, 이는 전류 흐름의 병목 현상(bottleneck)을 초래하여 도전 손실에 있어서의 최적의 감소를 방해한다.
다른 기본 SOI 구조의 개선은 미국 특허 번호 5,648,671에 나타나는데, 이 또한 통상적으로 이용되며 본 발명에서 참조로 인용된다. 이 특허는 선형적으로 계층을 이루는 필드 산화물 영역(a linearly-graded field oxide region) 및 선형 도핑 프로파일(a linear doping profile)을 가지는 래터럴 박막 SOI 디바이스(a lateral thin-film SOI device)를 나타내는데, 이는 브레이크다운 전압을 감소시키지 않고서 도전 손실을 감소시키는데 기여하는 특징을 가진다. 또 다른 개선된 고전압 박막 디바이스(high-voltage thin-film device1)가 미국 특허 출원 일련 번호 08/998,048에 개시되는데, 이는 통상적으로 이용되며 본 명세서에서 참조로 인용된다. 이 출원은 이러한 디바이스를 개선하는 다른 기술을 개시하는데, 이는 중간 두께의 단계적 산화물 영역(a step oxide region of intermediate thickness)을 이용하여 높은 브레이크다운 전압을 유지하면서 전류 운반 능력(current-carrying capability)을 증가시킨다.
앞서 기술된 구조는 모두 표준 SOI 구조에 대한 개선을 제공하지만, 이들은 소스-폴로워 모드(source-follower mode)에서의 높은 전류 레벨에서 효율적으로 동작할 수 없다는 단점을 여전히 가지는데, 여기서 동작중에 "소스-하이" 바이어스(a "source-high" bias) 조건이 만족될 수 있으며, 높은 전류 레벨을 다루는 디바이스내의 높은 브레이크다운 전압이 유지되어야 한다.
그러나 동작에 있어서, 특히 소스 폴로워 모드에서의 MOSFET 디바이스의 동작에 있어서 상기 기술된 타입의 래터럴 박막 SOI 디바이스 구조는 높은 브레이크다운 전압을 유지하면서 허용되는 포화 전류 흐름을 상당히 증가시키고 디바이스 구조의 온 저항(on resistance)을 감소시킴으로써 향상되는데, 이는 본 발명자에 의해서 1998년 6월 19일에 출원된 허여된 미국 특허 출원 일련 번호 09/100,832에 개시되어 있으며 이는 통상적으로 이용되며 본 명세서에서 전체로서 참조로 인용된다. 앞에 기술한 구조의 장점은 개시된 구조에 경사진 상부 산화물(a graded top oxide)과 경사진 드리프트 영역(a graded drift region)을 제공함으로써 달성된다. 이러한 타입의 디바이스는 출원인의 이전 출원에 나타난 바와 같은 통상적인 종래 기술의 도핑 및 LOCOS 기술을 이용하여 제조될 수 있지만, 이러한 종래 기술은 상대적으로 복잡하며, 비용과 시간이 많이 소모된다.
따라서 상대적으로 간단하며 경제적이며 빠른 제조 프로세스를 이용하여 경사진 상부 산화물 및 경사진 드리프트 영역을 가지는 반도체 디바이스 제조 방법을 가지는 것이 바람직하다.
발명의 개요
따라서, 본 발명의 목적은 포화 전류 흐름에 있어서의 상당한 증가 및 디바이스의 브레이크다운 전압 용량과 타협하지 않고서 디바이스 구조의 최소의 획득가능한 특정 온 저항감소를 초래하는 설계 구조에 의해서 개선된 수행이 가능한 MOSFET 또는 전력 다이오드(a power diode)와 같은 반도체 디바이스 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 개선된 성능을 획득하기 위하여 경사진 상부 산화물 및 경사진 드리프트(또는 다른 계층 반도체) 영역을 가지는 현재 공지된 방법보다 보다 간단하고, 보다 경제적이며, 보다 신속한 반도체 디바이스의 제조 방법을 제공하는 것이다.
본 발명에 따르면, 이들 목적은 예를 들면 반도체 기판, 기판상의 얇은 매립 산화물 절연층(a thin buried oxide insulating layer) 및 얇은 매립 산화물상의 얇은 반도체 막내에 제공된 래터럴 반도체 디바이스를 가지는 타입의 반도체 디바이스에서 달성된다. 얇은 반도체 막은 제 1 도전 타입의 제 1 영역, 제 1 도전 타입과 반대되며 제 2 도전 타입의 드리프트 영역에 의해서 제 1 영역으로부터 떨어져 위치한 제 2 도전 타입의 제 2 영역, 얇은 반도체 막상의 상부 산화물 절연층및 상부 산화물 절연층상의 도전성 필드 플레이트(a conductive field plate)를 포함한다. 본 발명에 따르면, 상기 논의된 목적은 상부 산화물 절연층에 제 1 영역으로부터 제 2 영역을 향하여 상부 산화물 절연층의 최대 두께보다 적어도 약 5배 큰 거리상에 두께가 실질적으로 연속적인 방식으로 증가하는, 제 1 영역에 인접한 층부(a layer portion)를 제공하는 방법을 제공하고 래터럴 드리프트 영역에 방향에 있어서 제 1 영역으로부터 제 2 영역을 향하여 동일한 거리상에 동일한 실질적으로 연속적인 방식으로 두께가 감소하는 제 1 영역에 인접한 영역의 일부(a region portion)를 제공함으로써 달성된다. 이러한 구성은 제 1 영역에 인접한 실질적으로 보다 두꺼운 반도체 막 영역을 제공하며, 이 영역에 실질적으로 보다 얇은 상부 산화물 절연층 또한 제공한다. 부가적으로, 이러한 장치 구성은 이러한 영역내의 산화물 및 반도체 막층내의 예리한 에지(sharp edges) 및 가파른 경사(steep slopes)를 회피한다. 이러한 특징은 조합하여 상기 논의된 성능 장점을 초래하는데, 이는 MOSFET 디바이스의 소스 폴로워 모드(source-follower mode) 동작에 있어서 특히 중요하다.
본 발명에 따르면, 앞서 기술된 특징은 얇은 반도체상에 실리콘 질화물(silicon nitride)을 포함하는 산화 마스크(an oxidation mask)를 형성하는 단계 및 그 후에 산화 마스크의 일부를 일련의 연속하는 상이한 폭의 개구(a series of sequential openings of different widths)-개구는 상부 산화물 절연층의 최대 두께보다 작은 폭을 가짐-로 패터닝(patterning)하는 단계를 포함하는 방법에 의해서 달성된다. 그런 다음, 얇은 반도체 막은 산화 마스크를 이용하여 산화되어 두께가 변하는 상부 산화물 절연층 및 래터럴 드리프트 영역의 일부를 성장한다.
본 발명의 바람직한 실시예에서, 방법은 MOSFET 디바이스를 제조하는 데에 이용되며, 본 발명의 다른 실시예에서는 방법은 다이오드를 제조하는 데에 이용되는데, 이 경우에 본 발명의 방법에 따라 제조된 디바이스는 주어진 전류에서 감소된 순방향 전압 강하에 기인하여(따라서 도전 손실을 감소시킴) 향상된 성능을 제공할 것이며, 또한 다이오드 브레이크다운 전압을 증가시킬 수 있다.
본 발명의 다른 바람직한 실시예에서, 상기 기술된 두께의 증가 및 감소는 실질적으로 선형적인 방식으로, 또는 제곱근 함수(a square-root function)와 같은 비선형적인 방식으로 발생한다.
본 발명의 또 다른 실시예에서는 단지 하나의 산화 마스크가 형성되어 패터닝되며, 하나의 열적 산화 단계가 수행되어 상부 산화물 절연층을 성장한다. 바람직하게, 이러한 패터닝에 의해서 형성된 개구부(a portion of the openings)는 약 2마이크론(microns)보다 작은 폭을, 바람직하게는 약 0.4 마이크론의 폭을 가질 것이다.
따라서, 본 발명의 방법에 따라서 제조된 반도체 디바이스는 높은 전류 및 높은 전압 조절 능력이 실질적으로 향상된다는 점에서, 특히 MOSFET 디바이스의 소스 폴로워 동작이 실질적으로 향상된다는 점에서 상당한 개선을 제공한다. 부가적으로, 본 발명의 방법은 이러한 디바이스가 간단하며, 신속하며 경제적인 방식으로 제조되는 것을 가능하게 한다.
본 발명의 이러한 측면 및 다른 측면은 이후에 기술되는 실시예를 참조하여 자명해질 것이다.
본 발명은 수반하는 도면과 관련하여 읽혀질 다음의 상세한 설명을 참조하여 보다 철저히 이해될 것이다.
본 발명은 반도체 디바이스에 관한 것으로, 보다 구체적으로는 고전압 및 전력 애플리케이션에 적합한, SOI 디바이스를 포함하는 MOSFET 및 다이오드(diodes)와 같은 디바이스를 제조하는 방법에 관한 것이다.
도 1은 본 발명의 제 1 실시예에 따라 제조된 래터럴 SOI MOSFET 디바이스(a lateral SOI MOSFET device)의 단순화된 단면도,
도 2는 본 발명의 제 2 실시예에 따라 제조된 래터럴 SOI MOSFET 디바이스의 일부의 단순화된 단면도,
도 3은 본 발명의 제 3 실시예에 따라 제조된 래터럴 SOI 다이오드 디바이스(a lateral SOI diode device)의 단순화된 단면도.
도면에서, 동일한 도전 타입을 가지는 반도체 영역은 전반적으로 동일한 방향으로의 비스듬한 평행선으로 도시되며, 도면은 실제 크기로 도시되지 않음에 주의하여야 한다.
본 방법 발명에 따라 제조된 래터럴 박막 SOI MOSFET 구조(10)가 도 1의 단순화된 단면도에 도시되어 있다. 이러한 구조는 통상적으로 1018내지 1020at/cm3의 도핑 농도를 가지는 n-타입 실리콘 물질의 반도체 기판(100)을 포함하는데, 이 위에 통상적으로 약 0.1 마이크론과 5.0 마이크론 사이의 실리콘 산화물 층인 얇은 매립 산화물 절연층(102)이 제공된다. 도시된 디바이스에서, 절연층(102)은 바람직하게 2 내지 3 마이크론 범위의 두께를 가진다.
얇은 반도체 막(104)이 절연층(102)상에 제공되며 이는 0.1 내지 2.0 마이크론 범위의 두께를 가지는데, 이 경우에 얇은 반도체 막(104)에 제공된 MOSFET인 래터럴 반도체 장치이다. 도 1에 도시된 실시예에서, 얇은 반도체 막(104)은 여기서 p-타입 도전성이며 약 1017at/cm3의 도핑 레벨을 가지는 제 1 영역(106)을 포함하는데, 이는 디바이스의 채널 영역의 역할을 한다. 디바이스의 드레인은 여기서 n-타입 도전성이며 약 1018at/cm3의 도핑 레벨을 가지는 제 2 영역(108)에 의해서 형성된다. 제 2 영역(108)은 여기서 n-타입 도전성이며 본 실시예에서 실질적으로 선?? 래터럴 도핑 프로파일을 가지며, 좌(채널)측에서 약 1.0 ×1012at/cm2의 전하 농도를 가지며 우(드레인)측에서 약 2.0 ×1013at/cm2의 전하 농도를 가지는 반도체 래터럴 드리프트 영역(110)에 의해서 제 1 영역으로부터 떨어져서 위치한다.
통상적으로, 래터럴 드리프트 영역에서의 도핑 레벨은 고전압 디바이스에서 약 40의 인자에 의해서(by a factor of at least 40) 선형적으로 증가하여야 한다.
도 1의 MOSFET 실시예에서, 반도체 막(104)은 추가적으로 제 1 영역(106) 옆에 위치하며 래터럴 드리프트 영역(110)으로부터 떨어진 측에 n-타입 도전성인 제3 영역(116)을 포함한다. MOSFET 트랜지스터(10)의 소스 영역을 형성하는 이러한 제 3 영역은 (MOSFET 디바이스의 드레인 영역을 형성하는)제 2 영역(108)과 실질적으로 동일한 도핑 레벨을 가질 수 있는데, 본 실시예에서는 약 1018at cm3이다. 부가적으로, 상부 산화물 절연층(112)상의 도전성 필드 플레이트(a conductive field plate)(114)는 채널 영역(106)상에 평행하게 연장하여 MOSFET 디바이스의 게이트 전극을 형성한다. 채널 영역(106)에 평행하게 연장하는 도전성 필드 플레이트(114)의 일부는 도 1에서 참조 번호 114a에 의해서 지시되며, 상부 산화물 절연층(112)의 얇은 부분(112a)에 의해서 얇은 반도체 막(104)으로부터 절연되는데, 이는 게이트 산화물을 형성하며 여기서 약 0.1 마이크론 또는 이보다 작은 일정한 두께를 가진다.
상부 산화물 절연층(112)이 얇은 반도체 막(104)상에 제공되며, 이는 래터럴 드리프트 영역(110)의 일부상에 실질적으로 테이퍼링된 부분(112b)을 가지는데, 이는 인접하는 제 1 영역(106)으로부터 제 2 영역(108)을 향하여 두께가 증가한다. 본 실시예에서, 상부 산화물 절연층(112)의 두께는 제 1 영역(106)에 인접한 영역(112a)에서의 약 0.05 마이크론의 최소값으로부터 (막(104)의 두께에 의존하여) 제 2 영역(108)에 인접한 영역(112c)에서의 약 2 마이크론까지 변한다.
바람직하게, 영역(112c)에서의 상부 산화물 절연층(112)의 최대 두께는 얇은 매립 산화물 절연층(102)의 두께와 실질적으로 동일하게 될 수 있다.
본 발명의 방법에 따르면(미국 특허 번호 5,648,671에서의 구조와 직접적으로 반대됨), 제 1 영역(106)과 인접한 상부 산화물 절연층(112b)의 일부는 상부 및 하부 표면 테이퍼링이 밖을 향하도록 하여 제 1 영역으로부터 제 2 영역(108)을 향하는 방향으로 통상적으로 상부 산화물 절연층의 최대 두께보다 적어도 5배만큼 큰 거리상에 두께가 실질적으로 연속적인 방식으로 증가한다. 이와 유사하게, 그리고 영역(112b)의 상부 산화물 절연층(112)의 테이퍼링된 하부 표면의 직접적인 결과로서, 래터럴 드리프트 영역(110)은 제 1 영역으로부터 제 2 영역을 향하는 방향으로 실질적으로 연속적인 방식으로 해당하는 두께의 감소를 가지는 제 1 영역(106)에 인접하는 해당하는 영역 부분(110)을 가진다. 통상적으로, 상부 산화물 절연층 및 래터럴 드리프트 영역 모두의 이러한 테이퍼링은 적어도 약 얇은 반도체 막(104)의 최대 두께보다 적어도 약 5배 큰 거리상에 발생할 것이다. 부가적으로, 상부 산화물 절연층 및 SOI 래터럴 드리프트 영역(112b,110a)의 테이퍼링된 에지는 단순화된 도면에서 매끄럽게 도시되었지만, 본 발명에 따라 제조된 디바이스는 이용된 방법의 결과로서 이러한 영역에서 물결 모양의 표면을 특징으로 가질 것이다. 본 발명의 범주내에서 넓은 범위의 치수 값이 고려되어야 하지만, 얇은 반도체 막(104)은 약 1.5 마이크론의 최대 두께를 가지며 상부 산화물 절연층 부분의 최대 두께(112c)는 약 2.0 마이크론의 두께를 가질 것인데, 이 경우에 래터럴 드리프트 영역(110)은 우측에서 약 0.45 마이크론의 최소 두께를 가질 것이다.
상부 산화물 절연층(112)의 상부에 위치한 도전성 필드 플레이트(114)는 폴리실리콘(polysilicon), 폴리실리콘 및 금속, 또는 다른 적당한 도전성 물질로 만들어 질 수 있다. 도면에서 도전성 필드 플레이트의 특정 래터럴 연장(lateralextent)이 도시되었지만, 원하는 상이한 동작 특성을 얻기 위하여 상이한 래터럴 연장이 이용될 수 있음 이해하여야 한다.
다양한 반도체 영역 및 기판(100)뿐만 아니라 도전성 필드 플레이트(114)로의 전기적 접속은 본 기술 분야의 당업자에게 잘 알려진 통상적인 방식으로 이루어지므로 이후에 더 이상 기술되지 않는다.
상부 산화물 절연층(112) 및 래터럴 드리프트 영역(110)의 두께에 있어서의 변화는 상이하나 실질적으로 연속적인 방식으로 변화할 수 있음은 본 발명의 의도된 범주내에 속한다. 따라서, 도 1에 나타난 실시예에서, 이러한 두께의 변화는 실질적으로 선형적인 변화의 형태를 띠며, 도 2의 부분적인 단순화된 단면도에서 110a 및 112b로 지시된 부분에서의 두께 변화가 제곱근 함수(a square root)와 같은 실질적으로 비선형적인 변화라는 점을 제외하고는 도 1에 도시된 디바이스(12)는 전반적으로 도 1에 도시된 디바이스와 유사하도록 나타나 있다. 본 기술 분야의 당업자에게 자명할 바와 같이, 선택될 두께에 있어서의 엄밀한 방식은 얻어질 특정 디바이스 파라미터의 함수일 것이다.
본 발명의 방법에 따른 방법의 또 다른 실시예는 도 3의 단순화된 부분적인 단면도에서 나타난 바와 같이 래터럴 박막 SOI다이오드 구조(14)의 형태를 띤다. 이러한 다이오드 구조는 소스 영역(116)이 제거되었으며 도전성 필드 플레이트(114)가 제 1 영역(106)과 접촉하는 부분(114b)을 가지며, 이것이 본 실시예에서 다이오드 디바이스의 애노드(anode)로서 역할을 한다는 점을 제외하고는 이전에 기술된 구조, 특히 도 1과 유사하다. 디바이스의 캐소드(cathod)는 제 2 영역(108)에 의해서 형성되며, 다른 관점에서는 디바이스는 도 1에 도시된 것과 유사하여 더 이상 상세히 설명되지 않을 것이다. 이전에 기술된 MOSFET 실시예에서와 마찬가지로, 상부 산화물 절연층 및 래터럴 드리프트 영역의 두께의 변화는 (도시된 바와 같이)선형적이거나 비선형적인 변화일 것이다.
본 발명에 따른 디바이스는 높은 브레이크다운 전압 용량을 개선하면서 허용되는 포화 전류 흐름을 상당히 증가시키며 디바이스 구조의 온 저항을 감소시키는 장점을 획득한다. 이것은 제 1 영역에 인접한 실질적으로 보다 두꺼운 반도체 막 영역을 제공하며, 또한 이러한 영역에 실질적으로 보다 얇은 상부 산화물 절연 층을 제공함으로써 얻어진다. 부가적으로, 반도체 막 및 상부 산화물 절연 층을 종래 기술에서보다 실질적으로 보다 큰 래터럴 거리상에 실질적으로 연속적인 방식으로 테이퍼링함으로써, 산화물 및 반도체 막 층내의 예리한 예지 및 가파른 경사가 이 영역에서 회피되어 브레이크다운 전압을 증가시킨다. 이들 특징은 조합하여 실질적으로 개선된 디바이스 구조를 초래하여 상기 논의된 성능 장점을 특징으로 한다.
상기 기술된 타입의 디바이스는 우리의 종전 출원에 나타난 바와 같이 통상적인 처리 기술에 따라서 제조될 수 있으나, 본 발명의 방법을 이용함으로써 이러한 디바이스는 보다 간단하며, 보다 신속하며, 보다 경제적인 방식으로 제조될 수 있다. 특히, 열적 산화 프로세스(a thermal oxidation process)의 특정한 특성( 및 특히 LOCOS 또는 실리콘 프로세스의 로컬 산화(Local Oxidation of Silicon Process))을 이용함으로써, 단일 마스크 및 단일 산화 단계가 이용되어 두께가 증가하는 상부 산화물 절연층의 일부 및 두께가 감소하는 래터럴 드리프트 영역의 일부를 형성하여 보다 간단하며, 보다 신속하며, 보다 경제적인 처리 기술을 초래할 수 있다.
본 발명의 이후의 기술과 관련하여, 소정의 특정 디바이스 구성이 나타나고 기술되었지만 본 방법은 SOI 디바이스 및 SOI 디바이스 이외의 다른 디바이스의 제조에 있어서 일반적인 애플리케이션을 가짐에 주의하여야 한다. 본 발명의 방법의 다른 애플리케이션은, 예를 들면 수직 전력 디바이스(vertical power devices)(DVMOS)를 위한 낮은 캐패시턴스 게이트 구조(a low-capacitance gate construction) 및 수직 전력 디바이스를 위한 이상적인 경우에 가까운 고전압 말단 구조(a near-ideal high-voltage termination structure)의 제조를 포함한다.
상기 기술된 바와 같은 SOI 디바이스의 제조에 있어서, 본 발명의 방법은 두께가 일정하지 않은 상부 산화물 절연층 부분 및 래터럴 드리프트 영역 부분을 형성하는 것과 관련된 단계에 있어서 종래의 기술과 상이하다.
이것은 산화 마스크의 제 1 형성에 의해서 달성되는데, 통상적인 LOCOS 기술에 따라 통상적으로 얇은 반도체 막상에 패드 산화물 층(a pad oxide layer)을 성장하고 그런 다음 실리콘 질화물(a silicon nitride)을 증착하여 형성된다. 그런 다음, 일정하지 않은 두께의 층이 형성될 영역위에 산화 마스크의 일부가 상이한 폭을 가지는 일련의 순차적인 개구(openings)로 패터닝(patterning)되는데, 적어도 몇몇 이들 개구는 성장될 상부 산화물 절연층의 최대 두께보다 작은 폭을 가진다. 그런 다음, 얇은 반도체 막은 산화 마스크를 이용하여 열적으로 산화되어 얇은 반도체 막의 일부로부터 상부 산화물 절연층을 성장한다. 이후에 더욱 상세히 설명되는 바와 같이, 보다 작은 개구를 가지는 산화 마스크 부(oxidation mask portion) 아래에 보다 작은 산화물이 성장할 것이므로, 이러한 방법은 일정하지 않은 두께를 가지는 부분을 가지는 상부 산화물 절연층 및 래터럴 드리프트 영역을 형성하는 데에 이용될 수 있다. 더욱이, 산화 마스크내의 다양한 개구의 폭을 적절하게 선택함으로써 다양한 상이한 상부 산화물 절연층 및 래터럴 드리프트 영역 형태가 획득될 수 있다.
바람직하게, 산화 마스크내의 개구의 일부는 상부 산화물 절연층의 최대 두께보다 작은 폭을 가질 것인데, 통상적으로 이는 2 마이크론이며, 몇몇 개구는 바람직하게 약 0.4 마이크론의 폭을 가질 것이다. 이러한 방식으로, 단일 마스킹 단계 및 단일 열적 산화 단계가 이용되어 일정하지 않은 두께의 상부 산화물 절연층 부분 및 래터럴 드리프트 영역 부분 모두를 형성하는데 이는 종래 기술의 방법보다 실질적으로 간단하다.
본 발명은 산화 마스크내의 몇몇 개구가 성장될 상부 산화물 절연층의 ??대 두께보다 협소하다면 산화 마스크의 이들 부분아래의 산화 레이트(oxidation rate)는 비마스크 실리콘(unmasked silicon)에서의 산화 레이트보다 작을 것이라는 사실의 인식에 근거한다. 산화 레이트는 개구의 패턴(a function of openings)의 함수이므로, 패턴 기하(pattern geometry)의 신중한 선택이 이용되어 두께가 래터럴 방향으로의 원하는 구성으로 맞추어지는 열적 산화물 층을 구성할 수 있다. 따라서, 예를 들면 도시된 도면에서 산화 마스크내의 개구의 폭의 패턴의 적절한 선택에 의해서 제곱근 또는 선형 함수 의존성이 얻어질 수 있다. 더욱이, 산화 프로세스에서 산화물이 성장함에 따라 실리콘이 소모되는 것은 고유하므로, 밑에 깔려있는 실리콘 또는 SOI 층은 일정하지 않은 두께의 상부 산화물 절연층이 성장함에 따라 자동으로, 그리고 동시에 일정하지 않은 두께를 가지도록 구성되어, 단일 마스크 및 단일 산화 단계를 가지는 두 개의 영역을 형성한다.
본 발명은 넓은 범위의 값과 프로세스 파라미터에서 이용가능함이 인식될 것이며, 통상적인 LOCOS 프로세스에서 600Å의 패드 산호물이 성장할 것이며, 1400Å의 실리콘 질화물 층이 패드 산화물상에 증착될 것이다. 그런 다음 원하는 개구의 패턴이 산화 마스크내에 형성되며, 그 후에 고온 열적 산화 단계가 수행되어 원하는 구성의 산화물을 성장할 것이다. 산화 마스크내의 패터닝된 개구는 높은 브레이크다운 전압 디바이스에 대하여 통상적으로 성장될 열적 산화물의 두께보다 훨씬 넓은 약 50 마이크론 폭을 가지는 반면에, 본 발명에서 개구부는 상부 산화물 절연층의 최대 두께보다 작은 폭을 가지는데, 이는 통상적으로 약 2 마이크론이 될 것이다. 이리하여, 산화 마스크내의 패터닝된 개구가 통상적으로 성장될 열적 산화물의 두께보다 훨씬 두꺼운 종래 기술의 상황과는 달리, 본 방법 발명의 작은 개구는 보다 작은 산화물이 패터닝된 개구 아래에 성장되도록 할 것이다. 따라서, 예를 들면 종래 기술의 넓은 폭의 개구내에 2.2 마이크론의 산화물을 성장시킬 열적 산화 프로세스가 이용된다면, 단지 약 1 마이크론의 산화물이 0.4 마이크론정도의 협소한 폭의 개구내에 성장할 것이다. 이것은 큰 개구에 대하여 수직 확산이 산화 레이트를 세팅하는 반면에 작은 개구(즉 산화물의 두께보다 작은 것)에 대하여는래터럴 확산이 산화 레이트를 세팅하기 때문이다. LOCOS 프로세스에 있어서의 이러한 예외적인 현상은 본 발명에 이용되어 도면에 도시된 바와 같이 일정하지 않은 두께의 형태를 띠는 산화물 및 SOI 층을 가지는 디바이스를 생성한다.
본 발명을 좀더 순화시키면, 산화 마스크내의 일련의 작은 개구를 적절히 패터닝함으로써 결과적인 산화물 및 SOI 층 두께의 형태는 제어될 수 있으며, 이리하여 산화물 및 실리콘을 원하는 형태에 따라 경사지게 할 수 있다. 상기 기술된 바와 같이, 바람직한 형태의 예는 선형적인 방식 및 제곱근 방식의 두께 변화를 수반한다. 도면에 나타난 형태에서, 산화 마스크내의 개구의 폭이 경사질 영역상의 좌측으로부터 우측으로 증가하여 이로 인하여 좌측으로부터 우측으로 증가하는 산화물 두께 및 이에 해당하는 좌측으로부터 우측으로 감소하는 SOI 층 두께를 초래할 것임은 자명할 것이다. 이것은 단일 마스크 및 단일 산화 프로세스만을 이용하면서 산화물 두께 및 SOI 두께를 변화하는 폭의 개구가 존재하는 래터럴 영역상에서 경사지게 하는 최종적인 효과를 가진다.
앞서 기술된 방식으로, 본 발명은 수행이 간단하며, 신속하며, 경제적인 프로세스를 이용하여 향상된 성능 특성을 가지는 다양한 타입의 반도체 디바이스를 제조하는 방법을 제공한다.
본 발명은 특히 몇몇 바람직한 실시예를 참조하여 나타나고 기술되었지만, 본 기술 분야의 당업자는 본 발명의 사상 또는 범주를 벗어나지 않고서 형태 및 세부 사항에 있어서 다양한 변화가 이루어 질 수 있음을 이해할 것이다. 본 출원에서 "포함하는(comprising)"이라는 단어는 기술되거나 청구된 것 이외의 다른 요소또는 단계의 존재를 배제하지 않음이 이해되어야 한다.

Claims (17)

  1. 반도체 기판(100), 상기 기판상의 얇은 매립 산화물 절연층(102), 상기 얇은 매립 산화물상의 얇은 반도체 막(104)내에 제공된 래터럴 반도체 디바이스(a lateral semiconductor device)를 가지는 반도체 디바이스(10,12,14)의 제조 방법에 있어서,
    상기 얇은 반도체 막은 제 1 도전성 타입의 제 1 영역(106)과, 상기 제 1 도전성 타입과 반대되는 제 2 도전성 타입을 가지며 상기 제 2 도전성 타입(110)의 래터럴 드리프트 영역(a lateral drift region)에 의해서 상기 제 1 영역으로부터 떨어져서 위치하는 제 2 영역(108)과, 상기 얇은 반도체 막상의 상부 산화물 절연층(112) 및 상기 산화물 절연층(112)상의 도전성 필드 플레이트(a conductive field plate)(114)를 포함하고,
    상기 상부 산화물 절연층(112)은 상기 제 1 영역에서 상기 제 2 영역으로 향하는 방향으로 적어도 상기 얇은 반도체 막의 최대 두께의 약 5 배보다 큰 거리 상에서 실질적으로 연속적인 방식으로 두께가 증가하는, 상기 제 1 영역(106)에 인접한 층의 일부(112b)를 포함하고, 상기 래터럴 드리프트 영역은 상기 제 1 영역으로부터 상기 제 2 영역으로 향하는 방향으로 상기 거리상에서 실질적으로 연속적인 방식으로 두께가 감소하는, 상기 제 1 영역(106)에 인접한 영역의 일부(110a)를 포함하되,
    상기 방법은
    상기 얇은 반도체 막상에 실리콘 질화물을 포함하는 산화 마스크를 형성하는 단계와,
    상이한 폭의 일련의 순차적인 개구를 가지는 상기 산화 마스크의 일부를 패터닝하는 단계-상기 개구의 일부는 상기 상부 산화물 절연 층의 최대 두께보다 작은 폭을 가짐-와,
    상기 산화 마스크를 이용하여 상기 얇은 반도체 막을 열적으로 산화하여 두께가 증가하는 상기 층의 일부(112b)를 가지는 상기 상부 산화물 절연층을 성장하고 두께가 감소하는 상기 영역의 일부(110a)를 가지는 상기 래터럴 드리프트 영역(110)을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 디바이스는 다이오드(14)를 포함하고, 상기 필드 플레이트는 상기 제 1 영역(114b)에 접속되고, 이는 상기 다이오드의 제 1 전극을 형성하고 상기 제 2 영역(108)은 상기 다이오드(14)의 제 2 전극을 형성하는 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 상부 산화물 절연층(112)의 최대 두께는 상기 얇은 매립 산화물절연층(102)의 두께와 실질적으로 동일한 반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 디바이스는 MOSFET(10,12)를 포함하고, 상기 얇은 반도체 막은 상기 래터럴 드리프트 영역(110)으로부터 떨어진 측에서 상기 제 1 영역(106) 옆의 상기 제 2 도전성 타입의 제 3 영역(116)을 더 포함하고, 상기 도전성 필드 플레이트(114)는 상기 제 1 영역(106)상에 연장하고 이로부터 절연되어 상기 MOSFET(10,12)의 게이트 전극을 형성하고, 상기 제 3(116) 및 제 2(108) 영역은 상기 MOSFET(10,12)의 소스 및 드레인 영역을 형성하는 반도체 디바이스 제조 방법.
  5. 제 4 항에 있어서,
    상기 상부 산화물 절연층(112)의 최대 두께는 상기 얇은 매립 산화물 절연층(102)의 두께와 실질적으로 동일한 반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 래터럴 드리프트 영역(110)의 도핑 레벨은 상기 제 1 영역(106)으로부터 상기 제 2 영역(108)으로의 방향으로 선형적으로 증가하는 반도체 디바이스 제조 방법.
  7. 제 6 항에 있어서,
    상기 도핑 레벨은 적어도 약 40의 인자에 의해서(by a factor of at least about 40) 선형적으로 증가하는 반도체 디바이스 제조 방법.
  8. 제 1 항에 있어서,
    상기 상부 산화물 절연층(112)의 층의일부(112b)는 실질적으로 선형적인 방식으로 두께가 증가하고, 상기 래터럴 드리프트 영역(110)의 영역의 일부(110a)는 상기 실질적으로 선형적인 방식으로 두께가 감소하는 반도체 디바이스 제조 방법.
  9. 제 1 항에 있어서,
    상기 상부 산화물 절연층(112)의 층의 일부(112b)는 실질적으로 비선형적인 방식으로 두께가 감소하고, 상기 래터럴 드리프트 영역(110)의 영역의 일부(110a)는 상기 실질적으로 비선형적인 방식으로 두께가 감소하는 반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 비선형적인 방식은 제곱근 함수(a square-root function)를 포함하는 반도체 디바이스 제조 방법.
  11. 제 1 항에 있어서,
    단일 산화 마스크만이 형성되어 패터닝되고, 단일 열적 산화 단계가 수행되어 상기 상부 산화물 절연층을 성장하는 반도체 디바이스 제조 방법.
  12. 제 1 항에 있어서,
    상기 열적 산화 단계는 LOCOS(실리콘의 로컬 산화(Local Oxidation of Silicon)) 단계를 포함하는 반도체 디바이스 제조 방법.
  13. 제 12 항에 있어서,
    상기 얇은 반도체 막상에 패드 산화물 층을 성장하고 그런 다음 상기 패드 산화물 층상에 실리콘 질화물 층을 증착하여 상기 산화 마스크를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  14. 제 1 항에 있어서,
    상기 개구의 일부는 약 2 마이크론보다 작은 폭을 가지는 반도체 디바이스 제조 방법.
  15. 제 14 항에 있어서,
    상기 개구의 일부는 약 0.4 마이크론의 폭을 가지는 반도체 디바이스 제조 방법.
  16. 제 1 항에 있어서,
    상기 상부 산화물 절연층의 일부(112)상에 상기 도전성 필드 플레이트(114)를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  17. 산화물 절연층(112)을 가지는 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 층(104)상에 산화 마스크를 형성하는 단계와,
    그런 다음, 상이한 폭의 일련의 순차적인 개구를 가지는 상기 산화 마스크의 일부를 패터닝하는 단계-상기 개구의 일부는 상기 산화물 절연층(112)의 최대 두께보다 작은 폭을 가짐-와,
    그런 다음, 상기 산화 마스크를 이용하여 상기 반도체 층(104)을 열적으로 산화하여 상기 산화물 절연층(112)을 성장하는 단계와,
    상기 산화물 절연층(112) 및 상기 반도체 층 양자 모두에 상기 산화 마스크의 일부 아래에 일정하지 않은 두께(110a)를 제공하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
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