JPH1041527A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1041527A JPH1041527A JP19341596A JP19341596A JPH1041527A JP H1041527 A JPH1041527 A JP H1041527A JP 19341596 A JP19341596 A JP 19341596A JP 19341596 A JP19341596 A JP 19341596A JP H1041527 A JPH1041527 A JP H1041527A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/6609—Diodes
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Abstract
(57)【要約】
【課題】 この発明は、順方向電圧降下を減少させ、か
つ、チップサイズの増大を抑制することを課題とする。 【解決手段】 この発明は、第１の導電型の半導体層
と、該半導体層を挟む電極から構成される半導体装置で
あって、前記半導体層の所定の複数の領域に凹部を形成
し、前記複数の凹部の内部に第２の導電型の埋込み層と
該埋込み層の周辺に第２の導電型の拡散層を形成するよ
うに構成される。
つ、チップサイズの増大を抑制することを課題とする。 【解決手段】 この発明は、第１の導電型の半導体層
と、該半導体層を挟む電極から構成される半導体装置で
あって、前記半導体層の所定の複数の領域に凹部を形成
し、前記複数の凹部の内部に第２の導電型の埋込み層と
該埋込み層の周辺に第２の導電型の拡散層を形成するよ
うに構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、整流作用を有する
ショットキーバリアダイオードで構成される半導体装置
及びその製造方法に関し、特に、順方向電圧降下を抑え
ることにより電力損失を少なくし、さらに、逆方向電流
の低減を図ることができる半導体装置及びその製造方法
に関する。
ショットキーバリアダイオードで構成される半導体装置
及びその製造方法に関し、特に、順方向電圧降下を抑え
ることにより電力損失を少なくし、さらに、逆方向電流
の低減を図ることができる半導体装置及びその製造方法
に関する。
【０００２】
【従来の技術】金属と半導体を接触させると電位障壁が
生じて整流作用を示すことが一般的に知られている。こ
の性質を利用したものがショットキーバリアダイオード
（schottky barrier diode：ＳＢＤ）であるが、このダ
イオードに流れる電流には半導体の多数キャリアのみが
関与するので、応答速度はきわめて速い。従って、高速
スイッチングや高周波動作に適したダイオードである。
生じて整流作用を示すことが一般的に知られている。こ
の性質を利用したものがショットキーバリアダイオード
（schottky barrier diode：ＳＢＤ）であるが、このダ
イオードに流れる電流には半導体の多数キャリアのみが
関与するので、応答速度はきわめて速い。従って、高速
スイッチングや高周波動作に適したダイオードである。
【０００３】かかるショットキーバリアダイオードの逆
方向リーク電流の低減を図る構造として、例えば、次の
ようなものがある。
方向リーク電流の低減を図る構造として、例えば、次の
ようなものがある。
【０００４】図１３は、上記ショットキーバリアダイオ
ードの一例の断面図であり、Ｎ＋Ｓｉ基板１上に成長さ
せたＮ−エピタキシャルＳｉ層３に所定間隔を空けて複
数のＰ＋拡散層１１がストライプ状に形成されている。
さらに、Ｎ−エピタキシャルＳｉ層３上にはショットキ
ーバリア電極５（アノード側）が、Ｎ＋Ｓｉ基板１下に
はオーミック電極７（カソード側）がそれぞれ設けられ
ている。
ードの一例の断面図であり、Ｎ＋Ｓｉ基板１上に成長さ
せたＮ−エピタキシャルＳｉ層３に所定間隔を空けて複
数のＰ＋拡散層１１がストライプ状に形成されている。
さらに、Ｎ−エピタキシャルＳｉ層３上にはショットキ
ーバリア電極５（アノード側）が、Ｎ＋Ｓｉ基板１下に
はオーミック電極７（カソード側）がそれぞれ設けられ
ている。
【０００５】このような構造であるダイオードでは、シ
ョットキーバリア電極５とＮ−エピタキシャルＳｉ層３
との接触部（図中Ａで示す部分）に生じるショットキー
バリアにより、ショットキーバリア電極５とオーミック
電極７の間に順方向電圧ＶFを印加した場合にはエネル
ギーレベルの高いＮ−エピタキシャルＳｉ層３内の電子
がショットキーバリア電極５のほうに注入され順方向電
流が流れるが、逆方向電圧ＶR を印加した場合にはショ
ットキーバリアによってショットキーバリア電極５から
Ｎ−エピタキシャルＳｉ層３へ電子が移動することが阻
止され印加電圧によらず逆方向電流は一定の微少量とな
る。このように、このダイオードは整流作用を持ってい
るのである。
ョットキーバリア電極５とＮ−エピタキシャルＳｉ層３
との接触部（図中Ａで示す部分）に生じるショットキー
バリアにより、ショットキーバリア電極５とオーミック
電極７の間に順方向電圧ＶFを印加した場合にはエネル
ギーレベルの高いＮ−エピタキシャルＳｉ層３内の電子
がショットキーバリア電極５のほうに注入され順方向電
流が流れるが、逆方向電圧ＶR を印加した場合にはショ
ットキーバリアによってショットキーバリア電極５から
Ｎ−エピタキシャルＳｉ層３へ電子が移動することが阻
止され印加電圧によらず逆方向電流は一定の微少量とな
る。このように、このダイオードは整流作用を持ってい
るのである。
【０００６】次に、図１３に示すダイオードの製造方法
について説明する。
について説明する。
【０００７】Ｎ＋Ｓｉ基板１上にＮ−エピタキシャルＳ
ｉ層３を成長した後、Ｓｉ酸化膜を約１００ｎｍ形成す
る。続いて、フォトリソグラフィー技術によりＳｉ酸化
膜に約１μｍの幅を有するストライプ状の開口部を形成
した後、約２００ｎｍの深さに不純物分布がピークとな
るよう不純物をイオン注入する。そして、熱処理により
Ｎ−エピタキシャルＳｉ層３に深さ２μｍのＰ＋拡散層
１１を形成した後、Ｓｉ酸化膜を除去し、Ｎ＋Ｓｉ基板
１上にショットキーバリア電極５を、Ｎ＋Ｓｉ基板１下
にオーミック電極７を形成する。
ｉ層３を成長した後、Ｓｉ酸化膜を約１００ｎｍ形成す
る。続いて、フォトリソグラフィー技術によりＳｉ酸化
膜に約１μｍの幅を有するストライプ状の開口部を形成
した後、約２００ｎｍの深さに不純物分布がピークとな
るよう不純物をイオン注入する。そして、熱処理により
Ｎ−エピタキシャルＳｉ層３に深さ２μｍのＰ＋拡散層
１１を形成した後、Ｓｉ酸化膜を除去し、Ｎ＋Ｓｉ基板
１上にショットキーバリア電極５を、Ｎ＋Ｓｉ基板１下
にオーミック電極７を形成する。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た製造方法によりダイオードを作成した場合に、イオン
注入する不純物の種類によらずＳｉに対する不純物の拡
散は、通常、深さ方向の約０．８倍の速度で横方向に進
む為、Ｐ＋拡散層１１の形成の際に不純物を深さ２μｍ
まで拡散させた時には横方向には１．６μｍずつ左右に
拡散することとなり、結果として、横方向の拡散幅は
３．２μｍとなる。すなわち、開口幅の１μｍを合わせ
ると横方向の拡散幅は全体で４．２μｍと、理想値の１
μｍの４．２倍も拡散が進んでしまう。このため、ショ
ットキーバリア面積の減少が進み、順方向電流の通流域
が減少し、順方向電圧降下が大きくなる問題を有してい
た。
た製造方法によりダイオードを作成した場合に、イオン
注入する不純物の種類によらずＳｉに対する不純物の拡
散は、通常、深さ方向の約０．８倍の速度で横方向に進
む為、Ｐ＋拡散層１１の形成の際に不純物を深さ２μｍ
まで拡散させた時には横方向には１．６μｍずつ左右に
拡散することとなり、結果として、横方向の拡散幅は
３．２μｍとなる。すなわち、開口幅の１μｍを合わせ
ると横方向の拡散幅は全体で４．２μｍと、理想値の１
μｍの４．２倍も拡散が進んでしまう。このため、ショ
ットキーバリア面積の減少が進み、順方向電流の通流域
が減少し、順方向電圧降下が大きくなる問題を有してい
た。
【０００９】また、上記問題を補償すべく、所望の総シ
ョットキーバリア面積をとった場合にはチップサイズが
大きくなり過ぎるという問題があった。
ョットキーバリア面積をとった場合にはチップサイズが
大きくなり過ぎるという問題があった。
【００１０】そこで、本発明は上記問題を解決し、従来
より順方向電圧降下を減少させ、かつ、チップサイズの
増大を抑制することを目的とする。
より順方向電圧降下を減少させ、かつ、チップサイズの
増大を抑制することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に第１の発明は、第１の導電型の半導体層と、該半導体
層を挟む電極から構成される半導体装置であって、前記
半導体層の所定の複数の領域に凹部を形成し、前記複数
の凹部の内部に第２の導電型の埋込み層と該埋込み層の
周辺に第２の導電型の拡散層を形成することを特徴とす
る。
に第１の発明は、第１の導電型の半導体層と、該半導体
層を挟む電極から構成される半導体装置であって、前記
半導体層の所定の複数の領域に凹部を形成し、前記複数
の凹部の内部に第２の導電型の埋込み層と該埋込み層の
周辺に第２の導電型の拡散層を形成することを特徴とす
る。
【００１２】上記構成によれば、第２の導電型の埋込み
層中を第２の導電型の不純物を拡散させることにより該
埋込み層の周辺に第２の導電型の拡散層を形成するの
で、第２の導電型の拡散層の横方向の拡散幅を大幅に減
少させることができる。
層中を第２の導電型の不純物を拡散させることにより該
埋込み層の周辺に第２の導電型の拡散層を形成するの
で、第２の導電型の拡散層の横方向の拡散幅を大幅に減
少させることができる。
【００１３】第２の発明は、第１の導電型の半導体層
と、該半導体層を挟む電極から構成される半導体装置で
あって、前記半導体層の所定の複数の領域に凹部を形成
し、前記複数の凹部の内部に第２の導電型の埋込み層と
該埋込み層の周辺に第２の導電型の拡散層を形成する半
導体装置において、前記拡散層は、前記凹部上部付近よ
りも前記凹部底部付近のほうが厚いことを特徴とする。
と、該半導体層を挟む電極から構成される半導体装置で
あって、前記半導体層の所定の複数の領域に凹部を形成
し、前記複数の凹部の内部に第２の導電型の埋込み層と
該埋込み層の周辺に第２の導電型の拡散層を形成する半
導体装置において、前記拡散層は、前記凹部上部付近よ
りも前記凹部底部付近のほうが厚いことを特徴とする。
【００１４】上記構成によれば、凹部上部付近に形成さ
れる拡散層を薄くしたので、順方向電圧降下を最小限に
抑えることができる。
れる拡散層を薄くしたので、順方向電圧降下を最小限に
抑えることができる。
【００１５】また、凹部底部付近に形成される拡散層を
厚くしたので、逆方向電圧印加時のリーク電流及び逆方
向電流を低減することができる。
厚くしたので、逆方向電圧印加時のリーク電流及び逆方
向電流を低減することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【００１７】図１は、本発明の第１の実施の形態に係る
ショットキーバリアダイオードの断面図であり、図２は
図１を拡大した図である。なお、構造としてはＰ＋埋込
み型のものである。このダイオードは、例えば、Ｎ＋Ｓ
ｉ基板１上にＮ−エピタキシャルＳｉ層３をエピタキシ
ャル成長させ、さらに、Ｎ−エピタキシャルＳｉ層３上
にショットキーバリア電極５（アノード側）を形成した
構造となっている。また、Ｎ＋Ｓｉ基板１の反対表面側
にはオーミック電極７（カソード側）が形成されてい
る。さらに、Ｎ−エピタキシャルＳｉ層３には、図８
（ｂ）に示す複数の凹部９が設けられており、その周辺
にはＰ＋拡散層１１が形成され、また、その凹部９の内
部にはポリＳｉ埋込み層１３が埋め込まれている。
ショットキーバリアダイオードの断面図であり、図２は
図１を拡大した図である。なお、構造としてはＰ＋埋込
み型のものである。このダイオードは、例えば、Ｎ＋Ｓ
ｉ基板１上にＮ−エピタキシャルＳｉ層３をエピタキシ
ャル成長させ、さらに、Ｎ−エピタキシャルＳｉ層３上
にショットキーバリア電極５（アノード側）を形成した
構造となっている。また、Ｎ＋Ｓｉ基板１の反対表面側
にはオーミック電極７（カソード側）が形成されてい
る。さらに、Ｎ−エピタキシャルＳｉ層３には、図８
（ｂ）に示す複数の凹部９が設けられており、その周辺
にはＰ＋拡散層１１が形成され、また、その凹部９の内
部にはポリＳｉ埋込み層１３が埋め込まれている。
【００１８】次に、上述の図１及び図２に示すダイオー
ドの製造方法について図３、図４を参照しつつ説明す
る。
ドの製造方法について図３、図４を参照しつつ説明す
る。
【００１９】まず、図３（ａ）に示すように、Ｎ＋Ｓｉ
基板１上にＮ−エピタキシャルＳｉ層３を成長させる。
基板１上にＮ−エピタキシャルＳｉ層３を成長させる。
【００２０】次に、図３（ｂ）に示すように、Ｎ−エピ
タキシャルＳｉ層３上に形成した酸化膜１５をフォトリ
ソグラフィー技術によりパターニングし、さらに、この
酸化膜１５をマスクとしてＮ−エピタキシャルＳｉ層３
をドライエッチングし、トレンチ形状の凹部９を形成す
る。
タキシャルＳｉ層３上に形成した酸化膜１５をフォトリ
ソグラフィー技術によりパターニングし、さらに、この
酸化膜１５をマスクとしてＮ−エピタキシャルＳｉ層３
をドライエッチングし、トレンチ形状の凹部９を形成す
る。
【００２１】次に、図３（ｃ）に示すように、Ｎ−エピ
タキシャルＳｉ層３に形成された凹部９が完全に埋め込
まれるようにポリＳｉ埋込み層１３をＣＶＤ（Chemical
Vapor Deposition ）法等により堆積する。
タキシャルＳｉ層３に形成された凹部９が完全に埋め込
まれるようにポリＳｉ埋込み層１３をＣＶＤ（Chemical
Vapor Deposition ）法等により堆積する。
【００２２】次に、図４（ｄ）に示すように、凹部９に
埋め込まれたポリＳｉ埋込み層１３とＮ−エピタキシャ
ルＳｉ層３の表面が一致し平坦化されるまで、ポリＳｉ
埋込み層１３をドライエッチングし、さらに、イオン注
入技術により、ホウ素（Ｂ）などのＰ型不純物１９をポ
リＳｉ埋込み層１３の表面近傍に打ち込む。この時、酸
化膜１５はイオン打ち込みのマスクとなるので、不純物
はポリＳｉ埋込み層１３のみに打ち込まれることにな
る。
埋め込まれたポリＳｉ埋込み層１３とＮ−エピタキシャ
ルＳｉ層３の表面が一致し平坦化されるまで、ポリＳｉ
埋込み層１３をドライエッチングし、さらに、イオン注
入技術により、ホウ素（Ｂ）などのＰ型不純物１９をポ
リＳｉ埋込み層１３の表面近傍に打ち込む。この時、酸
化膜１５はイオン打ち込みのマスクとなるので、不純物
はポリＳｉ埋込み層１３のみに打ち込まれることにな
る。
【００２３】次に、図４（ｅ）に示すように、ポリＳｉ
埋込み層１３の表面近傍に打ち込まれたＰ型不純物１９
を熱処理により、ポリＳｉ埋込み層１３内に拡散させ、
Ｐ＋拡散層１１を形成する。この時、ポリＳｉはＳｉと
比べて、その不純物拡散速度が大きいので、打ち込まれ
たＰ型不純物１９の大半は、まず、ポリＳｉ埋込み層１
３内を拡散し、その後、凹部９周辺のＮ−エピタキシャ
ルＳｉ層３に拡散し、Ｐ＋拡散層１１を形成することに
なる。
埋込み層１３の表面近傍に打ち込まれたＰ型不純物１９
を熱処理により、ポリＳｉ埋込み層１３内に拡散させ、
Ｐ＋拡散層１１を形成する。この時、ポリＳｉはＳｉと
比べて、その不純物拡散速度が大きいので、打ち込まれ
たＰ型不純物１９の大半は、まず、ポリＳｉ埋込み層１
３内を拡散し、その後、凹部９周辺のＮ−エピタキシャ
ルＳｉ層３に拡散し、Ｐ＋拡散層１１を形成することに
なる。
【００２４】最後に、酸化膜１５を除去した後、ショッ
トキーバリア電極５とオーミック電極７をそれぞれ蒸着
することにより、図２に示すダイオードを得ることがで
きる。
トキーバリア電極５とオーミック電極７をそれぞれ蒸着
することにより、図２に示すダイオードを得ることがで
きる。
【００２５】上述したように、ポリＳｉを介してトレン
チ内壁にＰ＋拡散層１１を形成する場合、ポリＳｉ中の
不純物拡散はＳｉ中に比べて速いためにトレンチ底部ま
でＰ＋拡散層１１を形成した際には、トレンチ上部の横
方向拡散は従来に比べて大幅に抑制される。
チ内壁にＰ＋拡散層１１を形成する場合、ポリＳｉ中の
不純物拡散はＳｉ中に比べて速いためにトレンチ底部ま
でＰ＋拡散層１１を形成した際には、トレンチ上部の横
方向拡散は従来に比べて大幅に抑制される。
【００２６】具体的には、深さ２μｍまで拡散させるた
めには、横方向の拡散は０．６μｍ（左右０．３μｍず
つ）で済む。すなわち、開口部１μｍを合わせてもＰ＋
拡散層１１の横方向拡散は高々１．６μｍでしかなく、
理想値である１μｍの１．６倍で済むのである。
めには、横方向の拡散は０．６μｍ（左右０．３μｍず
つ）で済む。すなわち、開口部１μｍを合わせてもＰ＋
拡散層１１の横方向拡散は高々１．６μｍでしかなく、
理想値である１μｍの１．６倍で済むのである。
【００２７】従って、本実施の形態によれば、従来と比
較してショットキーバリア面積の減少を抑制することに
より、順方向電圧降下の増加を抑制することができる。
よって、従来より順方向電圧降下を減少させ、かつ、チ
ップサイズの増大を抑制することができるのである。
較してショットキーバリア面積の減少を抑制することに
より、順方向電圧降下の増加を抑制することができる。
よって、従来より順方向電圧降下を減少させ、かつ、チ
ップサイズの増大を抑制することができるのである。
【００２８】しかし、上記ダイオードの形状を詳細に見
た場合には次のような問題がある。というのは、上述し
た製造方法によりダイオードを作製した場合には、図２
から明らかなように、Ｐ＋拡散層１１は凹部９周辺に均
等な厚さで形成されるわけではなく、実際には、不純物
が打ち込まれた表面近傍からの距離が遠い凹部９の底部
よりも距離の近い上部のほうに形成されるＰ＋拡散層１
１のほうが厚くなってしまうのである。このことは、ポ
リＳｉ内の不純物拡散速度がＳｉ内と比べて十分大きく
ないために、ポリＳｉ埋込み層１３内を不純物が凹部９
の底部まで拡散する前に、Ｎ−エピタキシャルＳｉ層３
への拡散が実際には始まってしまうことによるものであ
る。
た場合には次のような問題がある。というのは、上述し
た製造方法によりダイオードを作製した場合には、図２
から明らかなように、Ｐ＋拡散層１１は凹部９周辺に均
等な厚さで形成されるわけではなく、実際には、不純物
が打ち込まれた表面近傍からの距離が遠い凹部９の底部
よりも距離の近い上部のほうに形成されるＰ＋拡散層１
１のほうが厚くなってしまうのである。このことは、ポ
リＳｉ内の不純物拡散速度がＳｉ内と比べて十分大きく
ないために、ポリＳｉ埋込み層１３内を不純物が凹部９
の底部まで拡散する前に、Ｎ−エピタキシャルＳｉ層３
への拡散が実際には始まってしまうことによるものであ
る。
【００２９】このＰ＋拡散層１１の厚さの違いにより、
以下に述べるような問題が生じることが考えられる。
以下に述べるような問題が生じることが考えられる。
【００３０】（１）図２に示すように、凹部９の上部の
Ｐ＋拡散層１１が厚いほど、整流作用を示す接触部Ａの
面積が小さくなってしまう。一方、順方向電流はショッ
トキーバリアが形成される接触部Ａの面積に比例するの
で、接触部Ａの面積が小さくなると、その分順方向電流
も小さくなってしまうのである。従って、凹部９の上部
のＰ＋拡散層１１が厚いと、順方向電圧降下による電力
損失という問題が生じるのである。
Ｐ＋拡散層１１が厚いほど、整流作用を示す接触部Ａの
面積が小さくなってしまう。一方、順方向電流はショッ
トキーバリアが形成される接触部Ａの面積に比例するの
で、接触部Ａの面積が小さくなると、その分順方向電流
も小さくなってしまうのである。従って、凹部９の上部
のＰ＋拡散層１１が厚いと、順方向電圧降下による電力
損失という問題が生じるのである。
【００３１】（２）凹部９の底部のＰ＋拡散層１１が薄
いと、逆方向電圧が印加された場合に、Ｐ＋拡散層１１
側に伸びる空乏層がポリシリコン埋込み層１３にまで及
んでしまう場合がある。例えば、図５は、図２に示すダ
イオードに６０Ｖの逆方向電圧を印加した場合の空乏層
の広がりを示す図であり、Ｐ＋拡散層１１側に広がる空
乏層２３がポリＳｉ埋込み層１３に到達していることが
わかる（図中ｄで示す箇所）。この場合、多結晶である
ポリＳｉ埋込み層１３の結晶性により、空乏層内では電
子正孔対が発生してしまうので、この電子正孔対により
ポリＳｉ埋込み層１３とＮ−エピタキシャルＳｉ層３の
間に電流が流れてしまうのである。従って、凹部９の底
部のＰ＋拡散層１１が薄いと、逆方向電圧を印加したと
きのリーク電流が大きくなってしまうのである。
いと、逆方向電圧が印加された場合に、Ｐ＋拡散層１１
側に伸びる空乏層がポリシリコン埋込み層１３にまで及
んでしまう場合がある。例えば、図５は、図２に示すダ
イオードに６０Ｖの逆方向電圧を印加した場合の空乏層
の広がりを示す図であり、Ｐ＋拡散層１１側に広がる空
乏層２３がポリＳｉ埋込み層１３に到達していることが
わかる（図中ｄで示す箇所）。この場合、多結晶である
ポリＳｉ埋込み層１３の結晶性により、空乏層内では電
子正孔対が発生してしまうので、この電子正孔対により
ポリＳｉ埋込み層１３とＮ−エピタキシャルＳｉ層３の
間に電流が流れてしまうのである。従って、凹部９の底
部のＰ＋拡散層１１が薄いと、逆方向電圧を印加したと
きのリーク電流が大きくなってしまうのである。
【００３２】（３）凹部９の底部のＰ＋拡散層１１が薄
いと、逆方向電圧が印加された場合に、Ｎ−エピタキシ
ャルＳｉ層３側に伸びる空乏層がピンチオフしにくくな
ってしまう。例えば、図６は、図２に示すダイオードに
５Ｖの逆方向電圧を印加した場合の空乏層の広がりを示
す図であるが、凹部９の底部のＰ＋拡散層１１が薄いた
めに隣り合うＰＮ接合面間の距離（図中Ｂで示す距離）
が大きくなってしまい、ピンチオフ状態にはほど遠いこ
とがわかる。ところが、接触部Ａにかかる電界は、ショ
ットキーバリア電極５に印加される電圧とＮ−エピタキ
シャルＳｉ層３側に伸びる空乏層の幅（図中Ｃで示す距
離）により決まる。ピンチオフ状態に遠ければ遠いほ
ど、距離Ｃは短くなるので、一定電圧の下では、逆に接
触部Ａにかかる電界は大きくなってしまう。従って、接
触部Ａに流れる逆方向電流が大きくなってしまうのであ
る。
いと、逆方向電圧が印加された場合に、Ｎ−エピタキシ
ャルＳｉ層３側に伸びる空乏層がピンチオフしにくくな
ってしまう。例えば、図６は、図２に示すダイオードに
５Ｖの逆方向電圧を印加した場合の空乏層の広がりを示
す図であるが、凹部９の底部のＰ＋拡散層１１が薄いた
めに隣り合うＰＮ接合面間の距離（図中Ｂで示す距離）
が大きくなってしまい、ピンチオフ状態にはほど遠いこ
とがわかる。ところが、接触部Ａにかかる電界は、ショ
ットキーバリア電極５に印加される電圧とＮ−エピタキ
シャルＳｉ層３側に伸びる空乏層の幅（図中Ｃで示す距
離）により決まる。ピンチオフ状態に遠ければ遠いほ
ど、距離Ｃは短くなるので、一定電圧の下では、逆に接
触部Ａにかかる電界は大きくなってしまう。従って、接
触部Ａに流れる逆方向電流が大きくなってしまうのであ
る。
【００３３】このように、図２に示すダイオードでは、
凹部上部におけるＰ＋拡散層が厚いために、ショットキ
ーバリア面積が小さくなり、順方向電圧降下による電力
損失という不具合がある。
凹部上部におけるＰ＋拡散層が厚いために、ショットキ
ーバリア面積が小さくなり、順方向電圧降下による電力
損失という不具合がある。
【００３４】また、凹部底部におけるＰ＋拡散層が薄い
ために、逆方向電圧を印加した場合、凹部に埋め込まれ
たポリＳｉにまで空乏層が伸びてしまうため、電子正孔
対によるリークが発生してしまう不具合があった。さら
に、逆方向電流が大きくなってしまうという不具合もあ
る。
ために、逆方向電圧を印加した場合、凹部に埋め込まれ
たポリＳｉにまで空乏層が伸びてしまうため、電子正孔
対によるリークが発生してしまう不具合があった。さら
に、逆方向電流が大きくなってしまうという不具合もあ
る。
【００３５】以下、かかる不具合を回避する本発明の第
２の実施の形態に係るショットキーバリアダイオードに
ついて説明する。
２の実施の形態に係るショットキーバリアダイオードに
ついて説明する。
【００３６】図７は、本発明の第２の実施の形態にかか
るショットキーバリアダイオードの断面図である。な
お、図１と同一部分には同一符号を付してある。
るショットキーバリアダイオードの断面図である。な
お、図１と同一部分には同一符号を付してある。
【００３７】図７において、このダイオードは、Ｎ＋Ｓ
ｉ基板１上にＮ−エピタキシャルＳｉ層３をエピタキシ
ャル成長させ、さらに、Ｎ−エピタキシャルＳｉ層３上
にショットキーバリア電極５（アノード側）を形成した
構造となっている。また、Ｎ＋Ｓｉ基板１の反対表面側
にはオーミック電極７（カソード側）が形成されてい
る。さらに、Ｎ−エピタキシャルＳｉ層３には、複数の
凹部９が設けられており、その周辺にはＰ＋拡散層１１
が形成され、また、その内部にはポリＳｉ埋込み層１３
が埋め込まれている。ここまでは、従来のショットキー
バリアダイオードと同様であり、本発明の特徴である点
は、図７に示すように、凹部９上部のＰ＋拡散層１１
（図中ａで示す箇所）が薄く、凹部９底部のＰ＋拡散層
１１（図中ｂで示す箇所）が厚くなっている点である。
なお、このダイオードの整流作用については従来例と同
様であるので、ここでは説明を省略する。
ｉ基板１上にＮ−エピタキシャルＳｉ層３をエピタキシ
ャル成長させ、さらに、Ｎ−エピタキシャルＳｉ層３上
にショットキーバリア電極５（アノード側）を形成した
構造となっている。また、Ｎ＋Ｓｉ基板１の反対表面側
にはオーミック電極７（カソード側）が形成されてい
る。さらに、Ｎ−エピタキシャルＳｉ層３には、複数の
凹部９が設けられており、その周辺にはＰ＋拡散層１１
が形成され、また、その内部にはポリＳｉ埋込み層１３
が埋め込まれている。ここまでは、従来のショットキー
バリアダイオードと同様であり、本発明の特徴である点
は、図７に示すように、凹部９上部のＰ＋拡散層１１
（図中ａで示す箇所）が薄く、凹部９底部のＰ＋拡散層
１１（図中ｂで示す箇所）が厚くなっている点である。
なお、このダイオードの整流作用については従来例と同
様であるので、ここでは説明を省略する。
【００３８】この様な構造であるダイオードでは、凹部
９上部のＰ＋拡散層１１が第１の実施の形態と比べて薄
いので、接触部Ａの面積を大きくすることができ、順方
向電流は大きくなる。従って、順方向電圧降下による電
力損失を抑えることができる。
９上部のＰ＋拡散層１１が第１の実施の形態と比べて薄
いので、接触部Ａの面積を大きくすることができ、順方
向電流は大きくなる。従って、順方向電圧降下による電
力損失を抑えることができる。
【００３９】また、凹部９底部のＰ＋拡散層１１が従来
と比べて厚いので、逆方向電圧が印加された場合に、Ｐ
＋拡散層１１側に伸びる空乏層がポリシリコン埋込み層
１３にまで及ぶことはなく、従って、第１の実施の形態
のようなポリシリコン埋込み層１３内にまで伸びた空乏
層内で発生する電子正孔対に基づくリーク電流を抑える
ことができる。さらに、第１の実施の形態と比べて低電
圧の逆方向電圧でＮ−エピタキシャルＳｉ層３側に伸び
る空乏層がピンチオフするので、接触部Ａにかかる電界
を第１の実施の形態より小さくし、逆方向電流を低減す
ることができる。
と比べて厚いので、逆方向電圧が印加された場合に、Ｐ
＋拡散層１１側に伸びる空乏層がポリシリコン埋込み層
１３にまで及ぶことはなく、従って、第１の実施の形態
のようなポリシリコン埋込み層１３内にまで伸びた空乏
層内で発生する電子正孔対に基づくリーク電流を抑える
ことができる。さらに、第１の実施の形態と比べて低電
圧の逆方向電圧でＮ−エピタキシャルＳｉ層３側に伸び
る空乏層がピンチオフするので、接触部Ａにかかる電界
を第１の実施の形態より小さくし、逆方向電流を低減す
ることができる。
【００４０】さらに、ショットキーバリア電極５と接す
るＰ＋拡散層１１の面積が、上記第１の実施の形態と比
べて小さくなるため、順方向での正孔注入が極力抑えら
れ、動作速度が速くなる。
るＰ＋拡散層１１の面積が、上記第１の実施の形態と比
べて小さくなるため、順方向での正孔注入が極力抑えら
れ、動作速度が速くなる。
【００４１】また、ポリＳｉ埋込み層１３における、基
板に垂直な縦方向の中心軸に対してＰ＋拡散層１１が実
質上左右対称に形成され、かつ、隣接するＰ＋拡散層１
１間の距離が等しい場合には、Ｐ＋拡散層１１に伸びる
空乏層が実質上左右対称となり、リーク電流防止の補償
度を安定化できる点で好ましい。
板に垂直な縦方向の中心軸に対してＰ＋拡散層１１が実
質上左右対称に形成され、かつ、隣接するＰ＋拡散層１
１間の距離が等しい場合には、Ｐ＋拡散層１１に伸びる
空乏層が実質上左右対称となり、リーク電流防止の補償
度を安定化できる点で好ましい。
【００４２】以下、本実施の形態にかかるダイオードの
製造方法の一例について図８、図９を参照しつつ説明す
る。
製造方法の一例について図８、図９を参照しつつ説明す
る。
【００４３】まず、図８（ａ）に示すように、比抵抗
（ρ）が１０m Ω・cm程度のＮ＋Ｓｉ基板１上に比抵抗
（ρ）が２Ω・cm程度のＮ−エピタキシャルＳｉ層３を
成長させる。
（ρ）が１０m Ω・cm程度のＮ＋Ｓｉ基板１上に比抵抗
（ρ）が２Ω・cm程度のＮ−エピタキシャルＳｉ層３を
成長させる。
【００４４】次に、図８（ｂ）に示すように、Ｎ−エピ
タキシャルＳｉ層３上に形成した酸化膜１５をフォトリ
ソグラフィー技術によりパターニングし、さらに、この
酸化膜１５をマスクとしてＮ−エピタキシャルＳｉ層３
をドライエッチングし、トレンチ形状の凹部９を形成す
る。なお、ここでは、凹部９の深さを４μｍ、幅を１μ
ｍ、また、凹部９底部からＮ＋Ｓｉ基板上面間での距離
を４μｍ、各凹部９の間隔を５μｍとする。
タキシャルＳｉ層３上に形成した酸化膜１５をフォトリ
ソグラフィー技術によりパターニングし、さらに、この
酸化膜１５をマスクとしてＮ−エピタキシャルＳｉ層３
をドライエッチングし、トレンチ形状の凹部９を形成す
る。なお、ここでは、凹部９の深さを４μｍ、幅を１μ
ｍ、また、凹部９底部からＮ＋Ｓｉ基板上面間での距離
を４μｍ、各凹部９の間隔を５μｍとする。
【００４５】次に、図８（ｃ）に示すように、凹部９の
一部が埋め込まれるように、第１のポリＳｉ埋込み層１
７をＣＶＤ法等により堆積する。なお、後述するイオン
注入で打ち込まれるＰ型不純物が凹部９部付近まで達す
るように、第１のポリＳｉ埋込み層１７は凹部９の５％
〜８０％の範囲が埋め込まれるように堆積する。
一部が埋め込まれるように、第１のポリＳｉ埋込み層１
７をＣＶＤ法等により堆積する。なお、後述するイオン
注入で打ち込まれるＰ型不純物が凹部９部付近まで達す
るように、第１のポリＳｉ埋込み層１７は凹部９の５％
〜８０％の範囲が埋め込まれるように堆積する。
【００４６】次に、図９（ｄ）に示すように、イオン注
入技術によりホウ素（Ｂ）などのＰ型不純物１９を第１
のポリＳｉ埋込み層１７の表面近傍に打ち込む。この
時、上述したように第１のポリＳｉ埋込み層１７は凹部
９の５％〜８０％の範囲で埋め込まれるように堆積され
ているので、第１のポリＳｉ埋込み層１７の表面近傍
は、ちょうど凹部９の底部に存在することになり、従っ
て、Ｐ型不純物は凹部９底部付近に存在することになる
（図中ｃで示す箇所）。なお、ここでは、Ｐ型不純物は
５×１０16cm-2とする。
入技術によりホウ素（Ｂ）などのＰ型不純物１９を第１
のポリＳｉ埋込み層１７の表面近傍に打ち込む。この
時、上述したように第１のポリＳｉ埋込み層１７は凹部
９の５％〜８０％の範囲で埋め込まれるように堆積され
ているので、第１のポリＳｉ埋込み層１７の表面近傍
は、ちょうど凹部９の底部に存在することになり、従っ
て、Ｐ型不純物は凹部９底部付近に存在することになる
（図中ｃで示す箇所）。なお、ここでは、Ｐ型不純物は
５×１０16cm-2とする。
【００４７】次に、図９（ｅ）に示すように、凹部９が
完全に埋め込まれるまで第２のポリＳｉ埋込み層２１を
堆積し、凹部９に埋め込まれた第１のポリＳｉ埋込み層
１７及び第２のポリＳｉ埋込み層２１とＮ−エピタキシ
ャルＳｉ層３の表面が一致し平坦化されるまでドライエ
ッチングする。なお、この時、酸化膜１５上に堆積され
ている第１のポリＳｉ埋込み層１７に打ち込まれたＰ型
不純物１９も同時に除去されてしまう。
完全に埋め込まれるまで第２のポリＳｉ埋込み層２１を
堆積し、凹部９に埋め込まれた第１のポリＳｉ埋込み層
１７及び第２のポリＳｉ埋込み層２１とＮ−エピタキシ
ャルＳｉ層３の表面が一致し平坦化されるまでドライエ
ッチングする。なお、この時、酸化膜１５上に堆積され
ている第１のポリＳｉ埋込み層１７に打ち込まれたＰ型
不純物１９も同時に除去されてしまう。
【００４８】次に、図９（ｆ）に示すように、凹部９底
部付近に打ち込まれているＰ型不純物１９を熱処理によ
り第１のポリＳｉ埋込み層１７内を拡散させ、Ｐ＋拡散
層１１を形成する。この時、打ち込まれたＰ型不純物１
９からの距離の近い凹部９底部付近にはＰ型不純物１９
は速く拡散し、逆に距離の遠い凹部９上部付近には遅く
拡散するので、凹部９底部付近のＰ＋拡散層１１は厚
く、凹部９上部付近のＰ＋拡散層１１は薄くなる。この
ように、上述した本発明の特徴的な構造を達成すること
ができるのである。
部付近に打ち込まれているＰ型不純物１９を熱処理によ
り第１のポリＳｉ埋込み層１７内を拡散させ、Ｐ＋拡散
層１１を形成する。この時、打ち込まれたＰ型不純物１
９からの距離の近い凹部９底部付近にはＰ型不純物１９
は速く拡散し、逆に距離の遠い凹部９上部付近には遅く
拡散するので、凹部９底部付近のＰ＋拡散層１１は厚
く、凹部９上部付近のＰ＋拡散層１１は薄くなる。この
ように、上述した本発明の特徴的な構造を達成すること
ができるのである。
【００４９】最後に、酸化膜１５を除去した後、ショッ
トキーバリア電極５とオーミック電極７をそれぞれ蒸着
することにより、図７に示す構造のダイオードを得るこ
とができる。
トキーバリア電極５とオーミック電極７をそれぞれ蒸着
することにより、図７に示す構造のダイオードを得るこ
とができる。
【００５０】ここで、上記図８（ｂ）に示す状態の時、
イオン注入角度を０度にして凹部９の底部にＰ型不純物
をイオン注入技術により打ち込み、その後、凹部９に図
８（ｃ）のポリＳｉ埋込み層１７を形成してから熱処理
を行っても、凹部９底部付近のＰ＋拡散層１１を厚く、
凹部９上部付近のＰ＋拡散層１１を薄くすることができ
る。また、イオン注入角度が０度より大きい場合であっ
ても、凹部９の内壁にイオン注入することより、或いは
１０〜１００ｎｍ程度の薄い酸化膜を形成した後にイオ
ン注入することより同様の形状を得ることができる。な
お、この時の角度は４５度以内が好ましい。
イオン注入角度を０度にして凹部９の底部にＰ型不純物
をイオン注入技術により打ち込み、その後、凹部９に図
８（ｃ）のポリＳｉ埋込み層１７を形成してから熱処理
を行っても、凹部９底部付近のＰ＋拡散層１１を厚く、
凹部９上部付近のＰ＋拡散層１１を薄くすることができ
る。また、イオン注入角度が０度より大きい場合であっ
ても、凹部９の内壁にイオン注入することより、或いは
１０〜１００ｎｍ程度の薄い酸化膜を形成した後にイオ
ン注入することより同様の形状を得ることができる。な
お、この時の角度は４５度以内が好ましい。
【００５１】また、上述した製造方法では、ポリＳｉの
埋込みを２度行っているが、図８（ｃ）の第１のポリＳ
ｉ埋込み層１７を埋込む前に酸化膜１５上から凹部９へ
数ｋｅＶ〜数１０ｋｅＶでイオン注入を行う。或いは、
１０〜１００ｎｍ程度の薄い酸化膜を形成した後にイオ
ン注入し、この酸化膜を除去しても良い。続いて第１の
ポリＳｉ埋込み層１７を埋込み、低温熱処理を行うこと
によりＰ＋拡散層１１を形成することも可能であり、従
って、ポリＳｉの埋込みを１度にすることができる。な
お、この方法では、イオン注入条件（不純物、加速電
圧）、熱処理条件（温度、時間）等は、所望形状のＰ＋
拡散層１１を形成する最適な条件を適宜選択している。
埋込みを２度行っているが、図８（ｃ）の第１のポリＳ
ｉ埋込み層１７を埋込む前に酸化膜１５上から凹部９へ
数ｋｅＶ〜数１０ｋｅＶでイオン注入を行う。或いは、
１０〜１００ｎｍ程度の薄い酸化膜を形成した後にイオ
ン注入し、この酸化膜を除去しても良い。続いて第１の
ポリＳｉ埋込み層１７を埋込み、低温熱処理を行うこと
によりＰ＋拡散層１１を形成することも可能であり、従
って、ポリＳｉの埋込みを１度にすることができる。な
お、この方法では、イオン注入条件（不純物、加速電
圧）、熱処理条件（温度、時間）等は、所望形状のＰ＋
拡散層１１を形成する最適な条件を適宜選択している。
【００５２】図１０は、第１の実施の形態と同様に、上
述した製造方法により作製したダイオードに６０Ｖの逆
方向電圧を印加した時の空乏層の広がりを示す図であ
り、従来例と異なり、Ｐ＋拡散層１１側に伸びる空乏層
２３はＰ＋拡散層１１内にとどまり、第１のポリＳｉ埋
込み層１３内には到達していないことがわかる。
述した製造方法により作製したダイオードに６０Ｖの逆
方向電圧を印加した時の空乏層の広がりを示す図であ
り、従来例と異なり、Ｐ＋拡散層１１側に伸びる空乏層
２３はＰ＋拡散層１１内にとどまり、第１のポリＳｉ埋
込み層１３内には到達していないことがわかる。
【００５３】図１１は、第１の実施の形態と同様に、上
述した製造方法により作製したダイオードに５Ｖの逆方
向電圧を印加した時の空乏層の広がりを示す図であり、
Ｎ−エピタキシャルＳｉ層３側に伸びる空乏層２５は従
来例よりもピンチオフ状態に近いことがわかる。なお、
凹部上部のＰ＋拡散層１１が薄くても良いのは、ピンチ
オフした後に電界の上昇がほとんど無いからである。
述した製造方法により作製したダイオードに５Ｖの逆方
向電圧を印加した時の空乏層の広がりを示す図であり、
Ｎ−エピタキシャルＳｉ層３側に伸びる空乏層２５は従
来例よりもピンチオフ状態に近いことがわかる。なお、
凹部上部のＰ＋拡散層１１が薄くても良いのは、ピンチ
オフした後に電界の上昇がほとんど無いからである。
【００５４】ここで、第２の実施の形態は上述した製造
方法に限定されるものではなく、図７に示す構造を得る
ことができればよく、例えば、第２のポリＳｉ埋込み層
は平坦化のみを目的とするものであり、ポリＳｉで形成
する必要はない。また、第２のポリＳｉ層の形成前に熱
処理を行っても問題はない。あるいは、図１２に示すよ
うに、ポリＳｉ埋込み層を形成することなく、ショット
キーバリア電極５をＰ＋拡散層１１に直接接触する構造
としても良い。
方法に限定されるものではなく、図７に示す構造を得る
ことができればよく、例えば、第２のポリＳｉ埋込み層
は平坦化のみを目的とするものであり、ポリＳｉで形成
する必要はない。また、第２のポリＳｉ層の形成前に熱
処理を行っても問題はない。あるいは、図１２に示すよ
うに、ポリＳｉ埋込み層を形成することなく、ショット
キーバリア電極５をＰ＋拡散層１１に直接接触する構造
としても良い。
【００５５】また、第２の実施の形態は複数の凹部を持
つショットキーバリアダイオードに限られるものではな
く、１つの凹部に対してその周辺にガードリングが設け
られている構造のダイオードにおいても適用され得るも
のである。
つショットキーバリアダイオードに限られるものではな
く、１つの凹部に対してその周辺にガードリングが設け
られている構造のダイオードにおいても適用され得るも
のである。
【００５６】なお、本発明では、上記ショットキーバリ
ア電極５として半導体基板の多数キャリアに対しバリア
を形成する材料、例えば、Ａｌ、Ｍｏ、Ａｕ、Ｔｉ、Ｎ
ｉ、Ｖなどが使用されるが、図１に示すような１層構造
であっても、あるいは種類の異なる材料からなる２層以
上の構造であっても良い。ここで、２層以上の構造の場
合、異なるバリアハイトの材料を使用しているので、１
層の構造と比べて所望の特性、特に、順方向特性を得易
い効果を有する。
ア電極５として半導体基板の多数キャリアに対しバリア
を形成する材料、例えば、Ａｌ、Ｍｏ、Ａｕ、Ｔｉ、Ｎ
ｉ、Ｖなどが使用されるが、図１に示すような１層構造
であっても、あるいは種類の異なる材料からなる２層以
上の構造であっても良い。ここで、２層以上の構造の場
合、異なるバリアハイトの材料を使用しているので、１
層の構造と比べて所望の特性、特に、順方向特性を得易
い効果を有する。
【００５７】
【発明の効果】以上説明したように本発明によれば、凹
部上部付近の拡散層を薄くすることにより、ショットキ
ーバリア面積は広くなるので、順方向電圧降下を最小限
とし、電力損失を抑えることができる。
部上部付近の拡散層を薄くすることにより、ショットキ
ーバリア面積は広くなるので、順方向電圧降下を最小限
とし、電力損失を抑えることができる。
【００５８】また、凹部底部付近の拡散層を厚くするこ
とにより、逆方向電圧印加時における拡散層側への空乏
層の伸びを拡散層内にとどまるので、リーク電流を低減
することができる。さらに、半導体層側への空乏層がピ
ンチオフする印加電圧が小さくなるので、逆方向電流を
小さく抑えることが可能となる。
とにより、逆方向電圧印加時における拡散層側への空乏
層の伸びを拡散層内にとどまるので、リーク電流を低減
することができる。さらに、半導体層側への空乏層がピ
ンチオフする印加電圧が小さくなるので、逆方向電流を
小さく抑えることが可能となる。
【００５９】さらに、サージ電圧、サージ電流に対する
耐性も向上する。
耐性も向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るショットキー
バリアダイオードの断面図である。
バリアダイオードの断面図である。
【図２】図１に示すショットキーバリアダイオードの断
面図の拡大図である。
面図の拡大図である。
【図３】図１に示すショットキーバリアダイオードの製
造方法の工程図である（その１）。
造方法の工程図である（その１）。
【図４】図１に示すショットキーバリアダイオードの製
造方法の工程図である（その２）。
造方法の工程図である（その２）。
【図５】図１に示すショットキーバリアダイオードに６
０Ｖの逆方向電圧を印加した時の空乏層の広がりを示す
図である。
０Ｖの逆方向電圧を印加した時の空乏層の広がりを示す
図である。
【図６】図１に示すショットキーバリアダイオードに５
Ｖの逆方向電圧を印加した時の空乏層の広がりを示す図
である。
Ｖの逆方向電圧を印加した時の空乏層の広がりを示す図
である。
【図７】本発明の第２の実施の形態にかかるショットキ
ーバリアダイオードの断面図である。
ーバリアダイオードの断面図である。
【図８】図７に示すショットキーバリアダイオードの製
造方法の工程図である（その１）。
造方法の工程図である（その１）。
【図９】図７に示すショットキーバリアダイオードの製
造方法の工程図である（その２）。
造方法の工程図である（その２）。
【図１０】図７に示すショットキーバリアダイオードに
６０Ｖの逆方向電圧を印加した時の空乏層の広がりを示
す図である。
６０Ｖの逆方向電圧を印加した時の空乏層の広がりを示
す図である。
【図１１】図７に示すショットキーバリアダイオードに
５Ｖの逆方向電圧を印加した時の空乏層の広がりを示す
図である。
５Ｖの逆方向電圧を印加した時の空乏層の広がりを示す
図である。
【図１２】本発明の第３の実施の形態に係るショットキ
ーバリアダイオードの断面図である。
ーバリアダイオードの断面図である。
【図１３】従来のショットキーバリアダイオードの断面
図である。
図である。
１ Ｎ＋Ｓｉ基板 ３ Ｎ−エピタキシャルＳｉ層 ５ ショットキーバリア電極 ７ オーミック電極 ９ 凹部 １１ Ｐ＋拡散層 １３ ポリＳｉ埋込み層 １５ 酸化膜 １７ 第１のポリＳｉ埋込み層 １９ Ｐ型不純物 ２１ 第２のポリＳｉ埋込み層 ２３ Ｐ＋拡散層側に伸びる空乏層 ２５ Ｎ−エピタキシャルＳｉ層側に伸びる空乏層
Claims (7)
- 【請求項１】 第１の導電型の半導体層と、該半導体層
を挟む電極から構成される半導体装置であって、前記半
導体層の所定の複数の領域に凹部を形成し、前記複数の
凹部の内部に第２の導電型の埋込み層と該埋込み層の周
辺に第２の導電型の拡散層を形成することを特徴とする
半導体装置。 - 【請求項２】 第１の導電型の半導体層と、該半導体層
を挟む電極から構成される半導体装置であって、前記半
導体層の所定の複数の領域に凹部を形成し、前記複数の
凹部の内部に第２の導電型の埋込み層と該埋込み層の周
辺に第２の導電型の拡散層を形成する半導体装置におい
て、 前記拡散層は、前記凹部上部付近よりも前記凹部底部付
近のほうが厚いことを特徴とする半導体装置。 - 【請求項３】 第１の導電型の半導体層と、該半導体層
を挟む電極から構成される半導体装置であって、前記半
導体層の所定の領域に凹部を、該凹部を囲む所定の領域
にガードリングを形成し、前記凹部の内部に第２の導電
型の埋込み層と該埋込み層の周辺に第２の導電型の拡散
層を形成する半導体装置において、 前記拡散層は、前記凹部上部付近よりも前記凹部底部付
近のほうが厚いことを特徴とする半導体装置。 - 【請求項４】 前記拡散層は、前記凹部の縦方向の中心
軸に対し、実質上左右対称であることを特徴とする請求
項１、２又は３記載の半導体装置。 - 【請求項５】 半導体基板上に第１の導電型の半導体層
を形成し、 所定の複数の領域の前記第１の導電型の半導体層を除去
して凹部を形成し、 前記第１の導電型の半導体層よりも不純物拡散速度の大
きい埋込み層を前記凹部の所定深さまで形成した後、不
純物拡散を行うことにより凹部周辺に第２の導電型の半
導体層を形成することを特徴とする半導体装置の製造方
法。 - 【請求項６】 前記第２の導電型の半導体層は、前記凹
部上部付近よりも前記凹部底部付近のほうが厚く形成さ
れていることを特徴とする請求項５記載の半導体装置の
製造方法。 - 【請求項７】 前記拡散層は、前記凹部の縦方向の中心
軸に対し、実質上左右対称に形成されることを特徴とす
る請求項５又は６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19341596A JP3357793B2 (ja) | 1996-07-23 | 1996-07-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19341596A JP3357793B2 (ja) | 1996-07-23 | 1996-07-23 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041527A true JPH1041527A (ja) | 1998-02-13 |
| JP3357793B2 JP3357793B2 (ja) | 2002-12-16 |
Family
ID=16307589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19341596A Expired - Lifetime JP3357793B2 (ja) | 1996-07-23 | 1996-07-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3357793B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707128B2 (en) | 2001-06-13 | 2004-03-16 | Kabushiki Kaisha Toshiba | Vertical MISFET transistor surrounded by a Schottky barrier diode with a common source and anode electrode |
| CN102054877A (zh) * | 2009-10-28 | 2011-05-11 | 三菱电机株式会社 | 碳化硅半导体装置 |
| CN102148249A (zh) * | 2010-02-09 | 2011-08-10 | 三菱电机株式会社 | SiC半导体装置及其制造方法 |
| CN105529372A (zh) * | 2016-01-15 | 2016-04-27 | 上海华虹宏力半导体制造有限公司 | Tmbs器件及其制造方法 |
| CN106129126A (zh) * | 2016-08-31 | 2016-11-16 | 上海格瑞宝电子有限公司 | 一种沟槽肖特基二极管及其制备方法 |
-
1996
- 1996-07-23 JP JP19341596A patent/JP3357793B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707128B2 (en) | 2001-06-13 | 2004-03-16 | Kabushiki Kaisha Toshiba | Vertical MISFET transistor surrounded by a Schottky barrier diode with a common source and anode electrode |
| CN102054877A (zh) * | 2009-10-28 | 2011-05-11 | 三菱电机株式会社 | 碳化硅半导体装置 |
| US8513763B2 (en) | 2009-10-28 | 2013-08-20 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
| CN102148249A (zh) * | 2010-02-09 | 2011-08-10 | 三菱电机株式会社 | SiC半导体装置及其制造方法 |
| US8461632B2 (en) | 2010-02-09 | 2013-06-11 | Mitsubishi Electric Corporation | SiC semiconductor device and method of manufacturing the same |
| US8987105B2 (en) | 2010-02-09 | 2015-03-24 | Mitsubishi Electric Corporation | SiC semiconductor device and method of manufacturing the same |
| CN105529372A (zh) * | 2016-01-15 | 2016-04-27 | 上海华虹宏力半导体制造有限公司 | Tmbs器件及其制造方法 |
| CN105529372B (zh) * | 2016-01-15 | 2018-10-26 | 上海华虹宏力半导体制造有限公司 | Tmbs器件及其制造方法 |
| CN106129126A (zh) * | 2016-08-31 | 2016-11-16 | 上海格瑞宝电子有限公司 | 一种沟槽肖特基二极管及其制备方法 |
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| Publication number | Publication date |
|---|---|
| JP3357793B2 (ja) | 2002-12-16 |
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