KR20010030783A - 전해조 내에서 스스로 동작하는 갈바니 작용을 이용한재료의 선택적 제거방법 - Google Patents

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Abstract

본 발명은 주어진 화학적 타입의 재료를 구조의 부분을 전해조(62)로 서브젝트함으로서 구조로부터 선택적으로 제거하는 방법에 관한 것으로, 상기 구조의 어느 부분의 특성은 상기 조 내에서 상기 구조의 어느 부분에도 외부력을 가하지 않고 얻어질 원하지 않는 재료를 제거할 수 있는 전기화학적 환원 반-셀 퍼텐셜을 갖도록 선택하고, 상기 전해조(62)는 선택적으로 제거되는 상기 화학적 타입의 재료에 원래 부식성인, 또는 양성인 액체상태로 구현될 수 있는 것을 특징으로 한다.

Description

전해조 내에서 스스로 동작하는 갈바니 작용을 이용한 재료의 선택적 제거 방법{SELECTIVE REMOVAL OF MATERIAL USING SELF-INITIATED GALVANIC ACTIVITY IN ELECTROLYTIC BATH}
필드-방출 캐소드(또는 필드 에미터)은 충분한 강도의 전기장으로 서브젝트되어서 전자를 방출하는 전자-방출 소자의 그룹이 포함되어 있다. 전자-방출 소자는 일반적으로 에미터 전극의 패턴된 층위에 위치된다. 게이트된 필드 에미터에서는, 패턴된 게이트 층이 일반적으로 전자-방출 소자의 위치에서 패턴된 에미터 층위에 놓여진다. 각각의 전자-방출 소자는 게이트 층안에 개구부를 통하여 노출된다. 적절한 전압을 게이트 층의 선택된 부분과 에미터 층의 선택된 부분사이에 적용하면, 게이트 층은 두 선택된 부분의 교차점에서 전자-방출 소자로부터 전자를 추출한다.
전자-방출 소자는 종종 원뿔형의 형상을 가진다. 도면을 참고하면, 도 1a 내지 도 1d는, 스핀트(Spindt) 등이 출원한 미국특허 제 5,559,389 호에서 개시되는, 플랫-패널 CRT 디스플레이용의 게이트된 필드 에미터에서 원뿔형 전자-방출 소자를 생성하는 종래의 기술을 설명하고 있다. 도 1a의 도시된 단계에서, 부분적으로 마무리된 필드 에미터는 기판(20), 에미터-전극 층(22), 유전층(24) 및 게이트 층(26)으로 구성된다. 게이트 개구부(28)는 게이트 층(26)을 통하여 확장한다. 대응하는 유전 개구부(30)는 유전층(24)을 통하여 확장한다.
게이징-앵글(grazing-angle) 침전 절차를 이용하여, 리프트-오프(lift-off) 층(32)이 도 1b에 도시되는 바와같이 게이트 층(26)의 상부에서 형성된다. 에미터 재료는 개구부(30)안으로 들어가 구멍을 밀폐시키는 방법으로 구조의 상부상에 침전되고 유전 개구부(30)안으로 침전된다. 일반적으로, 원뿔형 전자-방출 소자(34A)는 이것에 의해 혼합 개구부(28/30)안에서 형성된다. 도 1c를 참고한다. 동시적으로, 과잉된 에미터 재료층(34B)이 게이트 층(26) 상부에 형성된다. 리프트-오프 층(32)은 과잉된 에미터-재료 층(34B)을 리프트 오프시키도록 그 후에 제거된다. 도 1d는 결과로서 생기는 그 후의 구조를 도시한다.
과잉된 에미터-재료층(34B)을 제거하기 위하여 리프트-오프 층(32)을 이용하면 다양한 결점이 존재한다. 리프트-오프 재료 부분은 게이트 층(26)의 측면 가장자리를 따라 축적된다. 이것은 초기에 배치되어지는 에미터 재료전체에 개구부의 크기를 감소시키고 전자-방출 소자(34A) 아래에서 스케일 하는것을 어렵게 한다. 리프트-오프 층(2)의 그레이징-앵글 침전은 필드 에미터의 측면 영역이 증가됨으로서 더욱 더 어렵게 되고 이것으로 필드-에미터 영역위에서 스케일하는 것에 장애가 발생한다.
리프트-오프 재료 침전은 리프트-오프 재료가 에미터 층(22)상에 침전되지 않고 원뿔형 층(34A)이 과잉된 층(34B)의 리프트-오프동안에 리프트-오프되지 않도록 조심스럽게 실행되어져야 한다. 층(34B)이 제거되는 리프트-오프 층(32)의 인공물로서 제거되어지면, 제거된 에미터 재료의 입자는 필드 에미터를 오염시킬 수 있다. 또한, 리프트-오프 재료의 침전은 제조시간이 걸리고 이것에 의해 비용이 들어간다.
윌샤우(윌샤우)의 PCT 특허 공보 제 96/06443 호에서는 전자-방출 소자가 실린더상에 위치되는 몰리브덴 원뿔로 구성되는 게이트된 필드 에미터를 제조하기 위한 처리가 개시되어 있다. 전자-방출 소자는 하부 금속층위에서 형성된다. 윌샤우는 몰리브덴의 침전동안에 전자-방출 소자의 원뿔형 부분을 형성하기 위하여 게이트 층안에 개구부를 통하여 게이트 층위에서 축적되는 과잉된 몰리브덴의 층을 전기화학적으로 제거하기 위해서 니오븀 게이트 층에 2-4볼트의 외부 퍼텐셜을 적용하였다.
과잉된 몰리브덴을 전기화학적으로 제거하기 바로전에, 윌샤우는 하부 금속층을 제거하였다. 그 결과, 윌샤우의 전자-방출 소자는 과잉된 에미터 재료의 제거동안에 서로 전기적으로 분리된다. 어떤 전자-방출 소자는 제거 단계동안에 과잉된 몰리브덴에 전기적으로 쇼트되어지므로, 윌샤우는 쇼트되지 않은 전자-방출 소자를 보호하기 위하여 분리되거나 그렇지 않으면 과잉된 몰리브덴에서 소트된 요소와 백 금속층을 통하여 전기적으로 쇼트되는 것이 필요하다고 하였고 이것으로 과잉된 몰리브덴의 제거를 전기화학적으로 실행할 수 있었다. 마지막으로, 윌샤우는 전자-방출 소자의 하부위에 저항성 층을 형성하고 저항성 층위에 에미터 전극층을 형성하였다.
윌샤우의 전기화학 제거 기술은 과잉된 에미터 재료의 층을 제거하기 위하여 리프트-오프 층을 이용하는 것을 피한다. 그러나, 과잉된 몰리브덴을 제거하기전에 백 금속층을 제거하고 전기화학 제거를 끝마친후 에미터 전극을 생성하는 것은 시간이 소모되고 몇개의 복잡한 처리단계를 필요로 한다. 게이트 층에서 외부 퍼텐셜을 적용하는 것은 게이트 층에서 전기 결합을 만드는 것이 수반되고, 이것에 의해 제조시간 및 복잡성이 더욱 증가된다. 적어도 부분적으로 원뿔형상인 전자-방출 소자를 구비하는 게이트된 필드 에미터 제조시에는, 윌샤우의 제조 비효율성이나 또는 리프트-오프 층을 이용하는 제조의 어려움을 초래하지 않고 과잉된 에미터 재료를 포함하는 층을 제거하는 것이 바람직하다.
본 발명은 1998년 6월 29일자로 크날(Knall) 등이 국제출원한 제 PCT/US98/12801 호에 관한 것으로, 상기 출원한 내용은 본 발명에 포함되므로 여기서 반복하여 기술하지는 않는다.
본 발명은 재료의 동일한 타입의 필요한 부분을 제거하지 않고 부분적으로 완료된 구조, 특히 상기 구조가, 일반적으로 캐소드로 언급되는 플랫-패널 타입의 음극선관("CRT") 디스플레이와 같은 제품에 적합한 전자-방출 디바이스인 경우와 같은 구조에서 재료의 불필요한 부분을 제거하는 것에 관한 것이다.
도 1a 내지 도 1d는 전자 에미터의 전자-방출 소자를 생성하기 위한 종래기술의 처리 단계를 도시하는 횡단면도이다.
도 2a 내지 도 2c는 원뿔형의 전자-방출 소자와 같은 구성성분의 생성동안, 게이트된 필드 에미터와 같은 구조에서 재료를 선택적으로 제거하는 본 발명의 전기화학 기술에 따른 처리 순서의 단계를 도시하는 개략적인 횡단면도이다.
도 3a 내지 도 3e는 선택적으로 제거되어지는 재료를 부식시키는 전해조와 도 2a 내지 도 2c의 처리를 적절하게 실행하기 위한 환원 반-셀 퍼텐셜사이의 관계를 나타내는 다이어그램이다.
도 4a 내지 도 4e는 선택적으로 제거되어지는 재료를 양성시키는 전해조와 도 2a 내지 도 2c의 처리를 적절하게 실행하기 위한 환원 반-셀 퍼텐셜사이의 관계를 나타내는 다이어그램이다.
도 5a 및 도 5b는 게이트된 필드 에미터에서 원뿔형 전자-방출 소자를 생성하기 위하여 도 2a 내지 도 2c의 처리 순서를 실행하는 단계를 나타내는 횡단면도이다.
도 6은 본 발명에 따라 제조되는 전자-방출 소자를 구비하는 게이트된 필드 에미터를 포함하는 플랫-패널 CRT 디스플레이의 횡단면도이다.
도면과 상세한 설명에서 사용되어지는 인용부호는 동일하거나 또는 매우 유사한 구성요소를 나타낸다.
본 발명은 구조에서 주어진 화학 타입의 재료를 선택적으로 제거하기 위하여 시간이 충분한 전기화학 절차를 공급하는 것이다. 제거 작용은 전해조에서 실행된다. 구조의 어떤 부분의 특성은 구조의 어떤 부분에서 외부 퍼텐셜을 적용하지 않고 상기 조 안에서 얻어지는 불필요한 재료를 제거할 수 있는 전기화학 환원 반-셀(electrochemical reduction half-cell) 퍼텐셜을 구비하도록 선택되어지는 것이다. 이러한 방법으로, 제거 작용은 갈바니적으로 스스로 시작된다. 여기에서는 외부 퍼텐셜을 적용할 필요가 없으므로, 외부 퍼텐셜을 적용하기 위한 전기적 결합을 만들 필요가 없었진다. 그 결과, 제거 작용이 빠르게 실행된다.
외부 퍼텐셜을 적용하는 것을 피함으로서, 전기화학 제거 작용동안에 외부 퍼텐셜을 수용할 수 있도록 구조를 설계할 필요가 없어진다. 이것에 의해 설계의 제약이 없었진다. 또한, 전해조에서 제공되는 장비는 구조에서 외부 퍼텐셜의 적용을 허용하도록 형상되어지지 않는다. 따라서 본 발명에서는 실질적인 단순성이 얻어진다.
본 발명의 선택적인 제거 작용은 리프트-오프 층을 이용하지 않고 실행된다. 과잉된 에미터 재료가 전자-방출 장치의 전자-방출 소자의 형성동안에 구조위에서 축적되면, 본 발명의 절차는 과잉된 에미터 재료를 제거하도록 사용된다. 결과적으로 본 발명은 종래의 리프트-오프의 결점과 과잉된 에미터 재료를 제거하기 위한 전기화학 제거 기술의 단점을 극복할 수 있다.
전해조는 두개의 기본적인 방법으로 실행된다. 첫째로, 조는 선택적으로 제거되는 타입의 부식성(예를들면, 현저하게 부식되는) 재료인 액체로 형성되어질 수 있다. 둘째로, 조는 선택적으로 제거되어지는 타입의 본질적인 양성 재료인 액체로 형성되어질 수 있다. 환원 반-셀 퍼텐셜은 조의 두 실행을 수용하기 위하여 특별한 기준에 따라 선택된다. 부식성 조 실행에 대한 기준은 양성 조 실행에 대한 기준과 서로 다르다.
전해조가 선택적으로 제거되어지는 타입의 부식성 재료이면, 본 발명의 원리는 유지되어지는 부분의 제거는 방지하고 반면에 나머지 부분은 조에서 용해되고 제거되어지도록 적용하는 것이다. 특히, 초기 구조에서는 하나 또는 그 이상의 전기적으로 비절연되는 추가적인 구성성분과 전기적으로 결합되어지는 주 재료를 포함하는 전기적 비절연 주요한 구성성분이 제공된다. 각각의 추가적인 구성성분은 주 재료와 서로 다른 추가적인 재료를 포함한다. 또한 초기 구조는 주 재료를 포함하는 바와같이 전기적으로 비절연되는 1차 영역을 포함한다. 1차 영역은 일차 및 부가적인 구성성분과 전기적으로 결합되지 않는다.
1차 영역의 주 재료는 주요 구성성분의 주 재료의 일부분을 제거하지 않고 구조에서 적어도 부분적으로 제거된다. 본 발명에서 이러한 것을 얻기 위해서, 일차 및 추가적인 재료는 1차 영역의 주 재료의 적어도 일부분을 제거하도록 주 재료를 부식시키는 전해조에서 서브젝트된다. 주요 및 부가적인 재료를 적절하게 선택하는 것에 의해, 각각의 추가적인 구성성분의 추가적인 재료는 주요 구성성분의 주 재료보다 조에서 환원 반-셀 퍼텐셜이 충분하게 낮아지고 주요 구성성분의 주 재료는 조에서 현저하게 부식되어지는 것을 방지한다. 1차 영역의 주 재료가 적어도 부분적으로 제거되어지므로서 주요 구성성분의 주 재료는 적절하게 유지된다.
조가 선택적으로 제거되어지는 타입의 양성성 재료이면 역전이 발생한다. 이러한 경우에, 본 발명의 원리는 일부분이 조에서 용해되도록 제거되어지고 나머지 부분이 영향을 받지 않고 유지되도록 제거시키는 것이다. 특히, 초기 구조는 1차 영역을 포함하는 전기적으로 비절연 1차 영역이 하나 또는 그이상의 또 다른 영역과 전기적으로 결합되도록 제공하는 것이다. 각각의 또 다른 영역은 주 재료와 다른 또 다른 재료를 포함한다. 초기 구조는 또한 주 재료를 포함하는 전기 비절연 주요 구성성분을 포함한다. 주요 구성성분은 일차 및 또 다른 영역에서 전기적으로 결합되지 않는다.
다시말하면, 1차 영역의 주 재료는 주요 구성성분의 주 재료의 어떤 부분을 제거하지 않고 적어도 부분적으로 제거된다. 그러나, 이러한 경우에는 각각의 또 다른 영역이, 종래의 경우와 같이, 유지되어지는 재료와 전기적으로 결합되는 각각의 추가적인 구성성분을 구비하기 보다는 제거되어지는 재료와 전기적으로 결합되어지는 이전의 경우와 다르다. 본 발명에 따라 1차 영역의 주 재료를 적어도 부분적으로 제거하기 위해서는, 일차 및 또 다른 물질은 주요 구성성분의 주 재료가 조에 의해 크게 영향을 받지 않도록 전해조에서 양성성 주 재료가 돼야한다. 일차 및 또 다른 재료를 적절하게 선택하는 것에 의해, 1차 영역의 주 재료는 조에서 1차 영역의 주 재료의 적어도 일부분이 제거되어지는 또 다른 영역의 또 다른 재료보다 환원 반-셀 퍼텐셜이 더 커진다.
조의 두 실행에서, 주 재료는 일반적으로 금속이다. 마찬가지로, 각각의 추가적인 또는 또 다른 재료는 일반적으로 금속이다.
본 전기화학 제거 기술은 선택적으로 제거되어지는 재료에서 구조의 어떤 부분이 외부 퍼텐셜을 적용할 필요없이 실행되어지므로, 본 발명은 (a)구조 설계를 단순하게 할 수 있고, (b)마찬가지로 전해조에 공급되는 장비를 단순하게 할 수 있고, (c)제거작용을 빠르게 할 수 있다. 이것으로 본 발명은 종래 기술보다 크게 향상되어 제공되어질 수 있다.
본 발명은 게이트된 필드-방출 음극에서 전자-방출 소자를 생성하기 위해서 초과된 에미터 재료를 제거하는 스스로 작동하는 갈바니 작용을 이용하는 것이다. 이러한 각각의 필드 에미터는 개인용 컴퓨터용 평판 텔레비젼 또는 평판 비디오, 랩-톱 컴퓨터 또는 워크스테이션과 같은 평판 디스플레이의 음극선관 페이스플레이트상에 형광 영역을 여기시키는데 적당하다.
하기의 설명에서, "전기 절연"(또는 "유전체")은 일반적으로 1010옴cm보다 더 큰 저항율을 구비하는 재료에서 적용된다. "전기 비절연"은 1010옴cm와 동등하거나 그보다 작은 저항율을 가지는 재료에 관한 것이다. 전기적으로 비절연되는 재료는 (a) 저항율이 1옴-cm보다 적은 전기적으로 도전되는 재료와 (b) 저항율이 1옴-cm 내지 1010옴-cm의 범위내에 있는 전기적으로 저항되는 재료로 나누어진다. 이러한 카테고리는 1볼트/㎛의 전기장에서 결정된다.
전기적으로 도전되는 재료(또는 전기적 도전체)의 예로는 금속, 금속합금, (금속 실리사이드와 같은)금속-반도체 합성물 및 금속-반도체 혼합물등이 있다. 또한 전기적으로 도전되는 재료에는 보통 레벨 또는 높은 레벨(n-타입 또는 p-타입)로 도프되는 반도체를 포함한다. 전기적으로 저항되는 재료는 고유적으로 또는 가볍게 도프되는(n-타입 또는 p-타입) 반도체를 포함한다. 전기적으로 저항되는 재료의 또 다른 예로는 (a)도성합금(금속 입자가 내장된 세라믹)과 같은 금속-절연체 합성물, (b)흑연, 비결정 탄소 및 수정된(예를들면, 도프되거나 또는 레이저-수정된)다이아몬드와 같은 탄소 결정형 및 (c)규소-탄소-질소와 같은 규소-탄소 혼합물을 포함한다.
도 2a 내지 도 2c(전체적으로 "도 2")는 필드-방출 음극과 같은 장치의 제조동안에 재료를 선택적으로 제거하기 위한 본 발명의 기술을 적용하는 처리순서를 설명한다. 도 2에서 도시되는 구조의 형상은 처리순서의 주 특징을 명백히 하기 위해서 개략적으로 묘사된다. 필드 에미터가 본 발명에 따라 제조될때 구조의 더욱 자세한 묘사가 도 5a 내지 도 5b와 결합하여 하기에서 묘사된다. 또한, 본 발명의 기술을 적용하여 발생하는 다양한 결합 및 변경을 설명하기 위해서, 도 2에 도시된 구조는 필드 에미터를 제조하기 위해 실제로 이용되어지는 않는 어떤 구성성분 및/또는 영역을 포함한다.
도 2a를 참고하면, 본 발명에 따라 재료를 선택적으로 제거하기 위한 출발 지점은 다수의 유사한 형상과 유사한 크기로된 일차 전기적 비절연 구성성분(C1), 추가적인 전기적 비절연 구성성분(C2), 일차 전기적 비절연 영역(R1) 및 전기적 비절연 영역(R2)를 포함하는 구조에서 생성된다. 도 2a의 하부근처에서, 추가적인 구성성분(C2)은 필드 에메터의 다수의 에미터 전극중 하나이다. 구성성분(C2)은 일반적으로 전기적 절연기판(40)의 상부에서 위치된다. 필드 에미터에서, 기판(40)은 일반적으로 유리 또는 세라믹으로 구성된다. 필드 에미터에서 규소 산화물 또는 규소 질화물을 포함하는 중간 절연층(42)은 구성성분(C2)의 상부에서 위치된다.
일반적으로 주요 구성성분(C1)은 필드 에미터에서 전자-방출 소자를 구성한다. 전자-방출 소자는 도 2a의 구성성분(C1)의 원뿔형 형상과 같이 일반적으로 원뿔형 형상이지만, 또 다른 형상을 구비할 수 있다. 구성성분(C1)들은 각각 절연층(42)를 통해 확장하는 개구부(44)에서 위치되어지고 구성성분(C2)에 전기적으로 결합된다. 결합은 일반적으로 전기적 비절연 결합 구성성분(CC1)를 통해 이루어진다. 필드 에미터에서, 결합 구성성분(CC1)은 일반적으로 높은 저항성을 가지는 저항층이다. 대안적으로, 구성성분(C1)은 직접 구성성분(C2)과 접촉할 수 있다. 이러한 경우에는, 일반적으로 결합 구성성분(CC1)이 제거된다.
또한 영역(R2)는 절연층(42)의 상부상에서 위치된다. 구성성분(C1)의 상부는 영역(R2)을 통해 각각 확장되는 개구부(46)안으로 확장된다. 각각의 개구부(46)와 밑의 개구부(44)중의 하나는 함께 합성 개구부(44/46)를 형성하고 구성성분(C1)의 하나를 측면에서 둘러싼다. 필드 에미터에서, 영역(R2)은 패턴되는 게이트층의 일부분이고 구성성분(C1)과 함께 실행되는 전자-방출 소자에서 전자의 추출을 제어한다. 1차 영역(R1)은 개구부(46)와 구성성분(C1)위의 영역(R2) 상부에서 위치된다. 필드 에미터에서, 영역(R1)은 보통 과잉된 에미터 재료의 층이고 전자-방출 소자와 같이 구성성분(C1)의 형성동안에 영역(R2)상에서 축적된다. 중요한 것은, 각각의 영역(R1, R2)이 일정한 간격을 뛰우고 배치되는 점과 각 구성성분(C1, C2 및 CC1)이 전기적으로 결합되지 않는 것이다.
또한 상술된 구성성분 및 영역에서, 초기 구조는 구성성분(C2)과 전기적으로 결합되는 추가적인 전기적 비절연 구성성분(C3)을 포함할 수 있다. 추가적인 구성성분(C3)이 필드 에미터에서 존재하면, 구성성분(C3)은 일반적으로 구성성분(C2)과 함께 실행되는 에미터 전극용 에미터 접촉 패드로서 작용한다. 도 2a는 전기적 비-절연 구성성분(CC2)를 통해 구성성분(C2)와 전기적으로 결합되는 구성성분(C3)를 묘사한다. 이러한 경우에는, 일반적으로 전기적 절연 재료층(48)이 구성성분(C2 또는 C3)에 접촉하지 않고 결합 구성성분(CC2)의 일부분을 둘러싼다. 결합 구성성분(CC2)은 제거되어질 수 있다. 이러한 경우에는, 구성성분(C3)이 구성성분(C2)에 직접 접촉한다. 구성성분(C3 및 CC2)은 영역(R1 및 R2)에서 전기적으로 결합되지 않는다.
초기 구조에서는 영역(R2)에 전기적으로 결합되는 전기적 비절연 영역(R3)을 더 구비할 수 있다. 또한 영역(R3)이 필드 에미터에서 존재하면, 영역(R3)은 구성성분(C2)과 함께 실행되는 에미터 전극에 수직하게 확장하는 합성 제어 전극(R2/R3)를 형성하기 위하여 영역(R2)의 하나 또는 그 이상의 일부와 결합되는 주제어 전극이 된다. 도 2a는 전기적 비절연 결합 영역(CR1)를 통하여 영역(R2)에 전기적으로 결합되어지는 영역(R3)을 설명한다. 전기적으로 절연되는 재료층(50)은 일반적으로 영역(R2 또는 R3)에 접촉되지 않고 결합 영역(CR2)의 일부분을 둘러싼다. 결합 영역(CR3)은 영역(R3)이 직접 영역(R2)와 접촉하는 경우에는 제거되어질 수 있다.
또한 초기 구조는 영역(R3)와 전기적으로 결합되는 전기적 비절연 영역(R4)를 더 구비할 수 있다. 영역(R4)이 필드 영역에서 존재하면, 영역(R4)은 일반적으로 합성 제어 전극으로서 실행되는 영역(R2 및 R3)용 제어 접촉 패드로서 작용한다. 도 2a는 전기적 비절연 결합 영역(CR2)을 통하여 영역(R3)과 전기적으로 결합되는 영역(R4)를 설명한다. 전기적으로 절연되는 재료층(52)은 영역(R3 또는 R4)과 접촉하지 않고 결합 영역(CR2)의 일부분을 둘러싼다. 그때 영역(R4)은 영역(R3)과 직접 접촉한다. 영역(R3, R4, CR1 및 CR2)은 구성성분(C1, C2, CC1 및 CC2)에서 전기적으로 결합되지 않는다.
1차 영역(R1) 및 주요 구성성분(C1) 모두는 일차 전기적 비절연 재료(M1)를 포함한다. 일차 금속(M1)은 일반적으로 영역(R1)의 주된 구성성분이고 일반적으로 모든 영역(R1)을 형성한다. 각가의 구성성분(C1)은 동일하게 적용된다. 그러나, 영역(R1)은 재료(M1)이외의 하나 또는 그 이상의 재료를 포함할 수 있다. 만일 재료(M1)이외의 하나 또는 그 이상의 재료를 포함하면, 일반적으로 재료(M1)는 영역(R1)의 외부측면 부분을 따라 존재한다. 다시말하면, 각각의 구성성분(C1)은 동일하게 적용된다. 하기에서 기술되어지는 것처럼, 본 발명의 전기화학 기술은 영역(R1 및 R2)에서 전기적으로 분리되도록 제공되어지는 어떤 구성성분(C1)의 주요 부분을 제거하지 않고 영역(R1)의 재료(M1)를 (일반적으로, 영역(R1)의 모두부분 또는 거의 모든 부분을)제거하기 위하여 이용되는 것이다.
또 다른 영역(R2)은 실질적으로 주 재료(M1)와 다른 또 다른 전기적 비절연 재료(M2)와 함께 형성된다. 특히, 영역(R2)은 재료(M1)를 조금도 포함하지 않는다.
추가되는 구성성분(C2)은 실질적으로 추가되는 전기적 비절연 재료(MC2)로 구성된다. 재료(MC2)는 일반적으로 재료(M1 및 M2)와 다르다. 그럼에도 불구하고, 다양한 요소에 따라, 구성성분(C3)의 요소를 포함하면서 특별한 전기화학 절차가 영역(R1)의 재료(M1)를 제거하도록 사용되어지고, 재료(MC2)는 재료(M1)와 거의 동일하거나 완전히 동일할 수 있다.
추가되는 구성성분(C3)은 추가되는 전기적 비절연재료(MC3)와 함께 형성된다. 만일 재료(MC2)가 주 재료(M1)와 거의 동일하거나 완전히 동일하면 추가되는 재료(MC3)는 일반적으로 추가되는 재료(MC2)와 달라진다. 어떤 경우든, 재료(MC3)는 재료(M1)와 달라진다.
또 다른 영역(R3 및 R4)은 각각 또 다른 전기적 비절연 재료(MR3 및 MR4)로 구성된다. 또 다른 재료(MR3 및 MR4)는 각각 주 재료(M1)와 다르다. 또한 재료(MR3)가 재료(MR2)와 거의 동일하거나 완전히 같으면 재료(MR4)는 일반적으로 재료(MR3)와 다르다. 게다가, 재료(MR3 및 MR4)는 각각 재료(MC2 및 MC3)와 달라질 수 있다. 특히, 재료(MR4 및 MC3)는 일반적으로 서로 다르다.
각각의 재료(M1, MC2, MC3 및 MR2-MRA)는 일반적으로 금속, 금속합금 또는 금속의 결합체이다. 어떤 경우에서는, 재료(M1, MC1, MC2 및 MR2-MR4)는 금속-반도체 화합물, 금속-반도체 혼합물 및 두껍게 도프되는 반도체와 같은 또 다른 전기적 도전 재료와 함께 형성되어질 수 있다.
1차 영역(R1)은 적당한 전해조에서 구조를 침지시키는 것에 의해 도 2a의 구조에서 일반적으로 제거되어지므로, 저항성 재료는 전해조에서 용해성 종류의 생성을 이끄는 전기화학 활동이 실질적으로 없는 결합 구성성분(CC1)을 형성한다. 특히, 조에서 결합 구성성분(CC1) 재료의 전기화학 변환 전류 밀도는 조에서 1차 영역(R1) 재료(M1)의 전기화학 변환 전류 밀도와 조에서 주요 구성성분(C1) 재료(M1)의 전기화학 전류 밀도를 비교할때 무의미하다(예를들면 무시할 수 있다). 그 결과, 결합 구성성분(CC1)의 전기화학 변환 전류는 영역(R1)을 제거하는데 필요한 시간동안에 조에서 용해되는 어떠한 구성성분(CC1)보다 작지 않으며 그렇지 않으면 영역(R1)의 제거에 영향을 준다. 구성성분(CC1)은 필수적으로 완전한 편광성 재료로 구성된다. 필드 에미터에서, 구성성분(CC1)의 저항성 재료는 일반적으로 도성합금 또는 규소-탄소-질소 화합물로 구성된다.
각각의 결합 구성성분(CC2, CR1 및 CR2)은 일반적으로 금속 또는 금속의 결합체로 구성된다. 절연층(46, 48 및 50)은 전해조에서 각각 결합 구성성분(CC2, CR1 및 CR2)을 완전하게 분리시키는 전기 절연 재료로 구성된다. 이러한 목적을 위해, 절연층(46)은 구성성분(CC2)을 구성하는 금속의 산화물과 형성되어질 수 있고, 산화물이 원하는 절연을 공급하도록 제공되어질 수 있다. 대안적으로, 절연층(46)은 분리된 전기 절연막일 수 있다. 층(48, 50)은 각각 구성성분(CR1 및 CR2)에 절연시키기 위하여 동일하게 적용된다.
도 2a의 초기 구조는 다양한 방법으로 생성되어질 수 있다. 구성성분(C1)이 일반적으로 원뿔 형상인 필드-에미터의 예는 구성성분(C1)을 형성하기 위하여 재료(M1)의 증발에 의한 침전동안에 과잉 에미터 재료층으로 축적되는 영역(R1)에 대한 도 5a 및 도 5b와 관련되어 하기에서 기술된다. 구성성분(C1)의 원뿔 형상에 대응하는 원뿔형 함몰부분(도 2a에서 도시되지 않음)은 영역(R1)의 하부면을 따라 존재한다. 어떤 경우든, 공정에서 다음 단계는 영역(R1 및 R2)에서 전기적으로 분리되는 주요 구성성분(C1)의 중요한 피해없이 1차 영역(R1)을 제거하는 것이다.
1차 영역(R1)은 여기서 언급되어지는 "부식성 조" 및 "양성 조"의 두 기본 기술중 하나에 따라 전기화학적으로 제거된다. 부식성 조 기술은 하기에서 도 3a 내지 도 3e와 관련되어 기술된다. 양성 조 기술은 하기에서 도 4a 내지 도 4e와 관련되어 기술된다. 두 기술에서, 영역(R1)은 일반적으로 도 2a의 구조의 어떤 부분 위치 제어를 적용하지 않거나 적용할 필요없이 스스로 초기화되는 갈바니 방법으로 제거된다. 특히 재료는 일반적으로 금속이고, 재료(M1, MC1, MC2 및 MR2-MR4)는 부식성 조 또는 양성 조가 사용되는냐에 따라 달라진다.
영역(R1)의 전기화학 제거는 도 2b에서 개략적으로 도시되는 타입의 전기화학 셀(60)로 구성되는 전기화학 제거 시스템과 함께 실행된다. 전기화학 셀(60)은 전해조(62) 및 셀 벽(64)으로 구성된다. 전해조(62)는 일반적으로 조(62)에서 용해되지 않는 구성성분을 가지는 용액이다. 구성성분(C1)은 도 2b에서 끝이 위로 향하는 것처럼 도시된다. 그러나, 구성성분(C1)은 또 다른 방향, 예를들면 수직에 상대적으로 끝이 옆으로 향할 수 있다.
1차 영역(R1)은 조(62)안에서 구조를 충분하게 침지시키는 것에 의해 도 2a의 구조로부터 제거되어지고 실질적으로 구성성분/영역(C2, C3, R1-R4)의 모든 외부면은 조(62)와 접촉된다. 이것은 일반적으로 조(62)안으로 모든 구조물이 침지되는 것이 필요하다. 결합 구성성분(CC1)이 구성성분(C2)으로 덮혀지지 않는 외부표면을 구비하기 위해서는, 이 표면 영역이 일반적으로 조(62)와 접촉되어야 한다.
전기화학 제거 작용의 시작에서는, 영역(R1)은 일반적으로 구성성분(C1)이 위치되는 개구부(44/46)를 완전하게 덮는다. 즉, 조(62)는 전기화학 제거의 시작에서는 보통 구성성분(C1)과 보통 접촉하지 않는다. 영역(R1)의 재료(M1)가 제거되어짐으로써, 지점은 드러나고 조(62)가 개구부(44/46)로 들어가 구성성분(C1)과 결합 구성성분(CC1)의 표면영역의 인접부분과 접촉하게 된다. 또한, 영역(R1)이 다공성으로 되어져 조(62)가 영역(R1)을 통과함으로서 구성성분(C1)을 드러낼 수 있다. 만일 구성성분(CC1)이 존재하지 않으면, 조(62)는 구성성분(C2)의 표면영역의 인접부분과 접촉된다.
주요 구성성분(C1)의 작은 부분은 영역(R1) 전기화학적으로 제거되기 전에 영역(R1 또는 R2)보다 전기적으로 소트(short)되어질 수 있고 및/또는 전기화학 제거 작용동안에 영역(R1 또는 R2)보다 전기적으로 소트되어질 수 있다. 이러한 전기 소팅은 일반적으로 구성성분(C1)이 영역(R2)과 접촉되거나, 또는 구성성분(C1)과 영역(R1 또는 R2)사이에서 로징(lodging)되는 하나 또는 그 이상의 전기 비절연 입자의 결과로 발생된다. 영역(R2)이 영역(R1)과 접촉됨으로서, 영역(R2)에 소트되는 어떤 구성성분(C1)이 영역(R1)에 소트된다.
영역(R1)에 소트되는 어떤 구성성분(C1)은 일반적으로 영역(R1)의 전기화학 제거동안에 실행(attack)된다. 이러한 실행은 일반적으로 각각의 구성성분(C1)이 영역(R1)에 더 이상 소트되지 않을때까지 계속된다. 결합 구성성분(CC1)의 높은 저항성 때문에, 영역(R1)에 전기적으로 소트되지 않은 구성성분(C1)의 나머지 부분은 결합 구성성분(CC1)이 존재하여 영역(R1)이 제거되어질때 전기화학적으로 실행되지 않는다.
재료(M1)의 선택적 제거는 제조시에 구조에서 전기화학적으로 발생된 내부 위치에서 이루어진다. 이것은 재료(MC1, MC2 및 MR2), 적절하게는, 재료(MC3, MR3 및 MR4)를 적절하게 선택하는 것에 의해 이루어진다. 상기에서 언급한 바와같이, 외부 제어 위치는 원하는 방법으로 재료(M1)의 선택된 부분을 제거하기 위해서 구조의 어떤 부분에 적용되어질 필요가 없다. 이 경우를 도 2b에서 설명한다. 이렇게 작동하는 것에 의해, 전기 훅-업(hook-up)이 구조의 어떤 부분에서 만들어지지 않고, 이것에 의해 전기화학 제거를 실행하는데 필요한 전체시간이 감소된다. 전기화학 셀(60)의 복합성은 감소되어지는 전해조(62)를 포함한다.
때때로 영역(R1)에서 재료의 제거를 가속시키거나 또는 소트되지 않은 구성성분(C1)의 재료가 현저하게 실행되지 않도록 제공하는 것도 바람직하다. 이러한 경우에는, 외부 위치가 선택적 제거를 가속시키거나 또는 소트되지 않은 구성성분(C1)를 보호하기 위하여 영역(R1 또는 C1)에 적용되어질 수 있다. 그럼에도 불구하고, 실행되는 재료(M1, MC2, MC3 및 MR2-MR4)는 존재하는 종류되로 선택되어지고 재료(M1)는 제조시에 구조의 어떤 부분에서 외부 위치를 적용할 필요없이 원하는 방법으로 선택적으로 제거된다.
재료(M1)가 영역(R1)전체에서 실질적으로 형성되면, 전기화학 제거는 영역(R1)의 모든 재료(M1)가 조(62)에서 용해되도록 충분한 시간동안 일반적으로 실행된다. 이것으로 영역(R1)은 완전하게 제거된다. 만일 영역(R1)이 재료(M1)이외의 또 다른 구성성분을 포함하면, 구성성분은 일반적으로 영역(R1)안의 재료(M1)와 같이 동시에 제거된다. 예를들면, 만일 추가적인 구성성분이 영역(R1) 전체에 분포되어 있다면(재료(M1)는 영역(R1)의 외부면의 큰 부분을 따라 존재한다), 추가적인 구성성분은 일반적으로 영역(R1)안의 재료(M1)가 제거되어질때 조(62)안에서 제거된다. 조(62)가 교반되어지거나, 또는 다른 방법으로 교반되어지면, 추가적인 구성성분을 제거하는데 도움이 된다. 선택적으로, 추가적인 구성성분은 조(62)에서 간단하게 용해될 수 있다.
영역(R1)의 재료(M1)가 완전하게 제거되어진 후에는, 제조상태에 구조가 셀(60)로부터 제거되어지고, 세척되어진후 건조된다. 도 2c는 영역(R1)의 모든 부분이 전기화학적으로 제거되어진 시점에서 제조상태의 구조를 묘사한다. 또한 도 2c는 전기화학 제거 작용전에 영역(R1)에서 전기적으로 소트되어지고 또는 전기화학 제거동안에 영역(R1)에서 소트되는 구성성분(C1)를 묘사한다. 도 2c의 구조에서 추가적인 처리가 된다.
재료(M1)의 선택적인 전기화학 제거로 다시돌아가면, 전해조(62)에서 전기화학 환원 반-셀 퍼텐셜(종종 간단히 "환원 퍼텐셜") E.는 재료(M1, MC2, 및 MR2-MR4)를 선택적으로 이용하는 주 파라미터중 하나이다. 도 3a 내지 도 3e(전체적으로 도 3)는 부식성 조 경우에서 제조시 구조의 어떤 구성성분/영역에 대한 환원 퍼텐셜 E.사이의 관계를 설명한다. 도 4a 내지 도 4e(전체적으로 도 4)는 양성 조 경우에서 구조의 어떤 구성성분/영역에 대한 환원 퍼텐셜 E.사이의 관계를 설명한다.
다른 구성성분/영역에 대한 환원 퍼텐셜 E.는 각각의 E.기호의 정보에 의해 구별된다. 조(62)에서 구성성분(C1) 및 영역(R1)의 재료(M1)에 대한 환원 퍼텐셜 E.는 각각 기호 M1C1및 M1R1으로 구별된다. 기호(MC2, MC3, MR2, MR3 및 MR4)는 각각 조(62)에서 구성성분/영역(MC2, MC3 및 MR2-MR4)에 대한 환원 퍼텐셜 E.를 나타낸다.
문자 "M"은 용해가능한 이온 종류인 Mn+의 임의의 재료를 나타내고, 재료 M을 포함하는 하기의 반-셀 반응은 환원 퍼텐셜 E.(M)를 가진다:
여기서 e는 전자를 나타내고, n은 재료(M)의 이온형태에서 전자의 수를 나타내고, s는 고체를 나타낸다. 환원은 반응식 1의 왼쪽에서 오른쪽으로 처리된다. 또한, 각각의 퍼텐셜 E.(M)는 조(62)안에 존재하는 재료(M)의 압력(휘산도) 및 농도(활성도)에서 재료(M)의 환원 반-셀 퍼텐셜이다. 1대기압 및 1몰 농도에서 표준 환원 반-셀 퍼텐셜 E°(M)는 일반적으로 실제 환원 퍼텐셜 E.(M)에 가깝다.
환원 퍼텐셜 E.(M)의 값은 수소 반응의 표준 환원 반-셀 퍼텐셜 E°(H)에 표준이되는 수소에 상대적으로 규정된다:
반응식 2는 0볼트에서 설정되고, 여기서 g는 가스를 나타낸다. 퍼텐셜 E.(M)의 양의 값은 하기의 반응이 이온 형태에서 고체형태로 전환되는 것에 의해 재료를 감소시키기 위해 오른쪽으로 처리되는 것을 의미한다.
퍼텐셜 E0(M) 용 음의 값은 반응(3)이 왼쪽으로 진행되어 재료(M)를 산화시켜 재료가 고체상태에서 이온상태로 변환된다는 것을 의미한다.
본 발명의 부식성 조 및 양성 조 기술을 사용하여 E0관계를 결정하는데 있어서, 조(62)에서 전자를 내보내고 받아들이는 능력이 없는 재료는 E0관계에 거의 영향을 미치지 않는다. 결합성분(CC1)이 조(62)에서 매우 약한 전기화학적 변화 전류 능력을 가져서 조(62)내에서 거의 제로인 전자-공여/전자-수용 능력이 되기 때문에, 상기 성분(CC1)의 존재는 현재의 E0관계를 결정하는데 무시된다. 상기 결합성분(CC2,CR1,CR2)의 전자-공여 및/또는 수용 능력은 만일 이들이 조(62)와 접촉하는 경우에는 상당할 수도 있다. 그러나, 성분(CC2,CR1,CR2) 각각은 조(62)와는 완전히 격리되어 있다. 따라서, 상기 성분(CC2,CR1,CR2)의 존재도 상기 부식성 조 및 양성 조 기술을 위한 E0관계를 결정하는데 무시된다.
상기 내용을 고려하면, 조(62)는 E0관계가 도 3에 도시된 관계를 가진 부식성 조 기술에서는 재료(M1)에는 원래 부식성(또는 M1에 부식적)이다. 즉, 단지 재료(M1)만으로 구성되는 물질은 조(62)에서 가라앉고, 이 물질은 산화되어 조(62)내에서 용해되는 M1 이온으로 변환된다. 상기 부식성 조 기술의 본질은 재료(M1, MC2, MR2)를 선택하는, 그리고 존재한다면 재료(MC3, MR3, MR4)를 선택하여, 1차 영역(R1)의 재료(M1)가 조(62)내에서 용해되는 것이 허용되는 동안, 단락되지 않은 주요 구성성분(C1)의 재료(M1)가 조(62)내에서 용해되는 것을 방지하는 내부 퍼텐셜을 만드는 것이다.
상기 부식성 조 기술은, 주요 구성성분(C1)의 재료(M1), 추가 구성성분(C2)의 재료(MC2), 및 (존재하는 경우) 추가 구성성분(C3)의 재료(MC3)을 조(62) 내의 특성이 구성성분(C1)의 재료(M1)가 단락되지 않은 구성성분(C1)의 재료(M1)의 어느 것도 조(62) 내에서 용해되는 것을 충분히 방지하는 최초 생성된 전기화학적 퍼텐셜로 처리되도록 선택하여 수행된다. 특히, 조(62) 내의 구성성분(C2,C3)의 환원 퍼텐설(E0(MC2), E0(MC3))은 단락되지 않은 구성성분(C1)의 재료(M1)를 크게 공격하지 않는 조(62) 내의 구성성분(C1)의 재료(M1)의 환원 퍼텐셜(E(M1C1))보다 상당히 작다. 이점을 고려하면, E(M1C1)보다 조(62) 내에서 더 높은 환원 퍼텐셜(E0)를 가지는 및 조(62) 내의 구성성분(C1)의 재료(M1)의 전기화학적 변화 전류에 대해 조(62) 내에 상당한 전기화학적 환원 변화 전류를 가지는 전기적 비-절연 구성성분이 제조중의 상기 구조가 조(62) 내에서 가라앉는 동안 구성성분(C1)과 전기적으로 결합하는 일은 없다.
단락되지 않은 구성성분(C1)의 재료(M1)가 조(62)내에서 용해되는 것을 막기 위한 트레이드-오프는 (구성성분(C2)의) 재료(MC2) 및/또는 (구성성분(C3)의) 재료(MC3)의 일부가 산화되고 조(62)내에서 용해되는 것이다. 재료(NC2) 및/또는 재료(MC3)에 의해 제공된 전자들은 조(62) 내에서 소자(C1)의 표면상에 충분히 음의 계면 퍼텐셜을 유지하는 역할을 하는 전기화학적 전하 전류를 형성한다. 만일 영역(R1)의 재료(M1) 모두가 제거되기 전에 재료(MC2,MC3) 모두가 조(62) 내에서 용해되면, 단락되지 않은 성분(C1)의 재료(M1)는 조(62)에서 공격당하기 시작한다. 이러한 현상이 일어나는 것을 막기 위해서, 조(62) 내에서의 영역(R1)의 재료(M1)의 용해율을 조(62) 내의 재료(MC2,MC3)의 전체 용해율을 초과하도록 조정한다.
더욱이, 구성성분(C2)는 제조되는 최종 구조내의 성분이 된다. 일반적으로 재료(MC2)의 대부분의 조각들의 제거는 허용되지 않는다. 사실, 재료(MC2)의 소량의 조각들의 제거도 허용되지 않는다. 따라서, 조(62) 내의 영역(R1)의 재료(M1)의 용해율은 조(62) 내의 재료(MC2)의 용해율보다 일반적으로 훨씬 켜야하고, 이 용해율 차이 정도는 얼마나 많은 크기 환원이 구성성분(C2) 내에서 견딜수 있는 가에 따라 달라진다.
구성성분(C3)에 적용되곤 하는 내용과 같이, 제조되는 최종 구조내의 구성성분에도 적용된다. 그러나, 아래 더 설명하겠지만, 구성성분(C2) 내에서 보다는 구성성분(C3)내에서 더 많은 크기 환원이 견딜 수 있다.
상기 부식성 조 기술에서 환원 퍼텐셜(E0(M1C1),E0(MC2),E0(MC3))을 선택하는 기준을 더 잘 이해하기 위해서, 추가의 영역(R3)이 없는 상황을 고려한다. 환원 퍼텐셜(E(MC2))은 도 3a에 표시된 바와 같이, 환원 퍼텐셜(E0(M1C1))보다 작다. 구성성분(C1)의 재료(M1)가 조(62) 내에서 용해되는 것을 막기 위해서, 퍼텐셜(E0(MC2))은 E0(MCC1) 보다 약간만 작으면 된다. 일반적으로, E0(MC2)는 E0(M1C1) 보다 단지 0.2-0.3 볼트 이하일 필요가 있다. 그러나, E0(MC2)는 E0(M1C1) 아래로 0.2-0.3 볼트 이상일 수 있다.
다음으로, 제조과정에서 상기 구조가 조(62) 내에 가라앉는 경우 그 구조내에 구성성분(C3)가 존재하는 상황을 고려한다. 퍼텐셜(E0(MC2),E0(MC3))은 모두 도 3b 에 도시한 바와 같이 퍼텐셜(E0(M1C1)) 보다 낮다. 도 3a의 앞서 예와 일치하게, 퍼텐셜(E0(MC2),E0(MC3))은, 단락되지 않은 구성성분(C1)의 재료(M1)가 산화되는 것을 막기 위해, E0(M1C1)보다 약간만 작을, 일반적으로는 단지 0.2-0.3 볼트 작을 필요가 있다.
구성성분(C2)은 일반적으로 제조중인 상기 디바이스의 코어, 예를들어 필드 에미터내에 위치한 정밀한 크기를 가진 성분이다. 따라서, 일반적으로 구성성분(C2)내의 최소 크기 환원 이상은 허용되지 못한다. 반면에, 구성성분(C3)은 보통 제조중에 상기 디바이스의 주변에 위치해 있고 초기에 충분히 과도한 크기의 두께로 제공되어 상기 영역(R1)의 제거가 진행되는 동안 계속되는 용해량을 견딜 수 있도록 한다. 특히, 구성성분(C3)은, 부분적으로, 구성성분(C2)을 유지하는 희생 성분 역할을 할 수 있다.
앞서의 상황은 퍼텐셜(E0(MC2))보다 적게 퍼텐셜(E0(MC3))을 배열하는 것으로 이루어진다. 이 상황이 도 3b에 표시되어 있다. E0(EC2) 보다 적을 E0(EC2)를 선택하는 추가적인 이익은 단락되지 않은 구성성분(C1)으로 제공된 반-용해 보호 정도가 구성성분(C3)가 없거나 또는 대부분 재료(MC2)로 구성되는 경우 발생할 수 있는 이상으로 증가한다는 것이다.
조(62) 내에서 용해되는 재료(MC2)의 용해율은 E0(M1C1)-E0(MC2) 증가 차이만큼 크게 증가한다. 비슷하게, 재료(MC3)가 조(62) 내에서 용해되는 용해율은 E0(M1C1)-E0(MC3) 증가 차이만큼 크게 증가한다. 재료(MC2) 및/또는 재료(MC3)내의 상당한 손실을 받아들일 수 없는 경우에는, E0(MC2) 및/또는 E0(MC3) 보다 상당히 크게 될 퍼텐셜 E0(M1C1)을 배열하는 것이 일반적으로 바람직하다. 그러한 상황에서 E0(M1C1)-E0(MC2) 또는 E0(M1C1)-E0(MC3) 차이의 최대량은 일반적으로 1볼트 이다.
제조중의 상기 구조에 (a) 구성성분(C1)과 전기적으로 결합되고, (b) 영역(R1)과 전기적으로 비결합이며, 그리고 (c) 조(62)로 서브젝트된 어떠한 더 다른 전기적 비-절연 구성성분이 포함되면, 각각의 그러한 구성성분을 위한 환원 퍼텐셜(E0)은 앞서의 패턴에 따라 선택된다. 다시 말하면, 그러한 더 다른 구성성분 각각을 위한 퍼텐셜(E0)은 E0(M1C1) 보다 작지만 E0(M1C1) 보다 단지 약 1볼트 작다. 그러한 더 다른 구성성분이 구성성분(C2,C3)를 통해 구성성분(C1)과 전기적으로 결합하는 것으로 가정하면, 상기 더 다른 구성성분의 퍼텐셜(E0)은, 구성성분(C3)이 상기 더 다른 구성성분에 반-용해 보호를 제공하는 것이 필요한 경우에, 퍼텐셜(E0(MC2) 및 E0(MC3)) 사이에 놓이도록 선택된다. 반대로, 상기 더 다른 구성성분이 구성성분(C3)에(따라서 구성성분 C2 및 C1 에도) 반-용해 보호를 제공하는 것이 필요한 경우에는, 상기 더 다른 구성성분의 퍼텐셜(E0)은 가장 낮은 환원 퍼텐셜이 된다.
재료(M1)에 대해 본질적으로 부식성이 될 조(62)를 위해, 조(62)에는 상기 환원 퍼텐셜(E0(M1R1))보다 큰 환원 퍼텐셜(E0(B))를 가진 환원을 견디는 구성성분(B)이 있다. 도 3c 를 참고하라. 퍼텐셜(E0(M1R1))은 보통 E0(M1C1)에 근접한다. 또한, 상기 환원 포함 구성성분(B)의 변화 전류밀도는 영역(R1)의 노출된 표면에서 상대적으로 높다. 감소되면서, 구성성분(B)은 영역(R1)의 재료(M1)로부터 전자를 수용하여(또는 받아들임) 아래 반응에 따라 영역(R1)의 재료(M1)을 산화시키게 된다.
반응식 4도 단락되지 않은 구성성분(C1)의 재료(M1)의 근방에서 발생한다. 상기 부식성 조 기술을 위한 앞서 설명한 방식으로 퍼텐셜(E0(M1C1), E0(MC2) 및 E0(MC3))을 선택하면, 용해되는 재료(MC2,MC3)에서 빠져나온 전자들은 반응식 4에 의해 제거된 것보다 더 큰 비율에서 단락되지 않은 구성성분(C1)의 재료(M1)로 도달한다. 단락되지 않은 구성성분(C1)은 음으로 도전된다. 이것은 단락된 구성성분(C1)의 원자가 조(62)에서 양으로 도전된 M1 이온으로 전환되는 것을 막는다.
상기 부식성 조 기술의 성능은, 더 다른 영역(R2)의 재료(MR2), 그리고 존재하는 경우에는, 또 다른 영역(R3,R4)의 재료(MR3,MR4)를, 영역(R1)의 재료(M1)가 영영역(R1)이 영역(R2-R4)과 전기적으로 결합되는 경우에도 조(62) 내에서 계속 용해되는 조(62) 내의 그러한 특성으 환원 퍼텐셜(E0)을 갖도록 추가적으로 선택하게 된다는 것이다. 이것은 영역(R2)내의 재료(M2)의 환원 퍼텐셜(E0(MC2)), 그리고 존재하는 경우(즉, 영역(R3,R4)가 있는 경우), 퍼텐셜(E0(MC2))보다 크게 될 영역(R3,R4)내의 재료(MR3.MR4)의 환원 퍼텐셜(E0(MR3),E0(MR4))를 배열하는 것으로 이루어진다. 환원 퍼텐셜(E0(MC2),E0(MC3),E0(MC4))는 퍼텐셜(E0(M1R1)) 이하이거나 또는 이상일 수 있다. 지금까지 E0상태를 구성성분/영역(C3,R3,R4)이 없는 경우에서 도 3d로 설명하였다. 퍼텐셜(E0(MR2))는 E0(MC2)를 초과하는 범위 어느 곳에서도 충분히 있을 수 있다.
도 3e 는 구성성분/영역(C3,R3,R4)가 제조중의 구조내에 이 구조가 조(62)내에서 가라앉는 경우 존재하는 경우의 앞서 E0상태를 표시한다. 이 경우, 퍼텐셜(E0(MR2),E0(MR3),E0(MR4))는 E0(MC2)를 초과하는 범위 어느 곳에나 놓일 수 있다.
퍼텐셜(E0(MR2)), 그리고 존재한다면, 퍼텐셜(E0(MR3),E0(MR4))은 E0(M1R1)보다 모두 큰 것이 적절하다. 이 방식에서 E0(MR4)를 통해 퍼텐셜(E0(M1R1),E0(MR2))를 배열하는 것은 제조중의 상기 구조로부터 영역(R1)의 재료(M1)이 산화되고 제거되는 비율을 가속시킨다. 상기 제거율은 E0(MR4)를 통해 퍼텐셜(E0(MR2))의 웨이티드 평균(weighted average)이 E0(M1R1)에 대해 증가함에 따라 증가하고, 여기서 상기 웨이트는 상기 양성 조 기술에 따른 아래에 후술할 재료(MR2-MR4)의 변화 전류밀도에 기초한다.
재료(M1,MC2,MR2), 그리고 존재하는 경우에는, 재료(MC3,MR3,MR4)를 상기 부식성 조 기술을 수행하는 앞서의 기준에 따라 선택한다. 결합성분(CC1,CC2,CR1, 및 CR2)은 상기 부식성 조 기술을 위한 E0관계의 일부로서 작용하지 않는다. 영역(R1)의 최소한의 재료(M1), 및 영역(R1)의 일반적으로 모두는 단락되지 않은 구성성분(C1)을 크게 해하지 않고 그리고 제조중의 상기 구조로 외부힘을 가할 필요 없이 제거된다.
본 발명의 양성 조 기술로 돌아가면, 조(62)는 관련된 E0관계가 도 4에 도시된 바와 같은 재료(M1)에는 본질적으로 양성(즉, 충분히 비-부식성)이다. 다시 말하면, 단지 재료(M1)으로만 구성된 물질을 조(62)에 접촉시키면, 그 물질에는 어떠한 반응도 발생하지 않는다. 상기 양성 조 기술의 본질은 재료(M1,MC2,MR2), 그리고 존재한다면, 재료(MC3,MR3,MR4)를 영역(R1)의 재료(M1)가 전기화학적으로 산화되도록 그리고 단락되지 않은 구성성분(C1)의 재료(M1)가 충분히 영향을 받지 않고 유지되는 동안 조(62) 내에서 용해되도록 선택하는 것이다.
상기 양성 조 기술은 영역(R1)의 재료(M1), 영역(R2)의 재료(M2), 그리고 (존재한다면) 영역(R3,R4)의 재료(MR3,MR4)를 영역(R1)의 재료(M1)가 조(62) 내에서 용해되게 하는 초기에 발생된 전기화학적 퍼텐셜이 되도록 처리되는 조(62) 내에서의 특성의 환원 퍼텐셜(E0)을 갖도록 선택함으로써 수행된다. 특히, 조(62) 내의 환원 퍼텐셜(E0(MR2),E0(MR3),E0(MR4))은 조(62)가 영역(R1)의 재료(M1)를 용해하는 조(62) 내의 환원 퍼텐셜(E0(M1R1))보다 훨씬 높다. 영역(R1)의 재료(M1)가 조(62) 내에서 용해되는 용해율은 퍼텐셜(E0(MR2),E0(MR3),E0(MR4))이 E0(M1R1)에 대해 증가함에 따라 증가한다. 영역(R1)의 재료(M1)가 상업적인 생산품으로 채택가능한 용해율로 제거되도록 하기 위해서, 퍼텐셜(E0(MR2),E0(MR3),E0(MR4))의 적어도 하나는 E0(M1R1) 보다 상당히 클 필요가 있다.
도 4a는 영역(R3,R4)가 없는 상태를 나타낸다. 따라서 퍼텐셜(E0(MR2))이 E0(M1R1) 보다 상당히 크다. 도 4b는 영역(R3)는 존재하지만 영역(R4)는 없는 상태를 나타낸다. 퍼텐셜(E0(MR2) 및 E0(MR3))이 모두 E0(M1R1) 보다 상당히 크다. 영역(R2)이 보통 영역(R3)보다 작은 양으로 존재하여서, 보통 E0(MR3)이 E0(MR2) 보다 작다. 마지막으로, 도 4c 는 영역(R3,R4)이 모두 존재하는 상태를 나타낸다. E0(MR4) 를 통한 퍼텐셜(E0(MR2))은 모두 E0(M1R1) 보다 상당히 크다. 일반적으로, E0(MR4)은 E0(MR3) 보다 작으며, 또한 E0(MR2) 보다 작다.
만일 제조중의 상기 구조에 (a) 영역(R1)과 전기적으로 결합되고, (b) 단락되지 않은 구성성분(C1)과 전기적으로 비결합이며, 그리고 (c) 조(62)로 서브젝트되는 어떠한 추가의 전기적 비-절연 영역이 포함되어 있다면, 그러한 각각의 추가 영역은 퍼텐셜(E0(MR2))을 E0(MR4)에 부여하는 패턴에 따라 선택된다. 또한, E0(M1R1) 보다 조(62) 내에서 더 낮은 환원 퍼텐셜(E0)을 가진 및 영역(R1)의 재료(M1)보다 조(62) 내의 더 큰 용해도를 가지고 상기 제조중의 구조가 조(62) 내에 가라앉아 있는 동안 영역(R1)과 전기적으로 결합하는 전기적 비-절연 영역은 없다.
상기 제조중의 구조가 영역(R3) 및/또는 영역(R4)를 포함하는 경우에, 영역(R2)과 영역(R3) 및/또는 영역(R4)과의 조합은 환원 퍼텐셜(E0(R))이 퍼텐셜 E0(MR2) 부터 E0(MR4) 까지의 웨이티드 평균이 되는 복합적인 전기적 비-절연 영역과 같이 동작한다. 상기 웨이트는 대부분 조(62) 내의 재료(MR2-MR4)의 변화 전류에 의해 정의된다. 만일 상기 재료(MR2-MR4) 중 하나의 변화 전류가 다른 재료(MR2-MR4)의 두 개의 변화 전류보다 훨씬 크다면, 웨이티드-평균 환원 퍼텐셜(E0(R))은 가장 높은 변화 전류를 가진 영역의 환원 퍼텐셜(E0)과 거의 같다. 상기 양성 조 기술의 E0기준은 웨이티드-평균 퍼텐셜(E0(R))을 E0(M1R1)보다 상당히 큰 하나의 기준으로 요약할 수 있다.
재료(MR2-MR4)의 변화 전류는 그들의 변화 전류밀도 및 조(62)에 노출돈 그들의 표면적에 의해 결정된다. 첫번째 근사값에서, 변화 전류는 변화 전류밀도 및 노출된 표면적의 곱이다. 이 근사값은 전체 변화 전류를 측정하고 웨이티드 평균 환원 퍼텐셜(E0(R))을 조정하는데 사용할 수 있다. 특정한 적용을 위한 재료(MR2-MR4)의 선택은 다양한 요소에 따라 달라진다. 재료(MR2 또는 MR3)로 사용하기에 바람직한 재료가 때때로 웨이티드-평균 퍼텐셜(E0(R))이 상당히 낮은 그러한 환원 퍼텐셜(E0)을 가지기도 한다. 그런 경우에는, 상기 문제를 해결하기 위한 한가지 기술은 재료가 충분히 제로인 변화 전류를 가져서 퍼텐셜(E0(R)) 아래로 내려가지 않도록 전기적 절연으로 상기 재료를 커버하는 것이다. 필수적으로, 본 명세서에서의 영역(R2 또는 R3)는 상기 E0기준 밖으로 떨어지도록 결합 영역(CR1 또는 CR2)로 변환된다.
상기 E0기준에 맞추는 것은 영역(R1)의 재료(M1)를 제조중에 상기 구조로부터 제거되로고 할 수 있는 상기 양성 조 기술내의 임계 요구치이다. 또한, 일부 메카니즘을 사용하여 상업적으로 채택가능한 비율에서 재료(R1)를 산화시키기에 충분히 높은 비율로 영역(R1)으로부터 전자를 제거해야 한다. 이것은 보통 재료(MR2-MR4) 중 적어도 하나를 높은 전기화학적 환원 변화 전류를 가지도록 배열함으로써 이루어진다. 그러면 영역(R2-R4)의 전체 전자-수용 능력이 올라가서 영역(R1)의 재료(M1)가 빠르게 제거된다.
다양한 요소에 따라 달라지므로, 상기 양성 조 기술에 요구되는 상기 환원 변화 전류 및 상기 E0기준 모두를 만족시키는 재료(MR2-MR4)를 선택하는 것이 가끔은 어려운 경우도 있다. 만일 E0기준은 만족될 수 있는데 상기 양성 조 기술을 위한 환원 변화 전류 요구는 재료(MR2-MR4)를 위해 선택된 재료로는 쉽게 얻어지지 않는 경우에는, 필수적인 높은 레이트에서 영역(R1)으로부터 전자를 제거하는 대안적인 기술을 상기 조(62)에 제공하여 높은 전기화학적 환원 변화 전류에서 조(62) 내의 환원 반응을 견디는 여분의 구성성분(X)를 제공한다. 이 대안에서, 여분의 구성성분(X)의 환원 퍼텐셜(E0(X))는 퍼텐셜(E0(M1R1))을 초과한다.
구성성분(X)의 한 예로서 산소가 있다. 조(62)를 산소로 포화시키면, 산소의 환원은 용해도(ph)에 따른 복잡한 반응 시퀀스에 따라 발생한다. 한 예로, 산소의 환원은 아래 반응식으로 나타낼 수 있다:
구성성분(X)의 더 다른 예는 +3가인 철을 들 수 있다. +3가인 철의 환원은 다음식에 따라 조(62) 내에서 발생한다:
반응식 5 와 6 모두 많은 표면상에서 높은 전기화학적 환원 변화 전류밀도를 가진다.
전자를 제거하기 위해 구성성분(X)을 조(62)로 유도하는 경우에, 웨이티드-평균 퍼텐셜(E0(R))은 구성성분(X)의 효과를 포함하도록 수정된다. 즉, 영역(R1)의 재료(M1)를 산화시키게 하는 자기-발생된 퍼텐셜은 퍼텐셜(E0(M1R1))과 퍼텐셜 E0(MR2) 내지 E0(MR4)의 웨이티드 평균 및 여분의 구성성분 퍼텐셜(E0(X)) 간의 차이이다. 상기 웨이트가 전기화학적 변화 전류에 기초하기 때문에, 관련된 웨이티드-평균 퍼텐셜(E0(R))은 E0에 거의 근사한다. 다시 말하면, 구성성분(X)는 E0측면과 변화 전류 측면 모두에서 제거 절차를 진행한다.
여분의 구성성분 퍼텐셜(E0(X))은 퍼텐셜 E0(MR2) 내지 E0(MR4) 보다 크거나 또는 그 이하가 되기도 하는 등 다양하다. 만일 퍼텐셜(E0(X))이 E0(MR2)을 초과하는 경우에는, 환원 포함 구성성분(X)은 어떠한 상황하에서 재료(M2)를 부식시킬(산화시킬)수 있다. E0(X)가 E0(MR3) 또는 E0(MR4)를 초과하는 경우에 동일한 사항이 재료 MR3 또는 MR4 에 적용된다. 재료(MR2-MR4)의 그러한 부식은 E0(MR2) 내지 E0(MR4) 각각 보다 E0(X)의 퍼텐셜이 낮아지도록 선택하여 방지할 수 있다. 이 상태가 도 4d에 나타나 있다.
상기 양성 조 기술의 성능에는 추가의 구성성분(C2)의 재료(MC2), 및 존재하는 경우에는, 추가의 구성성분(C3)의 재료(MC3)를 단락되지 않은 구성성분(C1)이 조(62) 내에서 용해되지 않는 환원 퍼텐셜(E0)을 가지도록 선택하는 것이 포함된다. 단락되지 않은 구성성분(C1)을 보호하는 것은 퍼텐셜(E0(MR2)), 그리고 존재하는 경우에는, 퍼텐셜(E0(MC3))가 E0(M1C1) 보다 단지 약 0.3 볼트 크도록 정열하여 수행된다. 도 4e 를 참고하라. 다시, 퍼텐셜(E0(M1C1) 및 E0(M1R1))은 일반적으로 거의 동일한 값이다.
퍼텐셜(E0(MC2) 및 E0(MC3))은 각각 E0(M1C1)보다 적절히 작으며, 전형적으로는 E0(M1C1) 보다 0.2-0.3 볼트 작다. 만일 퍼텐셜(E0(MC2))가 E0(M1C1) 보다 상당히 작다면, 재료(MC2)는 크게 부식(산화)될 수 있을 것이다. 같은 사항이 재료(MC3)에 대한 퍼텐셜(E0(MC3))에 적용된다. 그러한 부식이 허용되지 않는 상황에서는, 퍼텐셜(E0(MC2) 및 E0(MC3))은 보통 E0(M1C1)보다 1볼트 작다.
재료(M1,MR2 및 MC2), 그리고 존재한다면 재료(MR3,MR4 및 MC3)에 충족되는 재료를 앞서의 E0및 변화 전류 기준에 따라 선택하여 상기 양성 조 기술을 구현한다. 상기 부식성 조 기술에서와 같이, 결합 구성성분(CC1,CC2,CR1 및 CR2)의 특성은 상기 양성 조 기술을 위한 기준의 어느 부분과도 작용하지 않는다는 것이다. 영역(R1), 특히 영역(R1) 모두의 재료(M1)의 적어도 일부는 단락되지 않은 구성성분(C1)을 크게 공격하지 않고 그리고 제조중의 상기 구조로 외부 제어력을 인가할 필요 없이 다시 제거된다.
저항성 결합성분(CC1)이 제조중의 상기 구조내에 존재하고 높은 저항을 가진다면, 영역(R1 또는 R2)로의 상기 구성성분의 작은 부분의 단락 회로는 상기 능력을 손상시키지는 않아서 단락되지 않은 구성성분(C1)의 재료(M1)는 크게 제거되지 않고 영역(R1)의 재료(M1)가 제거 된다. 만일 영역(R1)으로 단락되지 않는다면 영역(R1) 과 단락된 구성성분(C1) 사이에 통상적으로 존재할 수 있는 퍼텐셜 차이는 구성성분(CC1)의 저항성 재료에 걸쳐 대부분 나타난다. 사실, 구성성분(CC1)은 C1 과 서로 전기적으로 격리된다. 따라서 단락되지 않은 구성성분(C1) 각각은 단락된 구성성분(C1) 각각과 효과적으로 전기적 격리가 된다.
단락된 구성성분(C1) 각각이 영역(R1)의 퍼텐셜에서 대부분 있으므로, 단락된 구성성분(C1) 각각은 전기화학적 제거 작용의 적어도 시작 부분동안에 영역(R1)의 유효 부분이 된다. 그러므로, 단락된 구성성분(C1) 각각은 전기화학적으로 공격을 받아 충분한 양의 재료(M1)가 영역(R2) 및/또는 그 구성성분(C1)으로부터 제거되는데, 영역(R1)에 이후 존재하는 나머지와 그 구성성분(C1)의 모든 나머지 사이의 적당히 넓은 갭이 만들어질 때 까지 계속된다. 이 갭이 원래 단락된 구성성분(C1)상의 퍼텐셜이 그 구성성분(C1)의 재료(M1)를 산화시키는데 필요되는 값 아래로 떨어지는 폭으로 도달하면, 그 구성성분(C1)상의 공격은 중지된다.
단락된 구성성분(C1)상의 이러한 전기화학적 공격은 그 구성성분(C1)의 단지 상대적으로 적은 부분만이 제거되는 경우에 중지되기도 한다. 미리 단락된 구성성분(C1)의 어느 정도가 남아있고 그 나머지가 어떠한 형태이냐에 따라, 그 구성성분(C1)의 나머지 부분이 의도된 기능을 적합하게 수행할 수 있을 수도 있다. 어느 경우에, 한편으로는 구성성분(C1), 다른 한편으로는 영역(R1,R2) 사이의 전기적 단락은 본 발명의 부식성 조 또는 양성 조 기술 중 어느 하나를 사용하여 제거(복구)된다.
도 5a 및 도 5b(합해서 "도 5")는 도 2의 절차가 주요 구성성분(C1)이 원뿔형 전자-방출 소자인 필드 에미터를 제조하는데 어떻게 사용되는지에 대한 한 예를 보여주고 있다. 도 5a는 1차 영역(R1) 그룹 각각을 동시에 제거하기 위한 본 발명의 전기화학적 제거 절차를 수행하기 바로 전의 상기 예의 구조를 보여주고 있다. 도 5a에는 오직 한 영역(R1) 만이 도시되어 있다. 영역(R1)은 전자-방출 콘(C1)을 형성하는데 사용된 초과 재료(M1)으로 구성된다.
콘(C1) 및 초과 에미터-재료 영역(R1)에 더하여, 도 5a의 초기 구조에는 추가의 구성성분(C2), 추가의 구성성분(C3)의 대응 그룹, 결합 성분(CC1), 더 다른 영역(R2) 그룹, 절연 기판(40) 및 중간 절연층(42)가 포함되어 있다. 도 5a는 단지 구성성분(C2) 하나, 구성성분(C3) 하나, 그리고 영역(R2) 하나만을 설명하고 있다. 기판(40)은 보통 유리와 같은 투명한 전기 절연체로 구성된다. 절연층(42)은 보통 산화 실리콘이다.
도 5a의 구성성분(C2)는 에미터 전극으로, 각각은 도 5a의 면에 수평으로 확장한다. 구성성분(C3) 각각은 대응하는 에미터 전극(C2)용 접촉 패드이다. 에미터 접촉 패드(C3)의 전체 노출 표면적은 보통 초과 에미터-재료 영역(R1)의 전체 노출된 표면적의 적어도 10배 이다. 영역(R2)은 게이트 전극으로, 각각은 도 5a 의 면에 수직으로 확장하여 에미터 전극(C2)와 수직이 된다. 게이트 전극(R2)의 전체 노출된 표면적은 초과 에미터-재료 영역(R2)의 전체 노출된 표면적의 적어도 10배 이다.
부식성 조 기술의 구현에서, 콘(C1) 및 초과 영역(R1)의 재료(M1)는 일반적으로 니켈이다. 게이트 전극(R2), 에미터 전극(C2) 및 에미터 접촉 패드(C3)는 각각 백금, 크롬 및 알루미늄이다. 전해조(62)는 상기 부식성 조 구현에서의 용해된 산소가 있는 0.1몰 인산의 수용액이다.
상기 부식성 조 기술의 구현에서, 콘(C1) 및 초과 영역(R1)의 재료(M1)는 보통 몰리브덴이다. 게이트 전극(R2) 및 에미터 접촉 패드(C3)는 각각 백금 및 알루미늄이다. 그러나, 에미터 전극(C2) 는 상기 양성 조 구현에서는 탄탈이다.
양성 조 구현에서의 전해조(62)는 유기 솔벤트, 산, 및 용해된 산소로 형성된 전해용액이다. 조(62)에는 소금이 포함되기도 한다. 상기 유기 솔벤트, 산 및 소금은 앞서 언급한 포터 등의 08/884,701 에 설명된 바와 같이 선택할 수 있다. 예를들어, 상기 유기 솔벤트는 디메틸술폭시드(dimethylsulfoxide)일 수 있다. 상기 산은 0.1-1.5 의 몰농도, 통상적으로는 0.5 몰농도(몰/리터)의 파라톨루엔술포닉 산(paratoluenesulfonic acid)일 수 있다. 상기 소금은 0.05-0.75 의 몰농도, 일반적으로는 0.1 의 몰농도에서의 테트라에틸아모니움 파라톨루엔술포네이트 (tetraethylammonium paratoluenesulfonate)일 수 있다. 상기 용해된 산소는 구성성분(X)을 구성한다.
도 5b는 그 초과 에미터-재료 영역(R1)이 완전히 제거되기에 충분한 긴 기간동안 전해조(62)내에 가라앉아 있은 다음 나타나게 되는 상기 초기 구조를 설명하고 있다. 이제 전자-방출 콘(C1)이 게이트 전극(R2)내으 구멍(46)을 통해 노출된다. 부식성 조 기술을 위해, 에미터 접촉 패드(C3)를 도 5b에 도시한 바와 같은 크기로 약간 줄인다. 앞서 설명한 바와 같이, 접촉 패드(C3)의 크기내의 환원은 상기 양성 조 기술을 사용하는 경우에도 발생할 수 있다.
도 6은 본 발명에 따라 제조된 도 5b 에서와 유사한 영역 필드 에미터를 사용하는 평판 CRT 디스플레이의 코어 액티브 영역의 전형적인 예를 나타내고 있다. 에미터-전극 구성성분(C2) 각각은 베이스플레이트(40)의 내부면을 따라 놓여있다.
도 6의 예에서, 필드 에미터는 에미터 전극(C2)에 수직으로 확장하는 더 다른 영역(R3) 그룹을 포함하고 있다. 오 6에 도시된 하나인 영역(R3)는 주 제어전극을 구성한다. 주 제어 전극(R3) 각각은 하나 또는 그 이상의 주 제어 개구(70)를 포함하고 있다. 도 6의 영역(R2)는 표시된 방식으로 주 제어 개구(70)에 걸쳐있는 게이트부이다. 주 제어 전극(R3) 및 인접 게이트부(R2) 각각은 혼합 제어 전극을 형성한다. 도 6의 전자-방출 콘(C1)은 측면으로 분리된 전자-방출 콘의 세트내에 배열되어 있다. 콘(C1)의 각 세트는 주 제어 개구(70)의 대응하는 하나에 의해 측면이 둘러쌓여 있는 게이트 구멍(46)을 통해 노출된다.
일반적으로 유리인, 투명한 페이스플레이트(80)는 베이스플레이트(40)와 떨어져 위치해 있다. 발광 인 영역(82)은, 도 6에는 하나가 도시되어 있는데, 대응하는 주 제어 개구(70)와 직접 교차하여 페이스플레이트(80)의 내부면상에 놓여있다. 얇은 빛-반사층(82)은 일반적으로 알루미늄인데, 페이스플레이트(80)의 내부면을 따라 인 영역(82) 위에 놓여있다. 전자-방출 소자(C1)에서 방출된 전자는 빛-반사층(84)을 통과하여 인 영역(82)이 빛을 발하게 하여 페이스플레이트(80)의 상기 내부면상에 가시 이미지를 만든다.
평판 CRT 디스플레이의 상기 코어 액티브 영역에는 보통 도 6에는 도시하지 않은 다른 구성성분들이 포함되어 있다. 예를들어, 페이스플레이트(80)의 내부면을 따라 놓여있는 블랙매트릭스는 보통 다른 인 영역(82)과 측면이 떨어져 있도록 각각의 인 영역(82)를 둘러싼다. 전극간 절연층(42) 위에 제공된 촛점 리지는 전자 궤도의 제어를 돕는다. 스페이서 벽을 사용하여 백플레이트(40)와 페이스플레이트(80) 사이에 상대적으로 일정한 공간을 유지한다.
도 6에 설명된 타입의 평판 CRT 디스플레이로 통합을 하는 경우, 본 발명에 다라 제조된 필드 에미터는 다음과 같은 방식으로 동작한다. 빛-반사층(84)은 필드-방출 캐소드용 애노드 역할을 한다. 상기 애노드는 상기 게이트 및 에미터 라인에 대해 높은 양(positive)의 퍼텐셜에서 유지된다.
(a) 에미터 전극(C2)에서 선택된 하나 및 (b) 혼합 제어 전극(R2/R3)에서 선택된 하나 사이에 적절한 퍼텐셜을 인가하면, 그렇게 선택된 제어 전극(R2/R3)의 게이트부(R2)는 상기 선택된 두 개의 전극의 상호작용에서 상기 전자-방출 소자로부터 전자를 꺼집어 내고 그 결과인 전자 전류의 양을 제어한다. 전자 방출의 바람직한 레벨은 보통 상기 인가된 게이트-캐소드 병렬-플레이트 전기장이 인 영역(82)이 고전압 인인 경우 인으로 코우팅된 페이스플레이트(80)에서 측정된 0.1mA/cm2의 전류밀도에서 20볼트/mm 또는 그 이하로 도달하게 되는 경우 발생한다. 상기 추출된 전자가 부딪치면, 인 영역(82)은 빛을 발한다.
본 명세서에서는 "하부" 및 "상부" 등의 방향 용어를 참고로 사용하여 독자가 본 발명의 다양한 부분이 어떻게 서로 연관되는지를 보다 쉽게 이해할 수 있도록 사용하였다. 실제에 있어서, 전자-방출 디바이스의 구성성분들은 본 명세서에서 사용한 방향으로 사용된 것과는 다른 방향에 놓여 있을 수도 있다. 같은 사항이 본 발명의 제조 단계 수행 방법에 적용된다. 설명의 편리를 위해 방향성 용어를 사용한 만큼, 본 발명은 본 명세서에서 사용된 방향성 용어만으로 정의되는 것과 다른 방향으로 구현되는 것이 포함된다.
본 발명을 특정 실시예를 참고로 설명하였으나, 이 설명은 단지 설명을 위한 것이고 첨부된 청구의 범위의 본 발명의 정신을 제한하는 것은 아니다. 예를들어, 앞서 특정된 것과는 다른 금속을 구성성분(C1-C2), 영역(R2), 그리고 도 5b 및 도 6의 필드 에미터내의 (다양하게 존재하는 경우) 영역(R3,R4)용으로 선택할 수 있다. 전자-방출 소자(C1)은 원뿔이 아닌 다른 모양이 될 수 있다. 한 예로 주춧대 상의 원뿔일 있다.
에미터-전극 성분(C2) 및 저항 성분(CC1)이 구조를 지지하는데 충분한 전체 두께인 경우에는 기판(40)은 제거할 수 있다. 절연 기판(40)은 얇은 절연층이 구조적 지지를 하는 상대적으로 두꺼운 비-절연층 위에 놓여있는 혼합 기판으로 대체할 수 있다.
본 발명의 전기화학적 제거 기술은 게이트되지 않은 전자 에미터를 제조하는데 사용할 수 있다. 본 발명에 따라 생산된 전자 에미터는 평판 CRT 디스플레이만이 아닌 평판 디바이스를 만드는데 사용할 수 있다. 예로서 전자 분광기, 전자빔으로부터의 X 선 또는 마이크로파를 만드는데, 그리고 전자-빔 가열에 의해 재료를 증착시키는데 사용되는 생산품이 포함된다. 따라서 당업자는 첨부된 청구의 범위에서 정의된 본 발명의 정신 및 범위를 벗어나지 않는 한 다양한 수정 및 적용을 할 수 있다.

Claims (53)

  1. (a) 적어도 하나의 전기적으로 비-절연인 추가의 구성성분과 결합된 주 재료로 구성된 전기적으로 비-절연인 주요 구성성분, (b) 각각이 상기 주 재료와는 다른 추가 재료로 구성된 추가의 구성성분, 및 (c) 상기 주 재료 및 추가의 구성성분과 충분히 전기적으로 분리되어 있는 주 재료로도 구성된 전기적으로 비-절연인 1차 영역이 있는 초기 구조를 제공하는 단계; 및
    상기 주 재료 및 추가 재료를 전해조에 서브젝트시켜 상기 1차 영역의 주 재표의 적어도 일부분을 제거하고, 각각의 추가 구성성분의 상기 추가 재료가 상기 주요 구성성분의 상기 주 재료보다 상기 조 내에 충분히 낮은 환원 반-셀 퍼텐셜을 가져 상기 주요 구성성분의 주 재료의 상당한 부식으로부터 조를 보호하는 단계를 구비하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 서브젝트 단계는 상기 주 재료 및 추가 재료를 상기 조와 접촉하게 하는 단계를 구비하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 1차 영역의 상기 주 재료의 적어도 일부는 상기 1차 영역 또는 상기 구성성분 중 어느 곳으로 외부력을 작용시킬 필요 없이 상기 서브젝트 단계가 진행되는 동안 제거되는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 1차 영역의 상기 주 재료의 적어도 일부는 상기 1차 영역 또는 상기 구성성분의 어느 곳으로 외부 제어력의 작용 없이 상기 서브젝트 단계가 진행되는 동안 제거되는 것을 특징으로 하는 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 주 재료 및 추가 재료 각각은 금속으로 구성되는 것을 특징으로 하는 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 1차 영역의 상기 주 재료는 추가의 모든 구성성분보다 상기 조내에서의 용해도가 더 높은 것을 특징으로 하는 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 주요 구성성분의 주 재료보다 상기 조 내에서 더 큰 환원 반-셀 퍼텐셜을 가진 및 상기 주요 구성성분의 주 재료에 대해 상기 조 내에서 충분한 전기화학적 환원 변화 전류 능력이 상기 주요 구성성분과 전기적으로 결합하고 상기 서브젝트 단계가 진행되는 동안 상기 조에서 처리되는 전기적으로 비-절연인 구성성분은 없는 것을 특징으로 하는 방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 주요 구성성분의 주 재료는 상기 주요 구성성분의 주 재료에 대해 상기 조 내의 불충분한 변화 전류 능력의 적어도 전기적으로 저항성 결합 성분을 통한 추가의 구성성분의 하나의 추가 재료와 전기적으로 결합하는 것을 특징으로 하는 방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 주요 구성성분의 주 재료는 추가의 구성성분의 하나의 추가 재료와 충분히 접촉하는 것을 특징으로 하는 방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    각각의 추가의 구성성분의 추가 재료는 상기 주요 구성성분의 주 재료보다 상기 조 내에서의 환원 반-셀 퍼텐셜이 단지 약 1볼트 낮은 것을 특징으로 하는 방법.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 조에는 상기 1차 영역의 주 재료보다 상기 조 내에서 더 높은 환원 반-셀 퍼텐셜의 전해질 성분을 포함하는 것을 특징으로 하는 방법.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    추가의 구성성분 하나는 더 다른 그러한 추가의 구성성분을 통해 상기 주요 구성성분과 전기적으로 결합되어 있고 다른 추가의 구성성분보다 상기 조 내에서 더 낮은 환원 반-셀 퍼텐셜을 가져서 상기 주요 구성성분의 주 재료를 크게 부식시키는 것으로부터 상기 조를 또한 보호하는 것을 특징으로 하는 방법.
  13. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    추가의 구성성분 하나의 상기 추가 재료는 또 다른 그러한 추가의 구성성분의 추가 재료와 충분히 접촉하는 것을 특징으로 하는 방법.
  14. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    그러한 추가의 구성성분 하나의 추가 재료는 상기 조에 넣는 단계가 진행되는 동안 상기 조와는 전기적으로 크게 분리된 적어도 하나의 전기적 비-절연 결합 성분을 통해 또 다른 그러한 추가의 구성성분의 추가 재료와 전기적으로 결합하는 것을 특징으로 하는 방법.
  15. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제공 단계는 상기 1차 영역과 전기적으로 결합되고 각각이 상기 주 재료와는 다른 재료로 구성된 적어도 하나의 또 다른 전기적 비-절연 영역을 상기 초기 구조에 제공하는 단계를 포함하며; 및
    상기 서브젝트 단계는 상기 조에 각각이 추가의 구성성분의 추가 재료보다 상기 조 내에서 더 큰 환원 반-셀 퍼텐셜을 가진 또 다른 각각의 재료를 넣는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서,
    각각의 더 다른 영역의 다른 재료는 상기 1차 영역의 주 재료보다 상기 조 내에서 더 큰 환원 반-셀 퍼텐셜을 가지는 것을 특징으로 하는 방법.
  17. 제 15 항에 있어서,
    상기 주 재료, 추가 재료 및 더 다른 재료 각각은 금속으로 구성되는 것을 특징으로 하는 방법.
  18. 제 15 항에 있어서,
    상기 1차 영역의 주 재료는 하나의 그러한 다른 영역의 재료와 충분히 접촉하는 것을 특징으로 하는 방법.
  19. 제 15 항에 있어서,
    상기 1차 영역의 주 재료는 상기 서브젝트 단계 동안 상기 조와는 전기적으로 상당히 격리되는 적어도 하나의 전기적 비-절연 결합영역을 통해 하나의 그러한 더 다른 영역의 재료와 전기적으로 결합하는 것을 특징으로 하는 방법.
  20. 제 15 항에 있어서,
    하나의 그러한 더 다른 영역의 상기 재료는 또 다른 그러한 더 다른 영역의 다른 재료와 충분히 접촉하는 것을 특징으로 하는 방법.
  21. 제 15 항에 있어서,
    하나의 그러한 더 다른 영역의 재료는 상기 서브젝트 단계가 진행되는 동안 상기 조와 상당히 전기적으로 격리된 적어도 하나의 전기적 비-절연 결합 영역을 통해 또 다른 그러한 더 다른 영역과 전기적으로 결합되는 것을 특징으로 하는 방법.
  22. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제공 단계는 하나의 특정된 그러한 추가의 구성성분 위의 유전체층을 상기 초기 구조에 제공하는 단계를 포함하고, 상기 유전체층은 상기 1차 영역이 위치하는 영역 위에 유전체 구멍이 있으며, 상기 주요 구성성분은 상기 1차 영역과 떨어져 있는 상기 유전체 구멍내에 대부분 놓여있는 것을 특징으로 하는 방법.
  23. 제 22 항에 있어서,
    상기 제공 단계는 상기 유전체층과 상기 1차 영역 사이에 전기적으로 비-절연인 더 다른 영역을 상기 초기 구조에 제공하는 단계를 더 포함하고, 상기 더 다른 영역에는 상기 유전체 구멍에 연속되는 더 다른 구멍이 있는 것을 특징으로 하는 방법.
  24. 제 23 항에 있어서,
    상기 특정된 추가의 구성성분은 에미터 전극의 일부를 형성하고;
    상기 주요 구성성분은 전자-방출 소자이며; 및
    상기 더 다른 영역은 상기 전자-방출 소자용 제어 전극의 일부를 형성하는 것을 특징으로 하는 방법.
  25. 제 24 항에 있어서,
    상기 주요 구성성분 및 상기 1차 영역의 주 재료는 니켈로 구성되며; 및
    상기 특정된 추가 구성성분의 추가 재료는 크롬으로 구성되는 것을 특징으로 하는 방법.
  26. 제 25 항에 있어서,
    상기 더 다른 영역은 박금으로 구성되는 것을 특징으로 하는 방법.
  27. (a) 적어도 하나의 전기적으로 비-절연인 더 다른 영역과 전기적으로 결합된 주 재료로 구성된 전기적 비-절연 1차 영역, (b) 각각이 상기 주 재료와는 다른 다른 재료로 구성된 더 다른 영역, 및 (c) 상기 1차 영역 및 더 다른 영역과 전기적으로 충분히 떨어져 있는 주 재료로도 구성된 전기적으로 비-절연인 주요 구성성분이 있는 초기 구조를 제공하는 단계; 및
    상기 주요 구성성분의 주 재료에 충분히 양성이고 각각의 더 다른 영역의 다른 재료가 상기 1차 영역의 주 재료보다 상기 조 내에서의 충분히 더 큰 환원 반-셀 퍼텐셜을 가져서 상기 1차 영역의 주 재료의 일부가 상기 초기 구조로부터 전기화학적으로 제거되도록 하는 전해조로 상기 주 재료 및 다른 재료를 서브젝트시키는 단계를 구비하는 것을 특징으로 하는 방법.
  28. 제 27 항에 있어서,
    상기 서브젝트 단계는 상기 주 재료 및 더 다른 재료를 상기 조와 접촉하게 하는 단계를 구비하는 것을 특징으로 하는 방법.
  29. 제 27 항에 있어서,
    상기 1차 영역의 주 재료의 일부는 상기 서브젝트 단계가 진행되는 동안 상기 주요 구성성분 또는 상기 영역의 어느 곳으로 외부력을 인가할 필요 없이 제거되는 것을 특징으로 하는 방법.
  30. 제 27 항에 있어서,
    상기 1차 영역의 주 재료의 일부는 상기 서브젝트 단계가 진행되는 동안 상기 주요 구성성분 또는 상기 영역의 어느곳으로 외부 제어력을 인가하지 않고 제거되는 것을 특징으로 하는 방법.
  31. 제 27 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 주 재료 및 다른 재료 각각은 금속으로 구성되는 것을 특징으로 하는 방법.
  32. 제 27 항 내지 제 30 항 중 어느 한 항에 있어서,
    하나의 그러한 더 다른 영역은 상기 조 내에서 상기 1차 영역의 주 재료가 얼마나 빨리 전기화학적으로 제거되는지를 제어하도록 상기 조 내에 충분히 높은 전기화학적 환원 변화 전류 능력을 가지는 것을 특징으로 하는 방법.
  33. 제 27 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 1차 영역의 주 재료보다 상기 조 내에서 더 낮은 환원 반-셀 퍼텐셜을 가지며, 그리고 상기 1차 영역과 전기적으로 결합 및 상기 서브젝트 단계 동안 상기 조로 처리되는 상기 1차 영역의 주 재료보다 상기 조 내에서 더 큰 용해율을 가지는 전기적 비-절연 영역은 없는 것을 특징으로 하는 방법.
  34. 제 27 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 1차 영역의 주 재료는 하나의 그러한 더 다른 다른 영역의 다른 재료와 충분히 접촉하는 것을 특징으로 하는 방법.
  35. 제 27 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 1차 영역의 주 재료는 상기 서브젝트 단계 동안 상기 조와 대부분 전기적으로 격리되어 있는 적어도 하나의 전기적 비-절연 결합영역을 통해 하나의 그러한 더 다른 영역의 다른 재료와 전기적으로 결합되어 있는 것을 특징으로 하는 방법.
  36. 제 27 항 내지 제 30 항 중 어느 한 항에 있어서,
    하나의 그러한 더 다른 영역의 다른 재료는 또 다른 그러한 더 다른 영역과 충분히 접하는 것을 특징으로 하는 방법.
  37. 제 27 항 내지 제 30 항 중 어느 한 항에 있어서,
    하나의 그러한 더 다른 영역의 다른 재료는 상기 서브젝트 단계 동안 상기 조와는 대부분 전기적으로 격리되어 있는 적어도 하나의 전기적 비-절연 결합영역을 통해 또 다른 그러한 더 다른 영역의 다른 재료와 전기적으로 결합하는 것을 특징으로 하는 방법.
  38. 제 27 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 조에는 상기 1차 영역의 주 재료보다 상기 조 내에서 더 높은 환원 반-셀 퍼텐셜의 특별한 전해질 성분이 포함되어 있는 것을 특징으로 하는 방법.
  39. 제 38 항에 있어서,
    상기 특별한 성분은 각각의 다른 영역의 상기 더 다른 재료보다 상기 조 내에서 더 낮은 환원 반-셀 퍼텐셜을 가지는 것을 특징으로 하는 방법.
  40. 제 38 항에 있어서,
    상기 특별한 성분은 상기 1차 영역의 주 재료가 얼마나 빨리 전기화학적으로 제거되는가를 제어하기 위한 상기 조 내에서의 전기화학적 환원 변화 전류 능력인 것을 특징으로 하는 방법.
  41. 제 27 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 제공 단계는 상기 주요 구성성분과 전기적으로 결합되고 각각이 상기 주 재료와는 다른 추가 재료로 구성된 적어도 하나의 전기적 비-절연 추가 구성성분을 상기 초기 구조에 제공하는 단계를 포함하고; 및
    상기 서브젝트 단계는 각각의 추가 재료를 상기 조에 처리하는 단계를 포함하며, 상기 각각의 추가 구성성분의 추가 재료는 상기 1차 영역의 주 재료보다 상기 조 내에서 단지 3볼트 높은 환원 반-셀 퍼텐셜을 가지는 것을 특징으로 하는 방법.
  42. 제 41 항에 있어서,
    상기 주 재료, 더 다른 재료, 및 추가의 재료 각각은 금속으로 구성되는 것을 특징으로 하는 방법.
  43. 제 41 항에 있어서,
    각각의 추가 구성성분의 추가 재료는 상기 주요 구성성분의 주 재료보다 상기 조 내에서 더 낮은 환원 반-셀 퍼텐셜을 가지는 것을 특징으로 하는 방법.
  44. 제 41 항에 있어서,
    각각의 추가 구성성분의 추가 재료는 상기 주요 구성성분의 주 재료보다 상기 조 내에서 단지 1볼트 낮은 환원 반-셀 퍼텐셜을 가지는 것을 특징으로 하는 방법.
  45. 제 41 항에 있어서,
    상기 주요 구성성분의 주 재료는 상기 주요 구성성분의 주 재료에 대해 상기 조 내의 불충분한 변화 전류 능력의 적어도 하나의 전기적 저항 결합성분을 통해 하나의 그러한 추가 구성성분의 추가 재료와 전기적으로 결합하는 것을 특징으로 하는 방법.
  46. 제 41 항에 있어서,
    상기 주요 구성성분의 주 재료는 하나의 그러한 추가 구성성분의 추가 재료와 충분히 접촉하는 것을 특징으로 하는 방법.
  47. 제 41 항에 있어서,
    하나의 그러한 추가의 구성성분의 추가 재료는 더 다른 그러한 추가의 구성성분의 추가 재료와 충분히 접촉하는 것을 특징으로 하는 방법.
  48. 제 41 항에 있어서,
    그러한 추가의 구성성분의 추가 재료는 상기 서브젝트 단계 동안 상기 조와 대부분 전기적으로 격리되는 적어도 하나의 결합성분을 통해 더 다른 그러한 추가의 구성성분의 추가 재료와 전기적으로 결합하는 것을 특징으로 하는 방법.
  49. 제 27 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 제공 단계는 상기 초기 구조내의 유전체층 위에 하나의 특정한 그러한 더 다른 영역을 제공하는 단계를 포함하고, 상기 특정된 더 다른 영역 및 상기 유전체층에는 복합 구멍이 있고, 상기 1차 영역이 상기 구멍 위의 상기 더 다른 영역위에 놓여있으며, 상기 주요 구성성분이 상기 1차 영역 및 상기 특정된 더 다른 영역과 떨어져 있는 상기 구멍내에 놓여있는 것을 특징으로 하는 방법.
  50. 제 49 항에 있어서,
    상기 제공 단계는 상기 초기 구조내의 전기적 비-절연 추가성분상에 상기 유전체층을 제공하는 단계를 더 포함하고, 상기 추가성분은 상기 주요 구성성분과 전기적으로 결합하는 것을 특징으로 하는 방법.
  51. 제 50 항에 있어서,
    상기 추가 성분은 에미터 전극의 일부를 형성하고;
    상기 주요 구성성분은 전자-방출 소자이며; 그리고
    상기 특정된 더 다른 영역은 상기 전자-방출 소자용 제어 전극의 일부를 형성하는 것을 특징으로 하는 방법.
  52. 제 51 항에 있어서,
    상기 1차 영역 및 상기 주요 구성성분의 주 재료는 몰리브덴이고; 및
    상기 특정된 더 다른 영역의 더 다른 재료는 백금으로 구성되는 것을 특징으로 하는 방법.
  53. 제 52 항에 있어서,
    상기 추가 성분은 탄탈로 구성되는 것을 특징으로 하는 방법.
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