KR20010020773A - 전계 방사형 전자원 및 그 제조방법 - Google Patents
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Abstract
전계 방사형 전자원(10)은, 도전성 기판(1)과, 도전성 기판(1)의 하나의 표면상에 형성디고 적어도 일부가 다공질화 되어 있는 반도체층(6)과, 반도체층상에 형성된 도전성 박막(7) 등을 구비하고 있다. 도전성 박막(7)과 도전성 기판(1)의 사이에, 도전성 박막(7)이 도전성 기판(1)에 대해서 정(正)극이 되도록 전압을 인가하는 것에 의해, 도전성 기판(1)에 주입된 전자가 반도체층을 통해, 도전성 박막(7)으로부터 방출된다. 반도체층은, 각각 표면이 절연층(22,24)으로 피복된 주상 구조부(21)와 나노미터 단위의 반도체 미결정으로 이루어진 다공질 구조부(25) 등이 혼재하는 다공질 반도체층(6)을 포함한다. 그리고 반도체층의 두께 방향으로, 다공질 구조부(25)의 평균길이가 2㎛이하이다.
Description
본 발명은 평면 발광 장치(plane light-emitting apparatus), 디스플레이(display), 고체 진공 디바이스(solid vacuum device) 등에 응용되는 반도체 재료를 이용하여 전계 방사에 의해 전자선을 방사하는 전계 방사형 전원 및 그 제조방법에 관한 것이다.
전계 방사형 전자원으로서, 예를 들면 미국특허 3,665,241호 등에 개시되어 있는 스핀트형 전극(Spindt-type electrode)이 종래에 알려져 있다.
이 스핀트형 전극은, 다수의 삼각추형의 이미터 칩을 다수 배열된 기판과, 이미터칩의 선단부를 노출시키는 방사공을 갖고, 이미터칩과 절연되도록 배치된 게이트층을 구비하고 있다.
이 스핀트형 전극은, 진공중에서 이미터칩과 게이트층 등의 사이에, 이미터칩을 게이트층에 대하여 부(負)극이 되도록 고전압을 인가하는 것에 의해, 이미터칩의 선단으로부터 방사공을 통해서 전자선을 방사할 수 있다.
그렇지만, 스핀트형 전극은, 다음과 같은 문제가 있다.
즉, 그 제조 방법이 복잡하고, 또한 다수의 삼각추형의 이미터칩을 정도 좋게 형성하는 것이 어렵다. 이 때문에 예를 들면 평면 발광 장치나 디스플레이 등에 응용하는 경우, 그 전자 방출면의 면적을 크게 하는 것이 어렵다.
또한, 스핀트형 전극은, 다음과 같은 문제도 있다. 즉, 스핀트형 전극에서는, 전계가 이미터칩의 선단에 집중한다. 이 때문에, 이미터칩의 선단 주위의 진공도가 낮아져 잔류 가스가 존재하는 경우, 방사된 전자선에 의해 잔류 가스의 일부가 이온화되어 플러스 이온이 된다. 이 플러스 이온은 이미터칩의 선단에 충돌하기 때문에, 이미터칩의 선단이 데미지(예를 들어, 이온 충격에 의한 손상)를 받는다.
더구나 방사되는 전자의 전류 밀도 및 효율 등이 불안정해지고, 또는 이미터칩의 수명이 짧아지게 된다.
상기 문제의 발생을 방지하기 위해서, 스핀트형 전극은 고진공(약 1O-5Pa∼1O-6Pa)에서 사용되는 것이 요구된다. 이 때문에, 이것을 고진공으로 봉지하기 위해 또는 고진공을 유지하기 위해 코스트가 높게 되는 문제가 있다.
상기 문제점을 개선하기 위해, MIM (Metal Insu1ator Metal)형 또는 MOS (Metal 0xide Semiconductor)형의 전계 방사형 전자원이 제안되고 있다.
전자는 금속一절연막一금속의 적층 구조를 갖는 평면형의 전계 방사형 전자원이다.
후자는 금속-산화막-반도체의 적층 구조를 갖는 평면형의 전계 방사형 전자원이다.
상기 타입의 전계 방사형 전자원에 있어서, 전자의 방사 효율을 높이기 위해서(즉, 많은 전자를 방사시키기 위해서는), 절연막 및 산화막을 얇게 할 필요가 있다.
그렇지만, 절연막이나 산화막을 지나치게 얇게 하면, 적층 구조 상하의 전극 사이에 전압이 인가될 때에, 절연 파괴가 발생할 우려가 있다. 이와 같은 절연막 또는 산화막의 박막화에 제약이 있으므로, 전자의 방출 효율(인출효율)을 별로 높게 할 수 없다고 하는 문제점이 있다.
또한, 근년, 특개평 8-250766호 공보에 개시되어 있는 바와 같이, 실리콘 기판 등의 단결정 반도체 기판의 표면을 양극산화하는 것에 의해 다공질 반도체층(다공질 실리콘층)을 형성하고, 이 다공질 반도체층상에 금속박막이 형성된 전계 방사형 전자원(반도체 냉전자 방출 소자)이 제안되고 있다.
이 전계 방사형 전자원에서는, 반도체 기판과 금속박막 등의 사이에 전압을 인가하는 것에 의해, 전자가 방출된다.
그렇지만, 특개평 8-250766호 공보에 기재된 전계 방사형 전자원에서는, 단결정 반도체 기판을 반드시 구성해야 하므로, 그 전자 방출면의 면적을 크게 하는 것이 곤란하다.
이 때문에, 평면 디스플레이 장치와 같은, 전자 방출면의 면적이 큰 전자원을 요하는 장치에 이용되는 것에는 적합치 않다.
또한, 특개평 9-2587985호 공보에는, 특개평 8-250766호 공보에 개시된 발명에 근거하여 평면형 디스플레이를 실현하기 위한 구성도 개시되어 있다.
이들의 전계 방사형 전자원에서는, 다공질 반도체층의 양면에 전압을 인가하는 것에 의해 생기는 전계에 의해서 전자를 방출시킨다. 이 방식에서는, 상기 MIM이나 MOS 등과는 다르고, 다공질 반도체층은 다수의 미세홀 및 잔류 실리콘으로 이루어진다.
여기서, 다공도는 10 ~ 80%이고, 각 미세홀의 내경은, 2 ~ 수㎚이다. 상기 공보에는, 잔류 실리콘의 원자수가 수십 ~ 수백이기 때문에, 양자 사이즈 효과(quantum size effect)에 의한 전자의 방출 현상이 기대된다 등의 기재가 있다.
또한, 특개평 9-259795호 공보에는, 전자 방출이 다공질 반도체층 표면의 극근접에서 일어나므로, 그 두께는 얇은 쪽이 좋고, 실용화가 가능한 범위는 0.1 ~ 50㎛이다 등의 기재가 있다.
그렇지만, 특개평 8-250766호 공보 또는 특개평 9-259795호 공보에 기재된 전계 방사형 전자원에서는, 전자의 팝핑 현상이 생기기 쉽고, 그리고 면내에서 방출 전자량이 불규칙하기가 쉽다.
이 때문에, 이 전자원을 평면 발광소자 또는 디스플레이에 적용된 경우, 화면의 휘도의 불규칙이나 어른거림이 크게 된다는 문제가 있다.
또한, 이 전자원을 평면 발광소자 또는 디스플레이에 응용하는 경우, 방출 전자량을 많게 할 필요가 있다. 여기서, 다공질 반도체층을 얇게 하는 것에 의해 방출 전자량을 증가시키도록 하면, 상기의 문제가 더 크게 된다.
상기 종래의 문제를 해결하기 위한 본 발명은, 방출 전자의 팝핑 현상이나 면내 불규칙이 거의 없고, 방출 전자량 및 전자 방출 효율이 높은 전계 방사형 전자원 및 그 제조방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명에 따른 전계 방사형 전자원에 있어서 전자 방출 메카니즘의 원리를 설명하는 모식도
도 2는 도 1에 도시한 전계 방사형 전자원의 전자 방출 동작을 설명하는 모식도
도 3은 도전성 기판을 글래스 기판상에 도전성막이 형성된 기판이고, 본 발명에 따른 전계 방사형 전자원의 입면단면도
도 4는 다공질 반도체층내에서 열 이동의 상태를 설명하는 모식도
도 5는 다공질 반도체층의 두께와, 단위 면적당 전자 방출량과의 관계를 도시한 그래프
도 6은 다공질 반도체층의 두께가 큰 경우와 작은 경우에 있어서 추정되는 전자 방출의 상태를 도시한 모식도
도 7은 주상 구조부의 높이와 다공질 구조부의 높이 등이 다른 경우와 동일한 경우에 있어서 도전성 박막의 상태를 도시한 모식도
도 8a는 다공질 실리콘을 이용하지 않은 다공질 반도체층의 구조를 도시한 모식도
도 8b는 다결정 실리콘을 이용한 다공질 반도체층의 구조를 도시한 모식도
도 9는 도전성 기판이 n형 실리콘 기판인 본 발명에 따른 전계 방사형 전자원의 입면단면도
도 10은 다공질 반도체층에 저저항층이 만들어지지 않는 경우와 만들어지는 경우에 있어서 전계의 상태를 도시한 모식도
도 11은 저저항층의 다공도가 큰 경우와 작은 경우에 있어서 도전성 박막의 상태를 도시한 모식도
도 12는 저저항층이 재결정화 되지 않는 경우와 재결정화되어 있는 경우에서 저저항층의 표면의 상태를 도시한 모식도
도 13은 다공질 반도체층의 표면에 도전성 기판의 표면에 대해서 경사(傾斜)하고 있는 경우와 평행한 경우에서 전계의 상태를 도시한 모식도
도 14는 다공질 구조부의 두께의 불규칙이 큰 전계 방사형 전자원의 입면단면도
도 15는 다공질 구조부의 두께의 불규칙이 작은 전계 방사형 전자원의 입면단면도
도 16은 다공질 구조부의 두께의 불규칙이 큰 경우와 작은 경우에서 전자의 방출 상태를 도시한 모식도
도 17은 다공질 반도체층의 두께가 도전성 박막과 도전성 기판과의 간격보다 작은 경우와 거의 동일한 경우에서 다공질 반도체층의 상태를 도시한 모식도
도 18은 도전성 기판에 내식성 도전체층이 만들어 있지 않는 경우와 만들어져 있는 경우에서, 에칭의 상태를 도시한 모식도
도 19는 도전성 기판이 p형 실리콘 기판인 본 발명에 따른 전계 방사형 전자원의 사시도
도 20은 콘택부가 형성된 도 19에 도시한 전계 방사형 전자원의 사시도
도 21은 도 19에 도시한 전계 방사형 전자원의 입면단면도
도 22a 내지 도 22f는 도 21에 도시한 전계 방사형 전자원의 제조 프로세스의 주요 공정에서 중간체 또는 제품의 입면단면도
도 23은 도 19에 도시한 전계 방사형 전자원을 제작하기 위한 양극산화 장치의 모식도
도 24는 극성이 서로 반전하는 양극산화 처리가 행해진 경우에서 다공질화의 진행 상태를 도시한 모식도
도 25a 내지 도 25d는 도전성 기판을 글래스 기판상에 도전성막이 형성된 기판인 본 발명에 따른 전계 방사형 전자원의 제조 프로세스의 주요 공정에서 중간체 또는 제품의 입면단면도
도 26a 내지 도 26d는, 도전성 기판이 n형 실리콘 기판인 본 발명에 따른 전계 방사형 전자원의 제조 프로세스의 주요 공정에서 중간체 또는 제품의 입면단면도
상기 목적을 달성하기 위한 본 발명에 따른 전계 방사형 전자원은, 도전성 기판과, 도전성 기판 하나의 표면상에 형성되고 적어도 일부가 다공질화되어 있는 반도체층과, 반도체층상에 형성된 도전성 박막 등을 포함하고, 도전성 박막과 도전성 기판 등의 사이에, 도전성 박막이 도전성 기판에 대해서 정극이 되도록 전압을 인가하는 것에 의해, 도전성 기판에 주입된 전자가 반도체층을 통해서, 도전성박막으로부터 방출되도록 되어 있다.
이 전계 방사형 전자원은 반도체층을, 각각 표면이 절연막으로 된 기둥 형태 구조부와 나노미터 단위의 반도체 미결정으로 이루어진 다공질 구조부 등이 혼재하는 다공질 반도체층을 포함하고, 그리고 반도체층의 두께 방향으로, 다공질 구조부의 평균 길이가 2㎛이하 인 것을 특징으로 한다.
이 전계 방사형 전자원에서는, 다공질 구조부의 두께가 2㎛이하이기 때문에, 방출되는 전자량이 매우 안정화되고, 그리고 전자 방출량이 증대한다. 이 때문에 전자 방출량이 큰 시간변동인 팝핑 현상이 생기지 않는다. 더구나 방출 전자량의 면내 불규칙을 줄일 수 있다.
이 전계 방사형 전자원을 여러 가지 응용하는 것은, 방출 전자량을 증대시키는 것이 불가결(不可缺)하다.
본 발명자들은, 전계 방사형 전자원의 방출 전자량의 관점에서, 다공질 구조부의 두께는 2㎛이하로 하는 것이 바람직하다는 것을 보였다.
즉, 본 발명에서 도전성 기판은, 반도체 기판에 불순물을 도프트하는 것에 의해 도전성영역을 형성한 것, 글래스 기판과 같은 절연성 기판의 표면에 금속박막(하부전극)을 형성한 것을 포함한다.
상기 전계 방사형 전자원에서는, 반도체층의 두께 방향으로, 주상(柱狀)구조부의 도전성 박막측의 단부와 다공질 구조부의 도전성 박막측의 단부 등이 동일 위치에 배치되어 있는(즉, 주상 구조부의 높이와 다공질 구조부의 높이 등이 도전성 박막측에서 동일하다) 것이 바람직하다.
이 경우, 다공질 반도체층 표면에 비교적 큰 요철(凹凸)이 형성되지 않기 때문에, 다공질 반도체층 표면에 형성되는 매우 얇은 도전성 박막은, 다공질 반도체층을, 전기적으로 연결하는 상태로 피복하는 비율이 매우 높다.
이것에 의해, 다공질 반도체층과 도전성 박막 등이 전기적으로 도통한다. 그리고, 다공질 구조부의 피복율이 높기 때문에, 다공질 구조부에 필요한 전계가 유효하게 걸린다. 이 때문에, 전자 방출량이나 전자 방출 효율의 특성을 충분히 높일 수 있다.
상기 전계 방사형 전자원에서는, 다공질 반도체층은, 양극산화에 의해 형성된 다결정 실리콘으로 이루어진 것이 바람직하다. 이 경우, 다결정 실리콘을 양극 산화하는 것에 의해, 주상 구조부와 다공질 구조부 등을 하나의 공정으로 형성할 수 있다. 따라서, 제조 프로세스를 간소화시킬 수 있다.
또한, 다결정 실리콘층의 형성이나 양극 산화는, 전자 방출면의 면적을 크게 하는 것이 유리하다. 특히, 주상으로 성장한 그레인(주상 구조부)이 존재하는 경우, 그레인을 따라 다공질화가 진행한다. 이 경우, 다공질 구조부의 깊이 방향의 각도가 도전성 기판에 대해서 거의 수직이 된다. 그 결과, 다공질 구조부의 전계가 기판에 대해서 거의 수직이 된다.
전자 방출은 다공질 구조부의 전계에 의해서 지배되기 때문에, 이 경우 전자는 기판에 대해서 거의 수직으로 방출된다. 이 때문에, 전자의 방출각도의 불규칙이 작게 되고, 디스플레이 등에 응용된 경우는, 고정세화가 가능하다.
상기 전계 방사형 전자원에서는, 반도체층의 두께 방향으로, 다공질 구조부의 최대 길이와 최소 길이의 차가 0.5㎛이하 인(즉, 다공질 구조부 두께의 불규칙이 0.5㎛이하 인) 것이 바람직하다.
다공질 구조부 두께의 불규칙이 작으면, 다공질 구조부에 걸리는 전계가 균일하게 되고, 방출 전자량의 면내 분포를 억제할 수 있다.
특히, 팝핑 현상 등의 발생을 방지하기 위해 주상 구조부와 다공질 구조부 등을 만들고, 다공질 구조부의 두께를 2㎛이하로 한 경우, 다공질 구조부의 두께의 불규칙을 0.5㎛이하로 하면, 극단인 전계 강도의 불규칙이 생기지 않는다. 이 때문에, 면내의 방출 전자량은, 비교적 균일화된다.
상기 전계 방사형 전자원에서는, 다공질 반도체층의 두께를, 도전성 박막과 도전성 기판의 사이에 배치된 반도체층의 두께로 거의 동일하게 하는 것이 바람직하다. 이 경우, 다공질화 되어 있지 않는 부분에서는 전압 로스가 생기지 않는다.
이 때문에, 동일 인가전압에서의 방출 전자량이 많게 되고, 방출 전자 효율이 높게 된다. 따라서, 이 전계 방사형 전자원을 디스플레이 등에 응용시키면, 디스플레이의 소비전력이 줄어든다.
상기 전계 방사형 전자원에서는, 도전성 기판의 반도체층 측표면에, 반도체층을 다공질화하는 것에 이용되는 양극 산화 처리용 전해액에 대한 내식성을 갖는 내식성 도전체층이 만들어져 있는 것이 바람직하다.
이 경우, 전해액에 의해서 도전성 기판(기판자체나 하부전극)이 부식되는 것이 없다. 이 때문에, 다공질 구조부에 유효하게 전계가 걸리고, 전자 방출량이 작게 되는 것이 없다. 또한, 하부전극의 단선에 기인하는 소자불량을 방지할 수 있다.
상기 전계 방사형 잔자원에서는, 반도체층의 두께 방향으로, 다공질 반도체층의 도전성 박막측의 단부에, 다른 부분에 비해서 저항이 낮은 소정 두께의 저저항층이 만들어져 있는 것이 바람직하다.
이 경우, 다공질 반도체층의 표면부분에 만들어져 있는 저저항층이, 의(擬)사적인 전극으로서 기능(機能)한다. 따라서, 다공질 반도체층과 도전성 박막과의 사이에 이들이 접촉하지 않고 있는 부분이 있어도, 다공질 반도체층의 표면부분이 내면에서 거의 동(同)전위가 된다. 이 경우, 다공질 반도체층 내부에서 면내로 균일하게 전계가 걸리므로, 면내에서의 방출 전자량의 불규칙이 억제된다. 따라서, 이 전계 방사형 전자원을 디스플레이에 응용된 경우, 면내의 밝기의 불규칙이 적게 된다.
상기 전계 방사형 전자원에서는, 저저항층의 두께를, 상기 저저항층을 형성하는 반도체내에서 전자의 평균자유 공정보다도 작은 것이 바람직하다. 이 경우, 저저항층을 만든 것에 기인하는 전자 방출 효율의 저하를 억제할 수 있다.
상기 전계 방사형 전자원에서는, 저저항층은, 다공질 반도체층의 다른 부분에 비해서 다공도가 작은 저다공층으로 구성되어도 좋다. 이 경우, 다공질 반도체층 표면의 요철(凹凸)이 작기 때문에, 다공질 반도체층 표면의 철(凸)부의 선단이나 요(凹)부의 바닥으로의 전계 집중이 제어된다.
이 때문에, 이 전계 방사형 전자원을 디스플레이 등에 응용된 경우, 화면의 특정 스폿트만이 밝게 되는 것을 방지할 수 있다. 또한, 화면의 밝기나 면내의 불규칙이 작게 된다.
상기 전계 방사형 전자원에서는, 저저항층은, 다공질 반도체층의 표면부분이 재결정화된 재결정층으로 구성되어도 좋다. 이 경우, 다공질 반도체층 표면의 요철(凹凸)이 작게 되고, 다공질 반도체층 표면의 철(凸)부의 선단이나 요(凹)부의 바닥으로의 전계 집중이 억제된다.
이 때문에, 전계 방사형 전자원을 디스플레이 등에 응용된 경우, 화면의 특정의 스폿트만이 밝게 되는 것을 방지할 수 있다. 또한, 화면의 밝기나 면내의 불규칙이 작게 된다.
상기 전계 방사형 전자원에서는, 저저항층은, 다공질 반도체층 표면으로부터 다공질 반도체층내에 불순물을 이온주입 하는 것에 의해 형성된 불순물 도입층으로 구성되어도 좋다. 이 경우, 저저항층의 불순물의 농도나 분포의 제어가 용이하다.
상기 전계 방사형 전자원에서는, 저저항층은, 다공질 반도체층 표면으로부터 다공질 반도체층내에 불순물을 확산시키는 것에 의해 형성된 불순물 확산층으로 구성되어도 좋다. 이 경우, 불순물을 이온주입에 의해 주입하는 경우에 비해서, 전자 방출면의 면적을 크게 하는 것이 용이하다.
상기 전계 방사형 전자원에서는, 다공질 구조부의 도전성 박막측 표면을, 도전성 기판의 표면과 평행인 것이 바람직하다. 이 경우, 다공질 구조부의 전계가 도전성 기판에 대해서 수직으로 걸린다. 이 때문에, 다공질 구조부 표면에 거의 수직으로 방출되는 전자는, 도전성 기판 표면에 대해서도 거의 수직으로 방출된다.
그 결과, 면내의 방출전자의 각도 분포는 더 작게 된다. 즉, 방출전자의 방향이 똑같이 수직이 된다. 이 때문에, 이 전계 방사형 전자원을 디스플레이 등에 응용된 경우, 고정세화가 가능하다.
본 발명에 따른 전계 방사형 전자원의 제조방법은, 도전성 기판과, 도전성 기판의 하나의 표면상에 형성되고, 각각 표면이 절연층으로 피복된 주상 구조부와 나노미터 단위의 다공질 구조부 등이 혼재한다. 다공질 구조부의 평균 두께가 2㎛이하의 다공질 반도체층을 포함한 반도체층과, 반도체층상에 형성된 도전성 박막 등을 포함하고, 도전성 박막과 도전성 기판과의 사이에, 도전성 박막이 도전성 기판에 대해서 양극이 되도록 전압을 인가하는 것에 의해, 도전성 기판에 주입된 전자를 반도체층을 통해서, 도전성 박막으로부터 방출되도록 되어 있는 전계 방사형 전자원을 제조하기 위한 방법이다.
이 제조방법은, 반도체층을 양극산화 처리에 의해 다공질화하여 다공질 반도체층을 형성하는 스텝을 포함하고, 상기 스텝에서는, 반도체층이 양극이 되는 기간의 전하량에서 반도체층의 다공질화의 깊이를 조정하는 것에 의해, 다공질 반도체층의 두께를 제어하는 것을 특징으로 한다.
이 제조방법에 의하면, 다공질 반도체층의 두께를, 양극산화시의 전하량에 의해, 소정의 값으로 용이하게 제어할 수 있다.
상기 전계 방사형 전자원의 제조방법에서는, 다공질화되는 반도체층을 그 위에 형성된 도전성 기판과, 대극(大極)과의 사이에, 도전성 기판이 양극이 되는 기간과 통전(通電) 오프상태가 되는 기간이 번갈아 생기도록, 펄스 형태의 전류 또는 전압을 인가하고, 도전성 기판이 정(正)극이 되는 기간의 전하량을 변화시키는 것에 의해, 다공질 반도체층의 두께를 제어시키는 것이 바람직하다.
이 경우, 다공질 반도체층의 두께를, 소정의 값으로 용이하게 제어할 수 있다. 더구나, 대(大)전류밀도에서 소정 다공도의 다공질 반도체층을 형성하는 경우, 펄스 처리에 의해 간헐(間歇)적으로 양극산화를 행할 수 있기 때문에, 양극산화의 진행속도를 비교적 작게 할 수 있다. 따라서, 연속적으로 도촐하는 경우에 비해서, 다공질 반도체층의 두께 제어가 용이하다.
상기 전계 방사형 전자원의 제조방법에서는, 다공질화되는 반도체층을 그 위에 형성된 도전성 기판과, 대극과의 사이에, 도전성 기판이 정(正)극이 되는 기간과 부(負)극이 되는 기간 등이 번갈아 반전하여 생기도록, 펄스 형태의 전류 또는 전압이 안가 되고, 도전성 기판이 부극이 되는 기간의 1펄스 당 전하량을 변화시키는 것에 의해, 다공질 반도체층의 두께를 제어시켜도 좋다.
이 경우, 반도체층이 정극일 때에는 반도체층의 다공질화가 진행하고, 그 표면의 형상이나 반도체층의 상태에 의해서 다공질화의 상태에 불규칙이 생긴다. 이후, 극성이 반전하고 도전체층이 부극이 되면, 다공질화가 빠르게 진행해진 부분에 전계가 집중하고, 케리어가 집중한다.
이 때문에, 이 부분에서는, 전해(電解)에 의해 다량의 가스가 발생한다. 그리고, 가스가 생긴 곳에서는, 전해질과의 접촉이 두절되고, 이어 반도체층이 정극이 될 때에 다공질화가 진행하지 않는다. 이들이 반복되고, 다공질 구조부의 두께가 면내에 걸쳐서 균일화된다.
이 균일화의 정도는, 반도체층이 부극인 기간의 전하량으로 제어할 수 있다. 다공질 구조부의 두께가 균일화되면, 방출 전자량의 면내분포가 극히 작은 전자원을 실현할 수 있다.
본 발명에 따른 또 하나의 전계 방사형 전자원의 제조방법은, 도전성 기판과, 도전성 기판의 하나의 표면상에 형성되고, 각각 표면이 절연층으로 피복된 주상 구조부와 나노미터 단위의 다공질 구조부 등이 혼재한다.
다공질 구조부의 평균 두께가 2㎛이하의 다공질 반도체층을 포함한 반도체층과, 반도체층상에 형성된 도전성 박막 등을 포함하고, 도전성 박막과 도전성 기판과의 사이에, 도전성 박막이 도전성 기판에 대해서 정(正)극이 되도록 전압을 인가하는 것에 의해, 도전성 기판에 주입된 전자를 반도체층을 통해서, 도전성 박막으로부터 방출되도록 되어 있는 전계 방사형 전자원을 제조하기 위한 방법이고, 반도체층의 두께 방향으로, 다공질 반도체층의 도전성 박막측의 단부에, 다른 부분보다 다공도가 작은 저항의 낮은 소정의 두께의 저저항층을 만들도록 되어 있다.
그리고, 이 제조방법은, 도전성 기판상에 반도체층을 형성한 후, 반도체층의 표면부분의 다공도가 다른 부분의 다공도 보다도 작게 되도록 하여 다공질 반도체층을 형성하는 스텝과, 다공질 반도체층을 산화 또는 질화하는 것에 의해, 저저항층을 포함한 다공질 반도체층을 형성하는 스텝과, 다공질 반도체층상에 도전성 박막을 형성하는 스텝 등을 포함한 것을 특징으로 한다.
이 제조방법에 의하면, 별도로 저저항층을 형성하기 위한 공정을 추가하지 않고, 저저항층을 만들 수가 있다. 또한, 면내에서의 전자 방출 불규칙이 작은 전계 방사형 전자원을 저 코스트로 실현할 수 있다.
상기 전계 방사형 전자원의 제조방법에서는, 반도체층의 다공질화가 양극산화에 의해 행해지는 경우, 양극산화의 기간 중 최초의 소정시간은 전류밀도를 작게 하고, 소정기간 후는 전류밀도를 크게 하는 것이 바람직하다. 양극산화시에 있어서 전류밀도와 다공도와의 사이에는 상관관계가 있다.
또한, 다공도의 대소에 의해서 저항값이 변화한다. 따라서, 전류밀도를 제어하는 것에 의해, 저저항층의 저항을 제어할 수 있다.
상기 전계 방사형 전자원의 제조방법에서, 반도체층의 다공질화가 양극산화에 의해 행해지는 경우, 양극산화의 기간 중 최초의 소정시간은 반도체층의 표면에 조사되는 광 파워를 작게 하고, 소정시간 후는 광 파워를 크게 해도 좋다.
양극산화시에 있어서 광 파워와 다공도와의 사이에는 상관관계가 있다. 또한, 다공도의 대속에 의해서 저항값이 변화한다. 따라서, 반도체층의 표면에 조사하는 광의 파워를 제어하는 것에 의해, 저저항층의 저항을 제어할 수 있다.
상기 전계 방사형 전자원의 제조방법에서, 저저항층을, 다공질 반도체층의 표면부분이 재결정화되어진 재결정층으로 구성하는 경우, 도전성 기판상에 반도체층을 형성한 후 반도체층의 표면부분의 다공도가 다른 부분의 다공도 보다 작도록 하여 다공질 반도체층을 형성하는 스텝에 대해서, 도전성 기판상에 반도체층을 형성한 후 반도체층을 다공질화하는 것에 의해 다공질 반도체층을 형성하는 스텝과, 다공질 반도체층의 표면부분을 레이저 어닐법에 의해 재결정화하는 스텝 등을 만들면 좋다. 이 경우, 저저항층을 비교적 간단하게 저저항층을 만들 수 있다. 또한, 면내에서의 전자 방출 불규칙이 작은 전계 방사형 전자원을 저 코스트로 실현할 수 있다.
또한, 저저항층을, 불순물의 이온주입에 의해 형성된 불순물 도입층으로 구성하는 경우는, 도전성 기판상에 반도체층을 형성한 후 반도체층 다공질화하는 것에 의해 다공질 반도체층을 형성하는 스텝과, 다공질 반도체층의 표면측으로부터 다공질 반도체층내에 이온주입법에 의해서 불순물을 이온주입하는 스텝 등을 만들면 좋다. 이 경우, 저저항층을 제어성 좋게 만들 수 있다. 또한, 면내에서의 전자 방출량의 불규칙이 작은 전계 방사형 전자원을 저 코스트로 실현할 수 있다.
더구나, 저저항층을, 불순물의 확산에 의해 형성된 불순물 확산층으로 구성하는 경우는, 도전성 기판상에 반도체층을 형성한 후, 반도체층을 다공질화하는 것에 의해 다공질 반도체층을 형성하는 스텝과, 다공질 반도체층 표면으로부터 다공질 반도체층내에 열확산법에 의해 불순물을 확산시키는 스텝 등을 만들면 좋다. 이 경우, 전계 방출 면적을 크게 하면서, 저저항층을 비교적 간단하게 만들 수 있다. 또한, 면내에서의 전자 방출량의 불규칙이 작은 전계 방사형 전자원을 저 코스트로 실현할 수 있다.
본 발명에 따른 또 다른 하나의 전계 방사형 전자원의 제조방법은, 도전성 기판과, 도전성 기판의 하나의 표면상에 형성되고, 각각 표면이 절연막으로 피복된 주상 구조부와 나노미터 단위의 다공질 구조부 등이 혼재한다. 다공질 구조부의 평균 두께가 2㎛이하의 다공질 반도체층을 포함한 반도체층과, 반도체층상에 형성된 도전성 박막 등을 포함하고, 도전성 박막가 도전성 기판과의 사이에, 도전성 기판에 주입된 전자가 반도체층을 통해서, 도전성 박막으로부터 방출되도록 되어 있는 전계 방사형 전자원을 제조하기 위한 방법이다.
이 제조방법은, 반도체층 표면을 평골화 처리한 후, 반도체층을 양극 산화 처리하는 것에 의해, 다공질 구조부 표면을 도전성 기판의 표면과 평행인 다공질 반도체층을 형성하는 스텝을 포함한 것을 특징으로 한다.
이 제조방법에 의하면, 다공질 반도체층의 표면이 평골화된다. 이 때문에, 양극산화시의 표면전위가 거의 균일하게 되고, 양극 산화의 진행속도가 거의 균일하게 된다. 그 결과, 다공질 구조부의 깊이가 거의 균일하게 되고, 전계가 거의 균일하게 걸린다. 따라서, 면내로의 전자 방출량의 불규칙이 작은 전계 방사형 전자원을 저 코스트로 실현할 수 있다.
또한, 양극산화의 진행이 도전성 기판에 대해서 거의 수직이 되고, 다공질 구조부에서의 전계가 도전성 기판에 대해서 거의 수직이 된다. 이 때문에, 방출전자의 방향이 한층 수직이 된다. 더구나, 전자 방출 각도의 분포가 매우 작기 때문에, 고정세의 디스플레이를 실현할 수 있다.
본 발명은 후기의 상세한 설명과 첨부 도면에 의해, 보다 충분히 이해되어진다.
이하, 본 발명의 실시 형태를 구체적으로 설명한다.
(실시형태 1)
본 발명자들은, 상기의 목적을 달성하기 위해, 전계 방사형 전자원(이하, 간단히 "전자원"이라 함)에 관해서 예의(銳意) 연구를 행해 이하의 지견(知見)을 얻었다.
즉, 특개평 8-250766호 공보 또는 특개평 9-259796호 공보에 기재된 전자원에서는, 일측의 주(主)표면에 오믹 전극이 만들어진 반도체층이 만들어져 있다. 그리고, 반도체층의 타측의 주표면측에, 상기 반도체층을 다공질화하는 것에 의해, 전자가 주입되는 다공질층이 형성되어 있다.
또한, 다공질층의 표면에는 금속박막 전극이 만들어져 있다. 그렇지만, 이와 같은 구조부에서는, 전자의 팝핑 현상이 생기기 쉽고, 그리고 방출 전자량에 면내 불규칙이 일어나기 쉽다.
상기의 문제가 일어나기 쉽게 되는 원인은 이하와 같다고 생각된다.
즉, 다공질층의 단열성은 원래 매우 높다. 더구나, 전자원은 진공중에서 동작하기 때문에, 다공질층의 단열성은 극히 높게 된다. 따라서, 양전극 사이에 전압이 인가되어서 전자 방출에 관여하는 전류가 흘릴 때는, 다공질층의 온도상승은 매우 크게 된다고 생각된다. 더구나, 이 온도상승에 의해 다공질층내의 격자진동이 크게 된다.
그리고, 온도상승이 큰 곳에서는, 다공질층내를 통과하는 전자는, 격자진동을 위해 산란회수가 증대한다. 이 때문에, 전자 방출량이 현저하게 불안정이 된다.
전류가 흘러서 온도가 상승하고, 이것에 의해 전류가 흐르기 어렵게되어 온도가 하강하고, 본래의 상태로 돌아가려는 현상이 반복되고, 전자 방출량이 시간적으로 불안정하게 된다. 이것에 의해, 전자의 팝핑 현상이 생기기 쉽게 된다고 생각된다.
또한, 온도상승에 의해 반도체의 저항이 내려가고, 다공질층에 주입된 전자량이 증대한다. 이와 같이 주입된 전자량이 온도변화에 의해서 변동하는 것도 팝핑 현상을 생기기 쉽게 하고 있다고 생각된다.
또한, 다공질층은 극히 복잡한 구조를 갖기 때문에, 공(孔)부를 기하학적으로 정렬시키는 것은 어렵다. 이 때문에, 전류 패스는 면내에서 불균일 하게 된다.
특히, 양극 산화법에 의해 다공질층을 형성하는 경우는, 전기 화학적인 반응이 이용되므로, 공부가 기하학적으로 정렬하고 있는 다공질 구조를 얻는 것은 더 어렵다.
전류 패스가 면내에서 불균일 하게 되면, 다공질층을 흐르는 전류가 면내에서 불균일 하게 된다. 이 때문에, 전류에 의한 발열도 면내에서 불균일 하게 된다. 상기와 같이, 발열은, 전류를 흐르기 어렵게 하도록 작용한다.
따라서, 발열은, 전류 패스의 불균일성에 기인하는 전류의 면내에서의 불균일을 더 크게 한다. 여기서, 상기 전류의 일부는 전자 방출에 기여하므로, 전자 방출량에 면내 불규칙이 생기기 쉽게 한다고 생각된다.
또한, 특개평 9-259795호 공보에 기재된 전자원에서는, 전자 방출이 다공질 반도체층의 표면의 극 근접에서 일어난다. 따라서, 다공질 반도체층의 두께는 얇은 쪽이 좋다.
그렇지만, 이 두께는, 소자의 균일성이나 안정성을 확보하기 위해, 어느 정도 크게 할 필요가 있다. 이렇게 하여, 실용화가 가능한 범위의 두께는, 0.1 ~ 50㎛이다라고 나타내고 있다.
여기서, 전자 방출 효율을 높여서 전자 방출량을 많게 하기 위해 다공질 반도체층의 두께를 얇게 하면, 전자 방출량의 증대 때문에, 표층의 전자 방출이 크게 작용하는 부분의 발명이 문제가 된다고 생각된다. 이 문제는, 다공질 반도체층을 얇게 되는 만큼 현저하게 된다고 생각된다.
따라서, 다공질층의 두께를 단순히 얇게 하는 것은, 실용상 문제가 있다. 가령, 종래 기술에서는, 팝핑 현상 및 전자 방출량의 면내 불규칙을 억제하면서, 전자 방출량 및 전자 방출 효율을 증대시키는 것은 곤란하다고 생각된다.
본 발명자들은, 상기 지견에 근거해서 본 발명을 행했다. 본 발명의 실시형태 1에 따른 전자원은, 도전성 기판과, 도전성 기판의 하나의 표면상에 형성되고 적어도 일부가 다공질화 되어 있는 반도체층과, 반도체층상에 형성된 도전성 박막(표면전극)등을 포함하고, 도전성 박막과 도전성 기판과의 사이에, 도전성 박막이 도전성 기판에 대해서 정(正)극이 되도록 전압을 인가하는 것에 의해, 도전성 기판에 주입된 전자가 반도체층을 통해서, 도전성 박막으로부터 방출되도록 되어 있다.
이 전자원에서는, 반도체층을, 각각 표면이 절연막으로 피복된 주상 구조부와 나노미터 단위의 다공질 구조부 등이 혼재하는 다공질 반도체층을 포함한다. 여기서, 반도체층의 두께 방향으로, 다공질 구조부의 평균 길이는, 2㎛이하이다.
이하, 이 전자원 및 그 전자 방출 메카니즘을 구체적으로 설명한다.
도 1에 도시한 바와 같이, 전자원(10)은, n형 실리콘 기판으로 이루어진 도전성 기판(1)을 만들고 있다.
그리고, 도전성 기판(1)의 하나의 주(主)표면상에, 산화된 다공질 다결정 실리콘층으로 이루어진 다공질 반도체층(6)(강전계 드리프트층)의 다공질 반도체부(6a)(도 1에 도시된 구성에서는, 다공질 반도체층(6) 전체가 다공질 반도체부(6a)로서 기능한다)가 적층 형성되어 있다.
더구나, 다공질 반도체층(6)(다공질 반도체부(6a))상에 금속박막으로 이루어진 도전성 박막(7)(표면전극)이 적층 형성되어 있다. 도전성 기판(1)의 이면에는, 오믹 전극(2)이 형성되어 있다.
이 전자원(10)으로부터 전자를 방출시키는 경우, 도전성 박막(7)에 대향하여 콜렉터 전극(12)이 배치된다. 도전성 박막(7)과 콜렉터 전극(12)의 사이는, 진공상태가 된다.
그리고, 도전성 박막(7)을 도전성 기판(1)(오믹 전극(2))에 대해서 고(高)전위가 되도록, 도전성 박막(7)과 도전성 기판(1)의 사이에, 직류전압 Vps가 인가된다.
한편, 콜렉터 전극(12)이 도전성 박막(7)에 대해서 고전위가 되도록, 콜렉터 전극(12)과 도전성 박막(7)의 사이에, 직류전압 Vc가 인가된다. 각 직류전압 Vps, Vc를 적의(適宜) 설정하면, 도전성 기판(1)에 주입된 전자가, 다공질 반도체층(6)을 드리프트하고, 도전성 박막(7)으로부터 방출된다(도 1내의 일점쇄선은, 도전성 박막(7)으로부터 방출된 전자 e-의 흐름을 도시한다). 도전성 박막(7)은, 일함수가 작은 재료로 형성된다. 도전성 박막(7)의 두께는, 10 ~ 15㎚정도로 설정된다.
도 2에 도시한 바와 같이, 다공질 반도체층(6)의 다공질 반도체부(6a)는, 주상의 다결정 실리콘으로 이루어진 주상 구조부(21)(그레인)를 포함하고 있다. 이 주상 구조부(21)의 표면에는, 실리콘 산화막으로 이루어진 얇은 절연막(22)이 형성되어 있다.
또한, 다공질 반도체부(6a)는, 주상 구조부(21)의 사이에 개재하는 나노미터 단위의 미결정 실리콘(23)을 포함하고 있다. 미결정 실리콘(23)의 표면에는, 두께가 미결정 실리콘(23)의 결정 입경 보다도 작은 실리콘 산화막으로 이루어진 절연막(24)이 형성되어 있다. 절연막(24)을 동반한 다수의 미결정 실리콘(23)은, 다공질 구조부(25)를 구성하고 있다.
다공질 반도체부(6a)에서는, 다공질화 처리전의 다결정 실리콘에 포함되어 있는 그레인의 표면이 다공질화 하고, 잔류하는 그레인 즉, 주상 구조부(21)에 의해, 결정상태가 유지되고 있다고 생각된다.
따라서, 다결정 반도체부(6a)에 인가된 전계의 대부분은, 절연막(24)에 집중적으로 걸린다. 이 때문에, 주입된 전자 e-는, 주상 구조부(21)의 사이에서, 절연막(24)에 걸리는 강전계에 의해 가속되고, 도 2내의 화살표 A의 방향(도 2내에서는 상방향)으로 드리프트 한다.
더구나, 다공질 반도체부(6a)의 표면에 도달한 전자는, 핫 일레트론 이라고 생각되고, 도전성 박막(7)을 용이하게 터널하여 진공내로 방출된다.
전자원(10)에서, 도전성 박막(7)과 오믹 전극(2)의 사이를 흐르는 전류는, 다이오드 전류 Ips라고 칭한다. 또한, 콜렉터 전극(12)과 도전성 박막(7)의 사이를 흐르는 전류는, 방출 전자 전류 Ie라고 칭한다(도 1참조). 다이오드 전류 Ips에 대한 방출 전자 전류 Ie의 비율(Ie/Ips)이 큰 만큼, 전자 방출 효율이 높게 된다.
더구나, 전자원(10)에서는, 도전성 박막(7)과 오믹 전극(2)의 사이에 인가되는 직류전압 Vps를, 10 ~ 20V 정도의 저전압이더라도, 전자를 방출시킬 수 있다.
또한, 이 전자원(10)에서는, 전자 방출 특성의 진공도 의존성이 작다. 그럼에도 불구하고, 전자 방출시에 팝핑 현상이 생기지 않고, 전자를 높은 전자 방출 효율로 안정하게 방출할 수 있다.
상기 구성에서는, 도전성 기판(1)으로서 n형 실리콘 기판이 이용되고 있다. 그렇지만, n형 실리콘 기판으로 이루어진 도전성 기판(1)에 대해서, 글래스 기판과 같이 절연성 기판상에 ITO막이나, Al, Ni, Cr, Mo, Ti, W, Pt 등의 금속과 같은 도전체층이 형성된 도전성 기판도 이용할 수 있다. 이 경우, 전자원(10)의 전자 방출면의 면적을 크게 할 수 있고, 전자원(10)의 코스트를 줄일 수 있다.
도 3에, 이와 같은 구성의 도전성 기판의 일예가 도시되어 있다. 이 도전성 기판은, 글래스 기판으로 이루어진 절연성 기판(13)과, 절연성 기판(13)의 위에 형성된 ITO막으로 이루어진 도전체층(8b) 등으로 구성되어 있다. 도전체층(8b)의 위에는, 다공질 반도체층(6)(다공질 반도체부(6a))을 끼워, 금속박막으로 이루어진 도전성 박막(7)(표면전극)이 적층 형성되어 있다.
이 전자원(10)에서는, 도전체층(8b)의 위에 난도프트의 다결정 실리콘층을 퇴적시킨 후, 다결정 실리콘층을 양극산화 처리로 다공질화 시키고, 다시 산화 또는 질화시켜서, 다공질 반도체층(6)을 형성시킨다.
더구나, 도 3에 도시한 전자원(10)으로부터 전자를 방출시키는 수법은, 도전성 박막(7)을 도전체층(8b)에 대해서 고(高)전위가 되도록, 도전성 박막(7)과 도전체층(8b)의 사이에 직류전압 Vps를 인가하는 점을 제외하면, 도 1에 도시한 전자원(10)의 경우와 동일하다.
도 4에 도시한 바와 같이, 이 전자원(10)에서는, 다공질 구조부(25)를 구성하는 수 ㎚정도의 미결정 실리콘(23)(다공질 구조부의 구조물)을 흐르는 전류에 기인하는 전자 방출에 의해, 다공질 구조부(25)에 열이 발생한다. 이 열은, 화살표 H1로 도시한 바와 같이, 다공질 구조부(25)에서 주상 구조부(21)로 방열되고, 화살표 H2에 도시한 바와 같이, 다공질 구조부(25)에 근접하여 존재하는 주상 구조부(21)를 통해 도전성 기판(1)으로 방열(放熱)시킨다.
이 때문에, 다공질 구조부(25)의 온도상승이 극히 작게 된다. 이 온도 상승이 작으면, 다공질 구조부(25) 형성하고 있는 원자의 격자진동의 증대가 억제된다.
따라서, 다공질 구조부(25)를 통과하는 전자의 격자진동에 기인하는 산란회수가 증대하지 않는다. 이 때문에 방출되는 전자량이 매우 안정화되고, 방출 전자량이 증가한다. 그 결과, 방출전장량의 큰 시간변동인 팝핑 현상도 없게 되고, 더구나 발열에 의한 방출 전자량의 면내 불규칙도 줄어든다.
종래의 전자원에서는, 다공질 반도체층은, 단열성이 매우 높은 다공질 구조부로 이루어진다. 이에 대해서 본 발명에 따른 상기 구조에서는, 전자 방출에 의해 다공질 구조부(25)에서 발생한 열이, 주상 구조부(21)를 통해 도전성 기판(1)으로 방열된다. 이 때문에, 종래 구조에 비해서, 다공질 구조부(25)의 온도 상승이 극히 작다.
또한, 다공질 구조부(25)의 온도상승이 크면, 하층의 반도체의 저항이 내려가고, 주입되는 전자량이 증가한다. 이와 같이 주입되는 전자량이 온도 변화에 의해서 변동하는 것도, 전자 방출시에 팝핑 현상을 생기기 쉽게 하고, 그리고 방출 전자량에 불규칙이 생기기 쉽게 하고 있다. 그렇지만, 상기 구조에서는 온도상승이 극히 작기 때문에, 팝핑 현상이 극히 발생하기 어렵다. 또한, 면내에서의 온도상승의 불규칙이 발생하기 어렵기 때문에, 방출 전자량에 불규칙이 생기기 어렵다.
그런데, 전자원(10)을 여러 가지 응용하기 위해서는, 그 전자 방출량을 증대시키는 것이 불가결하다. 따라서, 상기 구조의 전자 방출 효율을 보다 증대시키고, 전자 방출량의 증대 등을 달성하는 것이 필요하다. 그렇게 하기 위해서는, 다공질 구조부(25)의 전계 강도를 증대시키는 것이 필요하다.
그렇지만, 상기 구조에서 전계 강도를 증대시키기 위해 인가전압을 증대시켜도, 주상 구조부(21)의 선단부 주변의 전계 강도가 증대할 뿐, 전계 강도를 대폭으로는 개선되지 않는다.
이렇게 하여, 본 발명자들은 도 5에 도시한 결과에 근거해, 다공질 구조부(25)를 방열성이 높은 구조(다공질 구조부(25)의 폭을, 수평단면으로 2㎛이하)로 하면서, 다공질 구조부(25)에 유효하게 전계를 가(加)하(전계를 균일화한다)도록 하기 위해서는, 다공질 구조부(25)의 두께를 2㎛이하로 하는 것이 바람직하다라는 것을 견출했다.
다공질 구조부(25)의 전계를 균일화시키면, 다공질 구조부(25)의 전자 방출에 유효하게 활용된다. 그 결과, 전자 방출량 및 전자 방출 효율이 증대되고, 방출 전자량의 면내 분포가 억제된다(디스플레이에서는, 휘도 불규칙이 억제된다).
도 6에, 추정하고 있는 기구를 도시한다. 다공질 구조부(25)의 두께가 큰 경우(도 6의 좌측)는, 영역 R1로 전계가 집중한다. 한편, 다공질 구조부(25)의 두께가 작은 경우(도 6의 우측)는, 영역 R2내로 전계가 균일화된다.
즉, 다공질 구조부(25)의 두께를 작게 하면, 주상 구조부(21)와 도전성 박막(7)의 접점에 집중하고 있는 전계가, 다공질 구조부(25)에도 균일하게 걸린다.
특히, 다공질 구조부(25)로 발생한 열이 주상 구조부(21)를 통해 발열되는 효과는, 다공질 구조부(25)의 재료에도 의존하지만, 다공질 구조부(25)의 폭(면내 사이즈)이 작은 만큼 높다. 이와 같은 효과를 충분히 높여, 전계를 균일화시키기 위해서는, 다공질 구조부(25)의 두께는, 2㎛이하인 것이 필요하다.
(실시형태 2)
이하, 본 발명의 실시형태 2를 설명한다.
실시형태 1에 따른 전자원(10)에서는, 그 형성방법에 의해서는, 다공질 반도체층(6)의 표층에 요철(凹凸)이 형성된다. 주상 구조부(21)와 다공질 구조부(25)를 개별의 프로세스로 형성하는 경우는, 양자 사이에 매우 큰 요철(凹凸)이 형성되기 쉽다.
예를 들면, RIE법 또는 FIB법에 의해 반도체층에 주상 구조부 및 미세공을 형성하고, 실리콘 등의 미세 분말을 스핀온글래스 등으로 분산시켜서 미세공에 충진하고, 열처리하는 수법을 이용한 경우, 큰 요철(凹凸)이 형성되기 쉽다.
또한, 다공질 반도체층으로서, 예를 들면 LPCVD법으로 형성된 다결정 실리콘으로 이루어진 경우, 다결정 실리콘의 막 두께가 두꺼우면 그레인의 성장방향으로 요철(凹凸)이 형성된다.
다시, 반도체층을 양극산화에 의해 다공질화시킨 경우는, 그 표면에 다수의 미세한 요철(凹凸)이 형성된다. 그 결과, 다공질 반도체층의 표면에, 다수의 미세한 요철(凹凸)이 형성된다.
다공질 반도체층(6)의 표면에 요철(凹凸)이 형성된 경우, 다공질 반도체층(6)과 그 위에 형성된 도전성 박막(7)의 사이에, 양자가 접촉하고 있는 부분과 접촉하지 않는 부분이 존재한다.
이 때문에, 도전성 박막(7)과 도전성 기판(1)의 사이에 전계를 인가하면, 도전성 박막(7)과 다공질 반도체층(6)이 접촉하고 있는 부분과 접촉하고 있지 않는 부분 등에서, 다공질 반도체층(6)내부로의 전계의 걸리는 쪽이 불균일 하게 된다. 그 결과, 면내에서의 전자 방출량도 불균일하게 된다.
따라서, 이 전자원(10)을 디스플레이에 응용된 경우, 화면의 면내에서의 밝기의 불규칙이 크게 되는 문제가 생긴다. 또한, 이 전자원(10)에서는, 다공질 반도체층(6)에 인가되는 전계가, 다공질 반도체층(6) 표면의 철(凸)부의 선단이나 요(凹)부의 바닥으로 집중된다.
그리고, 전계가 집중한 부분에서는, 방출 전자량이 증가한다. 이 때문에, 전자원(10)을 디스플레이 등에 응용한 경우, 어느 특정의 스폿트만 발광 휘도가 밝게 되고, 화면의 밝기의 면내 불규칙이 크게 되는 문제가 생긴다.
더구나, 특개평 10-269932호 공보에는, 전계가 인가되는 다공질 실리콘층의 표면부분에, 고저항의 저다공도층이 형성된 전자 방출 소자가 개시되어 있다. 이 전자 방출 소자에서는, 고저항의 저다공도층을 만드는 것에 의해, 다공질 실리콘층과 도전성 박막의 접촉성을 향상할 수 있다.
또한, 전자 방출 소자를 흐르는 다이오드 전류를 작게 할 수 있고, 전자 방출 효율을 향상시킬 수 있다. 그렇지만, 이 전자 방출 소자에서는, 전계가 인가되는 다공질 실리콘층의 표면에 만들어진 저다공도층이 고저항 이기 때문에, 다공질 실리콘층에 인가된 전계가 저다공도층 표면의 철(凸)부의 선단이나 요(凹)부 바닥에 집중하기 쉽다.
이 때문에, 전계가 집중하는 부분의 전자 방출량이 증가하는 것이라고 생각된다. 따라서, 이것을 디스플레이 등에 응용한 경우, 어느 특정의 스폿트만 발광휘도가 밝게 되고, 화면의 밝기의 면내 불규칙이 크게 되는 우려가 있다.
그래서, 상기 문제를 해결하기 위해 이 실시형태 2에서는, 다공질화되는 반도체층을 도전성 기판상에 똑같이 형성된 다결정 실리콘을 다공질화하는 것에 의해, 다공질 반도체층이 형성된다.
이 구성에 의하면, 다결정 실리콘 자체에는 큰 요철(凹凸)이 없다. 또한, 양극산화 처리에 의해 다공질화된 경우에도, 다공질 구조부와 주상 구조부의 높이는 동일하다. 따라서, 도전성 박막과 다공질 반도체층이 접촉하지 않는 부분이 넓은 영역에 걸쳐서 형성되기 어렵고, 상기 문제의 일부를 해소한다.
도 7에 나타난 바와 같이, 다공질 구조부(25)의 높이와 주상 구조부(21)의 높이가 다른 경우(도 7의 좌측)는, 도전성 박막(7)에 전기적인 단선이 생길 우려가 있다.
한편, 다공질 구조부(25)의 높이와 주상 구조부(21)의 높이가 동일한 경우(도 7의 우측)는, 도전성 박막(7)에 전기적인 단선이 생길 우려가 없다.
즉, 주상 구조부(21)의 높이와 다공질 구조부(25)의 높이가 다르면, 다공질 반도체층 표면에 요철(凹凸)이 형성된다. 이 경우, 다공질 반도체층 표면에 형성되는 매우 얇은 도전성 박막(7)은, 이들의 요철(凹凸)을 완전하게 덮을 수 없다.
이 때문에, 도전성 박막(7)은 전기적으로 단선한 상태가 되고, 전극으로서 기능하지 않는다. 이에 대해서, 주상 구조부(21)의 높이와 다공질 구조부(25)의 높이가 동일한 경우, 상기와 같은 문제는 해소되고, 전기적으로 도통한 도전성 박막(7)(표면전극)이 형성된다.
도전성 박막(7)이 전기적으로 도통하고 있는 경우, 다공질 구조부(25)에 필요한 전계가 유효하게 걸린다. 이 때문에, 전자원(10)의 특성을 충분히 인출할 수 있다.
다시, 다공질 반도체층(6)이 양극산화된 다결정 실리콘으로 이루어진 경우, 다결정 실리콘을 양극 산화하는 것에 의해 주상 구조부(21)과 다공질 구조부(25) 등을 하나의 공정으로 형성할 수 있다. 이 때문에, 전자원(10)의 제조 프로세스를 간소화시킨다.
그리고, 다결정 실리콘층의 형성이나 양극산화는, 전자 방출면의 면적을 크게 하는 것으로도 유리하다. 특히, 주상에 성장한 그레인을 갖는 것에서는, 그 그레인을 따라 다공질화가 진행한다.
이 때문에, 다공질 구조부(25)의 깊이 방향의 각도가 도전성 박막(7)에 대해서 거의 수직이 되고, 다공질 구조부 24의 전계가 도전성 기판(1)에 대해서 거의 수직이 된다.
이 경우, 전자 방출은 다공질 구조부(25)의 전계에 지배되므로, 전자는 도전성 기판(1)에 대해서 보다 수직으로 방출된다. 이 때문에, 방출전자의 방향의 각도분포가 작게 된다. 이렇게 하여, 이 전자원(10)을 디스플레이 등에 응용한 경우, 그 고정세화가 가능하게 된다.
도 8a에, 다결정 실리콘을 이용하지 않고 주상 구조부와 다공질 구조부 등이 혼재한 구조를 형성하는 수법의 일예를 도시한다. 이 경우, RIE 또는 FIB에 의해 에칭으로 주상 구조부(26)를 형성한다.
그리고, 주상 구조부(26) 사이의 요(凹)부에, 나노미터 구조의 미분말을 매립하여 다공질 구조부(27)를 형성한다. 혹은 Al 등을 양극 산화하는 것에 의해 수직공을 형성하고, 이 수직공(凹부)에 나노미터 구조의 미분말을 매립시킨다.
그렇지만, 이 경우, 주상 구조부(26)와 다공질 구조부(27) 등을 다른 제작공정으로 형성할 필요가 있다. 또한, 전자 방출면의 면적을 크게 하는 것이 어렵다.
한편, 도 8b에 도시한 바와 같이, 다결정 실리콘을 양극산화하는 방법을 이용하는 경우, 다결정 실리콘은, 주상에 성장한 그레인을 따라 다공질화된다. 이 때문에, 상기의 구조를 하나의 공정으로 용이하게 된다.
또한, 다결정 실리콘의 성막이나 양극산화에 의한 다공질화를 이용하는 경우는, 전자 방출 면적을 크게 하는 것이 용이하다.
(실시형태 3)
이하, 본 발명의 실시형태 3을 설명한다.
실시형태 3에 따른 전자원은, 반도체층의 두께 방향으로, 다공질 반도체층의 도전성 박막측의 단부에, 다른 부분에 비해서 저항이 낮은 소정 두께의 저저항층을 형성되어 있는 것을 특징으로 한다. 이하, 이 전자원 및 그 전자 방출 메카니즘을 설명한다.
도 9에 나타난 바와 같이, 이 전자원(10)에서는, 다공질 반도체층(6)의 두께 방향으로, 그 도전성 박막 측의 표면부분과, 다른 부분에 비해서 저항이 낮은 소정 두께의 저저항층(6c)이 형성된다. 이 저저항층(6c)은 의(擬)사적인 전극으로서 기능하고, 다공질 반도체층(6)의 표면부분이 면내에서 거의 동전위가 된다.
이 때문에, 다공질 반도체층(6)과 도전성 박막(7)이 접촉하지 않는 부분이 있더라도, 다공질 반도체층(6)내부에 면내에서 균일의 전계가 걸린다. 따라서, 면내에서의 전자 방출량의 불규칙이 억제된다. 이렇게 하여, 이 전자원(10)을 디스플레이에 응용한 경우, 화면의 밝기의 불규칙이 작게 된다.
도 10에 도시한 바와 같이, 저저항층(6c)이 만들어 있지 않는 경우(도 10의 좌측)는, T1로 도시한 부분에 전계가 집중한다.
한편, 저저항층(6c)이 만들어진 경우(도 10의 우측)는, 전계가 균일화된다. 즉, 다공질 반도체층(6)의 표면에 요철(凹凸)이 있으면, 전자 방출량을 크게 하기 위해 매우 얇게 형성되는 도전성 박막(7)을 그물코 형태로 되기 쉽다.
이 때문에, 그물코 형태의 도전성 박막(7)과 다공질 반도체층(6)이 접촉하고 있는 부분에 전계가 집중한다. 그리고, 이 부분의 전자 방출량이 극기 많게 되어, 방출 전자 방출량의 불규칙(디스플레이의 경우는, 휘도 불규칙)이 생긴다.
한편, 다공질 반도체층(6)의 표층에 저저항층(6c)이 만들어진 경우, 저저항층(6c)이 의(擬)사적인 표면전극으로서 기능하고, 그 전위가 일정하게 된다.
이 때문에, 다공질 반도체층(6)의 전계강도가 균일하게 된다. 그 결과, 제작되는 전자원(10)의 방출 전자량의 면내 불규칙이 극히 작게 된다.
이와 같은 저저항층(6c)의 바람직한 구체예로서는 다음과 같은 것을 들 수 있다.
저저항층(6c)의 두께는 상기 저저항층(6c)을 형성하는 반도체내에서 전자의 평균 자유공정보다도 작은 것이 바람직하다. 이와 같이, 저저항층(6c)의 두께를, 그 내를 이동하는 전자의 평균 자유행정보다 작게 설정하면, 저저항층(6c)에서의 산란 등에 의한 전자 에너지의 손실이 작게 된다. 이 때문에, 저저항층(6c)을 터널하여 진공내로 방출되는 전자량이 매우 많게 된다.
또한, 저저항층(6c)은 다공질 반도체층(6)의 다른 부분에 비해서 다공도가 작은 저다공도층으로 이루어진 것도 좋다.
도 11에 도시한 바와 같이, 저저항층(6c)의 다공도가 큰 경우(도 11의 좌측)는, T2로 도시한 부분에 전계가 집중한다. 한편, 저저항층(6c)의 다공도가 작은 경우(도 11의 우측)는, 전계가 균일화된다.
즉, 저저항층(6c)을 저다공도층으로 형성되어 있는 경우, 그 표면의 요철(凹凸)이 매우 작게 되어, 도전성 박막(7)의 피복성을 높게 한다. 이 때문에, 다공질 반도체층(6)의 철(凸)부나 요(凹)부에서의 전계집중이 없게 된다. 그 결과, 전계를 균일화되어 방출전자의 불규칙이 억제된다.
이와 같은, 저다공도층으로 이루어진 저저항층(6c)은, 예를 들면, 도전성 기판(1)상에 반도체층을 형성한 후, 반도체층의 표면부분의 다공도가 다른 부분의 다공도 보다 작게 되도록 하여 다공질 반도체층(6)을 형성하고, 다공도 반도체층(6)을 산화 또는 질화하는 수법으로 형성한다.
이 경우, 별도로 저저항층(6c)을 형성하는 공정을 만들 필요는 없다. 이 때문에, 면내의 전자 방출의 불규칙이 작은 전자원(10)을 저 코스트로 실현할 수 있다.
여기서, 반도체층의 다공질화가 양극산화에 의해 행해지는 경우, 양극산화의 기중 최초의 소정시간은 전류밀도를 작게 하고, 소정기간 후는 전류밀도를 크게 하면 좋다. 양극 산화시에 있어서, 전류밀도와 다공도와의 사이에는 상관관계가 있다.
또한, 다공도의 대소에 의해서 저저항층(6c)의 저항값이 변화한다. 따라서 전류밀도를 제어하는 것에 의해, 저저항층(6c)의 저항을 제어할 수 있다.
또한, 반도체층의 다공질화가 양극산화에 의해 행해지는 경우, 양극산화의 기간중 최초의 소정시간은 반도체층의 표면에 조사되는 광의 파워를 작게 하고, 소정기간 후는 광의 파워를 크게 해도 좋다. 이 경우, 양극산화시에 조사되는 광의 파워를 제어하는 것에 의해서, 다공도를 변화시켜서 저저항층(6c)의 저항을 제어할 수 있다.
또한, 저저항층(6c)의 바람직한 구체예로서는, 이하와 같은 것을 들 수 있다.
저저항층(6c)은, 다공질 반도체층(6)의 표면부분을 재결정화시킨 재결정층으로 이루어진 것도 좋다.
도 12에 도시한 바와 같이, 다결정 실리콘을 이용한 보통의 다공질 반도체층(6)인 경우(도 12의 좌측)는, 다공질 반도체층 표면에는 요철(凹凸)이 존재한다.
한편, 저저항층(6c)이 재결정화층으로 이루어진 경우(도 12의 우측)는, 상기 표면의 요철(凹凸)이 매우 작게 되고, 도전성 박막(7)의 피복성을 높인다. 이 때문에, 다공질 반도체층(6)의 철(凸)부나 요(凹)부에서의 전계집중이 없게 된다. 그 결과, 다공질 반도체층(6)내의 전계가 균일화되고, 방출전자의 불규칙이 억제된다.
이와 같은 재결정화층으로 이루어진 저저항층(6c)은, 예를 들어, 도전성 기판(1)상에 반도체층을 형성한 후, 반도체층을 다공질화하는 것에 의해 다공질 반도체층(6)을 형성하고, 다공질 반도체층(6)의 표면부분을 레이저 어닐법에 의해 재결정화하고, 다공질 반도체층을 산화 또는 질화하는 수법으로 형성한다.
이 경우, 레이저 어닐법에 의해서 재결정화된 부분이 저저항층(6c)이 되기 때문에, 비교적 간단하게 저저항층(6c)을 만들 수 있다. 이 때문에, 면내의 전자 방출량의 불규칙이 작은 전자원(10)을 저 코스트로 실현할 수 있다.
또한, 저저항층(6c)은, 다공질 반도체층 표면에서 다공질 반도체층내에 불순물을 이온 주입하는 것에 의해 형성된 불순물 도입층으로 이루어진 것도 좋다. 이 경우, 불순물의 농도나 분포제어가 용이하다.
이와 같은 불순물 도입층으로 이루어진 저저항층(6c)은, 예를 들면, 도전성 기판(1)위에 반도체층을 형성한 후, 반도체층을 다공질화하는 것에 의해 다공질 반도체층(6)을 형성하고, 다공질 반도체층(6)의 표면측으로부터 다공질 반도체층내로 이온주입법에 의해 불순물을 이온주입하고, 다공질 반도체층(6)을 산화 또는 질화하는 수법으로 형성한다.
이 경우, 저저항층(6c)을, 양호한 제어성을 갖게 만들 수 있고, 면내의 전자 방출량의 불규칙이 작은 전자원(10)을 저 코스트로 실현할 수 있다.
저저항층(6c)은, 다공질 반도체층 표면으로부터 다공질 반도체층내에 불순물을 확산시키는 것에 의해 형성된 불순물 확산층으로 이루어진 것도 좋다. 불순물의 확산에 의해 저저항층(6c)(불순물 확산층)을 형성하는 경우, 이온 주입에 의해 저저항층(6c)(불순물 도입층)을 형성하는 경우에 비해서, 전자 방출 면적을 크게 하는 것이 용이하다.
이와 같은 불순물 확산층으로 이루어진 저저항층(6c)은, 예를 들면, 도전성 기판(1)상에 반도체층을 형성한 후, 반도체층을 다공질화하는 것에 의해 다공질 반도체층(6)을 형성하고, 다공질 반도체층 표면으로부터 다공질 반도체층내에 열확산법에 의해 불순물을 확산하고, 다공질 반도체층(6)을 산화 또는 질화하는 수법으로 형성한다.
이 경우, 전자 방출면의 면적이 큰 저저항층(6c)를 비교적 간단히 만들 수 있다. 이 때문에, 면내의 전자 방출량의 불규칙이 작은 전자원(10)을 저 코스트로 실현할 수 있다.
(실시형태 4)
이하, 본 발명의 실시형태 4를 설명한다.
실시형태 4에 따른 전자원(10)은, 다공질 구조부(25)의 도전성 박막측 표면을, 도전성 기판(1)의 표면과 평행인 것을 특징으로 한다. 이하, 이 전자원(10) 및 그 전자 방출 메카니즘을 설명한다.
도 13에 도시한 바와 같이, 다공질 구조부(25)의 표면과 도전성 기판(1)의 표면이 평행하지 않는 경우(도 13의 좌측)는, 전계가 만곡(彎曲)한다.
한편, 다공질 구조부(25)의 표면과 도전성 기판(1)의 표면이 평행한 경우(도 13의 우측)는, 다공질 반도체부의 전계가, 도전성 기판(1)에 수직으로 걸린다. 이 때문에, 다공질 구조부(25)의 표면에 수직으로 방출된 전자는, 도전성 기판(1)의 표면에 대해서도 수직으로 방출된다.
이 때문에, 면내의 방출전자의 각도분포가 작게 되고, 방출전자의 방향이 똑같이 수직이 된다. 그 결과, 전자원(10)이 이용된 디스플레이에서는, 고정세의 화면을 실현할 수 있다.
이와 같이 다공질 구조부 표면이 도전성 기판의 표면과 평행인 다공질 반도체층(6)은, 예를 들면, 반도체층 표면을 평골화 처리한 후, 상기 반도체층을 양극 산화 처리하는 수법으로 형성한다. 다공질화된 반도체층의 표면을 평골화 처리하고 나서 양극 산화하면, 표면이 평골이기 때문에 양극산화시의 표면전위가 균일하게 된다. 이 때문에, 양극산화의 진행속도가 균일하게 된다.
(실시형태 5)
이하, 본 발명의 실시형태 5를 설명한다.
도 14에 도시한 바와 같이, 실시형태 1에 따른 전자원(10)을, 예를 들면, 실시형태 2에 따른 수법, 즉 다결정 실리콘을 양극산화 처리에 의해 다공질화하고, 질화 또는 산화에 의해 다공질 반도체층을 형성하는 수법으로 형성한 경우, 다공질 반도체층(6)내의 다공질 구조부(25)(다공질화된 영역)의 두께가 면내에서 큰 불규칙(불균일이 된다)이 있다.
이것은, 현(現)상태의 양극산화 처리에서는, 도전성 기판상에 다결정 실리콘층을 형성시킨 피처리물을, 대극과 함께 전해액에 침적한 상태에서, 도전성 기판의 도전체층을 정(正)극으로 하고, 도전성 기판과 대극의 사이에 일정전류를 연속적으로 통전하고 있는 것에 기인한다고 생각된다.
다결정 실리콘내에서는, 결정립계 등에 기인하여, 양극산화에 기여하는 홀의 이동이 균일하게 되지 않는다. 따라서, 연속적으로 통전되면, 홀이 흐르기 쉬운 부분이 선택적으로 양극 산화된다고 생각된다.
가령, 다결정 실리콘이 다공질화되는 속도는, 불균일이 있다. 또한, 먼저 다공질화된 부분에서는, 다결정 실리콘층의 두께가 얇게 되어 전계가 집중하고, 홀도 집중한다. 따라서, 일정전류를 연속적으로 통전하고 있으면, 전계의 집중하는 전위 주변의 다공질화가 집중적으로 촉진된다고 생각된다.
상기와 같은(실시형태 1 참조), 다공질 반도체층(6)에서는, 다공질 구조부(25)(다공질화된 영역)내에 존재하는 미결정 실리콘(23)의 표면에 형성된 절연막(24)(실리콘 산화막)에서 전계가 강하게 된다.
따라서, 다공질 구조부(25)의 두께가 불균일하면, 다공질 반도체층(6)의 각 영역에서 전계강도에 불규칙이 생긴다. 가령, 도전성 박막(7)(표면전극)의 전면으로부터 똑같이 전자를 방출시킬 수 없고, 또한 도전성 박막(7)으로부터 방출되는 전자의 에너지로, 위치에 의한 분포도 생긴다.
그 결과, 이 전자원(10)을 디스플레이에 응용한 경우, 화면의 면내의 밝기의 불규칙이 크게 되는 문제가 생긴다. 또한, 도 14와 같은 분포이면, 다공질 반도체층(6)의 내부에서는 전계강도의 작은 부위가 많게 된다. 이와 같은 부위에서는, 극단적인 경우에는 전자를 방출되지 않고, 결과로서 전자원(10) 전체로서의 전자 방출효율을 충분히 높일 수 없는 것도 있다.
디스플레이용의 전자원(10)에서는, 전자 방출 효율이 낮으면, 휘도가 높기 어렵다. 이 때문에, 화면이 어둡게 되는 문제가 생긴다.
그래서, 도 15에 도시한 바와 같이, 실시형태 5에 따른 전자원(10)에서는, 반도체층의 두께 방향으로, 다공질 구조부(25)의 최대길이와 최소길이의 차가 0.5㎛이하로 설정되어 있다. 이하, 이 전자원(10)을 설명한다.
도 16에 도시한 바와 같이, 다공질 구조부(25) 두께의 불균일이 큰 경우(도 16의 좌측)는, 다공질 구조부(25)에 따른 전계가 불균일하게 된다. 그렇지만, 이 불규칙이 작은 경우(도 16의 우측)는, 전계가 균일화된다.
즉, 다공질 구조부(25)의 두께가 다르면, 다공질 구조부(25)에 따른 전계가 다르다. 다공질 구조부(25)에 따른 전계는, 다공질 구조부(25)에서의 전자 방출을 크게 좌우한다. 따라서, 다공질 구조부(25)의 두께 불규칙이 크면, 방출 전자량의 면내의 분포가 생긴다. 실시형태 1의 조건을 만족하면서 다공질 구조부(25)의 두께 불규칙을 억제하고, 방출 전자량의 면내 분포를 억제하는 것은 상기 차를 0.5㎛이하 인 것이 필요하다.
다공질 구조부(25)의 두께 불규칙이 작으면, 다공질 구조부(25)에 따른 전계가 균일하게 되고, 방출 전자량의 면내 분포를 억제할 수 있다. 또한, 다공질 구조부(25)의 거의 전면으로부터 방출되어, 전자의 방출효율이 종래 것에 비해서 증대한다.
또한, 실시형태 1의 조건(즉, 팝핑 현상 등이 생기지 않는 주상 구조부(21)과 다공질 구조부(25)의 관계, 다공질 구조부(25)의 두께가 2㎛이하 인 것)을 만족하면서, 실시형태 2에 따른 다결정 실리콘의 양극산화 수법에 의해 반도체층을 다공질화하고, 주상 구조부(21)와 다공질 구조부(25)를 구성한 경우, 주상 구조부(21) 및 다공질 구조부(25)의 사이즈는, 다결정 실리콘의 그레인 사이즈에 영향을 받는다.
이들의 사이즈는, 다공질 구조부로부터의 발열을 주상 구조부로 발열하는 것으로 알맞게 하고 있다. 이와 같은 조건을 갖고, 본 발명자들은, 예의(銳意)연구의 결과, 다공질 구조부(25)의 두께 불규칙이 0.5㎛이하인 경우는, 전자의 팝핑 현상을 억제하고, 그리고 방출전자량을 증대시킨 전계 방사형 전자원에 있어서, 면내의 전자 방출량이 비교적 균일하게 되는 것을 견출했다. 그 이유는, 다공질 구조부(25)의 극도(極度)인 전계강도의 불규칙인 생기지 않게 되기 때문이라고 생각된다.
더구나, 다공질 구조부(25)의 두께는, 도전성 박막(7)과 도전성 기판의 사이에 배치된 반도체층의 두께에 거의 동일한 것이 바람직하다.
도 17에 도시한 바와 같이, 다공질 구조부(25)의 두께를, 도전성 박막(7)과 도전체층(8b)(도전성 기판)과의 간격보다 작은 경우(도 17의 좌측)는, 다공질 구조부(25)의 하측에 다공화되어 있지 않는 반도체층이 존재한다.
한편, 다공질 구조부(25)의 두께가, 도전성 박막(7)과 도전체층(8b)(도전성 기판)과의 간격과 거의 같은 경우(도 17의 우측)는, 다공질 구조부(25)의 하측에, 다공화되어 있지 않는 반도체층은 거의 존재하지 않는다.
전압을 인가시킬 때 하부전극이 되는 도전성 기판(도전체층(8b))과, 다공질 구조부(25)의 사이에 다공질화 되어 있지 않는 부분이 존재하면, 그 부분으로 전압의 로스가 생긴다.
이 때문에, 다공질 구조부(25)에 인가되는 전압이 줄어들고, 전계 강도가 작게 된다. 한편, 다공질 구조부(25)의 두께가, 도전성 박막(7)과 도전성 기판의 사이에 반도체층의 두께와 거의 같으면, 도전성 기판과 표면전극(7)과의 사이에 인가된 전압이 다공질 구조부(25)에 걸린다. 이 때문에, 전계 강도도 크게 되고, 동일전압에서 큰 전자 방출을 얻을 수 있다.
여기서, 도전체층(8b) (도전성 기판)의 반도체층측 표면에, 반도체층을 다공질화하는 것에 이용되는 양극산화 처리용 전해액에 대한 내식성을 갖는 내식성 도전체층이 만들어져 있는 것이 바람직하다.
도 18에 도시한 바와 같이, 내식성 도전체층이 만들어 있지 않는 경우(도 18의 좌측)는, 양극 산화시에 전해액에 의해, 도전체층(8b) 또는 도전성 기판(기판자체나 하부전극)이 부식된다. 이 때문에, 도전체층(8b)에 에칭부(28)가 생길 우려가 있다.
이와 같은 부식은 전자 방출량을 작게 할뿐만 아니라, 전극의 단선에 의해 소자불량으로 이어진다. 한편, 내식성 도전체층(29)이 만들어져 있는 경우(도 18의 우측)는, 전극이나 기판의 부식을 방지하고, 도전체층(8b)에 에칭부가 생기지 않는다.
따라서, 전자 방출량의 감소를 방지하고, 소자불량의 저감 등을 이루면서, 다공질 구조부(25)의 두께를, 도전성 박막(7)과 도전성 기판의 사이의 반도체층의 두께와 같은 구조를 실현할 수 있다.
이 구성에 의하면, 예를 들면, 다결정 실리콘을 양극산화에 의해 다공질화하는 경우, 양극산화 시간을 길게 하여 형성된 다결정 실리콘층의 두께 이상으로 다공질화되는 경우, 다공질화의 진행이 빠른 부분에서는 내식성 도전체층(29)의 표면에서 다공질화가 정지한다.
이 때문에, 다음 다공질화의 진행이 늦은 부분이 더욱더 다공질화 되고, 다공질 구조부(25) 두께의 불규칙이 매우 작게 된다. 이 구성에 의해, 다공질 구조부(25)에 걸리는 전계가 균일하게 되고, 방출 전자량의 면내 분포가 제어된다.
또한, 전해액에 의해서 도전체층(8b) 또는 도전성 기판(기판자체나 하부전극)이 부식되지 않는다. 따라서, 다공질 구조부(25)에 유효하게 전계가 걸린다. 이 때문에, 전자 방출량이 감소하지 않는다. 또한, 하부전극의 단선에 의한 소자 불량이 방지된다.
(실시형태 6)
이하, 본 발명의 실시형태 6을 설명한다.
도 19에 도시한 바와 같이, 실시형태 6에 따른 구성에서는, 전자원(10)에 대향하여 글래스 기판(14)이 배설되어 있다. 이 글래스 기판(14)의 전자원(10)과 대향하는 면에는, 콜렉터 전극(12)과 형광체층(15)이 만들어져 있다. 이들에 의해서, 디스플레이 장치가 구성되고 있다.
형광체층(15)은, 콜렉터 전극(12)의 표면에 분포되어 있고, 전자원(10)으로부터 방사되는 전자에 의해 가시광을 발한다. 콜렉터 전극(12)에는, 형광체층(13)을 발광시키는 방출전자를 가속하기 위해 전압이 인가된다.
또한, 글래스 기판(14)은, 도시하지 않는 스페이서에 의해, 전자원(10)과는 이간되어 있다. 글래스 기판(14)과 전자원(10)의 사이에 형성되는 기밀공간은, 진공상태로 되어 있다.
도 19 ~ 21에 도시한 바와 같이, 전자원(10)에는 p형 실리콘 기판(16)이 만들어져 있다. p형 실리콘 기판(16)의 주표면측에는, 도전체층으로서, 복수개의 n형 영역(8a)이 스트라이프 형태로 형성된 도전성 기판이 만들어져 있다.
또한, 전자원(10)에는, 각 n형 영역(8a)에 각각 겹쳐지도록 형성된 다공질 다결정 실리콘으로 이루어진 다공질 반도체부(6a)와, 각 가공질 반도체부(6a)(드리프트부)의 사이를 매립하고 상기 다공질 반도체부(6a)와 일면으로 된 다결정 실리콘으로 이루어진 분리부(6b) 등을 갖는 다공질 반도체층(6)이 만들어져 있다.
다시, 다공질 반도체층(6)의 위에는, 다공질 반도체부(6a)와 분리부(6b) 등에 걸쳐서, n형영역(8a)에 직교하는 방향으로 연장하여 스트라이프 형태로 형성된 복수개의, 예를 들면 금속막으로 이루어진 도전성 박막(7)(표면전극)이 만들어져 있다.
이 전자원(10)에서는, 도전성 기판으로서 p형 실리콘기판(16)이 이용되고, 도전체층으로서 n형영역(8a)을 이용하고 있다. 그렇지만, 도전성 기판은 p형 실리콘 기판(16)으로 한정되지는 않는다.
또한, 도전체층도, n형영역(8a)에 한정되지는 않는다. 예를 들어, 글래스와 같은 절연성 기판에 크롬 등과 같은 금속박막으로 이루어진 도전체층이나 ITO 등을 만든 것을 도전성 기판으로 하여 이용해도 좋다.
또한, 글래스 기판의 하나의 표면에 도전체층이 형성된 기판을 이용하는 경우는, 반도체기판을 이용하는 경우에 비해서, 전자원(10)의 전자 방출면적을 크게 할 수 있고, 그 코스트를 줄일 수 있다.
글래스 기판의 재료는, 제조과정에서 처리온도에 따라, 석영 글래스, 무알카리 글래스, 저알카리 글래스, 소다라임 글래스 등에서 선택된다.
상기 전자원(10)에서는, 스트라이프 형태로 형성된 n형영역(8a)과, 상기 n형영역(8a)과 직교하는 스트라이프 형태로 형성된 도전성 박막(7)의 사이에, 다공질 반도체층(6)의 다공질 반도체부(6a)가 끼워져 있다. 도전성 박막(7)과 n형영역(8a)의 조(組)를 적의선택하고, 각 조간에 전압을 인가하면, 선택된 도전성 박막(7)과 n형영역(8a)의 교점에 해당하는 부위의 다공질 반도체부(6a)에만 강전계가 작용하고, 전자가 방출된다.
가령, 도전성 박막(7)과 n형영역(8a)으로 이루어진 격자의 격자점에, 전자원(10)을 배치한 것이 된다. 전압이 인가되는 도전성 박막(7)과 n형영역(8a)의 조를 선택하는 것에 의해, 소망의 격자점으로부터 전자를 방출시킬 수 있다. 그렇게 하여, 디스플레이에서는 화상이나 문자를 표시하는 것이 가능하게 된다.
도 20에 도시한 바와 같이, n형영역(8a)으로의 콘택은, 다공질 반도체부(6a)의 단부를 에칭하여 n형영역의 표면의 일부를 노출시키는 것에 의해 형성한다. 그리고, 콘택은, 전선 W를 기워 외부회로에 접속된다. 더구나, n형영역(8a)에서는, 캐리어 농도가 1 ×1018~ 5 ×1019㎝-3으로 되어 있다. n형영역(8a)과 도전성박막(7)의 사이에 인가되는 전압은 10 ~ 30V정도이다.
이하, 실시형태 6에서 전자원(10)의 제조공정을 설명한다.
먼저, 도 22a에 도시한 구조를 얻기 위해, p형 실리콘 기판(16)의 주(主)표면상에 열확산용 또는 이온주입용의 마스크를 만든다. 이어, 열확산 기술 또는 이온주입 기술에 의해, p형 실리콘 기판(16)의 주(主)표면에 인(P) 등의 도펀트를 도입하는 것에 의해, 스트라이프 형태의 n형영역(8a)을 형성한다. 그리고, 마스크를 제거한다.
이어, n형영역(8a)이 형성된 p형 실리콘 기판의 주표면상에, LPCVD법에 의해, 두께가 1.5㎛의 난도프트의 다결정 실리콘층(3)을 형성하여, 도 22b에 도시한 구조를 얻는다. 또한, n형영역(8a) 사이에 고불순물 농도의 p형영역을 만들어도 좋다. 다결정 실리콘층(3)의 성막조건은, 압력이 20Pa이고, 기판온도가 640℃이며, 모노실란 가스의 유량이 600sccm이다.
다만, 다결정 실리콘층(3)의 제조방법은, LPCVD법에 한정되지 않는다. 예를 들어, 스퍼터법 또는 플라즈마 CVD법에 의해서 아몰펄스 실리콘층을 형성한 후, 아몰펄스 실리콘층에 대해서 어닐처리를 행하는 것에 의해 결정화시켜서 다결정 실리콘층(3)을 형성해도 좋다.
또한, 도전성 기판을, 글래스 기판에 ITO등의 도전성막이 형성된 기판인 경우는, CVD법에 의해 도전성 박막상에 아몰펄스 실리콘을 성막한 후에 어닐하는 것에 의해 다결정 실리콘층(3)을 형성해도 좋다. 또한, 다결정 실리콘층(3)의 형성방법으로서, CGS(Continuous Grain Silicon)법, 촉매CVD법 등을 이용해도 좋다. 또한, 다결절 실리콘층(3)의 두께는, 다공질화처리에 의해 형성된 소정의 다공질 반도체층(6)의 두께 이상이면 좋다.
이후, 다결정 실리콘층(3)의 위에, 마스크층으로서 포토레지스트를 도포 형성한다. 그리고, 포토리소그래피 기술을 이용하여, n형영역(8a)의 상측 부위를 개홀하는 것에 의해, 도 22c와 같은, 스트라이프 형태로 패터닝된 레지스트층(9)을 형성한다.
더구나, 양극 산화 처리용의 마스크층으로서 레지스트층(9)을 이용했는데, 마스크층으로서 스트라이프 형태로 형성된 산화 실리콘막이나 질화 실리콘막을 이용해도 좋다. 이 경우, 플라즈마 CVD법이나 스퍼터링법 등에 의해 산화 실리콘막이나 질화 실리콘막을 형성한다.
이후, 포토리소그래피 기술과 에칭 기술(웨트 에칭, 드라이 에칭) 등에 의해, n형영역(8a) 상측의 부위를 개홀한다. 산화 실리콘막이나 질화 실리콘막을 이용되는 경우는, 다결정 실리콘층(3)의 양극산화 처리후에 마스크층을 제거하지 않아도 좋다.
다시, p형 실리콘 기판(16)의 이면에, 도시되지 않는 오믹 전극을 형성한다. 이후, 레지스트층(9)을 마스크로 이용하여 양극산화 처리를 실시하는 것에 의해, 다결정 실리콘층(3)에, 다공질 다결정 실리콘층으로 이루어진 다공질 반도체부(6a)를 형성한다.
양극산화는 도 23에 도시한 장치를 이용하여 행한다. 여기서, 불산과 에타놀과 물 등을 적량 혼합된 전해액을 저유(貯留)하고 있는 처리관(31)을, 항온수관(32)내에 넣고, 전해액의 온도를 제어한다.
도 22c에 도시한 바와 같이 p형 실리콘 기판(16)상에 도전성 기판과 다결정 실리콘층(3) 등이 형성된 피처리물(30)과, 백금전극인 대극(33) 등이 전해액에 침적된다. 그리고, p형 실리콘 기판(16)과 대극(33)의 사이에 통전된다.
본 실시형태에서는, 전해액으로서, 55wt%의 불화수소 수용액과 에타놀을 거의 1:1로 혼합시킨 전해액을 이용한다.
이 사이에, 다결정 실리콘층(3)의 노출부분에, 500W의 텅스텐 램프(34)로부터 일정의 광 파워로 광을 조사시킨다. p형 실리콘 기판(16)과 대극(33)의 사이에 통전되는 전류 패턴은, 펑션 제너레이터(function generator)(35) 및 갈바노 스테트(galvanostat)(36)에 의해 제어된다.
여기서, 펑션 제너레이터(35)는, 전류의 극성 및 통전시간과, 전류의 대소 등을 제어한다. 갈바노 스테트(36)는, 통전전류를 인가한다. 더구나, 양극산화는, 전류이지 않고, 전압을 인가하는 것에 의해 실시해도 좋다. 이 경우는, 갈바노 스테트(36) 대신에 퍼텐시아 스테트를 이용한다.
본 실시형태에서 전류 패턴에서는, p형 실리콘 기판(16)을 플러스극으로서 연속적으로 통전시킨다. 통전 시간 및 전류밀도는, 전해액의 조성 및 온도에 따라 적의설정된다. 가령, 전해액의 조성이나 온도에 의해서, 양극산화시의 전하량이 조절된다.
상기와 같이, 불산과 에타놀과 물 등이 혼합된 전해액을 이용하는 경우, 전해액의 온도는 0℃부터 실온의 온도범위로 제어하는 것이 바람직하다. 또한, 전류밀도가 1 ~ 200㎃/㎠이 되도록, 전류 혹은 인가전압을 제어하는 것이 바람직하다.
본 실시형태와 같이 양극산화처리 때의 전류밀도를 일정하게 하고, 전체의 전류량을 처리시간에 의해서 제어하는 경우는, 전하량에 따라 다공질화된 영역의 깊이가 결정된다.
이 때문에, 전하량에 의해, 다공질화된 영역의 깊이를 용이하게 제어할 수 있다. 따라서, 양극산화처리의 처리시간을 짧게 하는 것에 의해, 다공질 구조부(25)의 다공도를 바꾸지 않고 두께를 작게 할 수 있다.
예를 들어, 양극 산화 처리에 있어서 전류밀도를 25㎃/㎠로 하여 6초간의 통전을 행하는 것에 의해, 다공질화된 영역의 두께를 2㎛를 초과하지 않도록 다공질 구조부(25)를 얇게 형성할 수 있다.
본 실시형태에서는, 다결정 실리콘층(3)의 두께를 1.5㎛이기 때문에, 양극산화처리의 전류밀도를 25㎃/㎠로 하고, 3초간의 통전을 행하는 것에 의해 다공질화를 행한다. 여기서, 형성된 다공질 다결정 실리콘층은, 주상 구조부(21)와 다공질 구조부(25)가 혼재한 다공질 반도체층(6)이 된다.
이와 같이, 다공질 반도체층(6)을 일면에 형성된 반도체층을 다공질화하는 것에 의해, 다공질 반도체층(6)의 일면성을 유지시키며, 후 공정으로 다공질 반도체층(6)의 상면에 형성되는 도전성 박막(7)이 그물코 형태로 되기 어렵다. 이 때문에, 방출 전자량의 면내 불규칙이 발생하기 어렵게 된다. 또한, 단선에 의한 도통 불량도 발생하기 어렵다.
또한, 상술의 양극산화처리로, 전류밀도를 1.5㎃/㎠이하의 작은 전류밀도로 설정하고, 전해액의 조성을 적의 선택하여 장기간 양극 산화하면, 다결정 실리콘층(3)이 다공질화되지 않고 표층이 전계 연마되고, 그레인의 성장에 의한 표면 요철(凹凸)이 없게 된다. 이것에 의해, 다공질 반도체층(6)의 표면과 도전성 기판(n형영역(8a))의 표면 등이 평행하게 된다.
이후, 상기의 양극산화처리를 실시하면, 전계가 균일하게 기판에 수직으로 가해지므로, 다공질화의 진행 방향은 도전성 기판에 대해서 수직이 된다. 따라서, 다공질 구조부(25)의 다공질화 방향이 일치하게 된다.
여기서, 전자가 다공질 구조부(25)의 전계에 의해서 가속된다. 다공질화 방향이 기판에 대해서 수직으로 일치되면, 전자의 방출의 방향도 기판에 대해서 보다 수직으로 일치하게 된다.
따라서, 전자원(10)을 디스플레이 등에 응용하는 경우는, 일층의 고정세화가 가능하게 된다. 또한, 다결정 실리콘층(3)을, 산화 실리콘이나 질화 실리콘을 마스크로 하여 다공질화하는 경우는, RIE법에 의해 산화 실리콘이나 질화 실리콘의 개구부를 형성할 때에, 소정의 시간보다 길게 에칭해도 좋다.
이 경우, 다결정 실리콘층의 표층을 약간 에칭하고, 그레인의 성장에 의해 표면 요철(凹凸)이 없게 할 수 있고, 상기와 동일한 효과를 얻는다. 또한, 이들의 다결정 실리콘 표면의 평골화 방법은, 어느 새로운 공정을 추가할 필요가 없다. 따라서, 코스트를 증가시키지 않고 상기의 효과를 얻는다.
다공질 반도체층(6)은, 다결정 실리콘 이외의 재료를 이용하여 형성해도 좋다. 예를 들면, n형영역상에 MOCVD나 MBE에 의해, 단결정의 실리콘, 게르마늄(Ge), 갈륨아세나이드(GaAs)등의 반도체층을 소정의 두께로 형성하고, 그후 RIE나 FIB 등에 의해서 미세공을 소정의 깊이로 형성해도 좋다.
이 경우, 예를 들면 스핀온글래스 등으로 상기 재료의 미결정분말을 분산시켜 미세공으로 매립하고, 이후 열처리하는 것에 의해, 상기 구조를 형성할 수 있다.
이와 같은 양극산화 처리에 의해 스트라이프 형태의 다공질 다결정 실리콘층이 형성되고, 이것이 절연층 형성전의 다공질 반도체부(5)가 된다. 그후, 레지스트층(9)을 제거하는 것에 의해 도 22d에 도시한 구조를 얻는다.
다만, 다공질화는, 다결정 실리콘층(3)의 두께 방향의 도중(途中)까지 되어 있다. 또한, 양극산화 처리시 통전방향을 번갈아 변화시킴과 동시에, 전류를 펄스 상태로 통전하는 것에 의해, 도 15에 도시한 바와 같이, 다공질 구조부(25)(다공질의 영역)의 두께를 거의 균일하게 할 수 있다.
양극 산화 처리 후에는, 램프 어닐 장치를 이용하여, 건조산소 분위기내에서 다공질 다결정 실리콘층(5)에 급속 열 산화(RTO)를 실시한다. 이것에 의해, 열 산화된 다공질 다결정 실리콘층(5)으로 이루어진 다공질 구조부가 형성되어, 도 22e에 도시한 구조를 얻는다.
급속 열 산화를 이용하면, 수초에서 산화온도까지 상승하는 것이 가능하다. 이 때문에, 통상의 노심간(爐心間)타입의 산화장치에서 문제가 되는 입노시에 연루되는 산화의 억제할 수 있다. 본 실시형태에서는, 급속 열 산화의 조건은, 산소가스의 유량은 300sccm이고, 산화온도는 900℃이며, 산화시간은 1시간이다.
더구나, 다공질 다결정 실리콘층의 산화방법으로서는, 열 산화법외에, 플라즈마에 의한 산화방법, 전기 화학적인 산화방법(예를 들면, 산에 의한 산화), 혹은 UV나 오존가스를 이용한 방법을 이용해도 좋다. 또한, 다공질 다결정 실리콘층을 산화하는 대신에, 질화해도 좋다.
이후, 다결정 실리콘층상에, 스트라이프 형태의 개구 패턴을 갖는 메탈 마스크를 이용하여 증착법에 의해, 금속막으로 이루어진 스트라이프 형태의 도전성 박막(7)을 형성시켜 도 22f에 도시한 구조를 얻는다. 도전성 박막(7)의 두께는 10㎚이다.
도전성 박막(7)의 형성방법은 증착법에 한정되지 않고, 예를 들면 스퍼터법을 이용해도 좋다. 도전성 박막(7)의 패터닝 방법으로서는, 포토리소그래피 기술 및 에칭 기술을 이용해도 좋다. 또한, 포토리소그래피 기술 및 리프트오프법을 이용해도 좋다.
더구나, 양극산화 처리시에는 마스크층으로서 레지스트층(9)을 이용했는데, 마스크층으로서 스트라이프 형태로 형성한 산화 실리콘막이나 질화 실리콘막을 이용해도 좋다. 산화 실리콘막이나 질화 실리콘막을 이용한 경우는, 양극산화 처리후에 마스크층을 제거하는 공정은 불필요하다. 또한, 전자 방출하지 않는 영역의 도전성 박막과 다결정 실리콘과의 사이에 절연층을 만들어도 좋다.
또한, 전자 방출 현상은, 도전성 박막(7)을 양극으로서 다공질 반도체층에 전계를 인가하는 것에 의해 다공질 반도체층의 표면에 도달한 전자를 터널 효과에 의해 도전성 박막(7)의 표면으로부터 진공내로 방출되는 현상이다.
따라서, 도전성 기판과 도전성 박막(7)의 사이에 인가되는 전압에 의해서 얻어진 전자의 에너지로부터 도전성 박막(7)의 일함수를 공제한 에너지가 전자의 이상적인 에너지가 된다.
따라서, 도전성 박막(7)의 재료는 일함수가 작은 쪽이 좋다. 도전성 박막(7)의 재료로서는, 금 외에 알루미늄, 크롬, 텅스텐, 니켈, 백금, 혹은 이들 금속의 합금 등도 사용할 수 있다. 또한, 도전성 박막(7)의 두께는 10㎚로 되어 있지만, 이 두께는, 다공질 반도체층(6)을 통과하여 전자를 터널 할 수 있는 두께이면 좋고, 적의로 선택할 수 있다.
양극산화처리 때에는, 상기와 같이 연속적으로 통전하는 대신에, 전류를 펄스 형태로 통전해도 좋다. 또한 전류의 대신에 전압으로 제어해도 좋다. 펄스 형태로 통전하면 통전이 간헐(間歇)적으로 행해지고, 연속하여 통전하는 경우보다도 양극산화의 진행속도를 작게 할 수 있다. 따라서, 다공질 구조부(다공질화된 영역)의 두께의 제어가 용이하다.
(실시형태 7)
이하, 본 발명의 실시형태 7을 설명한다.
실시형태 6에서는, 다결정 실리콘의 양극산화처리는, 일정전류 밀도 또는 펄스 형태로 전류를 통전하는 방법으로 행해진다. 이것에 대해서, 실시형태 7에서 전류 패턴은, p형 실리콘기판(16)을 정(正)극으로 하는 기간과, 부(負)극으로 하는 기간을 번갈아 만들어서, 각 기간에 각각 펄스 형태의 전류를 통전시킨다.
이와 같은 전류 패턴으로 하면, 다공질화는 p형 실리콘 기판(16)을 정극으로 하는 기간에 진행한다. 이때, 다공질 구조부(다공질화된 영역)에서는, 다결정 실리콘층의 두께가 얇게 되어 전계가 집중하므로 전류가 흐르기 쉽다. 한편, p형 실리콘 기판(16)을 부극으로 하는 기간에는, 전계에 의한 가스가 다공질 구조부(25) 부근에 발생한다.
따라서, 다음 p형 실리콘 기판(16)을 정극으로 하는 기간에서, 다공질화의 진행이 빠른 부위는, 다음 번의 다공질화시에는 진행을 억제시키게 된다. 이와 같은 현상이 반복되어, 도 15에 도시한 바와 같은 다공질 구조부(25)의 두께가 거의 균일화된다.
구체적으로는 도 24에 도시한 바와 같이, 다공질 반도체층(6)의 형성과정에 있어서, 양극산화 처리의 극성이 펄스에 의해서 번갈아 반전된다. 이때, 정극시에는 다공질화가 진행하고, 표면의 형상이나 반도체층의 산태에 의해서 다공질화의 상태에 불규칙이 생긴다.
그리고, 극성이 반전하여 부극이 되면, 다공질화가 빠르게 진행하고 있는 부분에 전계가 집중하고, 캐리어가 집중한다. 이 때문에, 이 부분에서 다량의 가스(38)가 발생한다. 가스(38)의 발생장소에서는 전해질과의 접촉이 두절되고, 다음 양극시에 다공질화가 진행하지 않게 된다.
이 반복에 의해, 다공질 구조부(25)의 두께가 면내에 걸쳐서 균일화된다. 이와 같이, 다공질 구조부(25)의 두께가 균일화되면, 방출 전자량의 면내분포가 극히 작은 전자원(10)을 실현할 수 있다.
펄스 형태의 전류의 1회당 통전기간(가령 펄스폭), 혹은 1회당 전류밀도는, 전해액의 조성 및 온도에 따라 적의 선택된다. 가령, 전해액의 조성 및 온도에 의해 양극산화 처리시의 전하량이 조정된다. 구체적으로는, 실시형태 6의 경우와 동일하게, 전해액의 조성 및 온도에 따라 광 조사의 조건이 설정된다.
더구나, p형 실리콘 기판(16)을 정극으로 하는 기간에는 전류밀도가 1 ~ 200㎃/㎠가 되고, p형 실리콘 기판(16)을 부극으로 하는 기간에는 전류밀도가 -2 ~ -100㎃/㎠가 되도록, 펄스 형태의 전류를 통전하는 것이 바람직하다. 또한, 정극으로 하는 기간에 있어서 펄스 형태의 전류를 통전하는 기간은 1초 이하로 하는 것이 바람직하다.
본 실시형태에서는, 양극산화처리시에, 통전 방향이 번갈아 반전되고, 전류가 펄스 형태로 통전된다. 이것에 의해, 다공질 반도체층(6)에서 다공질 구조부(25)(다공질화된 영역)의 두께가 거의 균일하게 된다. 또한, 다공질 구조부(25)의 깊이 방향의 불규칙을 0.5㎛이하로 할 수 있다.
이렇게 하여, 다공질 구조부(25)의 일부가 n형 영역(8a)에 먼저 도달하지 않도록 제어하는 것에 의해, n형 영역(8a)의 전해액에 의한 손상을 방지할 수 있다.
또한, 다공질 반도체층(6)에서 다공질 구조부의 두께를 거의 균일화시킨 결과, n형 영역(8a)과 도전성 박막(7)에서 선택되는 다공질 반도체부(6a)에서는, 거의 전면에서 전자를 방출하는 것에 가능하게 된다. 이 때문에, 다공질 구조부(25)의 두께가 불균일한 경우에 비해서, 전자의 방출효율을 높이고, 그리고 전자의 방출량이 많게 된다. 그 다른 구성 및 제작은 실시형태 6의 경우와 동일하다.
(실시형태 8)
이하, 본 발명의 실시형태 8을 설명한다.
실시형태 8에서는, 글래스 기판의 하나의 표면에, 도전체층으로서 백금전극이 형성된 것을 도전성 기판으로 이용한다. 글래스 기판의 재료는, 제조공정에서 처리온도에 따라, 석영 글래스, 무알카리 글래스, 저알칼리 글래스, 소다라임 글래스로부터 선택된다. 또한, 도전체층으로서 백금을 이용하는 것은 백금이 불산에 대한 내식성을 갖기 때문이다.
도 25a에 도시한 바와 같이, 글래스 기판으로 이루어진 절연성 기판(13)의 일 표면에, 스퍼터법에 의해 두께 0.2㎛의 백금박막으로 이루어진 도전체층(8b)이 형성된다. 이후, 이온밀링에 의해, 도전체층(8b)을 스트라이프 형태로 패터닝한다.
도전체층(8b)(백금박막)의 형성방법은, 스퍼터법으로 한정되는 것은 아니다. 예를 들어, 증착법 등을 사용해도 좋다.
이어, 도 25b에 도시한 바와 같이, 절연성 기판(13) 및 도전체층(8b)을 덮도록 하고, 난도프트의 다결정 실리콘층(3)을, 0.5㎛의 두께로 형성한다.
다시, 도 25c에 도시한 바와 같이, 다결정 실리콘층(3)을, 그 도전체층(8b)의 상측 부분이 남도록 RIE법에 의해 패터닝한다. 이 패터닝에 의해, 다공질 반도체층(6)에서 다공질 반도체부(6a)가 되는 전위의 패턴이 형성된다. 그리고, 도전체층(8b)을 일측의 전극으로서, 실시형태 6 또는 7의 경우와 동일한 양극산화 처리를 행하여 다결정 실리콘층을 다공질화시킨다.
다공질화의 깊이는, 다결정 실리콘층(3)의 두께에 거의 동일하게 설정되고, 다공질화의 영역을 도전체층(8b)에 거의 도달시킨다. 여기서, 양극 산화시에, 전해액이 불산을 포함하고 있어도, 도전체층(8b)은 불산에 대한 내식성을 갖기 때문에 도전체층(8b)은 부식되지 않는다.
양극 산화 처리 후에, 램프 어닐 장치를 이용하여, 건조 산소 분위기내에서 급속열산화(RTO)에 의해, 열산화된 다공질 다결정 실리콘으로 이루어진 다공질 반도체부(6a)를 형성한다. 글래스의 종류에 의해서는, 플라즈마에 의한 산화방법이나, 전기 화학적인(예를 들어, 산에 의한) 산화방법을 이용해도 좋다.
그후, 도 25d에 도시한 바와 같이, 절연성 기판(13) 및 다공질 반도체부(6a)를 덮도록, EB증착법에 의해 금박막으로 이루어진 도전성박막(7)(표면전극)을 형성하고, 패터닝에 의해서 스트라이프 형태의 도전성 박막(7)(표면전극)을 형성하여 전자원(10)을 완성한다.
다만, 본 실시형태에서는, 절연성 기판(13)상에 다결정 실리콘층이 만들어져 있으므로, 전자원(10)의 주변부분에서 다결정 실리콘층을 활용한 반도체소자를 형성하는 것에 의해, 전자원(10)의 구동회로 등을 절연성 기판(13)과 일괄하여 형성할 수 있다.
본 실시형태에서는, 다공질 반도체부(6a)에서 다공질 구조부(다공질화의 영역)의 두께를 다결정 실리콘층의 두께와 거의 동일하다. 따라서, 다공질 반도체부(6a)에서 다공질 구조부에 전(全)전압을 인가시키는 것이 된다. 이 때문에, 인가한 전압을 로스없이 전자의 방출에 이용할 수 있고, 전자의 방출량을 크게 할 수 있다.
본 실시형태에서는, 도전성 기판으로서, 절연성 기판(13)에 백금으로 이루어진 도전체층(8b)을 만든 것을 이용하고 있다. 그렇지만, 불산에 대한 내식성을 갖는 재료이면, 백금 이외의 재료를 이용해도 좋다. 또한, 다른 도전성 재료를 내식성재료로 보호하는 것에 의해, 도전체층(8b)을 형성해도 좋다. 다른 구성 및 동작은 실시형태 6의 경우와 동일하다.
(실시형태 9)
이하, 본 발명의 실시형태 9를 설명한다.
상기 도 9에 도시한 바와 같이, 실시형태 9의 전계 방사형 전자원의 기본구성에서는, 실시형태 6의 다공질 반도체층(6)의 표면부분에, 다른 부분(6d)에 비해서 저항이 낮은 소정 두께의 저저항층(6c)이 만들어져 있는 것을 특징으로 한다.
여기에서, 저저항층(6c)의 두께는, 상기 저저항층(6c)내의 전자 평균자유 행정보다도 작게 설정되어 있다. 이 때문에, 저저항층(6c)을 만드는 것에 의한 전자방출 효율의 저하를 억제할 수 있다.
본 실시형태의 전자원(10)에서는, 전계가 걸릴 때, 저저항층(6c)을 유사적인 전극으로서 기능하고, 다공질 반도체층(6)의 표면부분이 거의 동전위가 된다. 이 때문에, 다공질 반도체층(6)과, 금박막으로 이루어진 도전성 박막(7)과의 사이에, 이들이 접촉하고 있는 부분과 접촉하고 있지 않는 부분이 있어도, 다공질 반도체층 내부에 내면에서 균일하게 전계가 걸린다.
따라서, 면내에서 방출 전자량의 불규칙을 억제시킨다. 그렇게 하여, 전자원(10)을 디스플레이 등에 응용한 경우, 화면의 밝기 불규칙이 작게 된다.
이하에, 저저항층(6c)의 형성방법을 설명한다. 저저항층(6c)으로서, 저다공도층을 형성하는 방법을 이하에 도시한다.
실시형태 6에 나타난 양극산화 처리에서는, 일정의 광 파워로 광조사하면서, 양극산화 처리기간의 전류밀도를 변화시킨다. 여기서, 양극산화 기판의 최초의 소정시간은, 전류밀도를 작게, 소정기간 후에는 전류밀도가 크게 된다. 이것에 의해, 다공도가 큰 다공질 다결정 실리콘층의 상층에, 다공도가 작고 저항이 낮은 다공질 다결정 실리콘층이 형성된다.
더구나, 실시형태 6의 경우와 같이, 양극산화 처리시에 전류밀도를 일정하게 하면서, 광 파워를 변화시키어도 좋다. 이 경우, 양극산화 기간의 최초의 소정시간은, 표면에 조사되는 광의 파워를 작게, 소정기간 후에 광의 파워가 크게 된다. 이와 같이 해도 상기와 동일한 구조를 실현할 수 있다.
상기 제조방법에서는, 다공질 다결정 실리콘층 형성공정에 있어서, 다공질 다결정 실리콘층의 표면부분에 다공도가 작은 다공질 다결정 실리콘층(저저항층)을 동시에 형성할 수 있다. 따라서 별도로 저저항층(6c)을 형성하는 공정을 추가하는 것 없이, 면내에서의 전자 방출량의 불규칙이 작은 전자원(10)을 저 코스트로 실현할 수 있다.
구체적으로는, 예를 들어 다결정 실리콘층의 두께가 1.5㎛인 경우, 양극산화 기간에서 전류밀도는, 최초의 4초간은 3㎃/㎠로 일정하고, 그후 10초간은 30㎃/㎠로 일정하다. 다공질 다결정 실리콘층의 다공도는, 양극산화시의 전류의 크기에 의해서 정해진다. 다공질 다결정 실리콘층 중 표면측의 다공질 다결정 실리콘층의 다공도는, 도전성 기판의 다공질 다결정 실리콘층의 그 보다도 작다.
(실시형태 10)
이하, 본 발명의 실시형태 10을 설명한다. 즉, 실시형태 10에 따른 전자원(10)은 실시형태 9의 경우와 동일하고, 그 제조방법이 다를 뿐이다. 즉, 다공질 반도체층(6)의 표면부분에 만들어진 저저항층(6c)을, 다공질 다결정 실리콘층(4)의 표면부분을 재결정화한 재결정층을 산화(또는 질화)하는 것에 의해 형성되는 점에 특징이 있다.
따라서, 이하에서는, 실시형태 10에 따른 전자원(10)의 제조방법만을 설명한다. 더구나 저저항층(6c)의 형성방법 이외는, 실시형태 9의 경우와 동일하다. 즉, 다결정 실리콘층(3)을 양극산화에서 다공질화하는 것에 의해, 다공질 다결정 실리콘층(4)이 형성된다. 여기서는 양극산화시의 전류밀도 및 광의 파워가 일정하기 때문에, 다공질 다결정 실리콘층의 두께 방향에서 다공도는 동일하다.
도 26a에 도시한 바와 같이, 이 전자원(10)의 제조방법에서는, n형 실리콘 기판으로 이루어진 도전성 기판(1)의 이면에 오믹전극(2)을 형성한다. 이어, 도전성 기판(1)이 표면상에, 폴리 실리콘층(3)을 형성하여 도 26a에 도시한 구조를 얻는다.
이후, 폴리 실리콘층(3)을 양극산화로 다공질화하는 것에 의해, 다공질 다결정 실리콘층(4)이 형성되어 도 26b에 도시한 구조를 얻는다. 본 실시형태에서는, 양극산화시의 전류밀도 및 광 파워가 일정하기 때문에, 다공질 다결정 실리콘층(4)의 다공도는, 두께 방향으로 똑같다.
다공질 다결정 실리콘층(4)을 형성한 후, 다공질 다결정 실리콘층(4)의 표면부분을, 레이저 어닐법에 의해 재결정화한다. 이후, 다공질 다결정 실리콘층(4)을 산화(또는 질화)하는 것에 의해, 저저항층(6c)이 만들어진 다공질 반도체층(6)이 형성되어, 도 26c에 도시한 구조를 얻는다. 더구나, 다공질 다결정 실리콘층(4)의 표면부분을 레이저 어닐법에 의해 재결정화하는 것은, 다공질 다결정 실리콘층(4)의 표면에, 예를 들어 아르곤 레이저나 에키시마 레이저를 조사하면 좋다.
다공질 반도체층(6)을 형성한 후, 다공질 반도체층(6)상(가령, 저저항층(6c) 상)에, 금박막으로 이루어진 도전성 박막(7)을 형성하여 도 26d에 도시한 구조의 전자원(10)을 얻는다.
이렇게 하여, 본 실시형태에서는, 레이저 어닐법에 의해서 재결정화된 표면부분이 저저항층(6c)이 된다. 이 때문에, 비교적 간단하게 저저항층(6c)을 만들 수 있다. 결국, 면내에서의 전자 방출량의 불규칙이 작은 전자원(10)을 저 코스트로 실현할 수 있다.
또한, 본 실시형태에 따른 전자원(10)에 있어서도 실시형태 9와 동일한 효과를 얻는다. 더구나, 저저항층(6c)이, 다공질 다결정 실리콘층(4)의 표면부분을 재산화시켜 재결정층으로 이루어지므로, 다공질 반도체층(6)의 표면 요철(凹凸)이 적게 된다.
이 때문에, 다공질 반도체층(6)의 표면 철(凸)부의 선단이나 요(凹)부의 바닥으로 전계집중이 억제된다. 결국, 전자원(10)을 디스플레이 등에 응용한 경우, 화면의 특정 스폿트만을 밝게 하는 것을 방지할 수 있고, 화면의 밝기 면내 불규칙이 작게 된다.
(실시형태 11)
이하, 본 발명의 실시형태 11을 설명한다. 즉, 실시형태 11에 따른 전자원(10)은 실시형태 9의 경우와 동일하고, 그 제조방법이 다를 뿐이다.
본 실시형태는, 저저항층(6c)을, 다공질 다결정 실리콘층(4)의 표면측으로부터 불순물(예를 들어, 인, 붕소 등)을 이온 주입시킨 불순물 도입층을 산화(혹은 질화)하는 것에 의해 형성되어 있다는 점에 특징이 있다.
이 전자원(10)의 제조방법은, 실시형태 10과 거의 동일하고, 다공질 단결정 실리콘층(4)(도 26b 참조)을 형성한 후, 다공질 단결정 실리콘층(4)의 표면측으로부터 이온주입법에 의해 불순물을 이온주입한 후에 다공질 단결정 실리콘층(4)을 산화(또는 질화)하는 것에 의해 저저항층(6c)을 만든 것이 상이할 뿐이다.
그러나, 본 실시형태에서는, 이온주입후에 다공질 다결정 실리콘층(4)를 산화(혹은 질화)하는 것에 의해 표면부분이 저저항층(6c)이 된다. 이 때문에, 저저항층(6c)을 제어성 좋게 만들 수 있고, 면내에서의 전자 방출량의 불규칙이 작은 전자원(10)을 저 코스트로 실현할 수 있다.
또한, 본 실시형태에 따른 전자원(10)에 있어서도 실시형태 9와 동일한 효과를 얻는다. 다시, 저저항층(6c)을, 다공질 다결정 실리콘층(4)의 표면측으로부터 불순물을 이온주입시킨 불순물 도입층으로 이루어지므로, 저저항층(6c)의 불순물의 농도나 분포의 제어가 용이하다.
(실시형태 12)
이하, 본 발명의 실시형태 12를 설명한다. 즉, 실시형태 12에 따른 전자원은 실시형태 9의 경우와 동일하고, 그 제조방법이 다를 뿐이다. 본 실시형태는, 저저항층(6c)을, 다공질 다결정 실리콘층(4)의 표면으로부터 불순물(예를 들어, 인, 붕소 등)을 확산법에 의해 확산된 확산층을 산화(또는 질화)하는 것에 의해 형성된다는 점에 특징이 있다.
이 전자원(10)의 제조방법은, 실시형태 10의 경우와 거의 동일하고, 다공질 단결정 실리콘층(4)(도 26b 참조)을 형성한 후, 다공질 단결정 실리콘층(4)의 표면으로부터 확산법에 의해 불순물을 확산시킨 후, 다공질 다결정 실리콘층(4)를 산화(도는 질화)하는 것에 의해 저저항층(6c)을 형성시킨 점이 상이할 뿐이다.
이렇게 하여, 본 실시형태에서는, 확산후에 다공질 다결정 실리콘층(4)를 산화(또는 질화)하는 것에 의해, 표면부분이 저저항층(6c)이 된다. 이 때문에, 전자 방출면적이 큰 저저항층(6c)을 비교적 간단하게 만들 수 있다. 결국, 면내에서의 전자 방출량의 불규칙이 작은 전자원(10)을 저 코스트로 실현할 수 있다.
또한, 본 실시형태의 전계 방사형 전자원(10)에 있어서도 실시형태 1과 동일한 효과를 얻는다. 더구나, 저저항층(6c)을, 다공질 다결정 실리콘층(4)의 표면으로부터 불순물을 확산시킨 확산층으로 이루어지므로, 불순물을 이온주입에 의해 주입하는 경우에 비해서, 전자 방출면적을 용이하게 크게 할 수 있다.
이상, 본 발명은, 그 특정의 실시형태에 관련하여 설명했는데, 그 밖에 다수의 변형예 및 수정예가 가능하다라고 하는 것은 당업자에 의해 자명한 것이다. 그러므로 본 발명은, 이와 같은 실시형태에 의해 한정되지 않고, 첨부의 크레임에 의해서 한정할 것이다.
상기 내용에 포함되어 있음.
Claims (23)
- 도전성 기판과, 도전성 기판의 일 표면상에 형성되고 적어도 일부가 다공질화되어 있는 반도체층과, 반도체층상에 형성된 도전성 박막 등을 포함하고, 도전성 박막과 도전성 기판의 사이에, 도전성 박막이 도전성 기판에 대해서 정극이 되도록 전압을 인가하는 것에 의해, 도전성 기판에 주입된 전자가 반도체층을 통해서, 도전성 박막으로부터 방출되도록 되어 있는 전계 방사형 전자원에 있어서,반도체층이, 각각 표면을 절연막으로 피복된 주상 구조부와 나노미터 단위의 반도체 미결정으로 이루어진 다공질 구조부 등이 혼재하는 다공질 반도체층을 포함하고, 그리고반도체층의 두께 방향으로, 다공질 구조부의 평균길이가 2㎛이하 인 전계 방사형 전자원.
- 제 1 항에 있어서, 반도체층의 두께 방향으로, 주상 구조부의 도전성 박막측의 단부와, 다공질 구조부의 도전성 박막측의 단부가 동일 위치에 배치되어 있는 전계 방사형 전자원.
- 제 1 항에 있어서, 다공질 반도체층이, 양극산화에 의해 형성된 다공질 다결절 실리콘층으로 이루어진 전계 방사형 전자원.
- 제 1 항에 있어서, 반도체층의 두께 방향으로, 다공질 구조부의 최대길이와 최소길이의 차가 0.5㎛이하 인 전계 방사형 전자원.
- 제 1 항에 있어서, 다공질 반도체층의 두께가, 도전성 박막과 도전성 기판의 사이에 배치된 반도체층의 두께와 거의 같은 전계 방사형 전자원.
- 제 1 항에 있어서, 도전성 기판의 반도체층 측표면에, 반도체층을 다공질화하는 것으로 이용되는 양극산화 처리용 전해액에 대한 내식성을 갖는 내식성 도전체층이 만들어져 있는 전계 방사형 전자원.
- 제 1 항에 있어서, 반도체층의 두께 방향으로, 다공질 반도체층의 도전성 박막측의 단부에, 다른 부분과 비해서 저항이 낮은 소정 두께의 저저항층이 만들어져 있는 전계 방사형 전자원.
- 제 7 항에 있어서, 저저항층의 두께를, 상기 저저항층을 형성하는 반도체내에서 전자의 평균자유공정보다도 작은 전계 방사형 전자원.
- 제 7 항에 있어서, 저저항층이, 다공질 반도체층의 다른 부분에 비해서 다공도가 작은 저다공도층으로 이루어진 전계 방사형 전자원.
- 제 7 항에 있어서, 저저항층이, 다공질 반도체층의 표면부분을 재결정화시킨 재결정층으로 이루어진 전계 방사형 전자원.
- 제 7 항에 있어서, 저저항층이, 다공질 반도체층 표면으로부터 다공질 반도체층내에 불순물을 이온주입하는 것에 의해 형성된 불순물 도입층으로 이루어진 전계 방사형 전자원.
- 제 7 항에 있어서, 저저항층이, 다공질 반도체층 표면으로부터 다공질 반도체층내에 불순물을 확산시키는 것에 의해 형성된 불순물 확산층으로 이루어진 전계 방사형 전자원.
- 제 1 내지 제 3항 중 어느 하나의 항에 있어서, 다공질 구조부의 도전성 박막측 표면이, 도전성 기판의 표면과 평행인 전계 방사형 전자원.
- 도전성 기판과, 도전성 기판의 일 표면상에 형성되고, 각각 표면이 절연층으로 피복된 주상 구조부와 나노미터 단위의 반도체 미결정으로 이루어진 다공질 구조부 등이 혼재한 평균 두께가 2㎛이하의 다공질 반도체층을 포함한 반도체층과, 반도체층상에 형성된 도전성 박막 등을 포함하고, 도전성 박막과 도전성 기판의 사이에, 도전성 박막이 도전성 기판에 대해서 정극이 되도록 전압을 인가하는 것에 의해, 도전성 기판에 주입된 전자를 반도체층을 통해서, 도전성 박막으로부터 방출되도록 되어 있는 전계 방사형 전자원의 제조방법에 있어서,반도체층을 양극산화 처리에 의해 다공질화하여 다공질 반도체층을 형성하는 스텝을 포함하고,상기 스텝에서는, 반도체층이 정극이 되는 기간의 전하량으로, 다공질 반도체층의 두께를 제어하는 전계 방사형 전자원의 제조방법.
- 제 14 항에 있어서, 다공질화시키는 반도체층이 그 위에 형성된 도전성 기판과, 대극과의 사이에, 도전성 기판이 정극이 되는 기간과 통전 오프 상태가 되는 기간이 번갈아 생기도록, 펄스 형태의 전류 또는 전압을 인가하고, 도전성 기판이 정극이 되는 기판의 전하량을 변화시키는 것에 의해, 다공질 반도체층의 두께를 제어하는 전계 방사형 전자원의 제조방법.
- 제 14 항에 있어서, 다공질화시키는 반도체층이 그 위에 형성된 도전성 기판과, 대극과의 사이에, 도전성 기판이 정극이 되는 기간과 부극이 되는 기간을 번갈아 반전하여 생기도록, 펄스 형태의 전류 또는 전압을 인가하고, 도전성 기판이 부극이 되는 기간의 1펄스당 전하량을 변화시키는 것에 의해서, 다공질 반도체층의 두께를 균일화하는 전계 방사형 전자원의 제조방법.
- 도전성 기판과, 도전성 기판의 일 표면상에 형성되고, 각각 표면이 절연층으로 피복된 주상 구조부와 나노미터 단위의 반도체 미결정으로 이루어진 다공질 구조부 등이 혼재한 평균 두께가 2㎛이하의 다공질 반도체층을 포함한 반도체층과, 반도체층상에 형성된 도전성 박막 등을 포함하고, 도전성 박막과 도전성 기판의 사이에, 도전성 박막이 도전성 기판에 대해서 정극이 되도록 전압을 인가하는 것에 의해, 도전성 기판에 주입된 전자를 반도체층을 통해서, 도전성 박막으로부터 방출되도록 되어 있는 전계 방사형 전자원의 제조방법에 있어서,반도체층의 두께 방향으로, 다공질 반도체층의 도전성 박막측의 단부에 다른 부분보다 다공도가 작고 저항이 낮은 소정 두께의 저저항층을 만들도록 되어 있고,도전성 기판상에 도전체층을 형성한 후, 반도체층의 표면부분의 다공도가 다른 부분의 다공도보다 작게 되도록 하여 다공질 반도체층을 형성하는 스텝과,다공질 반도체층을 산화 또는 질화하는 것에 의해, 저저항층을 포함한 다공질 반도체층을 형성하는 스텝과,다공질 반도체층상에 도전성 박막을 형성하는 스텝 등을 포함한 전계 방사형 전자원의 제조방법.
- 제 17 항에 있어서, 반도체층의 다공질화를 양극산화에 의해 행하고, 양극산화의 기판중 최초 소정시간은 전류밀도가 작게 설정되고, 소정기간 후는 전류밀도가 크게 설정되는 전계 방사형 전사원의 제조방법.
- 제 17 항에 있어서, 반도체층의 다공질화를 양극산화에 의해 행하고, 양극산화의 기간 중 최초의 소정시간은 반도체층의 표면에 조사되는 광 파워를 작고, 소정기간 후는 광 파워가 큰 전계 방사형 전자원의 제조방법.
- 도전성 기판과, 도전성 기판의 일 표면상에 형성되고, 각각 표면이 절연층으로 피복된 주상 구조부와 나노미터 단위의 반도체 미결정으로 이루어진 다공질 구조부 등이 혼재한 평균 두께가 2㎛이하의 다공질 반도체층을 포함한 반도체층과, 반도체층상에 형성된 도전성 박막 등을 포함하고, 도전성 박막과 도전성 기판의 사이에, 도전성 박막이 도전성 기판에 대해서 정극이 되도록 전압을 인가하는 것에 의해, 도전성 기판에 주입된 전자를 반도체층을 통해서, 도전성 박막으로부터 방출되도록 되어 있는 전계 방사형 전자원의 제조방법에 있어서,반도체층의 두께 방향으로, 다공질 반도체층의 도전성 박막측의 단부에, 다공질 반도체층의 표면부분을 재결정시켜서 되는 재결정층을 구성하고, 다른 부분보다 저항이 낮은 소정 두께의 저저항층을 만들도록 되어 있고,도전성 기판상에 반도체층을 형성한 후, 반도체층을 다공질화하는 것에 의해 다공질 반도체층을 형성하는 스텝과,다공질 반도체층의 표면부분을 레이저 어닐법에 의해 재결정화하는 스텝과,다공질 반도체층을 산화 또는 질화하는 것에 의해, 저저항층을 포함한 다공질 반도체층을 형성하는 스텝과,다공질 반도체층상에 도전성 박막을 형성하는 스텝을 포함한 전계 방사형 전자원의 제조방법.
- 도전성 기판과, 도전성 기판의 일 표면상에 형성되고, 각각 표면이 절연층으로 피복된 주상 구조부와 나노미터 단위의 반도체 미결정으로 이루어진 다공질 구조부 등이 혼재한 평균 두께가 2㎛이하의 다공질 반도체층을 포함한 반도체층과, 반도체층상에 형성된 도전성 박막 등을 포함하고, 도전성 박막과 도전성 기판의 사이에, 도전성 박막이 도전성 기판에 대해서 정극이 되도록 전압을 인가하는 것에 의해, 도전성 기판에 주입된 전자를 반도체층을 통해서, 도전성 박막으로부터 방출되도록 되어 있는 전계 방사형 전자원의 제조방법에 있어서,반도체층의 두께 방향으로, 다공질 반도체층의 도전성 박막측의 단부에, 다공질 반도체층의 표면부분을 재결정시켜서 되는 재결정층을 구성하고, 다른 부분보다 저항이 낮은 소정 두께의 저저항층을 만들도록 되어 있고,도전성 기판상에 반도체층을 형성한 후, 반도체층을 다공질화하는 것에 의해 다공질 반도체층을 형성하는 스텝과,다공질 반도체층의 표면측으로부터 다공질 반도체층내에 이온주입에 의해 불순물을 이온주입하는 스텝과,다공질 반도체층을 산화 또는 질화하는 것에 의해, 저저항층을 포함한 다공질 반도체층을 형성하는 스텝과,다공질 반도체층상에 도전성 박막을 형성하는 스텝 등을 포함한 전계 방사형 전자원의 제조방법.
- 도전성 기판과, 도전성 기판의 일 표면상에 형성되고, 각각 표면이 절연층으로 피복된 주상 구조부와 나노미터 단위의 반도체 미결정으로 이루어진 다공질 구조부 등이 혼재한 평균 두께가 2㎛이하의 다공질 반도체층을 포함한 반도체층과, 반도체층상에 형성된 도전성 박막 등을 포함하고, 도전성 박막과 도전성 기판의 사이에, 도전성 박막이 도전성 기판에 대해서 정극이 되도록 전압을 인가하는 것에 의해, 도전성 기판에 주입된 전자를 반도체층을 통해서, 도전성 박막으로부터 방출되도록 되어 있는 전계 방사형 전자원의 제조방법에 있어서,반도체층의 두께 방향으로, 다공질 반도체층의 도전성 박막측의 단부에, 다공질 반도체층의 표면부분을 재결정시켜서 되는 재결정층을 구성하고, 다른 부분보다 저항이 낮은 소정 두께의 저저항층을 만들도록 되어 있고,도전성 기판상에 반도체층을 형성한 후, 반도체층을 다공질화하는 것에 의해 다공질 반도체층을 형성하는 스텝과,다공질 반도체층의 표면측으로부터 다공질 반도체층내에 열확산법에 의해 불순물을 확산시키는 스텝과,다공질 반도체층을 산화 또는 질화하는 것에 의해, 저저항층을 포함한 다공질 반도체층을 형성하는 스텝과,다공질 반도체층상에 도전성 박막을 형성하는 스텝 등을 포함한 전계 방사형 전자원의 제조방법.
- 도전성 기판과, 도전성 기판의 일 표면상에 형성되고, 각각 표면이 절연층으로 피복된 주상 구조부와 나노미터 단위의 반도체 미결정으로 이루어진 다공질 구조부 등이 혼재한 평균 두께가 2㎛이하의 다공질 반도체층을 포함한 반도체층과, 반도체층상에 형성된 도전성 박막 등을 포함하고, 도전성 박막과 도전성 기판의 사이에, 도전성 박막이 도전성 기판에 대해서 정극이 되도록 전압을 인가하는 것에 의해, 도전성 기판에 주입된 전자를 반도체층을 통해서, 도전성 박막으로부터 방출되도록 되어 있는 전계 방사형 전자원의 제조방법에 있어서,반도체층 표면을 평골화 처리한 후, 반도체층을 양극산화 처리하는 것에 의해, 다공질 구조부 표면이 도전성 기판의 표면과 평행인 다공질 반도체층을 형성하는 스텝을 포함한 전계 방사형 전자원의 제조방법.
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