KR100384092B1 - 전자방출장치의제조방법 - Google Patents

전자방출장치의제조방법 Download PDF

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KR100384092B1 KR10-1998-0710146A KR19980710146A KR100384092B1 KR 100384092 B1 KR100384092 B1 KR 100384092B1 KR 19980710146 A KR19980710146 A KR 19980710146A KR 100384092 B1 KR100384092 B1 KR 100384092B1
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컨데슨트 인터렉추얼 프로퍼티 서비시스 인코포레이티드
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Abstract

본 발명은 개구(38 또는 54)를 연장하는 고체층(36A 또는 52A)을 형성하는 방법에 관한 것으로서, 이 방법은 복수의 파티클이 유체내에 위치한 구조체를 향해 이동하고, 그 위에 축적되도록 유체내에 떠다니는 파티클(30)에 전계(EA)를 가하는 단계를 수반하고, 그와 같이 축적된 파티클과 함께 상기 구조체는 유체에서 제거되고, 고체 재료가 적어도 그와 같이 축적된 파티클 사이의 공간의 구조체위에 증착되고, 그 위에 위치하는 재료(36B 또는 52B)와 함께 파티클이 제거되고, 나머지 고체 재료는 그와 같이 제거된 파티클의 위치에서 개구를 연장하는 고체층을 형성하고, 상기 구조체는 통상 부분적으로 완성된 전자방출장치이며, 상기 고체층은 통상 전자방출장치에 대한 게이트층 또는 상기 게이트층을 형성하는데 이용된 층인 것을 특징으로 한다.

Description

전자방출장치의 제조방법{METHOD OF FABRICATING AN ELECTRON-EMITTING DEVICE}
관련 기술의 상호 참조
이 출원은 함께 출원된 헤이븐 등의 국제특허출원 PCT/US97/09196와 부분적으로 유사한 내용을 포함한다.
전계 방출 캐소드(또는 전계 에미터)는 충분한 세기의 전계가 가해지면 전자를 방출한다. 전계는 캐소드와, 통상 애노드 또는 게이트 전극으로 불리며, 상기 캐소드로부터 가까운 거리에 위치한 전극 사이에 적절한 전압을 인가함으로써 발생된다.
전계 방출 캐소드가 평면 판넬 CRT 디스플레이에 이용될 때, 캐소드로부터의 전자 방출은 주로 상당한 영역에 걸쳐서 발생한다. 전자 방출 영역은 전자 방출 부분의 통상 2차원 배열로 분할되고, 이들 각각은 대응하는 광방출부분에 대향하여 위치하여 화소(또는 픽셀)의 일부 또는 전체를 형성한다. 각각의 전자방출부분에 의해 방출된 전자는 대응하는 광방출 부분에 충돌하여 가시광을 방출한다.
일반적으로 조도는 각 광방출 부분의 영역에 걸쳐서 균일(일정)한 것이 바람직하다. 균일한 조도를 얻는 한 가지 방법은 전자가 대응하는 전자 방출 부분의 영역에 걸쳐서 균일하게 방출되도록 구성하는 것이다. 이것은 통상 전자 방출 소자가 각각의 전자 방출 부분을 작고 밀접하게 배치된 전자 방출 소자 그룹으로 제조하는 것을 포함한다.
그런 전자 방출 소자를 포함하는 전자방출장치를 제조하기 위한 여러 가지 기술이 연구되었다. 1966년 9월 20일, IEEE Conf. Record 1966 8th Conf. 관 기술(Tube Techniques), 143-147페이지에 게시된 스핀트(Spindt) 등의 "마이크론 크기의 전계 방출관의 미세 제조 기술(Microfabrication in Micron-Size Field-Emission Tubes)"에는 작고 무작위로 분포된 구형 입자가 평면 전계 방출 캐소드에서 원추형 전자 방출 소자에 대한 위치를 정하는데 어떻게 이용되는지를 기술되어 있다.
두꺼운 애노드를 갖는 전자 방출 다이오드를 제조하는데 있어서, 스핀트 외 다수는 먼저 상부 몰리브덴층이 하부 몰리브덴층에 위치한 중간 유전층위에 위치하는 구조체를 형성하였다. 구형 폴리스티렌 입자는 상부 몰리브덴층에 걸쳐서 분산되고, 그 후에 통상 알루미늄으로 구성되는 "레지스트"가 구조체의 상단에 증착된다. 일반적으로 원형 개구부는 구체를 제거하여 구체 위에 위치한 레지스트의 일부를 제거함으로써 레지스트를 관통하여 형성된다.
상부 몰리브덴층과 중간 유전층은 레지스트 개구부를 통해 에칭되어 상부 몰리브덴층과 유전층을 관통하여 아래쪽으로 하부 몰리브덴층까지 대응하는 원형 개구부를 형성한다. 그 후에 원추형 전자 방출 소자는 유전체 개구부를 통해 하부 몰리브덴에 몰리브덴을 증착함으로써 중간 유전층에서 개구부에 형성되고, 개구부 당 하나의 전자 방출 콘이 형성된다.
스핀트 등의 의해 기재된 제조 공정은 상당히 이점이 있다. 그러나, 단순히 구형 입자를 표면에 분산하는 것은 구체의 분포를 우연의 범칙에 따라 행하는 것이다. 몇몇 구체는 서로 접촉할 수 있고, 그것에 의해 바람직하지 않은 형태인 비원추형의 전자 방출 소자가 형성된다.
특히, 하부 몰리브덴층에 전자 방출 콘을 형성하기 위해 상부 몰리브덴의 원형 개구부를 통해 몰리브덴의 증착 동안 구체가 접촉함으로써 발생된 비원형 개구부가 스핀트 등에 의한 상부 몰리브덴층에 존재하면, 증착된 몰리브덴은 상부 몰리브덴층의 비원형 개구부를 통과하고, 일반적으로 서로 병합된 콘 그룹과 같은 형상을 갖고, 하나 이상의 팁(tip)을 갖는 전자 방출 구조체를 형성하기 위해 하부 몰리브덴에 축적된다. 원추형 전자 방출 소자를 형성하기 위해 행해지는 제조 공정으로, 병합된 콘 구조체의 팁은 통상 전자 방출 콘의 팁만큼 뾰족하지 않다. 결과적으로, 병합된 콘 구조체에 대한 인가(turn-on) 전압은 보통 콘에 대한 인가 전압보다 크다. 다시, 이것은 전자 방출 영역에 걸쳐서 균일하지 않은 전자 방출을 초래한다.
입자 사이의 공간에 형성된 층을 관통하는 개구부를 형성하기 위해 입자를 이용하는데 있어서, 특히 그와 같이 형성된 개구부가 매우 균일한 전자 방출을 제공할 필요가 있는 영역 전자 에미터의 전자 방출 소자의 위치를 결정하는데 이용될 때 표면을 따라 입자들이 서로 접촉하는 것을 상당히 억제하는 기술에 따라 표면에 걸쳐서 입자들을 분포시키는 것이 바람직하다.
본 발명은 개구부가 관통하여 연장되는 고체층의 형성에 관한 것이다. 본 발명은 또한 평면 판넬형 음극선관("CRT")과 같은 제품에 적합한 통상 캐소드로 불리는 전자방출장치를 제조하는데 있어서 그러한 고체층을 이용하는 것에 관한 것이다.
도 1a 내지 도 1i는 본 발명에 따른 전기이동 증착을 이용하는 게이트를 갖는 전자 에미터를 제조하는 일련의 단계들을 나타내는 단면도,
도 2a 내지 도 2i는 본 발명에 따른 전기이동 증착을 이용하는 게이트를 갖는 전자 에미터를 제조하는 일련의 다른 단계들을 나타내는 단면도,
도 3a 내지 도 3i는 본 발명에 따른 전기이동 증착과 과도한 에미터 콘 재료의 전기화학 제거를 이용하는 게이트를 갖는 전자 에미터를 제조하는 일련의 다른 단계를 나타내는 단면도,
도 4는 도 1a 내지 도 1i, 도 2a 내지 도 2i 또는 도 3a 내지 도 3i의 처리에서 전기이동 증착을 실행하는 장치의 개략단면도 및
도 5는 본 발명에 따라 제조된 게이트를 갖는 전자 에미터를 포함하는 평면 CRT 디스플레이의 단면도이다.
도면 및 실시예에 대한 설명에서 동일하거나 매우 유사한 요소 또는 요소들을 나타내기 위해 동일의 인용부호가 적용된다.
본 발명은 입자 사이의 공간에 형성된 층을 통과하는 개구부를 형성하는데 있어서 표면에 걸쳐서 입자를 분포시키는 기술을 이용한다. 본 발명에 있어서, 유체에 떠다니는 입자는 적절한 강도의 전계가 가해지면 표면위에 축적된다. 이 절차는 일반적으로 통상 구형상의 입자가 대전되었는지 그렇지 않은지에 따라 전하를 전기이동(electrophoretic) 증착 또는 유전이동(dielectrophoretic) 증착으로 불린다. 전기이동 또는 유전이동 증착 공정의 특성 때문에, (a) 입자의 표면 밀도가 입자의 단층보다 상당히 적고, (b) 증착 조건이 적절히 제어되며, (c) 입자와 증착 표면이 적당한 특성을 가지면 입자는 증착 표면을 따라 서로 접촉하지 않도록 상당히 억제된다.
다음에 전기이동/유전이동적으로 증착된 입자는 층에 개구부를 형성하는데 이용된다. 이들 개구부들은 영역 전자 에미터의 전자 방출 소자에 대한 위치를 정하는데 사용되는 것이 바람직하다. 입자는 서로 접촉하지 않도록 상당히 억제되기 때문에, 바람직하지 않은 형태로 발생되는 전자 방출 소자의 비율이 상당히 줄어든다. 예를 들어, 본 발명의 기술이 원추형을 갖는 전자방출소자를 형성하는 공정에 사용될 때, 바람직하지 않은 병합된 콘 구조체로서 형성된 전자방출소자의 비율은 매우 낮다. 따라서, 이와 같이 생성된 전자 에미터는 매우 균일한 전자 방출을 제공할 수 있다.
특히, 본 발명에 따르면, 유체에 떠다니는 입자에는 먼저 다수의 입자들이 유체내에 위치한 구조체의 주표면으로 이동하여 그 위에 축적되도록 전계가 인가된다. 입자들은 통상 전기적으로 대전된다. 입자들은 유체에 합쳐지지만 유체내의 입자 대전 성분의 결과로서 유체와 합쳐질 때 입자가 대전되는 단계에 앞서 전하는 입자에 존재한다. 몇몇 경우에, 입자들은 대전되지 않는데, 특히 분극 가능하고, 전계가 적당한 비균일 수렴 특성을 가질 때 대전되지 않는다. 유체는 통상 액체이지만, 기체일 수도 있다.
그와 같이 축적된 입자들을 포함하는 구조체는 유체로부터 제거된다. 다음에 고체 재료가 적어도 입자 사이의 공간에 구조체의 주표면위에 증착된다. 입자위에 위치하는 소정 재료를 포함하는 다수의 입자들은 구조체로부터 제거된다. 선택된 나머지 고체 재료는 다수의 개구부가 그와 같이 제거된 입자의 위치를 관통하여 연장되는 고체층을 형성한다.
구조체는 통상 하부의 전기적 비절연 영역과 그 위에 위치하는 전기적 절연영역을 포함한다. 후술되는 바와 같이, "전기적 비절연"은 전기적 도전성 또는 전기적 저항성을 나타낸다. 고체층은 절연층위에 위치한다. 에칭 마스크로서 기능하는 고체층으로, 절연층은 고체층의 개구부를 통해 에칭되어 절연층을 통과하여 아래쪽으로 하부의 비절연 영역까지의 대응하는 유전체 개구부를 형성한다. 생성된 구조체는 여러 가지 목적으로 사용될 수 있다.
구조체는 게이트를 갖는 전자 에미터의 일부로서 이용되는 것이 바람직하다. 이 경우에, 전자방출소자는 하부의 비절연 영역위에 형성된다. 각각의 전자방출소자는 적어도 일부는 유전체 개구부 중 대응하는 하나의 개구부에 위치한다. 한 예에서, 고체층 자체는 전자 에미터의 게이트층을 형성한다. 다른 예에서, 전기이동/유전이동 입자 증착을 실행하기 전에 상기 구조체는 절연층과 고체층 사이에 위치하는 별개의 게이트층을 갖는다. 게이트층은 고체층의 개구부를 통해 에칭되어 게이트층을 통과하는 게이트 개구부를 형성하고, 그 후 유전체 개구부와 전자방출소자가 형성된다.
고체층이 게이트층을 형성하는 것이 바람직한 다른 실시예에서, 고체층의 개구부가 게이트 개구부가 되고, 구조체는 절연층과 고체층 사이에 위치하는 중간층을 갖는다. 중간층은 전기이동/유전이동 증착 동안 입자의 응집(clumping)을 억제한다. 이에 따라 특히 고체층이 게이트층일 때 입자 표면 밀도가 증가한다. 또한 중간층은 통상 접착층으로서 기능한다.
전기이동/유전이동 증착을 실행한 후, 입자들을 제거하는 마지막 예에서 언급된 구조체의 처리는 중간층을 통해 대응하는 개구부를 형성하기 위해 게이트 개구부를 통해 중간층을 에칭하는 것을 수반한다. 다음에 절연층은 절연층을 통과하여 하부의 전기적 비절연 영역까지의 대응하는 유전체 개구부를 형성하기 위해 중간 및 게이트 개구부를 통해 에칭된다. 전기적 비절연 에미터 재료는 게이트층위에 증착되고, 하부의 비절연 영역위에 적어도 부분적으로 전자방출소자를 형성하기 위해 게이트 개구부내에 증착된다. 게이트층위에 축적된 에미터 재료의 적어도 일부는 전기화학적으로 제거된다. 전기이동/유전이동 입자 증착과 과도한 에미터 재료의 전기화학적 제거를 조합함으로써 전자 에미터를 매우 효율적으로 제조할 수 있다.
앞서의 방법 중 하나로 전자 에미터를 제조함으로써 전자방출소자의 위치는 일반적으로 전기이동/유전이동적으로 증착된 입자의 위치에 수직방향으로 중심을 둔다. 결론적으로, 전자 방출은 전자 방출 영역에 걸쳐서 매우 균일하다. 본 발명은 종래 기술에 비해 상당한 개선을 제공한다.
본 발명은 게이트를 갖는 전계 방출 캐소드에 대하여 게이트 전극에 개구부를 확정하기 위해 구조체의 표면을 따라 전기이동 및/또는 유전이동적으로 분포된 입자을 이용한다. 본 발명에 따라 제조된 각각의 전계 에미터는 형광 영역을 개인용 컴퓨터, 휴대용 컴퓨터 또는 워크스테이션용의 평면 판넬 비디오 모니터의 음극선관의 전면 플레이트 위의 형광영역을 여기 하는데 적합하다.
다음의 전기학적 정의는 아래의 설명에서 이용된다. 용어 "전기적 절연"(또는 "유전")은 일반적으로 1010??-㎝보다 큰 고유저항을 갖는 재료에 적용된다. 따라서 "전기적 비절연"은 1010??-㎝보다 작은 고유저항을 갖는 재료에 관한 것이다. 전기적 비절연 재료는 (a) 고유저항이 1??-㎝ 미만인 전기적 도전성 재료와 (b) 고유저항이 1??-㎝ 내지 1010??-㎝ 범위내에 있는 전기적 저항성 재료로 나뉘어진다. 이런 종류는 다만 1volt/㎛의 전계에서 결정된다.
전기적 도전성 재료(또는 전기 전도체)의 예로는 금속, 금속-반도체 화합물(금속 규소 화합물과 같은) 및 금속-반도체 공융 혼합물을 들 수 있다. 전기적 도전성 재료는 또한 중간 또는 고레벨까지 도프처리된 반도체(n형 또는 p형)를 포함한다. 전기적 저항성 재료는 진성 및 약간 도프처린된 반도체(n형 또는 p형)를 포함한다. 전기적 저항성 재료의 다른 예로는 (a) 세라믹 합금(cermet)(금속 입자이 내재된 세라믹)과 같은 금속-절연체 조성물, (b) 그래파이트, 아모퍼스 카본 및 변형된(예를 들어 불순물이 주입되거나 레이저로 변형된) 다이아몬드 및 (c) 실리콘-카본-질소와 같은 특정한 실리콘-카본 화합물을 들 수 있다.
도면을 참조하면, 도 1a 내지 도 1i(집합적으로 도 1)는 캐소드의 게이트층에 개구부를 확정하는 구형 입자들을 증착하기 위해 전기이동 기술을 사용하는 본 발명에 따라 게이트를 갖는 전계 방출 캐소드를 제조하는 공정을 나타낸다. 도 1의 제조 과정의 출발점은 통상 세라믹 또는 유리로 구성되는 전기적 비절연 기판(20)이다. 도 1a 참조. 전계 에미터에 대한 지지체를 갖는 기판(20)은 판형상으로 구성된다. 평면 CRT 디스플레이에서, 기판(20)은 적어도 후면 플레이트의 일부를 구성한다.
하부의 전기적 비절연 에미터 영역(22)은 도 1a에 도시된 바와 같이 기판(20)의 상단을 따라 제공된다. 도 1a에 명확하게 도시되지는 않았지만, 하부의 비절연 영역(22)은 통상 하부의 전기적 도전층과 상부의 전기적 저항층으로 구성된다. 하부의 도전층은 대개 크롬 또는 니켈과 같은 금속으로 형성된다. 상부의 저항층은 통상 세라믹 합금 또는 실리콘-탄소-질소 화합물로 구성된다.
하부의 비절연 영역의 적어도 하부 도전층은 통상 열 전극으로 불리는 일군의 병렬 에미터-전극 라인으로 패턴화된다. 영역(22)이 이와 같이 구성될 때, 최종적인 전계 방출 구조체는 특히 평면 디스플레이에 형광체를 선택적으로 여기하는데 적합하다. 그럼에도 불구하고, 영역(22)은 다른 여러 가지 패턴으로 구성되거나 패턴화되지 않을 수도 있다.
매우 균일한 전기적 절연층(24)이 상기 구조체의 상단에 제공된다. 하부의 비절연 영역(22)이 어떻게 구성되는지에 따라 절연층(24)의 일부가 기판(20)과 접촉할 수 있다. 층(24)은 통상 실리콘 산화물 또는 실리콘 질화물로 구성된다. 층(24)의 일부는 나중에 에미터/게이트 전극간 유전체가 된다.
절연층(24)의 두께는 나중에 형성되는 전자방출소자가 층(24) 상단의 약간 위까지 연장되는 팁을 갖는 콘과 같은 형태를 갖을 만큼 충분히 커야 한다. 각각의 전자 방출 콘의 높이는 후술되는 바와 같이 그 전자 방출 콘에 대한 게이트 개구부를 확정하는데 사용된 구형 입자의 직경에 의해 결정되는 하부 직경에 의존한다. 절연층(24)의 두께는 통상 구형 입자의 직경보다 약간 크다. 절연층 두께의 통상적인 범위는 0.1-3㎛이고, 통상 0.3-0.35㎛이다.
형성된 구조체(20/22/24)는 도 1b에 일반적으로 도시된 바와 같이 전기이동 증착 장치의 유체(26) 속에 위치한다. 구조체(20/22/24)는 전기이동 증착 장치의 하단 플레이트(28)에 위치하고, 유체(26)에 의해 완전히 덮여진다. 통상 유체(26)는 액체이고, 에탄올(ethanol)이 바람직하다. 대안적으로, 유체(26)는 질소와 같은 기체일 수도 있다.
고체인 구형 입자(30)들은 유체(26)를 떠다닌다. 구형 입자(30)는 유체(26)내로 구조체(20/22/24)를 위치시키기 전 또는 후에 유체(26)내로 유입될 수 있다. 입자(30)는 통상 음전하로 대전되어 있다. 도 1b는 각각의 구체(30)가 적어도 하나의 이중 음전하를 갖는 예를 나타낸다.
구형 입자(30)는 통상 폴리스티렌으로 형성된다. 이 경우에 입자(30) 위의 각각의 이중 음전하는 통상 그 입자(30)에 카르복실기를 부착함으로써 발생한다. 입자(30)에 대한 대체 재료는 유리(예를 들어 실리콘 산화물), 폴리스티렌 외의 폴리머(예를 들어 라텍스(latex)) 및 알콜, 산, 아미드 및 설폰기와 같은 관능기로 코팅된 폴리머를 포함한다.
전하는 유체(26)로 유입되기 전 또는 후에 입자(30)에 위치할 수 있다. 폴리스티렌과 같은 폴리머에 대하여, 전하를 제공하는 전기적으로 대전된 기는 유체(26)속에 유입되기 전에 입자(30)에 존재한다. 특히, 폴리스티렌에 부착된 카르복실기는 폴리스티렌을 형성하는 전구 단위체(precursor monomer)를 차단한다. 보통 중성(전기적으로 대전되지 않은)인 유리 및 다른 재료에 대하여, 유체(26)는 적절한 계면 활성제와 같은 전하 유도 성분을 갖는다. 입자(30)가 보통 대전되지 않은 재료로 구성되는 경우에, 입자(30)는 유체(26)내로 유입될 때 전기적으로 대전된다.
입자(30)가 폴리스티렌으로 구성되는 경우에, 0.1-3㎛의 직경을 갖고, 통상 0.3㎛ 정도이다. 통상 평균 입자 직경의 표준 편차는 10% 미만으로 매우 작고, 통상 2% 정도이다. 유체(26)와 구체(30)가 각각 에탄올과 폴리스티렌으로 구성되는경우에, 유체(26)내의 구체(30)의 농도는 108-1014구체/리터이고, 통상 1011구체/리터 정도이다.
전압원(32)은 하부 비절연 영역(22)과, 유체(26)내의 구조체(20/22/24)위에 위치한 전극(34) 사이에 전압 VA을 인가한다. 인가 전압 VA는 구조체(20/22/24)와 전극(34) 사이의 유체(26) 일부에서 인가 전계 EA를 발생한다. 비절연 영역(22)은 전기이동 증착 동안 양전극 또는 애노드로서 기능한다. 상부 전극(34)은 음전극 또는 캐소드이다. 따라서, 전계 EA는 양전극(22)에서 음전극(34)으로 향한다.
구형 입자(30)는 음으로 대전되고, 전계 EA는 구조체(20/22/24)와 음전극(34) 사이에 위치한 입자(30)를 절연층(24)을 향해 이동(또는 이전)시킨다. 몇몇 입자(30)는 층(24)의 상부 표면에 축적된다. 입자(30)가 음으로 대전되기 때문에, 층(24)의 입자(30) 표면 밀도가 입자(30) 사이의 평균 간격이 실질적으로 입자(30)의 단층보다 실질적으로 작으면, 층(24)의 상부 표면의 특정 위치에서의 입자(30)의 축적은 다른 입자(30)가 그 입자(30)에 가까운 위치에 축적되는 것을 상당히 억제한다.
또한, 입자(30)가 층(24)의 상부 표면을 따라 서로 접촉하는 것이 억제되는 정도는 입자 증착 조건에 의존하고, 증착 표면의 특성은 증착 표면에서 실행된 표면 준비 단계를 포함하며, 입자 특성은 입자(30)에 부착된 작용기를 포함한다. 증착 표면이 깨끗할 때 입자 응집 경우는 줄어든다.
절연층(24)상의 입자 축적률은 (다른 것 중에서도) 인가 전압 VA(또는 인가 전계 EA)의 크기와 유체(26)내의 입자(30)의 밀도에 의존한다. 전압 VA는 전극 간격에 따라 1-300볼트이고, 전극 간격은 유체(26)가 에탄올로 구성될 때 보통 2-15㎝이다. 전극 간격은 통상 전계 에미터의 영역이 증가함에 따라 증가한다. 유체(26)가 에탄올인 경우 전극 간격 3-10㎝에 대하여, 전압 VA는 5-100볼트이고, 통상 20볼트이다.
절연층(24)의 상부 표면에 바람직한 밀도의 입자(30)가 축적될 만큼 충분한 시간 동안 전계 EA가 입자(30)에 가해진다. 입자(30)의 표면 밀도는 대개 107-1011입자/㎠이고, 5분의 증착 시간에 대하여 통상 5x108입자/㎠이다. 구체(30)의 음전하는 서로 접촉(및 응집)하는 것이 상당히 억제되기 때문에, 입자 표면 밀도는 층(24)의 상단을 따라 입자이 서로 접촉하는 것을 억제하는 조치가 취해지지 않을 경우에 허용 가능한 것보다 상당히 높다.
구형 입자(30)는 절연층(24)에 매우 강하게 부착된다. 판데르 바알스(Van der Waals) 힘이 적어도 부분적으로 부착 매커니즘을 제공할 것으로 생각된다. 소망의 입자 축적 시간이 종료하면, 층(24)의 상부 표면에 부착된 입자(30)를 갖는 구조체(20/22/24)는 전기이동 증착장치에서 제거되고, 도 1c에 도시된 구조체를 발생하기 위해 건조된다.
도 1b 및 도 1c의 실시예에서, 입자(30)는 다만 한 가지 형태의 재료로(실리콘 산화물 또는 실리콘 질화물)로 형성된 증착 표면(절연층(24)의 상부 표면)에 축적된다. 그러나, 아래 기술된 도 5에 도시된 바와 같이, 입자(30)는 여러 가지 형태의 재료로 형성된 증착 표면(또는 증착 표면들)에 축적될 수 있다. 이 경우에, 한 가지 형태의 재료로 구성된 표면 부분의 입자 표면 밀도는 다른 형태의 재료로 형성된 인접 또는 근접한 표면 부분의 입자 표면 밀도와는 상당한 차이가 있을 수 있다.
예를 들어, 본 발명의 전기이동 증착 기술이 한 구조체의 특정 부분에 있는 크롬 표면 부분과 그 구조체의 다른 부분에 있는 절연층(24)의 실리콘 산화물 표면 부분에서 동시에 실행되는 경우에, 크롬 표면 부분의 입자 표면 밀도는 통상 실리콘 산화물 표면 부분의 입자 표면 밀도의 수배 정도로 상당히 높다. 따라서 전기이동 증착은 증착 조건, 증착 표면 특성, 증착 표면 준비, 입자 특성, 인가 전계, 입자(30)가 떠다니는 유체(26)의 특성 및 유체(26)내의 입자(30)의 밀도에 따라 매우 선택적일 수 있다.
전기적 비절연 게이트 재료는 통상 절연층(24)의 상부 표면에 대개 수직인 방향으로 구조체(20/22/24/30)의 상단에 증착된다. 게이트 재료는 도 1d에 도시된 바와 같이 게이트층(36A)을 형성하기 위해 입자(30) 사이의 공간에 있는 층(24)에 축적된다. 게이트 재료의 일부분(36B)은 입자(30)의 상반구(hemisphere)에 동시에 축적된다.
게이트 재료 증착은 통상 증착 또는 시준된 스퍼터링에 의해 실행된다. 게이트 재료는 대개 크롬, 니켈, 몰리브덴, 티타늄, 텅스텐 또는 금과 같은 금속으로구성된다. 게이트 재료 부분(36B)이 게이트층(36A)에 교락하는 것을 방지하기 위해, 게이트 재료 두께는 보통 구(30)의 평균 반경보다 작다.
고체 입자(30)는 구조체의 다른 부분을 현저히 악화시키지 않는 기술에 따라 제거된다. 입자(30)이 폴리스티렌으로 구성될 때 입자(30)를 제거하기 위해 통상 기계적인 공정이 사용된다. 예를 들어 입자(30)는 초음파/메가소닉(megasoinc) 동작에 의해 제거될 수 있다. 구체(30)를 제거하기 위해 고압 물 분사기가 대안적으로 사용될 수도 있다. 입자(30)은 또한 크실렌과 같은 용매에서 용해함으로써 화학적으로 제거될 수 있다.
초음파/메가소닉 동작이 구체 제거를 위해 이용되는 경우에, 대부분의 구체(30)는 동작 중 초음파 부분 동안 제거된다. 초음파 동작은 통상 웨이퍼를 작은 용량 백분율의 발트론(Valtron) SP2200 알칼라인 세제(2-부틸옥시에탄올 및 비이온 계면 활성제)를 갖는 탈이온수조에 배치하고, 이 수조에 10분 동안 초음파 주파수를 쪼임으로써 실행된다. 초음파 조로부터 웨이퍼를 제거한 후에, 웨이퍼는 탈이온수로 세정된다. 나머지 구(30)를 제거하기 위해 초음파 동작 후에 실행된 메가소닉 동작은 통상 작은 용량 백분율(예를 들어 0.5%)의 발트론 SP2200 알칼라인 세제를 갖는 다른 탈이온수조에 배치하고, 그 수조에 15분 동안 메가소닉 주파수를 쬐는 것을 수반한다. 이후 웨이퍼는 메가소닉 수조에서 제거되고, 탈이온수로 세정되며, 탈수 건조된다.
입자(30)의 전하를 대부분 중화하는 세제가 초음파 및 메가소닉 동작 동안 발트론 SP2200 세제 대신에 사용될 수 있다. 전하를 중화하는 세제는 통상 이온계면 활성제를 포함한다.
입자(30)을 제거하는 동안, 도 1e의 구조체를 형성하기 위해 게이트 재료 부분(30B)이 제거된다. 이후 게이트 개구부(38)는 제거된 입자(30)의 위치에서 게이트층(36A)을 통해 아래쪽으로 절연층(24)까지 연장된다. 각각의 게이트 개구부(38)는 대응하는 제거된 입자(30)와 수직방향으로 중심이 오게 된다. 입자(30)는 일반적으로 구형이기 때문에 게이트 개구부(38)는 일반적으로 원형이다.
절연층(24)을 통해 아래쪽으로 하부 비절연 영역(22)까지 대응하는 유전체 개구부(또는 유전체 열린 공간)(40)을 형성하기 위해 절연층(24)은 게이트 개구부(38)를 통해 에칭된다. 도 1f를 참조하면, 전극간 유전체(24A)는 나머지 절연층(24)이다. 에칭은 통상 적어도 부분적인 등방성 방식으로 실행된다. 결과적으로, 유전체 개구부(40)는 게이트층(36A)의 약간 언더컷(undercut)한다. 각각의 개구부(40)는 대응하는 게이트 개구부(38)에 수직방향으로 중심이 오게 된다.
리프트 오프(lift-off) 층(42)은 전극간 유전층(24A)의 상부 표면에 실질적으로 수직인 축을 중심으로 리프트 오프 재료원 대해 구조체를 회전시키면서 게이트층(36A)의 상부 표면에 대해 적당한 각도, 통상 약 45°의각도로 적당한 리프트 오프 재료를 증착함으로써 게이트층(36A)의 상단에 형성된다. 도 1g 참조. 리프트 오프 층(42)의 일부는 통상 게이트 개구부(38)의 게이트층(36A) 에지를 포함한다. 리프트 오프 증착 각도는 실질적으로 어떤 리프트 오프 재료도 유전체 열린 공간(40)의 하부 비절연 영역(22)에 축적되지 않을 만큼 충분히 낮은 값으로 설정된다.
리프트 오프 재료는 통상 알루미늄과 같은 금속이다. 대안적으로, 리프트 오프 재료는 알루미늄 산화물과 같은 유전체일 수 있다. 리프트 오프 재료는 금속/유전체 화합물일 수도 있다. 리프트 오프 재료의 조성은 게이트층(36A), 절연층(24A), 하부 비절연 에미터 영역(36A) 및 전자방출소자를 형성하는 재료와 관련하여 선택적으로 에칭될 수 있는 한 그 조성은 특별히 중요하지 않다.
전기적 비절연 에미터 콘 재료는 게이트층(36A)의 상부 표면에 수직 방향으로 구조체의 상단에 증착된다. 에미터 콘 재료는 리프트 오프 층(32)에 축적되고, 게이트 개구부(38)를 통과하여 유전체 열린 공간(40)의 하부 비절연 영역(22)에 축적된다. 콘 재료가 유전체 열린 공간(40)으로 들어가기 위해 통과하는 개구부는 콘 재료가 비절연 영역(22)에 축적됨에 따라 점차 폐쇄된다. 이 개구부가 완전히 폐쇄될 때까지 증착이 실행된다. 그 결과, 콘 재료는 유전체 열린 공간(40)에 축적되어 도 1h에 도시된 바와 같이 각각의 전자방출소자를 형성한다. 콘 재료로 이루어진 연속층(44B)이 리프트 오프 층(42)위에 동시에 형성된다. 콘 재료는 통상 몰리브덴, 니켈, 크롬 또는 니오븀과 같은 금속 또는 티타늄 탄화물과 같은 내화 금속 탄화물이다.
이후 리프트 오프 층(42)은 적당한 에칭액으로 제거된다. 층(42)을 제거하는 동안에, 여분의 콘 재료 층(44B)이 리프트 오프된다. 도 1i는 이와 같은 전자 에미터를 나타낸다. 각각의 전자방출소자(44A)는 대응하는 게이트 개구부(38)와 수직방향으로 중심이 오게 되고, 따라서 게이트 개구부(38)를 형성하는데 이용된구형 입자(30)의 위치와 수직방향으로 중심되게 된다.
입자(30)는 (입자 표면 밀도가 입자(30)의 단층보다 적은 경우에) 구(30)가 서로 접촉하는 것을 상당히 억제하는 전기이동 기술에 의해 절연층(24)에 걸쳐서 분산되기 때문에, 거의 모든 전자방출소자(44A)는 뾰족한 팁을 갖는 단순한 콘 형태를 갖는다. 2개 이상의 구(30)가 서로 접촉하여 발생하는 바람직하지 않은 병합된 콘 형태를 갖는 소자(44A)는 거의 없다. 전자방출소자(44A)의 인가 전압은 소자(44A)에서 소자(44A)로 거의 변화하지 않는다. 따라서, 전자방출소자(44A)가 점유하는 영역에 걸친 전자방출의 균일성이 향상된다.
게이트층(36A)은 하부 비절연 영역(22)의 에미터 열 전극에 수직으로 연속하는 일련의 게이트 라인그룹으로 패턴화될 수 있다. 다음에 게이트 라인은 행 전극으로 기능한다. 게이트층(36A)에 적절한 패터닝이 가해지면, 전계 에미터는 대안으로 게이트층(36A)의 일부와 접촉하고, 열 전극에 수직으로 연장되는 독립된 행 전극을 가질 수 있다. 이 게이트 패터닝과 (수반되는 경우) 행 전극 형성은 통상 원추형 방출소자(44A)의 형성 이전에 행해지지만, 도 1i에 도시된 단계에 이어서 행해질 수 있다.
에미터 콘을 형성하기 전에 콘 증착을 위해 리프트 오프 층을 형성하는 대신에, 콘 증착 리프트 오프 층은 본 발명에 따른 게이트를 갖는 전계 방출 캐소드를 제조하는데 있어서 보다 이전 단계에서 형성될 수 있다. 도 2a 내지 도 2i(집합적으로 "도 2")는 캐소드의 게이트층위에 제공된 리프트 오프 층에 개구부를 정하는 전기이동 기술이 구형 입자를 적층하는데 이용되는 제조 공정을 나타낸다. 도 2a에 도시된 바와 같이, 초기에 구조체는 이전에 기술된 방식으로 구성된 기판(20), 하부 비절연 영역(22) 및 절연층(24)을 포함한다.
또한, 전기적 비절연 게이트층(50)이 절연층(24)위에 위치한다. 통상 크롬, 니켈, 몰리브덴, 티타늄 또는 텅스텐과 같은 금속인 게이트층(50)은 증착, 스퍼터링 및 화학 기상 증착(chemical vapor deposition)과 같은 여러 가지 방식으로 형성될 수 있다. 도 1의 공정과 대비하면, 도 2의 공정에서 게이트 재료 증착은 실질적으로 절연층(24)의 상부 표면에 수직인 방향에서 실행될 필요는 없다. 게이트층(50)은 게이트층(36A)에 대하여 위에 기술한 방식으로 패턴화된다. 즉, 게이트층은 행 전극으로 기능하고, 에미터 열 전극에 수직으로 연장되는 병렬 게이트 라인으로 패턴화될 수 있다. 대안으로, 층(50)이 적절히 패턴화되면, 구조체는 층(50)의 일부와 접촉하는 개별적인 행 전극을 가질 수 있다.
구조체(20/22/24/50)는 상기한 전기이동 증착 장치의 유체(26)내에 위치한다. 도 2b 참조. 마찬가지로 고체 구형 입자(30)는 유체(26)내에서 떠다닌다. 전압원에 의해 제공된 전압 VA가 상기한 방식으로 하부 비절연 영역(22)과 전극(34)에 인가된다. 대안으로, 전기이동 증착 동안 양전극 또는 애노드로서 비절연 영역(22) 대신에 게이트층(50)이 사용될 수 있다. 이 경우에 인가 전압 VA는 1-300볼트가 아니라 1-100볼트, 통상 15볼트이다.
인가된 전계 EA가 작용하면, 게이트층(50)과 음전극(34) 사이에 위치한 입자(30)은 게이트층(50)을 향해 이전한다. 입자(30)의 일부는 도 1의 공정에서입자(30)가 절연층(24)에 축적되는 것과 동일한 방식으로 게이트층(50)에 축적된다. 특히, 입자(30)는 서로 접촉하지 않고 게이트(50)의 상단에 축적된다. 소망의 입자 축적 시간이 종료하면, 입자(30)가 게이트층(50)의 상부 표면에 부착된 입자를 갖는 구조체(20/22/24/50)는 전기이동 증착 장치로부터 제거되고, 도 2c의 구조체를 형성하기 위해 건조된다.
적절한 리프트 오프 재료가 절연층(24)의 상부 표면에 수직인 방향에서 구조체의 상단에 증착된다. 리프트 오프 재료로 이루어진 층(52A)이 도 2d에 도시된 바와 같이 입자(30) 사이의 공간에 위치한 게이트층(50)에 축적된다. 리프트 오프 재료의 일부(52B)는 통상 구체(30)의 상반구에 축적된다.
리프트 오프 재료 부분(52B)이 리프트 오프 층(52A)과 교락되는 것을 방지하기 위해, 리프트 오프 재료 두께는 통상 평균 구체 반경보다 작다. 게이트층(36A)의 두께가 통상 평균 구체 반경보다 작아야 하는 도 1의 공정과 대비하면, 도 2의 공정에서 바람직하지 않은 교락을 방지하는 것은 도 1의 공정보다 게이트층 두께에 그리 제한을 두지 않는다. 이는 특히 에칭 마스크로서 리프트 오프 층(52A)을 사용하여 층(50)을 통과하는 게이트 개구부를 형성하는 아래에 기술된 에칭 동안 리프트 오프 층(52A)까지 게이트층(50)의 선택적인 에칭의 정도가 높을 경우, 즉 게이트 재료가 리프트 오프 재료보다 더 에칭되는 경우에 들어맞는다. 주어진 구체 직경에 대하여, 도 2의 공정에서 게이트층(50)은 도 1의 공정에서 게이트층(36A)보다 두께가 더 클 수도 있다.
도 2의 공정에서 입자(30)는 도 1의 공정에서 이용된 기술에 따라 구조체로부터 제거된다. 입자를 제거하는 동안, 리프트 오프 재료 부분(52B)이 리프트 오프된다. 이에 의해 도 2d의 구조체가 형성된다. 다음에 개구부(54)는 제거된 입자(30)의 위치에서 리프트 오프 층(52A)을 통해 연장된다. 각각의 개구부(54)는 대응하는 제거된 구(30)와 수직방향으로 중심되게 된다.
게이트층(50)은 층(50)을 통해 아래쪽으로 하부 비절연 영역(24) 까지 대응하는 게이트 개구부(56)를 형성하기 위해 개구부(54)를 통해 에칭된다. 도 2f를 참조하면, 항목 "50A"는 게이트층(50)의 패턴화된 나머지 부분이다. 에칭은 게이트 개구부(56)의 측면 영역이 대응되는 개구부(54)의 측면 영역보다 크기가 크거나 동일하게 구성하는 방식으로 실행될 수 있다. 도 2f는 각각의 게이트 개구부(56)가 대응하는 개구부(54)보다 측면으로 더 넓고, 따라서 리프트 오프 층(52A)의 아래 부분을 약간 언더컷 되어있는 예를 나타낸다. 어느 한 경우에, 각각의 게이트 개구부(56)는 대응하는 개구부(54)와 수직방향으로 중심되게 된다.
절연층(54)은 층(24)을 통해 아래쪽으로 하부 비절연 영역(22)까지 대응하는 유전체 개구부(58)를 형성하기 위해 개구부(54, 56)를 통해 에칭된다. 도 2g를 참조하면, 항목 "24B"는 절연층(24)의 나머지 부분이다. 에칭은 통상 유전체 개구부(58)가 약간 게이트층(50A)이 약간 언더컷 되도록 적어도 부분적인 등방성 방식으로 실행된다. 각각의 유전체 열린 공간(58)은 대응하는 개구부(54, 56)와 수직방향으로 중심되게 된다.
전기적 비절연 에미터 콘 재료는 도 1의 공정에서 기술된 방식으로 증착된다. 에미터 콘 재료는 도 2h에 도시된 바와 같이 하부 비절연 영역(22)에 전자방출소자(60A)를 형성하기 위해 유전체 개구 공간(58)에 넣어진다. 각각의 전자방출소자(60A)는 대응하는 게이트 개구부(56)와 수직방향으로 중심되게 된다. 콘 재료는 또한 콘 재료로 이루어지는 연속층(60B)을 형성하기 위해 리프트 오프 층위에 축적된다. 마찬가지로 에미터 콘 재료는 통상 몰리브덴, 니켈, 크롬 또는 니오븀과 같은 금속 또는 티타늄 탄화물과 같은 내화 금속 탄화물이다.
리프트 오프 층(52A)은 콘재료층(60B)이 리프트 오프되는 동안 적절한 에칭제로 제거된다. 이와 같은 구조체가 도 2i에 개시되어 있다.
도 1의 공정에서 전자방출소자(44A)와 같이 도 2의 공정에서 각각의 전자방출소자(60A)는 대응하는 제거된 구(30)의 위치와 수직방향으로 중심되게 된다. 도 1i의 전계 에미터에 있는 거의 모든 전자방출소자(44A)가 원추형이라는 실질적으로 동일한 이유 때문에, 도 2i의 전계 에미터에 있는 거의 모든 전자방출소자(60A)는 콘 형상을 갖는다. 최종 결과로 전자방출소자(60A)는 전자 방출 영역에 걸쳐서 매우 균일한 전자 방출을 제공한다.
여러 가지 기능을 실행하는 하나 이상의 중간층이 구형 입자(30)를 증착하고, 게이트층을 형성하기 전에 절연층(24)위에 제공될 수 있다. 예를 들어, 중간층은 입자(30)가 중간층위에 축적될 때 입자(30)의 응집을 억제함으로써 입자(30)의 분산을 개선할 수 있다. 또한 중간층은 통상 부착 기능, 즉 게이트층 자체가 전극간 유전체 재료에 잘 부착되지 않을 때 절연층(24)과 게이트층에 잘 부착되도록 하는 기능을 실행한다. 중간층이 전기적 비절연 재료로 구성될 때, 중간층은 게이트 전극의 일부를 형성한다.
도 3a 내지 도 3i(집합적으로 "도 3")는 입자 응집을 실질적으로 억제하는 중간층위에 구형 입자(30)를 증착하기 위해 전기이동 기술을 사용하는 본 발명에 따른 게이트를 갖는 전계 방출 캐소드를 제조하는 공정을 나타낸다. 도 3의 공정은 도 3a로 반복하여 도시된 도 1a의 구조체(20/22/24)에서 시작한다.
중간층(62)은 도 3b에 도시된 바와 같이 비교적 균일한 두께로 절연층(24)위에 증착된다. 중간층(62)은 통상 층(24)에 잘 부착되고, 또한 이후에 층(62)위에 증착된 게이트 재료에 잘 부착되는 재료로 구성된다.
절연층(24)은 때때로 중간층(62)이 없으면 입자가 층(24)에 걸쳐 전기이동적으로 증착될 때 구형 입자(30) 응집을 유발할 수 있는 표면 결함을 갖는다. 층(24)이 그런 표면 결함을 갖지 않더라도, 층(24)은 때때로 층(24)에 걸쳐 전기이동적인 입자 증착 동안 중간층(62)이 없는 경우에 입자(30) 응집을 유발할 수 있는 재료로 구성될 수 있다.
중간층(62)은 입자(30)가 층(62)에 전기이동적으로 증착될 때 서로 응집하는 것을 상당히 억제하는 재료로 구성된다. 중간층(62)은 절연층(24)위에 위치하기 때문에 층(62)을 사용함으로써 전기이동적인 입자 증착 동안의 응집 문제가 해결된다. 입자 응집을 억제함으로써, 입자 표면 밀도는 증가될 수 있다.
중간층(62)은 소망되는 부착과 응집 억제 특성에 따라 전기적 비절연 재료 또는 전기적 절연 재료로 구성될 수 있다. 층(62)은 통상 금속으로 구성되는데, 1-10㎚, 통상 7.5㎚의 두께를 갖는 크롬으로 구성되는 것이 바람직하다. 본 발명자에 의해 실행된 실험에 의해 밝혀진 바와 같이, 새로이 증착된 크롬 표면에 작고전기이동적으로 증착된 폴리스티렌 구체가 응집하는 것은 실리콘 산화물 표면에서의 입자 응집보다 매우 적고, 특히 실리콘 산화물 표면이 부가적인 공정을 받는 경우에는 더욱 적다. 중간층(62)을 형성하고, 이에 의해 절연층(24)이 실리콘 산화물로 구성되는 경우에 전기이동 증착 동안 응집을 상당히 줄이기 위해 크롬을 사용한다. 크롬은 또한 실리콘 산화물에 잘 부착된다. 층(62)은 금속으로 구성되기 때문에, 나중에 층(62)의 일부는 게이트 전극의 일부를 형성한다.
구형 입자(30)는 중간층(62)의 상단에 걸쳐 전기이동적으로 증착된다. 도 3c 참조. 전기이동 증착은 일반적으로 앞에서 기술된 방식으로 실행된다. 층(62)은 증착 애노드로서 사용된다. 그 결과, 인가 전압 VA는 1-100볼트의 범위의 값으로 감소된다. 층(62)의 입자 표면 밀도는 통상 5x108입자/㎠이다.
전기이동 구체 증착이 종료한 후에, 전기적 비절연 게이트 재료는 절연층(24)의 상부 표면에 수직방향에서 구조체의 상단에 2단계로 증착된다. 이들 증착 단계는 통상 시준된 증착에 의해 실행된다. 제 1 증착 단계의 게이트 재료는 제 2 증착 단계의 게이트 재료와 상이하다.
제 1 단계 게이트 재료는 도 3d에 도시된 바와 같이 비교적 균일한 두께의 게이트 부층(sublayer)(64A)을 형성하기 위해 입자(30) 사이의 공간에 위치한 중간층(62)위에 축적된다. 제 1 단계 재료 부분(64B)이 구체(30)의 상반구에 동시에 축적된다. 제 2 단계 게이트 재료는 비교적 균일한 두께의 다른 게이트 부층(66A)을 형성하기 위해 입자(30) 사이의 공간에 위치한 게이트 부층(64A)에 축적된다.제 2 단계 재료 부분(66A)은 게이트 부층(66A)의 형성 동안 제 1 단계 부분(64B)에 축적된다.
제 1 단계 게이트 재료는 크롬, 몰리브덴, 티타늄 또는 텅스텐일 수 있다. 중간층(62)이 크롬으로 구성되는 경우에, 제 1 단계 게이트 재료는 통상 2.5-7.5㎚, 통상 5㎚의 두께로 증착된 크롬으로 구성된다. 게이트 부층(64A)에서 크롬은 게이트 부층(66A)의 부착성을 증가시킨다. 제 2 단계 게이트 재료는 통상 20-50㎚, 통상 30㎚의 두께로 증착된 금으로 구성된다.
구(30)는 게이트 재료 부분(64B, 66B)을 제거하기 위해 도 1의 공정에서 적용된 기술 중 하나에 따라 제거된다. 도 3e는 형성된 구조체를 보여준다. 게이트 부층(64A, 66A)는 합성 게이트층(64A/66A)을 형성하고, 이를 통해 원형 게이트 개구부(68)는 중간층(62)을 향해 아래방향으로 연장된다. 게이트 개구부(68)는 제 2 단계 게이트 재료를 에칭할 필요 없이 구체(30)에 제 1 및 제 2 단계 게이트 재료의 증착 동안에 형성되기 때문에, 작은 개구부를 정확히 에칭하기 어려운, 즉 개구부 직경이 통상 1㎛ 미만인 금이 제 2 단계 게이트 재료로서 적당하다.
에칭 마스크로서 합성 게이트층(64A/66A)을 사용함으로써, 증간층(62)은 절연층(24)을 향해 아래쪽으로 원형 중간 개구부(70)를 형성하기 위해 게이트 개구부(68)를 통해 균일하게 에칭된다. 도 3f는 형성된 구조체를 나타내고, 항목 "62A"는 중간층(62)의 나머지 부분이다. 나머지 중간층(62A)은 게이트 전극의 하부를 형성한다.
통상 염소 플라즈마로 실행된 중간층 에칭은 완전한 등방성(실질적으로 단향성) 방식 또는 부분적인 이방성 방식으로 실행될 수 있다. 도 3f는 중간 개구부(70)가 게이트 부층(64A)의 아래 언더컷 하도록 중간층 에칭이 부분적으로 이방적인 예를 나타낸다. 각각의 중간 개구부(70)는 합성 게이트 개구부(68/70)를 형성하기 위해 대응하는 게이트 개구부(68)와 수직으로 조정된다.
에칭 마스크로서 합성 게이트층(62A/64A/66A)을 사용하면, 절연층(24)은 하부 비절연 에미터 영역(22)을 향해 아래쪽으로 유전체 열린 공간(또는 유전체 개구부)(72)을 형성하기 위해 합성 게이트 개구부(68/70)를 통해 에칭된다. 도 3g를 참조하면, 항목 "24C"는 절연층(24)의 나머지 부분이다. 전극간 유전체 에칭은 통상 합성 게이트층(62A/64A/66A)의 아래 부분을 약간 언더컷 하도록 도 1의 공정에 대하여 앞에서 설명한 방식으로 실행된다.
통상 도 1의 공정에 대하여 앞에서 설명한 재료 중 어느 하나로 구성되는 전기적 비절연 에미터 콘 재료는 일반적으로 절연층(24C)의 상부 표면에 수직방향에서 도 3g의 구조체의 상단에 증착된다. 콘 재료는 게이트층(62A/64A/66A)에 축적되고, 도 3h에 도시된 바와 같이 대응하는 원추형 전자 방출 소자(74A)를 형성하기 위해 게이트 개구부(68/70)를 관통한다. 에미터 콘 재료의 연속층(74B)은 동시에 상부 게이트 부층(66A)을 형성한다.
여분의 콘 재료층(74B)이 일반적으로 1997년 3월 5일 출원된 스핀트 외 다수의 국제특허출원 PCT/US/97/02973에 기술된 방식으로 전기화학적으로 제거되고, 그 내용은 참조상 본 명세서에 포함되어 있다. 형성된 전계 에미터는 도 3i에 도시되어 있다. 전자 방출 콘(74A)은 게이트 개구부(68/70)를 통해 외부로 노출된다.
각각의 전자 방출 콘(74A)은 합성 게이트 개구부(68/70)에 수직 조정된다. 구체(30)는 최초 게이트 개구부(68)의 위치를 정하기 때문에, 콘(74A)의 위치는 구체(30)에 의해 정해진다. 또한, 각각의 콘(74A)의 하부는 대략 원형상이다. 도 1의 공정에 따라 제조된 전자 에미터에서 매우 균일한 전자 방출을 달성하는 것에 관해 앞에서 기술한 설명은 도 3i의 전계 에미터에도 똑같이 적용된다.
도 4는 전기이동 증착 장치를 보다 상세히 나타낸다. 하부 벽(28)은 유체(26)를 담는 용기를 형성하기 위해 측벽(82)에 연결된다. 도 4에서, 전기이동 증착 장치는 도 2b의 구조체를 포함한다. 독립된 부분으로의 게이트층(50)의 패터닝은 도 4에서 볼 수 있다. 행 전극(84)은 각각의 게이트 라인위에 위치한다. 구멍(86)은 게이트 부분의 일부를 노출시키기 위해 행 전극(84)을 통해 연장된다. 도 4에 도시된 전계 방출 캐소드는 또한 행 전극(84)에 병렬로 연속하는 포커스(focus) 전극(88)을 갖는다.
도 4에 도시된 바와 같이, 몇몇 입자(30)는 행 전극(84)의 상단에 축적될 수 있다. 게이트층(50)에 대한 연속성을 포함하는 행 전극(84)의 전기적 특성이 입자(30)가 전극(84)에서 제거될 때 크게 변화하지 않기 때문에 불리하지 않다. 이와 마찬가지로, 몇몇 입자(30)은 포커스 전극(88)에 불리하지 않은 방식으로 축적될 수 있다.
입자(30)는 대전되지 않은 유전체 구형 입자로 대체될 수 있다. 인가 전계 EA가 가해지면, 대전되지 않은 유전체 입자는 극성을 갖는다. 전계 EA가 균일하지않고, 부분적으로 완성된 전계 방출 구조체를 향해 집중될 때, 대전되지 않은 유전체 입자는 부분적으로 완성된 전계 에미터를 향해 이동하고, 도 1의 공정에서 절연층(24), 도 2의 공정에서 게이트층(50) 또는 도 3의 공정에서 중간층(62)상에 축적된다. 이 경우에 입자 증착 공정은 유전이동 증착으로 불린다.
도 5는 본 발명에 따라 제조된 도 2i(또는 도 1i)에 도시된 것과 같은 영역 전계 에미터를 이용하는 평면 CRT 디스플레이의 코어 활성 영역의 통상적인 예를 나타낸다. 기판(20)은 CRT 디스플레이의 하부 플레이트를 형성한다. 하부 비절연 에미터 영역(22)은 하부 플레이트(20)의 내부 표면을 따라 위치하고, 전기적 도전층(22A)과 그 위에 위치하는 전기적 저항층(22B)으로 구성된다.
도 5에는 하나의 행 전극(84)이 도시되어 있다. 각각의 행 전극 구멍(86)은 다수의 원추형 전자방출소자(60A)를 노출한다.
통상 유리로 이루어진 투명한 전면 플레이트(90)는 후면 플레이트(20)의 맞은 편에 위치한다. 도 5에 도시된 하나의 광방출 형광 영역(92)은 대응하는 행 전극 구멍(86)의 바로 맞은 편의 전면 플레이트(90)의 내부 표면에 위치한다. 통상 알루미늄으로 이루어진 얇은 전기적 도전성 광반사층(94)은 전면 플레이트(90)의 내부 표면을 따라 형광 영역(92)위에 위치한다. 전자방출소자(60A)에 의해 방출된 전자는 광반사층(94)을 통과하고, 형광영역(92)이 전면 플레이트(90)의 외부 표면에서 볼 수 있는 이미지를 발생하는 광을 방출하도록 한다.
평면 CRT 디스플레이의 코어 활성 영역은 통상 도 5에 도시되지 않은 다른 요소들을 포함한다. 예를 들어, 전면 플레이트(90)의 내부 표면을 따라 위치한 블랙 매트릭스는 통상 다른 형광 영역(92)으로부터 측면으로 분리하기 위해 각각의 형광 영역(92)을 둘러싼다. 전극간 유전체층(24B)에 대해 제공된 리지(도 4에 도시됨)에 초점을 맞추면 전자 궤도를 제어하는데 도움이 된다. 스페이서 벽은 후면 플레이트(20)와 전면 플레이트(90) 사이에서 비교적 일정한 간격을 유지하는데 이용된다.
도 5에 도시된 형태의 평면 디스플레이에 포함될 때, 본 발명에 따라 제조된 전계 에미터는 다음과 같은 방식으로 동작한다. 광반사층(94)은 전계 방출 캐소드에 대한 애노드로서 기능한다. 애노드는 게이트 및 에미터 라인에 비해 높은 양전압으로 유지된다.
(a) 하부 비절연 에미터 영역(22)의 에미터 열 전극 중 선택된 하나와 (b) 게이트층(36A, 50A 또는 62A/64A/66A)의 일부와 접촉하거나 그 일부로 형성되는 행 전극 중 선택된 하나 사이에 적정 전압이 인가될 때, 그와 같이 선택된 게이트 부분은 2개의 선택된 전극의 교차점에서 전자방출소자로부터 전자를 추출하고, 생성된 전자 전류의 크기를 제어한다. 소망한 전자 방출 레벨은 통상 형광 영역(92)이 고전압 형광일 때 평면 CRT 디스플레이의 형광 코팅된 전면 플레이트에서 측정되는 것처럼 1㎃/㎠의 전류 밀도에서 인가된 게이트-캐소드 병렬 플레이트 전계가 20볼트/㎛ 미만에 도달할 때 발생한다. 추출된 전자가 충돌하면, 형광 영역(92)은 빛을 방출한다.
"하부"와 "아래쪽으로"와 같은 방향을 나타내는 용어들은 본 발명을 설명하는데 있어서 독자가 본 발명의 여러 부분들이 어떻게 서로 어울리는지를 용이하게이해할 수 있도록 참조의 배경을 정하는데 이용되었다. 실제 응용에서, 전자방출장치의 구성요소들은 본 명세서에서 사용된 방향을 나타내는 용어에 의해 암시되는 것과는 다른 방향에 위치할 수 있다. 또한 이것은 제조 단계가 본 발명에서 실행되는 방법에도 적용된다. 방향을 나타내는 용어가 설명을 용이하게 하기 위해 편의상 사용되기 때문에 본 발명은 그 방향이 본 명세서에서 이용된 방향을 나타내는 용어에 의해 정확히 커버되는 것과는 다른 구현도 포함한다.
본 발명은 특정 예를 참조하여 기술되었지만, 본 설명은 단지 설명을 목적으로 한 것이고, 뒤에 청구된 바와 같이 본 발명의 범위를 한정하기 위한 것은 아니다. 예를 들어, 입자(30)는 이중 음전하 이외의 음전하량을 제공하는 작용기를 가질 수 있다. 음으로 대전된 입자(30)는 양으로 대전된 구형 입자로 대체될 수 있다. 전극 극성은 위에서 설명한 것과는 반대이다. 입자(30)는 부분적으로 대전되거나 대전되지 않을 수도 있다.
도 1의 공정에서 게이트층(36A), 도 2의 공정에서 리프트 오프 층(52A) 또는 도 3의 공정에서 합성 게이트층(64A/66A)을 형성하기 위해 구체(30)에 고체 재료를 증착하는 것은 절연층(24)의 상부 표면에 일반적으로 수직하지 않는 방향으로 실행될 수 있다. 예를 들어, 고체 재료는 고압 스퍼터링과 같은 부분적으로 시준되거나 시준되지 않은 기술로 증착될 수 있다. 입자의 전기이동 및/또는 유전이동 증착은 게이트층(36A), 리프트 오프 층(52A) 및 합성 게이트층(64A/66A) 이외의 층에 개구부를 직접 정하는데 사용될 수 있다.
게이트 개구부가 게이트층을 통해 하부 비절연 에미터 영역(22)위의절연층(24)까지 아래쪽으로 연장되는 구조체를 형성한 후에, 게이트층의 두께는 게이트층위에 전기적 비절연 게이트 재료를 선택적으로 증착함으로써 증가될 수 있다. 부가적인 게이트 재료 증착은 전기화학 기술에 의해 실행될 수 있다. 일반적으로, 부가적인 게이트 재료 증착은 입자(30)를 제거한 전 또는 후에 실행될 수 있다.
전기이동 또는 유전이동적으로 증착된 입자는 구체 이외의 형태를 가질 수 있다. 도 1 내지 도 3의 공정은 비원추형의 전자방출소자를 형성하도록 변경될 수 있다. 도 1 또는 도 2의 공정에서 여분의 콘 재료층(36B)은 위에서 인용한 스핀트 외 다수의 국제특허출원 PCT/US97/02973에 기술된 기술에 따라 전기화학적으로 제거될 수 있다.
전면 플레이트(90)와 형광(92) 사이에 위치하고, 예를 들어 인듐-주석 산화물로 구성되는 투명한 전기적 비절연층은 광반사층(94) 대신에 애노드로서 사용될 수 있다. 기판(20)은 하부 비절연 영역(22)이 구조체를 지지할 만큼 충분한 두께를 갖는 연속층이면 제거될 수 있다. 절연 기판(20)은 얇은 절연층이 구조적인 지지체를 갖는 비교적 두꺼운 비절연층위에 위치하는 합성 기판으로 대체될 수 있다.
전기이동 또는/및 유전이동 동작 이외의 매커니즘이 입자(30)에 인가 전계 EA가 가해질 때 증착 표면을 따라 입자(30)이 응집하는 것을 억제하는데 도움을 줄 수 있다. 일반적으로, 입자(30)이 서로 접촉하는 것을 상당히 억제하는 매커니즘은 넓게 인가 전계 EA의 영향으로 인한 것이다.
본 발명의 제조 공정에 따라 제조된 전자 에미터는 평면 CRT 디스플레이 이외의 평면 장치를 구성하는데 이용될 수 있다. 특히, 이 전자 에미터는 게이트를 갖는 전자 소스를 필요로 하는 보통의 진공 환경에서 사용될 수 있다. 따라서 여러 가지 변형 및 응용이 첨부한 특허청구범위에 한정된 바와 같이 본 발명의 범위 및 취지를 벗어나지 않고 당업자에 의해 행해질 수 있다.

Claims (38)

  1. 다수의 입자가 유체내에 위치한 구조체의 주표면을 향해 이동하고, 그 위에 축적되도록 유체에 떠다니는 입자에 전계를 인가하는 단계,
    상기 축적된 입자를 포함하는 구조체를 유체로부터 제거하는 단계,
    상기 축적된 입자 사이 공간의 주표면위에 선정된 고체 재료를 증착하는 단계 및
    입자위에 위치하는 재료를 포함하여 입자를 구조체로부터 제거하여, 주표면위에 남아있는 선정된 고체 재료가 상기 제거된 입자의 위치에서 다수의 개구부를 각각 연장하는 고체층을 형성하는 단계를 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 입자는 구형인 것을 특징으로 하는 전자방출장치의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전계 인가 단계는 유체의 일부 또는 전체에 걸리는 전계를 발생하는 것을 수반하는 것을 특징으로 하는 전자방출장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 전계 발생 단계는 구조체의 전극과 상기 유체중에 위치한 다른 층의 전극 사이에 전압을 인가하는 것을 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 유체는 액체인 것을 특징으로 하는 전자방출장치의 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 유체는 기체인 것을 특징으로 하는 전자방출장치의 제조방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 입자는 폴리스티렌을 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    입자의 하나 도는 그 이상이 전기적으로 대전되고, 상기 전계 인가 단계는 적어도 부분적으로 전기이동적으로 실행되는 것을 특징으로 하는 전자방출장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 입자는 상기 유체에 위치한 상기 다른 전극에 대해 제1극성의 전하로 대전되고, 구조체의 전극은 제 1 극성과 반대인 제 2 극성으로 바이어스되는 것을 특징으로 하는 전자방출장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 1 극성과 제 2 극성이 각각 음과 양인 것을 특징으로 하는 전자방출장치의 제조방법.
  11. 제 9 항에 있어서,
    상기 주표면위에 한 입자를 축적하는 것은 다른 입자가 주표면위의 그 입자에 가깝게 축적되는 것을 억제시키는 것을 특징으로 하는 전자방출장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 입자의 단층보다 얇게 주표면위에 축적되는 것을 특징으로 하는 전자방출장치의 제조방법.
  13. 제 11 항에 있어서,
    상기 입자는 107∼1011입자/㎠의 표면 밀도로 주표면위에 축적되는 것을 특징으로 하는 전자방출장치의 제조방법.
  14. 제 8 항에 있어서,
    상기 전계 인가 단계 이전에, 유체내에 입자을 유입하는 단계를 또한 포함하고, 입자의 하나 또는 그 이상을 입자 유입 단계 이전에 전기적으로 대전되는 것을 특징으로 하는 전자방출장치의 제조방법.
  15. 제 8 항에 있어서,
    상기 입자는 전기적으로 대전된 관능기로 화학적으로 차단된 폴리머 재료를 포함하고, 입자의 하나 또는 그 이상은 유체와 합쳐지기 전에 대전된 기로 전기적으로 대전되는 것을 특징으로 하는 전자방출장치의 제조방법.
  16. 제 8 항에 있어서,
    상기 전계 인가 단계 이전에 입자의 하나 또는 그 이상이 전기적으로 대전하기 위해 입자을 유체내에 유입하는 단계를 또한 포함하고, 상기 유체는 그러한 각 입자가 전기적으로 대전되도록 하는 성분을 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  17. 제 8 항에 있어서,
    상기 입자는 유체와 합쳐지기 전에 전기적으로 중성인 재료를 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  18. 제 1 항 또는 제 2 항에 있어서,
    상기 입자의 하나 또는 그 이상이 기본적으로 유전체 재료로 구성되고, 상기 전계 인가 단계는 부분적으로 유전이동적으로 실행되는 것을 특징으로 하는 전자방출장치의 제조방법.
  19. 제 1 항 또는 제 2 항에 있어서,
    상기 주표면은 제 1 표면 부분과, 제 1 부분과는 다른 형태의 재료로 형성된 제 2 표면 부분을 포함하고, 상기 입자는 상기 제 1 표면부분 보다 제 2 표면부분을 따라 더 큰 입자 표면 밀도에 도달하는 것을 특징으로 하는 전자방출장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 제 1 표면 부분 및 제 2 표면부분은 각각 전기적 절연 재료와 전기적 비절연 재료를 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  21. 제 1 항 또는 제 2 항에 있어서,
    상기 구조체는 부구조체와 상기 전계 인가단계 동안 중간층에 축적되는 입자의 응집을 억제하는 부구조체위에 제공되는 중간층을 포함하는 것을 특징으로 하는전자방출장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 중간층을 통해 상기 부구조체를 향해 아래쪽으로 대응하는 중간 개구부를 형성하기 위해 상기 고체층에서 개구부를 통해 상기 중간층을 에칭하는 단계를 또한 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  23. 상기 중간층은 전기적 비절연 재료를 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  24. 제 1 항 또는 제 2 항에 있어서,
    상기 구조체는 하부 전기적 비절연 영역과, 하부 비절연 영역위에 위치하는 전기적 절연층을 포함하고, 상기 절연층을 통해 상기 하부 비절연 영역까지 아래쪽으로 대응하는 유전체 개구부를 형성하기 위해 고체층에서 개구부를 통해 상기 절연층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 하부 비절연 영역위에 다수의 전자방출소자를 형성하고, 각각의 전자방출소자가 유전체 개구부 중 대응하는 것에 부분적 또는 전체적으로 위치하도록 하는 단계를 더 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 고체층은 전기적 비절연 게이트층을 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  27. 제 25 항에 있어서,
    상기 구조체는 상기 절연층위에 형성된 전기적 비절연 게이트층을 포함하고, 상기 절연층 에칭 단계 이전에 상기 게이트층을 통해 대응하는 게이트 개구부를 형성하기 위해 상기 고체층에서 개구부를 통해 상기 게이트층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  28. 제 27 항에 있어서,
    상기 전자방출소자 형성 단계는
    상기 전자방출소자를 부분적 또는 전체적으로 형성하기 위해 상기 고체층위와 상기 유전체 개구부속에 전기적 비절연 에미터 재료를 증착하는 단계 및
    상기 고체층위에 축적된 임의의 에미터 재료를 제거하기 위해 상기 고체층을 제거하는 단계를 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  29. 제 24 항에 있어서,
    상기 구조체는 상기 전계 인가 단계 동안 상기 중간층위에 적층되는 입자의 응집을 억제하기 위해 상기 절연층위에 제공된 중간층을 포함하고, 상기 중간층을 통해 상기 절연층까지 아래쪽으로 대응하는 중간 개구부를 형성하기 위해 상기 고체층에서 개구부를 통해 상기 중간층을 에칭하는 단계를 더 포함하고, 상기 절연층 에칭 단계는 상기 중간 개구부를 통해 상기 절연층을 에칭하는 단계를 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  30. 제 29 항에 있어서,
    상기 하부 비절연 영역위에 다수의 전자방출소자를 형성하고, 각각의 전자방출소자가 유전체 개구부 중 대응하는 것에 부분적 또는 전체적으로 위치하도록 하는 단계를 더 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  31. 제 30 항에 있어서,
    상기 중간층은 전기적 비절연 재료를 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  32. 제 30 항에 있어서,
    상기 중간층은 상기 절연층 및 상기 고체층 양쪽에 부착하는 것을 특징으로 하는 전자방출장치의 제조방법.
  33. 제 30 항에 있어서,
    상기 고체층은 전기적 비절연 게이트층을 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  34. 제 30 항에 있어서,
    상기 전자방출소자 형성 단계는
    상기 전자방출소자를 부분적 또는 전체적으로 형성하기 위해 상기 고체층위와 상기 유전체 개구부속에 전기적 비절연 에미터 재료를 증착하는 단계 및
    상기 고체층위에 축적된 에미터 재료의 일부 또는 전체를 전기화학적으로 제거하는 단계를 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  35. 제 1 항 또는 제 2 항에 있어서,
    상기 구조체는 하부 전기적 비절연 영역, 상기 하부 비절연 영역위에 위치한 전기적 절연층 및 상기 절연층위에 위치한 게이트층을 포함하고,
    상기 게이트층을 통해 대응하는 게이트 개구부를 형성하기 위해 상기 고체층에서 개구부를 통해 상기 게이트층을 에칭하는 단계,
    상기 절연층을 통해 상기 하부 비절연 영역까지 아래쪽으로 대응하는 유전체 개구부를 형성하기 위해 상기 게이트 개구부를 통해 상기 절연층을 에칭하는 단계 및
    상기 하부 비절연 영역위에 다수의 전자방출소자를 형성하고, 각각의 전자방출소자가 상기 유전체 개구부의 대응하는 것에 부분적 또는 전체적으로 위치하도록 하는 단계를 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  36. 제 1 항 또는 제 2 항에 있어서,
    상기 구조체는 하부 전기적 비절연 영역, 상기 하부 비절연 영역위에 제공된 전기적 절연층 및 상기 전계 인가 단계 동안 상기 중간층에 적층되는 입자의 응집을 억제하기 위해 상기 절연층위에 제공된 중간층을 포함하고, 상기 고체층은 전기적 비절연 게이트층으로 구성되고, 상기 고체층은 게이트 개구부를 포함하며,
    상기 중간층을 통해 대응하는 중간 개구부를 형성하기 위해 상기 게이트 개구부를 통해 상기 중간층을 에칭하는 단계,
    상기 절연층을 통해 상기 하부 비절연 영역까지 아래쪽으로 대응하는 유전체 개구부를 형성하기 위해 상기 중간 및 게이트 개구부를 통해 상기 절연층을 에칭하는 단계,
    상기 하부 비절연 영역위에 전자방출소자를 부분적 또는 전체적으로 형성하기 위해 상기 게이트층위와 상기 유전체 개구부속에 전기적 비절연 에미터 재료를 증착하는 단계 및
    상기 게이트층위에 축적된 에미터 재료 부분을 전기화학적으로 제거하는 단계를 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  37. 제 1 항 또는 제 2 항에 있어서,
    상기 전자방출소자에 의해 방출된 전자를 수집하기 위해 전자방출소자로부터 이격된 애노드 수단을 제공하는 단계를 더 포함하는 것을 특징으로 하는 전자방출장치의 제조방법.
  38. 제 37 항에 있어서,
    상기 애노드 수단은 상기 전자방출소자로부터 방출된 전자가 충돌하면 빛을 방출하는 광방출소자를 갖는 광방출 구조체의 부분으로 제공되는 것을 특징으로 하는 전자방출장치의 제조방법.
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