KR20010008528A - ＴａＯＮ박막을 갖는 커패시터 제조방법 - Google Patents

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Abstract

고유전율을 가지며 화학적 결합구조도 Ta2O5박막보다 안정하여 하부전극인 폴리실리콘과의 산화반응성도 작은 TaON막으로 이루어진 반도체장치의 커패시터 제조방법에 대해 개시되어 있다. 본 발명의 커패시터 제조방법은 반도체소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간절연막의 콘택홀을 통해서 반도체소자의 불순물 접합영역과 연결되며 도프트 폴리실리콘층으로 이루어진 하부전극을 형성한 후에 그 표면에 질화처리 공정을 실시하여 질화박막을 형성하고, 질화박막 상부면에 Ta(OC2H5)5를 전구체로 사용하여 TaON막으로 이루어진 고유전체막을 형성하고, 그 위에 TiN 및 도프트 폴리실리콘층이 단일층으로 되어 있거나 두층이 적층된 상부전극을 형성한다.

Description

ＴａＯＮ박막을 갖는 커패시터 제조방법{Method of forming capacitor with TaON dielectric layer}
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히 고유전체의 TaON를 갖는 커패시터 제조방법에 관한 것이다.
현재 반도체소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체소자의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되지만 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스는 증가되어야만 한다.
커패시터의 충분한 용량을 확보하기 위해서 통상의 실린더 구조 변경을 통해 커패시터 면적을 증가하거나 유전체막의 두께 감소를 통해 충분한 커패시턴스를 확보시키는 방법이 이루어지고 있으며, 기존 실리콘 산화막으로 사용하던 유전체막을 NO(Nitride-Oxide) 또는 ONO(Oxide-Nitride-Oxide)구조라든지 높은 커패시턴스(유전상수=20∼25)를 확보할 수 있는 Ta2O5내지 BST(BaSrTiO3) 등으로 대체하려는 재료적인 연구가 진행되고 있다.
한편, 최근에는 NO유전체를 갖는 커패시터가 256M 이상의 차세대 메모리에 필요한 용량을 확보하는데 한계를 보이고 있기 때문에 Ta2O5유전체 개발이 연구 진행중에 있다. 하지만, 이 Ta2O5박막 역시 불안정한 화학양론비(stoichiometry)를 갖고 있어 Ta와 O의 조성비 차이에 기인한 치환형 Ta원자가 박막내에 존재하기 때문에 유전체막 공정시 Ta2O5의 전구체인 Ta(OC2H5)5의 유기물과 O2(또는 N2O)가스의 반응으로 인해 불순물인 탄소원자와 탄소화합물(C, CH4, C2H4등) 및 물(H2O)이 생성된다. 결국, Ta2O5박막내에 불순물로 존재하는 탄소원자, 이온과 라디칼로 인해서 커패시터의 누설전류가 증가하게 되고 유전특성이 열화된다. 이러한 Ta2O5박막내의 불순물을 제거하기 위하여 저온 열처리(예를 들면, plasma N2O 또는 UV-O3)를 이중, 삼중으로 처리하고 있지만 이 역시 제조 과정이 복잡하며 Ta2O5박막의 산화 저항성이 낮기 때문에 하부전극의 산화가 발생하게 되는 단점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 유전체막질로서 유전율이 높으면서 Ta2O5박막보다 우수한 전기적 특성을 갖고 안정된 Ta-O-N 구조의 공유결합으로 되어 있는 TaON박막을 갖는 커패시터 제조방법을 제공하는데 있다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 고유전체 TaON을 갖는 반도체장치의 커패시터 제조방법을 설명하기 위한 공정 순서도,
도 2는 본 발명의 다른 실시예에 따른 TaON을 갖는 커패시터 구조를 나타낸 수직 단면도,
도 3은 본 발명의 또 다른 실시예에 따른 TaON을 갖는 커패시터 구조를 나타낸 수직 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10: 실리콘기판 20: 층간절연막
30: 도프트 폴리실리콘막 32: 질화박막
34: TaON의 고유전체막 36, 40: 도프트 폴리실리콘막
37, 38: TiN막
상기 목적을 달성하기 위하여 본 발명은 반도체소자의 접합 영역과 연결된 하부 전극과 그 위의 상부전극 및 상기 전극들 사이에 내재된 고유전체 박막으로 이루어진 커패시터의 제조 공정에 있어서, 반도체소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간절연막의 콘택홀을 통해서 반도체소자의 불순물 접합영역과 연결되며 도전층으로 이루어진 하부전극을 형성하는 단계와, 하부전극 표면에 질화처리 공정을 실시하여 질화박막을 형성하는 단계와, 질화박막 상부에 Ta(OC2H5)5를 전구체로 사용하여 TaON막으로 이루어진 고유전체막을 형성하는 단계와, 고유전체막 상부면에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따르면, TaON의 유전체박막은 유전상수가 25이상이므로 고유전율을 가지며 화학적 결합구조도 Ta2O5박막보다 안정하여 하부전극과의 산화반응성도 작아서 NO 유전체 및 Ta2O5를 갖는 커패시터보다 등가 산화막 두께(Tox)를 더 낮출 수 있을 뿐만 아니라 외부로부터 인가되는 전기적 충격에도 강할 뿐만 아니라 절연파괴전압인 항복전압이 높고 누설전류도 낮다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 고유전체 TaON을 갖는 반도체장치의 커패시터 제조방법을 설명하기 위한 공정 순서도이다.
우선, 도 1a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(10)의 활성 영역 상부면에 게이트 전극, 소스/드레인 등을 갖는 반도체소자(도시하지 않음)를 형성하고, 그 기판(10) 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 평탄화된 층간절연막(20)을 형성한다. 기판(10)의 활성영역 즉, 드레인 영역과 접촉하는 커패시터의 단면적을 확보하기 위하여 사진 및 식각 공정으로 층간절연막(20)을 선택 식각하여 콘택홀(도시하지 않음)을 형성한다.
그리고, 상기 콘택홀내에 폴리 실리콘 내지 비정질 도프트 폴리실리콘을 증착하여 하부전극(30)을 형성한다. 이때, 커패시터의 하부전극 구조는 스택, 실린더, 핀, 스택실린더 중에서 어느 하나로 하며 특히 본 실시예에서는 스택 형태로 형성하기로 한다. 한편, 도면에 도시하지는 않았지만, 하부전극의 단위 평면적을 늘려서 소정의 커패시턴스를 확보하기 위하여 하부전극의 상부표면을 HSG(Hemi Spherical Grain) 형태로 형성할 수도 있다.
이어서, 도 1b에 도시된 바와 같이, 이후 실시될 TaON박막의 증착공정과 열공정시 하부전극과 고유전체막 사이에 자연산화막의 생성을 방지하기 위해서 하부전극(30)의 산화를 방지하기 위해 저압 화학기상증착(low pressure chemical vapor deposition)을 위한 반응 챔버에서 300℃∼500℃의 온도 조건으로 하고 플라즈마를 이용하여 NH3(또는 N2/H2, N2O) 분위기에서 30초∼5분간 하부전극(30)의 실리콘 표면을 질화시켜서 질화박막(Si3N4)(32)을 형성한 후에 인시튜(in-situ) 방식으로 TaON 증착 공정을 준비한다.
이때, 하부전극(30)의 질화처리 공정은 플라즈마를 이용하는 대신에 상압, NH3분위기 조건에서 700℃∼900℃, 60초동안 급속 열처리공정(rapid thermal process)을 실시하거나 전기로(furnace)를 이용하여 600℃∼950℃의 온도 범위와 NH3내지 N2/H2분위기에서 1분∼ 30분동안 질화처리 공정을 실시할 수도 있다. 이러한 질화처리 공정을 이용할 경우 이후 TaON의 증착 공정을 실시하기 위하여 진공 상태에서 웨이퍼를 저압 화학기상증착챔버로 이송하도록 한다.
이어서, 도 1c에 도시된 바와 같이, 상기 질화박막(32) 상부면에 Ta(OC2H5)5를 전구체로 사용하여 TaON막(34)을 80Å∼100Å정도 증착하여 고유전체막을 형성한다.
여기서, TaON증착 공정은 기상반응(gas phase reaction)이 억제된 웨이퍼 상에 표면 화학반응(surface chemical reaction)을 유도하여 300℃∼600℃의 저압화학기상증착 챔버에서 양질의 비정질 TaON박막을 형성한다.
보다 상세하게 TaON박막의 증착 공정을 설명하면 다음과 같다.
우선, Ta성분의 화학증기로서 99.999%이상의 Ta(OC2H5)5와 같은 Ta화합물을 질량 유량제어기(Mass Flow Controller)를 통해서 150∼200℃의 온도 범위에서 정온으로 유지되고 있는 증발기 또는 증발관으로 100mg/min이하로 정량 공급한다. 이때, 오리피스(orifice) 또는 노즐(nozzle)을 포함한 증발기는 물론이고 Ta 증기의 유로(flow path)가 되는 공급관은 Ta 증기의 응축을 방지하기 위해 150℃∼200℃의 온도 범위를 항상 유지시킨다.
이와 같은 방법을 통해 저압 화학기상증착 챔버내로 공급된 Ta(OC2H5)5화학증기를 NH3반응 가스(10sccm∼500sccm 범위)와 각각 일정량을 정량 공급한 다음 저압화학기상증착 챔버내에서 100torr이하의 압력하에서 표면 반응을 유도하면 비정질의 TaON박막을 얻을 수 있다.
그 다음, 도 1d에 도시된 바와 같이, 유전체막의 고밀도화를 위해서 비정질의 TaON막(34)이 형성된 기판에 고온 어닐링 공정을 실시하여 비정질 TaON 증착과정에서 생성된 탄소화합물의 불순물과 막내에 존재하는 산소 공공을 제거하면서 결정화를 유도한다. 이때, 공정 조건은 급속열처리기 또는 전기로를 이용하며 650℃∼950℃의 온도 조건과 N2O(O2또는 N2) 분위기에서 30초에서 30분동안 TaON막(34)을 질산화(산화 또는 질화)시킨다. 그러면, 박막내에 남아 있는 휘발성 탄소화합물(CO, CO2, CH4, C2H4)이 제거되고, 결정화가 유도되어 누설 전류 발생이 방지된다. 탄소 화합물 제거를 위한 질산화 공정은 계면의 마이크로 크랙(micro crack) 및 핀 홀(pin hloe)과 같은 구조 결함을 보강하고 균질도(homogeniety)를 향상시킨다.
그 다음, 도 1e에 도시된 바와 같이, 상기 TaON의 유전체막(34) 상부에 도프트 폴리실리콘을 증착하여 상부전극(36)을 형성함으로써 본 실시예에 따른 커패시터를 완성한다.
참고적으로, 본 발명의 TaON의 제조 공정에 있어서, TaON을 증착하기 전에 인시튜 또는 엑스시튜(ex-situ)에서 HF 증기를 이용하여 건식 세정공정 내지 HF 용액을 이용한 습식 세정공정을 실시하여 하부전극(30) 표면의 자연산화막 및 파티클을 제거한다. 또한, 상기 세정 공정시 하부전극(30)의 HF를 이용한 세정공정 전/후에 불균일하게 형성된 자연산화막을 포함해 이물질을 제거하거나 균일성을 향상시킬 목적으로 NH4OH 또는 H2SO4용액 등을 함께 사용하여 계면을 세정할 수도 있다.
또한, 본 발명은 TaON 유전체막을 갖는 커패시터를 형성하는 공정에서, 하부전극 상부면에 Ta 화학증기를 포함한 반응 가스를 저압 화학기상증착 챔버 상부에 장착된 샤워-헤드(shower-head)를 통해 웨이퍼상에서 수직으로 균일하게 분사시켜서 TaON의 유전체막을 형성한다. 또는, 상기 챔버 상부에 장착된 인젝터(injector)를 통해 웨이퍼상에 포물선을 그리거나 또는 카운터 플로우(counter flow) 방식으로 균일하게 분사시킨다.
이와 같은 TaON의 증착 공정 과정은, 300∼600℃의 저압 화학기상증착 챔버내에서 Ta의 화학증기를 반응 가스인 NH3가스를 유량조절기를 통해 공급한 다음, 100torr이하의 분위기에 표면 화학반응를 유도하여 비정질 TaON막을 증착한다. 또한, 막질을 개선하기 위해서 TaON의 증착시 O2가스를 저압화학기상증착 챔버의 온도, 압력 및 Ta 화학증기 주입량에 따라 5∼500sccm의 범위내에서 정량 공급할 수도 있다.
도 2는 본 발명의 다른 실시예에 따른 TaON을 갖는 커패시터 구조를 나타낸 수직 단면도이다. 이를 참조하면, 도 2의 커패시터 제조 공정은 도 1의 제조 공정에 따라 형성된 TaON의 유전체막(34) 상부에 TiN을 증착하여 상부전극(37)을 형성한다.
도 3은 본 발명의 또 다른 실시예에 따른 TaON을 갖는 커패시터 구조를 나타낸 수직 단면도로서, 이 실시예는 TaON의 유전체막(34) 상부에 TiN막(38)을 증착하고 그 위에 완충층으로 도프트 폴리실리콘막(40)을 적층하여 상부전극을 형성한다. 이때, TiN막(38)은 TaON박막(34)의 전도 장벽(conduction barrier)역할을 하는 금속으로서, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt 중에서 어느 하나를 대신 사용할 수도 있다. 그러면, 금속배선 공정 중 폴리실리콘과의 인터 커넥션(interconnection)을 위한 금속 콘택 식각시 과도한 식각으로부터 상부전극의 파손을 방지할 수 있다.
상기한 바와 같이, 본 발명은 고유전체의 Ta2O5박막을 이용하는 커패시터에 비교해 볼 때 박막내에 미결합 탄소를 포함한 탄소 화합물 성분들이 존재하게 됨으로서 막질이 저하되어 누설 전류가 발생하고 유전파괴강도가 떨어지는 문제점이 있었지만, 본 발명에 의한 TaON박막은 유전체 형성 전/후로 하부전극의 질화표면처리를 실시함으로서 계면 산화반응을 억제할 수 있다. 그리고, N2O의 고온 열처리 공정에 의해 박막내에 반응 부산물로 존재하는 휘발성 탄소화합물과 활성 산소에 의해 산화된 미결합 탄소가 제거되기 때문에 박막내에 불순물로 인한 누설 전류를 효과적으로 방지할 수 있다. 또한, 고온 열처리를 통해 비정질 막질이 결정화됨으로써 박막이 치밀화(desification)되어 유전율이 높아진다.
그러므로, 본 발명은 유전율이 다른 유전체에 비하여 높고 구조적으로도 안정된 결합 구조를 갖고 있는 TaON 유전체막을 사용하기 때문에 하부전극과의 산화반응을 최소화시켜 등가 산화막 두께를 약 30Å미만으로 낮출 수 있어 높은 용량을 확보할 수 있다. 특히, 본 발명의 TaON 유전체 박막은 불안정한 화학양론비를 갖는 Ta2O5박막보다 구조적으로 안정된 결합 구조를 갖고 있기 때문에 NO 또는 Ta2O5유전체에 비해서 외부로부터 인가되는 전기적 충격에도 강할 뿐만 아니라 절연파괴전압인 항복전압이 높고 누설전류도 낮다.

Claims (15)

  1. 반도체소자의 접합 영역과 연결된 하부 전극과 그 위의 상부전극 및 상기 전극들 사이에 내재된 고유전체 박막으로 이루어진 커패시터의 제조 공정에 있어서,
    반도체소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간절연막의 콘택홀을 통해서 반도체소자의 불순물 접합영역과 연결되며 도전층으로 이루어진 하부전극을 형성하는 단계;
    상기 하부전극 표면에 질화처리 공정을 실시하여 질화박막을 형성하는 단계;
    상기 질화박막 상부에 Ta(OC2H5)5를 전구체로 사용하여 TaON막으로 이루어진 고유전체막을 형성하는 단계; 및
    상기 고유전체막 상부면에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
  2. 제 1항에 있어서, 상기 질화처리 공정은 저압 금속 유기화학기상증착 챔버에서 30초∼5분간 NH3내지 N2/H2분위기에서 플라즈마를 이용하여 하부전극 표면을 질화처리하고, TaON막의 증착은 인시튜방식으로 진행하는 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
  3. 제 1항에 있어서, 상기 질화처리 공정은 NH3내지 N2/H2분위기에서 급속 열처리 공정을 이용하여 650℃∼950℃의 온도 범위에서 하부전극 표면을 질화처리하고, TaON막 증착 공정은 진공 상태에서 웨이퍼를 저압 화학기상증착챔버로 이송하여 TaON을 증착하는 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
  4. 제 1항에 있어서, 상기 질화처리 공정은 NH3내지 N2/H2분위기에서 급속 열처리 전기로를 이용하여 700℃∼900℃의 온도 범위에서 하부전극 표면을 질화처리하는 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
  5. 제 1항에 있어서, 상기 TaON을 증착하기전에, 인시튜 내지 엑스시튜에서 불화수소 증기를 이용한 건식 세정공정, 불화수소 용액을 이용한 습식 세정공정 중에서 어느 하나의 세정 공정으로 하부전극 표면의 자연산화막 및 파티클을 제거하는 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
  6. 제 5항에 있어서, 상기 세정공정을 실시하기 전 내지 후에, NH4OH 내지 H2SO4용액의 화합물을 사용하여 계면을 처리하는 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
  7. 제 1항에 있어서, 상기 TaON의 증착은, Ta(OC2H5)5를 유량 조절기를 통해 정량 공급한 후 150∼200℃의 온도 범위에서 정온으로 유지되고 있는 증발기를 통해 증발시킨 후 응축을 방지하기 위해 150℃ 이상되는 공급관을 따라 저압 화학기상증착 챔버내로 주입하는 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
  8. 제 1항에 있어서, 상기 TaON의 증착은, Ta 화학증기를 포함한 반응 가스를 저압 화학기상증착 챔버 상부에 장착된 샤워-헤드 내지 인젝터를 통해 웨이퍼 위에서 수직으로 균일하게 분사시키는 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
  9. 제 1항에 있어서, 상기 TaON의 증착은, Ta 화학증기를 포함한 반응 가스를 저압 화학기상증착 챔버 상부에 장착된 샤워-헤드 내지 인젝터를 통해 웨이퍼 위에서 포물선으로 균일하게 분사시키는 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
  10. 제 1항에 있어서, 상기 TaON의 증착은, Ta 화학증기를 포함한 반응 가스를 저압 화학기상증착 챔버 상부에 장착된 샤워-헤드 내지 인젝터를 통해 웨이퍼 위에서 카운터 플로우 방식으로 균일하게 분사시키는 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
  11. 제 8항 내지 10항에 있어서, 상기 TaON의 증착 공정은, 300∼600℃의 저압 화학기상증착 챔버내에서 Ta의 화학증기와 반응 가스인 NH3가스를 유량조절기를 통해 공급한 다음, 100torr이하의 분위기에 표면 화학반응를 유도하여 비정질 TaON막을 증착하는 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
  12. 제 11항에 있어서, 상기 비정질 TaON의 증착 공정시, 막질을 개선하기 위해서 O2가스를 저압화학기상증착 챔버의 온도, 압력 및 Ta 화학증기 주입량에 따라 5∼500sccm의 범위내에서 정량 공급하는 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
  13. 제 11항에 있어서, 상기 비정질 TaON을 증착한 후에, N2O, O2내지 N2분위기와 650℃∼950℃의 온도조건에서 전기로 공정 내지 고온 어닐링 공정을 실시하여 비정질 TaON 증착과정에서 생성된 탄소화합물의 불순물을 제거하면서 결정화를 유도하는 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
  14. 제 1항에 있어서, 상기 하부전극은 도프트 폴리실리콘으로 이루어지며, 상부전극은 도프트 폴리실리콘 및 TiN중에서 하나이상을 사용하는 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
  15. 제 1항에 있어서, 상기 상부전극은 TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt 중에서 어느 한 금속계 물질을 사용하는 것을 특징으로 하는 TaON박막을 갖는 커패시터 제조방법.
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