KR20010006948A - 반도체 발광 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 III-V족 화합물 반도체 레이저의 횡모드 제어를 용이하게 하여, 빔 형상의 종횡비를 개선하고, 또한 AlN층의 성장이나 패터닝에 의한 대미지대미지를 줄이는 것을 목적으로 한다.
n형 클래드층 또는 p형 클래드층 중 적어도 한쪽 클래드층 내 혹은 상기 적어도 한쪽 클래드층과 활성층 사이에, 두께 1~300nm의 AlN으로 되는 횡모드 제어층을 설치했다. 또, 기판 상에 마스크층을 형성하고, 이를 덮도록 AlN층을 형성한 후, 상기 마스크층을 에칭할 수 있는 용액을 사용하여 AlN층을 리프트 오프한다.

Description

반도체 발광 장치 및 그 제조 방법{SEMICONDUCTOR LIGHT-EMITTING DEVICE AND THE METHOD FOR PRODUCING THEREOF}
본 발명은 반도체 발광 장치 및 그 제조 방법에 관한 것이고, 보다 상세하게는 광자기 디스크 장치의 판독용, 기입용의 광원, 또는 레이저 프린터용의 광원 등에 사용되는 반도체 발광 장치 및 그 제조 방법에 관한 것이다.
III족 질화물 반도체 레이저는 활성층의 드라이에칭 공정이나 전류 협착층 등의 결정의 재성장의 공정 등을 포함하지 않고 간편하게 형성할 수 있는 릿지형이 많이 사용되고 있다.
이러한 릿지형의 III족 질화물 반도체 레이저로서, 예를 들면 특개평4-242985호 공보에 나타내는 바와 같은 GaN 화합물 반도체층을 갖는 것이 있다.
이 릿지형의 반도체 레이저로서, 도1a, 도1b에 나타내는 바와 같은 구조를 갖는 것이 있다.
먼저, 도1a에 나타내는 반도체 레이저에서는 사파이어 기판(111) 상에, 질화알루미늄(AlN)으로 되는 버퍼(112)와 n형 알루미늄 갈륨 질소(AlGaN)로 되는 제1 클래드층(113)이 MOVPE(metalorganic vapor phase epitaxy)법에 의해 형성되어 있다. 이어서, 클래드층(113) 표면의 일부를 이산화실리콘(SiO2)막(도시 않음)으로 덮은 후에, SiO2막에 덮여 있지 않는 영역의 제1 클래드층(113) 상에 GaP로 되는 활성층(114), p형 AlGaN으로 되는 제2 클래드층(115)을 MOVPE법에 의해 차례로 형성한다.
그리고, SiO2막을 불산에 의해 제거한 후에, 제2 클래드층(115) 상에 다른 SiO2막(116)을 형성한다. 이 SiO2막(116)에는 포토리소그래피법에 의해 전극 접속용 창(116a)이 형성된다.
그 다음에, 창(116a)으로부터 노출한 제2 클래드층(115)과 그 옆의 제1 클래드층(113) 상에 각각 p측 전극(117)과 n측 전극(118)을 형성한다.
이상에 의해서, 릿지형의 GaN계반도체 레이저다이오드의 기본 구조가 완성된다.
그런데, 릿지형의 반도체 레이저에 사용되는 기판으로는 사파이어에 한정되는 것은 아니고, 탄화실리콘(SiC) 기판을 사용하여도 좋고, 그 일례를 도1b에 의거하여 설명한다.
먼저, SiC 기판(121) 상에, MOVPE법에 의해서, n형 AlGaN 클래드층(122), n형GaN SCH층(123), InGaN 활성층(124), p형 GaN SCH층(125), p형 AlGaN 클래드층(126), p형 GaN 콘택트층(127)을 차례로 형성한다.
이어서, 콘택트층(127) 상에 스트라이프 형상의 SiO2막(도시 않음)을 형성한 후에, 그 SiO2막을 마스크로 하여 주지의 드라이에칭법을 사용하여 p형 GaN 콘택트층(127), p형 AlGaN 클래드층(126)을 선택적으로 차례로 제거하고, 이에 따라 스트라이프 형상의 SiO2막의 양측으로부터 p형 GaN SCH층(125)을 노출시킨다.
또한 SiO2막을 제거한 후에, 다른 SiO2막(128)을 더 형성하고, 이것을 주지의 포토리소그래피법을 사용하여 패터닝하여 콘택트층(127) 상에 콘택트 홀(128a)을 형성한다.
이어서, 콘택트 홀(128a)을 통하여 콘택트층(127) 상에 p측 전극(129)을 형성하고, 또한 SiC 기판(121) 하부에 n측 전극(130)을 더 형성한다.
이에 따라서, SiC를 기판으로 한 릿지형의 GaN계 반도체 레이저 다이오드의 기본 구조가 완성된다.
이와 같이, SiC 기판을 사용한 반도체 레이저는 사파이어 기판을 사용한 반도체 레이저에 비해서, 히트 싱크의 효과를 기대할 수 있고, 또, n측 전극을 기판측에 설치할 수 있기 때문에, 통상의 반도체 레이저 등과 같은 칩 탑재 기술을 사용할 수 있다. 또한 SiC 기판을 사용한 반도체 레이저는 기판의 면방향을 적당하게 선택함으로써 벽개성(cleavage plane)을 가지게 할 수 있으므로, 사파이어 기판을 사용한 반도체 레이저에 비해 파브리페로 반사면을 용이하게 작성할 수 있다.
종래의 III족 질화막 화합물 반도체를 사용한 반도체 레이저에서는 릿지 구조를 채용하여 릿지 상에 전극을 형성할 필요가 있고, 전극의 위치 맞춤의 마진을 확보할 필요성이 있으므로 릿지의 폭이 전극 면적에 의해서 제한되고 있었다.
이 릿지의 폭이 2㎛ 이상이 되면, 횡방향의 광감금이 약하여, 빔 형상이 옆으로 길어지는 문제가 있었다.
릿지 구조를 채택하지 않고 광감금을 하는 방법, 혹은 전류 협착층을 형성하는 반도체 레이저가 특개평10-294529호 공보, 특개평9-23260호 공보 및 특개평8-88441호 공보에 개시되어 있다.
특개평10-294529호 공보에는 p형 클래드층 상의 릿지의 옆에 광감금층을 형성함으로써, 굴절율차를 사용하여 광을 감금하는 것이 기재되어 있지만, 광감금층의 재료로서 p형 클래드층보다도 굴절율이 큰 InGaN을 사용함이 나타나 있다. 이러한 굴절율이 큰 재료에 의하면, 고차 모드가 서기 쉽다는 문제점이 있다.
또, 특개평8-97502호 공보에는 p형 클래드층 중에 전류 저지층을 형성한 예가 기재되어 있지만, 그 재료는 InGaN이나 실리콘 등이고, 광흡수 재료를 사용하는 것을 특징으로 하고 있어서, 횡모드의 제어는 충분치 않다. 또한, 그 전류 저지층에 전류로를 형성하기 위해서 포토리소그래피법을 사용하고 있기 때문에, 이 포토리소그래피법에서 드라이에칭을 사용하면, 그 하부의 활성층의 발광 부분에 에칭 대미지를 주어서, 발광 특성을 나쁘게 한다.
또한 특개평9-232680호 공보에는 전류 협착층으로서 AlN층을 사용한 예가 기재되어 있지만, 클래드층의 릿지의 양측을 AlN층으로 매립하는 구조로 되어 있고, 도1b에서 나타낸 바와 같이 p측 전극과의 콘택트 영역을 확보하기 위해서는 클래드층의 폭을 넓히지 않을 수 없다. 또한, 이 AlN층의 막 두께는 클래드층과 같거나 그 이상으로서 1㎛로 두껍워서, 광감금이 너무 강하게 되어 고차 모드가 서기 쉽다.
또, 특개평8-88441호 공보에는 p형 클래드층과 p형 콘택트층 사이에, 전류 협착층으로서 AlN층을 형성한 예가 기재되어 있지만, 횡모드 제어를 유효하게 하는 것은 아니다.
본 발명의 목적은 전극과의 콘택트를 임의로 또한 크게 취하는 동시에, 횡모드를 소망하는 폭으로 제어할 수 있는 반도체 발광 장치와, 횡모드 제어 구조를 형성할 때에 활성층의 전류로에 대미지를 주지 않는 공정을 포함한 반도체 발광 장치의 제조 방법을 제공하는 데에 있다.
도1a, 도1b는 종래 기술을 설명하는 도면.
도2a, 도2b는 본 발명의 제1 실시예에 관한 제1 및 제2 반도체 레이저를 나타내는 단면도.
도3a, 도3b는 본 발명의 제1 실시예에 관한 반도체 레이저의 횡모드 제어층의 형성 방법을 나타내는 사시도.
도4a, 도4b는 본 발명의 제1 실시예에 관한 제1 반도체 레이저의 형성 공정도(그 1).
도5a, 도5b는 본 발명의 제1 실시예에 관한 제1 반도체 레이저의 형성 공정도(그 2).
도6a, 도6b는 본 발명의 제1 실시예에 관한 제1 반도체 레이저의 형성 공정도(그 3).
도7a, 도7b는 본 발명의 제1 실시예에 관한 제1 반도체 레이저의 횡모드 제어층의 다른 형성 공정을 나타내는 사시도(그 1).
도8a, 도8b는 본 발명의 제1 실시예에 관한 제1 반도체 레이저의 횡모드 제어층의 다른 형성 공정을 나타내는 사시도(그 2).
도9a~도9c는 본 발명의 제2 실시예에 관한 반도체 레이저의 형성 공정을 나타내는 단면도(그 1).
도10a~도10c는 본 발명의 제2 실시예에 관한 반도체 레이저의 형성 공정을 나타내는 단면도(그 2).
도11은 본 발명의 제2 실시예에 관한 반도체 레이저의 단면도.
도12는 본 발명의 제2 실시예에 관한 반도체 레이저와 제1 실시예에 관한 반도체 레이저의 특성도.
도13a~도13c는 본 발명의 제3 실시예에 관한 반도체 레이저의 형성 공정을 나타내는 단면도(그 1).
도14a~도14c는 본 발명의 제3 실시예에 관한 반도체 레이저의 형성 공정을 나타내는 단면도(그 2).
도15a, 도15b는 본 발명의 제3 실시예에 관한 반도체 레이저의 형성 공정을 나타내는 단면도(그 3).
도16a~도16c는 본 발명의 제4 실시예에 관한 반도체 레이저의 형성 공정을 나타내는 단면도(그 1).
도17a~도17c는 본 발명의 제4 실시예에 관한 반도체 레이저의 형성 공정을 나타내는 단면도(그 2).
도18은 본 발명의 제4 실시예에 관한 반도체 레이저의 단면도.
부호의 설명
1, 11, 31, 41, 61 ---- SiC 기판,
2, 12, 32, 42, 62 --- n-AlGaN 클래드층,
3, 13, 33, 43, 63 --- n-GaN SCH층,
4, 14, 34, 44, 64 --- InGaN 활성층,
5, 15, 35, 46, 66 --- p-GaN SCH층,
6, 16, 36, 47, 67 --- p-AlGaN 클래드층,
47a --- 메사부, 47b, 69 --- 고저항층,
7, 17, 38a --- AlN 횡모드 제어층,
8, 18, 39, 50, 71 --- p-AlGaN 클래드층,
9, 19, 40, 51, 72 --- p-GaN 콘택트층,
21, 25, 27, 37, 48, 68 ---마스크,
22, 38, 49, 70 --- AlN층,
45, 65 --- p-AlGaN 엘렉트론블록층.
(1) 상기한 과제는 1도전형 클래드층과 반대 도전형 클래드층 사이에 끼워지고 III족 질화물로 되는 활성층과, 상기 1도전형 클래드층 혹은 상기 반대 도전형 클래드층 중의 적어도 한쪽 클래드층내, 또는 상기 1도전형 클래드층 혹은 상기 반대 도전형 클래드층 중의 적어도 한쪽 클래드층과 활성층 사이에 형성된 0 보다도 크게 300nm 이하의 두께를 갖는 AlN으로 되는 횡모드 제어층을 갖는 것을 특징으로 하는 반도체 발광 장치에 의해 해결된다.
또는 기판상에 스트라이프 형상의 마스크층을 형성하는 공정과, 상기 마스크층을 포함하는 기판 표면에 AlN층을 형성하는 공정과, 상기 마스크층을 에칭할 수 있는 용액을 사용하여 상기 마스크층을 에칭하는 동시에, 상기 마스크층의 측벽 및 상면에 형성된 상기 AlN층을 리프트 오프하는 공정을 갖는 것을 특징으로 하는 반도체 발광 장치의 제조 방법에 의해 해결된다. 이 경우, 상기 AlN층은 스퍼터링법으로 기판 온도 500℃이하에서 형성되어도 좋다.
(2) 상기한 과제는 질화갈륨계 화합물 반도체로 되는 활성층과, 상기 활성층보다 밴드 갭 에너지가 큰 질화갈륨계 화합물 반도체로 되고, 또한 상기 활성층을 사이에 끼는 상부 클래드층, 하부 클래드층과, 상기 상부 클래드층 중에서 전류 협착 영역에 형성되고, 또 전류 통과 영역의 양측에 세워있는 AlN 또는 AlGaN 또는 GaN으로 되는 절연층을 갖는 것을 특징으로 하는 반도체 발광 장치에 의해 해결된다.
상기한 과제는 질화갈륨계 화합물 반도체로 되는 활성층과, 상기 활성층보다 밴드 갭 에너지가 큰 질화갈륨계 화합물 반도체로 되고, 또 상기 활성층을 사이에 끼는 상부 클래드층, 하부 클래드층과, 상기 상부 클래드층 중에서 전류 협착 영역에 형성되고, 또 전류 통과 영역에 개구를 갖는 AlN 또는 AlGaN 또는 GaN으로 되는 전류 협착용 절연층과, 상기 절연층 하측의 상기 상부 클래드층의 불순물이 불활성화된 고저항 영역을 갖는 것을 특징으로 하는 반도체 발광 장치에 의해 해결된다. 이 경우, 상기 고저항 영역에는 적어도 수소, 질소, 아르곤 중 어느 하나가 도입되어 있다. 또, 상기 절연층은 상기 전류 통과 영역의 양측에서 일어서도록 해도 좋다.
상기한 과제는 1도전형 클래드층을 기판 상에 형성하는 공정과, 상기 1도전형 클래드층 상에 활성층을 형성하는 공정과, 상기 활성층 상에 제1 반대 도전형 클래드층을 형성하는 공정과, 상기 제1 반대 도전형 클래드층 상에 스트라이프 형상의 마스크를 형성하는 공정과, 상기 마스크에 덮여 있지 않는 영역을 드라이에칭하여 적어도 상기 제1 반대 도전형 클래드층에 메사부를 형성하는 공정과, 상기 마스크와 상기 제1반대 도전형 클래드층 상에 AlN 또는 AlGaN 또는 GaN으로 되는 절연층을 형성하는 공정과, 상기 마스크를 제거함으로써 상기 마스크 상의 상기 절연층도 제거하는 공정과, 상기 절연층과 상기 제1 반대 도전형 클래드층 상에, 제2 반대 도전형 클래드층과 콘택트층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 발광 장치의 제조 방법에 의해 해결된다.
상기한 과제는 1도전형 클래드층을 기판 상에 형성하는 공정과, 상기 1도전형 클래드층 상에 활성층을 형성하는 공정과, 상기 활성층 상에 제1 반대 도전형 클래드층을 형성하는 공정과, 상기 제1 반대 도전형 클래드층 상에 스트라이프 형상의 마스크를 형성하는 공정과, 상기 마스크와 상기 제1 반대 도전형 클래드층 상에 AlN 또는 AlGaN 또는 GaN으로 되는 절연층을 형성하는 공정과, 상기 마스크에 덮여 있지 않는 영역의 상기 제1 반대 도전형 클래드층에 수소, 질소, 아르곤 중 어느 하나를 외부로부터 도입하여 고저항층을 형성하는 공정과, 상기 마스크를 제거함으로써 상기 마스크 상의 상기 절연층도 제거하는 공정과, 상기 절연층과 상기 제1 반대 도전형 클래드층 상에, 제2 반대 도전형 클래드층과 콘택트층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 발광 장치의 제조 방법에 의해 해결된다. 이 경우, 상기 마스크에 덮여 있지 영역을 드라이에칭하여 적어도 상기 제1 반대 도전형 클래드층에 메사부를 형성하는 공정을 더 갖게 하여도 좋다.
다음에, 본 발명의 작용에 대해서 설명한다.
본 발명에 의하면, III족 질화물로 되는 활성층의 상 또는 하부에 형성되는 클래드층 중에, 횡모드 제어층으로서 0nm 보다 크고 300nm 이하의 두께의 AlN층을 삽입하고 있다. 이 횡모드 제어층은 전류 협착층으로도 기능한다.
AlN층은 AlGaN층에 비해서, 클래드층과의 굴절율차를 작게 할 수 있어서, 고차 모드가 경과하기 어렵다. 또한, AlN층의 두께를 0nm 이상, 바람직하게는 1nm 이상으로 함으로써 기본 모드의 발진이 가능해지고, 또, 300nm 이하로 함으로써, 타모드 발진을 방지할 수 있다. 또한 AlN층을 300nm 이하로 하면, 크랙의 발생이 억제되는 것도 기대된다.
이 AlN층은 p형 또는 n형의 클래드층 중에 형성되어 있으므로, 활성층의 상 또는 하부의 클래드층의 두께를 줄이지 않고, AlN층만을 활성층에 접근시켜서 전류협착할 수 있어서, 임계치 전류의 저감을 도모할 수 있을 뿐만 아니라 클래드층의 위쪽에 형성되는 전극의 폭을 좁게 할 필요가 없게 된다.
또, 본 발명에 의하면, 클래드층 상에 마스크를 형성한 후에, 클래드층과 마스크 상에 AlN 횡모드 제어층을 형성하고, 그 다음에, 마스크를 제거함으로써 AlN 횡모드 제어층에 전류로가 되는 개구를 형성하도록 했으므로, AlN층을 형성할 때에 마스크에 의해 활성층이 보호되어서 활성층에 대미지를 주는 일은 없다. 또한, AlN층을 웨트에칭하지 않으므로, 그 개구의 폭이 제어되어, 여분으로 넓어지는 일은 없다.
또한 본 발명에 의하면, 상기한 클래드층에 형성되는 횡모드 제어층 중 개구의 옆을 세우는 구조를 채용했으므로, 횡모드 제어층을 형성할 때에, 두꺼운 클래드층에 의해 활성층의 발광 영역이 보호된다. 또한, 발광 영역의 양측에서는 광감금층이 활성층에 가까워지고 있으므로, 횡모드 제어가 양호하게 되고, 또, 클래드층내에서의 전류의 확대를 억제해 임계치 전류가 저감된다.
본 발명에서는 횡모드 제어층 하부에 더욱 고저항층을 형성했으므로, 클래드층내에서의 전류의 확대가 더욱 억제되어, 임계치 전류가 보다 저감한다. 또한 그 활성층 상의 클래드층에 메사부를 형성하기 위해서, 클래드층을 드라이에칭하는 방법을 채용하면, 보다 한 층의 전류협착 효과가 있다.
[실시예]
이하에 본 발명의 실시예를 도면에 의거하여 설명한다.
(제1 실시예)
도2a는 본 발명의 제1 관점에 관한 발명을 설명하는 단면도이다.
도2a에서, SiC 기판(1) 상에는 n형 AlGaN 클래드층(2), n형GaN SCH층(3), 비도프 InGaN 활성층(4), p형 GaN SCH층(5), 제1 p형 AlGaN 클래드층(6)이 차례로 형성되어 있다. 또, 제1 p형 AlGaN 클래드층(6) 상에는 스트라이프 형상의 개구(7a)를 갖는 AlN 횡모드 제어층(7)이 형성되어 있다. 또한 개구(7a)으로부터 노출한 p형 AlGaN 클래드층(6) 상과 AlN 횡모드 제어층(7) 상에는 제2 p형 AlGaN 클래드층(8)이 형성되고, 그 p형 AlGaN 클래드층(8) 상에는 p형 GaN 콘택트층(9)이 형성되어 있다.
SiC 기판(1) 상의 각층은 MOVPE법 등에 의해 3회의 결정 성장 공정으로 형성된다.
또한, 콘택트층(9) 상에는 p측 전극(10p)이 형성되고, SiC 기판(1) 하부에는 n측 전극(10n)이 형성되어 있다.
도2b에서, SiC 기판(11) 상에는 제1 n형 AlGaN 클래드층(12), AlN 횡모드 제어층(13)이 차례로 형성되고, 그 AlN 횡모드 제어층(13)에는 스트라이프 형상의 개구(13a)가 형성되어 있다. 이 AlN 횡모드 제어층(13) 상과 개구(13a) 중에는 제2 n형 AlGaN 클래드층(14)이 형성되고, 그 제2 n형 AlGaN 클래드층(14) 상에는 n형 GaN SCH층(15), 비도프 InGaN 활성층(16), p형 GaN SCH층(17), p형 AlGaN 클래드층(18), p형 GaN 콘택트층(19)이 차례로 형성되어 있다.
SiC 기판(11) 상의 각층은 MOVPE법 등에 의해 3회의 결정 성장 공정으로 형성된다.
또한, 콘택트층(19) 상에는 p측 전극(20p)이 형성되고, SiC 기판(11) 하부에는 n측 전극(20n)이 형성되어 있다.
도2a, 도2b에 나타낸 바와 같이 스트라이프 형상으로 뻗는 개구(7a,13a)를 갖는 AlN 횡모드 제어층(7,13)을 p형 또는 n형 클래드층(6,8,12,14) 내에 삽입하면, AlN 횡모드층(7,13)과 클래드층(6,8,12,14)에 굴절율차가 생기기 때문에, 광을 스트라이프에 대응한 위치에 가두어 둘 수 있다.
따라서, 릿지 구조를 채택하지 않고서 AlN 횡모드 제어층(7,13)에 의해 감금효과가 얻어지기 때문에, 이 AlN 횡모드 제어층(7,13) 간격을 임의로 선택함으로써, p측 전극(10a,20a)과의 콘택트를 크게 할 수 있으면서, 횡모드를 소망하는 폭으로 제어할 수 있다.
이 때, AlN 횡모드 제어층(7,13)의 두께는 0nm보다 크고 300nm이하 정도로 하고 있다. 이것은 두께를 0nm보다 크고, 바람직하게는 1nm 이상으로 함으로써, 기본 모드의 발진이 가능해지고, 300nm이하로 함으로써, 다모드 발진을 방지할 수 있기 때문이다. 또, 막 두께를 그 범위로 함으로써, AlN 횡모드 제어층(7,13)의 크랙 발생을 억제하는 효과도 기대할 수 있다.
AlN 횡모드 제어층(7,13)은 도2a, b에 나타내는 바와 같이, p형, n형 중 어느 쪽의 클래드층 사이에 삽입해도 효과가 있고, 도면에는 나타 내지 않지만, 양층에 삽입해도 좋다. p측, n측의 양방의 클래드층에 삽입한 경우에는 빔 형상의 종횡비를 1에 접근시킬 수 있어, 광디스크 등의 광원으로서 보다 적합하게 된다.
또한, 도2a에 나타내는 바와 같이, AlN 횡모드 제어층(7)을 p형 클래드층(6,8)사이에 설치한 경우에는 전류협착의 효과도 기대할 수 있고, p측 전극(10p)으로부터 주입된 캐리어가 활성층(4) 부근에서 넓어지지 않게 되므로, 임계치 전류를 저감하는 효과도 있다.
도3a,도3b는 도2a,도2b에서 나타낸 AlN 횡모드 제어층(7,13)의 형성과 개구(7a,13a)의 형성을 나타내고 있다.
먼저, 도3a에 나타내는 바와 같이, SiO2등으로 형성된 스트라이프 형상의 마스크(21)를 기판(1(11)) 상의 클래드층(6(12)) 상에 형성한다. 이어서, 스트라이프 형상의 마스크(21)와 클래드층(6(12))의 단차를 덮도록 전면에 횡모드 제어층(7(13)) 을 구성하는 AlN층(22)을 MOVPE법, ECR 스퍼터링법 등에 의해 성장된다. 이 경우, 마스크(21)의 측면부에서는 얇고, 클래드층(21) 및 마스크(21)의 각각의 상면에서 두껍게 되도록 AlN층(22)이 형성된다.
따라서, 마스크(21)를 에칭하기 위한 용액, 예를 들면 불산에 마스크(21)를 침지하면, 마스크(21) 측면상의 얇은 AlN층(22a)과, 마스크 상면상의 두꺼운 AlN층(22b)이 리프트 오프되어, 클래드층(6(12)) 상에만 AlN층(22c)이 남으며, 이 AlN층(22c)은 횡모드 제어층(7(13))으로서 사용된다.
마스크(21)의 두께는 AlN층(22) 두께의 1.5배 이상이면, 마스크(21) 측벽의 상부에서 얇은 AlN층(22a)이 형성되지만, 그 두께비를 5배보다 크게 함으로써, 측벽의 상부에서의 AlN층(22a)을 충분히 얇게 할 수 있어, 스트라이프의 개구(22a(7a,13a))의 엣지의 직선성을 좋게 할 수 있다.
또한 AlN층(22)을 제거하는 영역의 간격(개구폭)을 1mm 이내, 바람직하게는 300㎛이내로 함으로써, AlN막(22) 내의 응력을 분산하여, AlN막(22)의 크랙 발생을 억제할 수 있게 된다.
이상과 같은 횡모드 제어층의 형성 공정을 채용하면, 활성층(4,16)의 발광부의 바로 위 또는 바로 밑은 마스크(21)로 보호된 상태가 되고, 그 후의 에칭이나 층성장에서 발광부가 플라즈마 분위기에 노출되는 일 없이, 발광부에 대미지가 가해지는 것을 방지할 수 있다.
그런데, AlN층(22)에 스트라이프 형상의 개구(22a)을 형성하는 경우에, 통상의 포토리소그래피법을 사용하면 다음과 같은 문제가 있다.
즉, 포토리소그래피 시에, 예를 들면 인산을 사용하여 AlN층을 에칭하면, AlN층의 인산에 대한 에칭 그레이트는 c축 방향에 비해 a축 방향 쪽이 크기 때문에, AlN층의 사이드 에칭량이 커져서 개구(22a)의 폭 제어가 곤란해진다. 또, 드라이에칭법을 사용하여 AlN층을 에칭하여 개구를 형성하면, 활성층(4,16)의 바로 윗 또는 바로 밑을 드라이에칭하는 것으로 되어, 에칭 대미지의 영향이 활성층(4,16)의 발광부에까지 미치기 때문에, 발광 특성을 나쁘게 하는 문제가 생긴다.
또, GaN계 반도체 레이저의 클래드층으로서 AlxGa1-xN를 사용하는 경우에는 일반적으로 0＜x≤0.2에서 사용하지만, 이러한 AlxGa1-xN층 상에 AlN층을 성장시키면, 격자 부정합에 의해 AlN층에 강한 인장 응력이 걸려서, 크랙이 발생하는 문제가 생긴다.
이들 문제는 상기한 패터닝 방법에 의해 해결된다.
다음에, 상기한 버와 같은 AlN층의 패터닝 방법을 사용하여 반도체 레이저를 형성하는 공정에 대해서 설명한다.
먼저, 도4a에 나타내는 바와 같이, 6H-SiC로 되는 기판(31)의 (0001)면 상에, MOVPE법을 사용하여, n형 AlGaN으로 되는 n형 클래드층(32), n형 GaN으로 되는 n형 SCH층(33), 비도프 InGaN으로 되는 활성층(34), p형 GaN으로 되는 p형 광감금층(35), p형 AlGaN으로 되는 제1 p형 클래드층(36)을 각각1500nm,100nm,10nm,100nm,50nm의 두께로 차례로 형성한다.
다음에, 제1 p형 클래드층(36) 상에 SiO2막(37)을 열 CVD법에 의해 5~2000nm의 두께로 형성한 후에, 도4b에 나타내는 바와 같이, 포토리소그래피법에 의해 SiO2막(37)을 패터닝하여 폭 0.1~2㎛의 스트라이프 형상으로 남긴다. 이 경우, 특히 도시하지 않지만, 스트라이프 형상의 SiO2막(37)의 피치를 10~1000㎛로 하여 복수 형성한다.
또한 SiO2막(37) 등을 순수에 의해 세정한 후에, 기판(31)을 실온~500℃, 바람직하게는 100℃~400℃의 온도로 가열한 상태에서, 도5a에 나타내는 바와 같이, 제1 p형 클래드층(36) 및 스트라이프 형상의 SiO2막(37) 상에 AlN층(38)을 ECR 스퍼터링법에 의해 0nm보다 크고, 바람직하게는 1nm 이상에서 300nm 이하의 두께로 형성한다.
이어서 도5b에 나타내는 바와 같이, 기판(31) 및 그 위의 각 층을 불산용액에 30초~ 5분간 침지하면, SiO2막(37)이 제거되는 동시에, SiO2막(37) 상의 AlN층(38)이 리프트 오프되고, AlN층(38)에는 폭 1~2㎛의 개구(38w)가 형성된다. 이 개구를 갖는 AlN층(38)은 횡모드 제어층(38a)으로서 사용된다. 이 리프트 오프는 불산처리 후의 순수 세정 또는 초음파 세정시에 이루어지는 경우가 있다.
또한, 리프트 오프되는 AlN층(38)은 SiO2막(37)의 측부의 얇은 부분과 그 상면상의 두꺼운 부분이다.
다음에, 도6a에 나타내는 바와 같이, 횡모드 제어층(38a) 상과 개구(38w) 내에, 두께 500nm의 p형 AlGaN으로 되는 제2 p형 클래드층(39)과, 두께50nm의 p형 GaN으로 되는 콘택트층(40)을 MOVPE법에 의해 차례로 형성한다.
또한 도6b에 나타내는 바와 같이, p측 전극(30)으로서 니켈(Ni)과 금(Au)을 차례로 증착법으로 콘택트층(40) 위에 형성하고, 또한 n측 전극(29)으로서 티탄(Ti)과 알루미늄(Al)을 차례로 증착법에 의해 기판(41)의 하면에 더 형성한다.
그 후에, 기판(31) 및 그 상의 각 반도체층을, 개구(38w)의 연재 방향에 대하여 수직으로 벽개(劈開)하고, 이에 의해서 공진기를 만든다. 또한 칩 분리, 본딩공정을 거쳐서 레이저 장치가 완성된다.
이러한 반도체 레이저에서는 AlN 횡모드 제어층(38a)을 0nm 이상에서 300nm 이하의 두께로 형성하고 있으므로, 횡방향의 광감금이 유효하게 되어 횡모드가 제어되는 동시에, 고차 모드의 발생이 방지된다.
또, AlN 횡모드 제어층(38a)을 리프트 오프법에 의해 패터닝하고 있기 때문에, 드라이에칭법을 사용함으로써 생기는 활성층 및 그 근방에서의 대미지를 미연에 방지할 수 있다. 또, 웨트에칭법을 사용함으로써 생기는 AlN층(38)의 급격한 사이드에칭을 방지하여, 개구(38w)의 치수를 정밀도가 양호하게 형성할 수 있다.
또한 AlN층(38)을 ECR 스퍼터링법에 의해 형성하고 있으므로, MOVPE법에 의해 형성하는 경우에 비해서, 기판 온도를 500℃ 이하의 저온으로 억제하면서 AlN층(38)을 단결정 성장시킴으로써, 활성층(34)의 열 노화를 방지할 수있는 동시에, 하지층과의 열팽창 계수차에 의한 AlN층(38)의 크랙 발생을 억제할 수 있다.
또, 스퍼터링법에 의해 AlN층(38)을 형성하는 경우에는 기판(31)이 플라즈마에 노출되게 되지만, 활성층(34)의 발광부의 바로 위 또는 바로 밑의 위치에는 리프트 오프용의 마스크(SiO2층)(37)가 형성되어 있으므로, 이 마스크(37)가 활성층(34)의 보호막이 되어 대미지의 발생이 방지된다.
또, 스퍼터링법의 일례로서 ECR 스퍼터링법을 사용했지만, AlN을 타겟으로서 사용하는 통상의 스퍼터링법이나, 알루미늄을 타겟으로서 질소 가스을 사용하여 스퍼터하는 액티브 이온 스퍼터링법 등, 기타의 스퍼터링법을 사용하여도 좋다.
다음에, AlN층(38)을 패터닝하는 경우에 사용하는 리프트 오프법의 다른 예를 설명한다.
도7a,도7b는 리프트 오프법의 다른 예를 설명하는 사시도이고, 도3~도6과 같은 부호는 같은 요소를 나타내고 있다. 이 예에서 도4b와 다른 점은 스트라이프 형상의 SiO2막의 단면 형상을 역메사 형상으로 한 것이다.
먼저, 도7a에 나타내는 바와 같이, 제1 p형 클래드층(36) 상에 열CVD법에 의해서, 하부로부터 상부를 향해 인농도가 내려가도록 SiO2막(27)을 2~800nm의 두께로 형성하고, 이어서, 레지스트(도시 않음)를 마스크로 하여 불산용액을 사용하여 이 SiO2막(27)을 스트라이프 형상으로 남긴다. 또한, SiO2막(27)을 형성하기 위한 원료 가스로서 실란과 물의 혼합 가스를 사용하며, 인의 원료 가스로서 포스핀(PH3)을 사용한다.
SiO2막(27)의 불산용액에 대한 에칭 그레이트는 인 등의 불순물의 농도에 의존함이 알려져 있다. 따라서, SiO2막(27) 중 하층부의 인농도를 높게 하고, 상층으로 감에 따라 인농도가 낮아지도록 CVD법에 의해 형성하면, 불산용액에 대한 에칭 그레이트가 낮게 될수록 빨라지므로, 스트라이프 형상의 SiO2막(27)은 역메사 형상으로 된다.
그리고, 레지스트를 제거한 후에, 도7b에 나타내는 바와 같이, AlN층(38)을 0nm보다 크고, 바람직하게는 1nm 이상에서, 300nm 이하의 두께가 되도록 ECR 스퍼터링법에 의해 형성한다. 이 경우, 스트라이프 형상의 SiO2막(27)은 역메사가 되어 있기 때문에, AlN층(38)의 두께는 SiO2막(27)의 측벽에서 매우 얇아져서, SiO2막(27) 상의 AlN층(38)의 리프트 오프가 용이해진다.
따라서, AlN층(38)의 두께에 비해서 SiO2층(27)의 두께를 그다지 두껍게 하지 않아도 리프트 오프가 가능해진다.
또한, 상기한 예에서는 SiO2막(27) 내의 인농도를 두께 방향으로 변화시킴으로써 SiO2막(27)의 에칭 그레이트를 변화시켰다. 그 이외에, SiO2대신에 SiON막을 사용하여 이 질소 농도를 막 두께 방향으로 변화시킴으로써 에칭 그레이트를 막 두께 방향으로 변화시킬 수도 있다. 이 경우, 질소의 함유량이 많을수록 불산에 의한 에칭 그레이트가 작아지므로, SiON막의 성장이 진행함에 따라 질소의 함유량을 많게 하면, SiON막을 포토리소그래피법에 의해 스트라이프 형상으로 형성한 후의 단면은 역 스트라이프 형상이 된다. 또한, SiON막의 원료 가스로서, 실란과 암모늄과 산소의 혼합 가스를 사용한다.
다음에, 리프트 오프법의 또 다른 예를 도8a, 도8b에 의거하여 설명한다. 이 예에서, 도7a,도7b와 다른 점은 스트라이프 형상의 SiO2막의 단면 형상을 T형으로 한 점이다.
먼저, 제1 p형 클래드층(36) 상에, 제1 SiO2막(25a)을 스퍼터링법에 의해 1~400nm의 두께로 형성하고, 이어서, 제1 SiO2막(25a) 상에 제2 SiO2막(25b)을 열 CVD법에 의해 1~400nm의 두께로 형성한다.
다음에, 스트라이프 형상의 레지스트(도시 않음)를 마스크로 하여 불산계 용액에 의해 SiO2막(25a,25b)을 에칭하고, 그 후에, 이 레지스트를 제거한다. 이 경우, 스퍼터링법에 의해 형성한 제1 SiO2막(25a)은 CVD법에 의해 형성한 제2 SiO2막(25b)에 비해 불산계 용액에 대한 에칭 그레이트가 크기 때문에, 도8a에 나타내는 바와 같이, 단면이 T자형의 형상을 얻을 수 있다. 이에 따라 형성된 제1 및 제2 SiO2막(25a,25b)에 의해 리프트 오프용 마스크(25)가 형성된다.
이어서, 도8b에 나타내는 바와 같이, AlN층(38)을 0nm보다 크고, 바람직하게는 1nm이상에서 300nm 이하의 두께로 ECR 스퍼터링법에 의해 형성하면, 단면 T자형의 리프트 오프용 마스크(25)의 측부에서는 AlN층(38)이 매우 얇아져서, 리프트 오프용 마스크(25) 상의 리프트 오프가 용이해진다.
또한, 이 예에서는 SiO2막(25a,25b)의 형성 방법을 변경하여, 리프트 오프용 마스크의 상부와 하부의 에칭 그레이트를 변화시켰지만, SiO2막의 하층과 상층에서 인농도를 변경하거나, 혹은 SiO2막과 SiN막을 형성함으로써, 에칭액에 대한 에칭 그레이트가 하층 쪽이 커지도록 해도 좋다.
또, 상기한 실시예에서는 AlN층(38)을 ECR 스퍼터링법에 의해 형성했지만, 열처리 조건으로 허용된다면, MOVPE법을 사용하여 형성하여도 좋다.
또, 상기한 실시예에서는 횡모드 제어층을 클래드층 중에 형성했지만 SCH층과 클래드층 사이에 삽입해도 같은 효과가 얻어지며, p형 클래드층측이 아니라 n형 클래드층측에 형성하거나, 혹은 이들 쌍방에 형성하여도 좋다. 또, SCH층 내에, 또는 SCH층과 활성층 사이에 삽입해도 같은 효과가 얻어진다.
상기한 예에서는 활성층으로서 InGaN층을 사용하고 있지만, 다른 III족 질화화합물을 사용하여도 좋고, 단층이 아니라 다층 양자 우물 구조를 사용하여도 좋다.
또한 상기한 예에서는 III-V족 화합물로서, III족 질화화합물을 사용한 예를 나타냈지만, AlN층을 사용하는 다른 III-V족 화합물에 대해서도 본 발명을 적용할 수 있다.
(제2 실시예)
제1 실시예에서는 활성층과 AlN 횡모드 제어층 사이에 클래드층이 형성되어 있다. 이 AlN 횡모드 제어층과 활성층의 거리, 즉 클래드층의 두께가 0.1㎛ 이상이 되면, AlN 횡모드 제어층의 개구를 통과하는 전류는 클래드층에서 횡으로 넓어져서, 반도체 레이저의 임계치 전류가 증대되는 원인이 된다. 이 반대로, AlN 횡모드 제어층과 활성층 사이의 클래드층을 얇게 형성하면, AlN 횡모드 제어층의 형성시에 활성층에 대미지를 주거나, AlN의 성막이 잘 제어할 수 없어, AlN 횡모드 제어층의 표면 모포로지가 열화될 우려가 있다.
그래서, 본 실시예에서는 임계치 전류를 증대시키지 않고서 횡모드 제어를 할 수 있는 반도체 레이저와 그 제조 방법에 대해서 설명한다.
먼저, 도9a에 나타내는 바와 같이, MOCVD법을 사용하여, n형 탄화실리콘(SiC) 기판(41)의 (0001) 면 상에, 두께 1.5㎛의 n형(n-) Al0.09Ga0.91N 클래드층(42), 두께100nm의 n-GaN SCH층(43), 비도프 InGaN 다중 양자 우물(MQW) 활성층(44), 두께 20nm의 p형(p-) Al0.18Ga0.82N 엘렉트론블록층(45), 두께 100nm의 p-GaN SCH층(46), 두께 0㎛보다 크고 5㎛ 이하의 제1 p-Al0.09Ga0.91N 클래드층(47)을 각각 차례로 성장시킨다.
다중 양자 우물 활성층(44)은 4개의 In0.03Ga0.97N 배리어층의 각각의 사이에 In0.15Ga0.85N 우물층을 사이에 낀 구조를 갖고 있다. 이 배리어층은 5nm, 우물층은 4nm의 두께이다.
다음에, 제1 p-Al0.09Ga0.91N 클래드층(47) 상에 열 CVD법에 의해 SiO2막(48)을300nm의 두께로 형성한다. 이어서, 도9b에 나타내는 바와 같이, 이 SiO2막을 포토리소그래피법에 의해서, 폭0.5~2.0㎛, 예를 들면 1.5㎛의 스트라이프 형상으로 패터닝하여 이것을 마스크(48)로서 사용한다.
그 후에, 마스크(48)에 덮여 있지 않는 영역의 제1 p-Al0.09Ga0.91N 클래드층(47)을 에칭한다. 이 에칭은 도9c에 나타내는 바와 같이, 제1 p-Al0.09Ga0.91N 클래드층(47)의 일부가 남는 깊이, 예를 들면 0. 2㎛까지 해도 좋고, 혹은 n-Al0.09Ga0.91N 클래드층(42)에 도달하는 깊이까지 해도 좋고, 혹은 제1 p-Al0.09Ga0.91N 클래드층(47)과 n-Al0.09Ga0.91N 클래드층(42) 사이의 깊이까지 해도 좋다.
이 에칭시에 활성층(44)의 발광 영역은 마스크(48)에 의해 보호되어 있으므로, 제1 p-Al0.09Ga0.91N 클래드층(47)의 에칭에 의해 마스크(48)의 양측에서 활성층(44) 등에 대미지가 가해져도 특별한 문제는 없다. 이 에칭에 의해서, 마스크(48) 하부에는 제1 p-Al0.09Ga0.91N 클래드층(47)의 메사부(47a)가 형성되고, 이 메사부(47a)의 상면은 폭0.5~2.0㎛의 스트라이프 형상이 된다.
다음에, 도10a에 나타내는 바와 같이, ECR 스퍼터링법을 사용하여, 마스크(48) 및 제1 p-Al0.09Ga0.91N 클래드층(47) 상에 절연성의 AlN층(49)을 20nm의 두께로 형성한다.
이어서, 메사부(47a) 상의 마스크(48)를 불산에 의해 에칭함으로써, 마스크(48) 상의 AlN층(49)을 리프트 오프하여 메사부(47a)의 옆쪽에 남은 AlN층(49)을 횡모드 제어층으로서 사용한다. 이에 의해서, 도10b에 나타내는 바와 같이, 메사부(47a)의 상면이 AlN층(49)으로부터 노출하고, AlN층(49)에 전류 통과용의 개구가 형성되어, AlN층(49)이 메사부(47a)의 측면을 따라 세워진 상태가 된다. 세워져 있는 있는 부분 중 활성층(44)의 상면에 대한 최대의 각도는 30℃보다 크고 또 150℃보다 작다. AlN층(49)의 세워져 있는 부분의 활성층(44)에 대한 각도는 위치에 따라 다르다.
다음에, MOCVD법에 의해 2회째의 결정 성장을 한다.
즉, 도10c에 나타내는 바와 같이, AlN층(49)과 메사부(47a)의 상면에, 제2 p-Al0.09Ga0.91N 클래드층(50)과 p-GaN 콘택트층(51)을 각각 10nm~3000nm(예를 들면70)nm), 0.05㎛의 두께로 형성한다. 이 경우, 클래드층(50)과 콘택트층(51)은 AlN층(49) 상에서 결정 성장한다.
또한, AlN층(49) 대신으로, 절연성의 AlGaN, GaN 또는 Si3N4중 어느 층을 MOCVD, ECR에 의해 성장시켜도 좋고, 이 막 상에 형성되는 클래드층(50)은 결정화한다.
그 후에, 도11에 나타내는 바와 같이, 콘택트층(51) 상에 SiO2로 되는 절연막(52)을 형성하고, 이를 포토리소그래피법에 의해 패터닝하여 메사부(47a)의 위쪽에 개구(52a)를 형성한다. 그 후에, 콘택트층(51)에 접속되는 p측 전극(53)을 개구부(52a) 중과 그 주변의 절연막(52) 상에 형성한다.
또 SiC 기판(41) 하부에 n측 전극(54)을 형성한다.
또한, 콘택트층(51) 상에 절연층을 형성하는 공정을 거치는 일없이 콘택트층(51) 상에 p측 전극(53)을 형성하여도 좋다. 이 경우, 콘택트층(51)에 공급된 전류는 AlN층(49)에 의해서만 전류 협착된다.
이상에 의해서, 반도체 레이저의 기본적 구조가 완성된다.
상기한 바와 같은 공정에서는 활성층(44)의 위쪽에 제1 클래드층(47)을 형성한 후에, 발광 영역의 양측의 제1 클래드층(47)을 에칭함으로써, 이 영역에서 제1 클래드층(47)의 막 두께를 감소시키는 동시에, 발광 영역 상에 메사부(47a)를 형성하도록 하고 있다.
따라서, 활성층(44)의 발광 영역 상의 제1 클래드층(47)을 두껍게 형성하여도, 메사부(47a)를 흐르는 전류가 그 양측으로 넓어지기 어럽게 되어, 반도체 레이저의 임계치의 저감이 가능해진다. 도12의 실선a는 본 실시예의 반도체 레이저의 전류·출력 특성을 나타내며, 도12의 파선b는 제1 실시예의 반도체 레이저의 전류·출력 특성을 나타내고 있다. 도12에서는 본 실시예의 반도체 레이저의 임계치는 제1 실시예의 반도체 레이저의 임계치보다도 작게 되어 있다.
또, 발광 영역 상의 제1 클래드층(47)이 두껍게 되어 있으므로, 그 위에 ECR에 의해 AlN층(49)을 형성할 때에, 발광 영역의 활성층(44)에 대미지를 주는 일이 없어지고, 그 AlN층(49)의 성막의 제어가 용이해져서 표면 모포로지가 열화되지 않게 된다.
또한 본 실시예에서는 제1 실시예와 같이, AlN층(49)에 의해 전류를 협착하고 있으므로, 상측 전극(53)과 콘택트층(51)의 콘택트 면적을 크게 할 수 있고, 콘택트 저항을 저감할 수 있고, 이에 의해서 소자 저항을 내릴 수 있다.
또한, 상기한 SiC 기판 대신에 사파이어 기판, GaN 기판 등을 사용하여도 좋다. 또, 버퍼, 클래드의 조성과 두께, 활성층의 조성, 두께, 우물층수 등은 이들 층이 AlGaInN계 재료이면 상기의 구성에 한정되지 않는다.
또한 마스크(48)의 재료는 SiO2에 한정되는 것이 아니라, SiON 기타의 절연막을 사용하여도 좋다.
(제3 실시예)
도13~도15는 제3 실시예에 관한 반도체 레이저의 형성 공정을 나타내는 단면도이다.
먼저, 도13a에 나타내는 바와 같이, MOCVD법을 사용하여, n형 탄화실리콘(SiC) 기판(41)의 (0001) 면 상에, n-Al0.09Ga0.91N 클래드층(42), n-GaN SCH층(43), nGaN 다중 양자 우물(MQW) 활성층(44), p-Al0.18Ga0.82N 엘렉트론 블록층(45), p-GaN SCH층(46), 제1 p-Al0.09Ga0.91N 클래드층(47)을 각각 차례로 성장시킨다. 이들 층의 두께, 조성은 예를 들면 제2 실시예와 같게 한다.
다음에, 제1 p-Al0.09Ga0.91N 클래드층(47) 상에 스트라이프 형상의 마스크(48)를 형성한다. 이 마스크(48)는 폭 0.5~2.0㎛의 스트라이프 형상을 갖고, 두께 300nm의 SiO2막으로 구성된다. 이 마스크(48)는 제2 실시예에 나타내는 방법에 의해 패터닝된다.
또한 마스크(48)에 덮여 있지 않는 영역의 층을 에칭한다. 에칭 깊이는 도13c에 나타내는 바와 같이, 제1 실시예와 같게 한다. 이 에칭에 의해서, 마스크(48) 하부에는 제1 p-Al0.09Ga0.91N 클래드층(47)의 메사부(47a)가 형성된다.
이 에칭시에, 활성층(44)의 발광 영역은 마스크(48)에 의해 보호되어 있으므로, 이 영역에 대미지가 가해지는 일은 없다.
다음에, 도14a에 나타내는 바와 같이, 마스크(48)의 양측에 수소 이온을 주입하거나 또는 수소를 확산함으로써, 마스크(48) 양측에 제1 p-Al0.09Ga0.91N 클래드층(47)의 엑셉터를 불활성화하여, 이곳에 고저항층(47b)을 형성한다. 고저항층(47b)은 도14a에 나타내는 바와 같이, 제1 p-Al0.09Ga0.91N 클래드층(47) 중에만 형성되어도 좋고, n-Al0.09Ga0.91N 클래드층(42)에까지 도달하는 깊이로 형성되어도 좋다.
이 고저항층(47b)을 형성하는 경우에, 제1 p-Al0.09Ga0.91N 클래드층(47)의 상면에서 주입 또는 확산되는 원소는 수소에 한정되는 것이 아니라, 질소, 아르곤 등이라도 좋다. 또, 이 원소의 확산의 방법으로는 이런 원소를 포함하는 분위기 중에서의 아닐링, 또는 ECR 장치에 의한 이온의 확산을 들 수 있다.
이 후에, 도14b에 나타내는 바와 같이, ECR 스퍼터링법을 사용하여, 마스크(48), 제1 p-Al0.09Ga0.91N 클래드층(47) 및 고저항층(47b) 상에, 절연성의 AlN층(49)을 20nm의 두께로 형성한다.
이어서, 메사부(47a) 상의 마스크(48)를 불산에 의해 에칭함으로써, 마스크(48) 상의 AlN층(49)을 리프트 오프한다. 이에 따라서, 도14c에 나타내는 바와 같이, AlN층(49)은 메사부(47a)의 측면을 따라 남고, AlN층(49)에는 메사부(47a) 상에 개구가 형성된다.
다음에, MOCVD법에 의해 2회째의 결정 성장을 행한다. 즉, 도15a에 나타내는 바와 같이, AlN층(49)과 메사부(47a) 상에, 제2 p-Al0.09Ga0.91N 클래드층(50)과 p-GaN 콘택트층(51)을 각각 0.7㎛, 0.05㎛의 두께로 형성한다.
이 경우, 메사부(47a) 상뿐만 아니라 AlN층(49) 상에서도, 클래드층(50)과 콘택트층(51)은 결정 성장한다. 또, AlN층(49) 대신으로, 절연성의 AlGaN, GaN 또는 Si3N4중 어느 층을 MOCVD, ECR에 의해 성장시켜도 좋고, 이 막 상에 형성되는 클래드층(50)을 결정화한다.
그 후에, 도15b에 나타내는 바와 같이, 콘택트층(51) 상에 SiO2로 되는 절연막(52)을 형성하고, 이것을 포토리소그래피법에 의해 패터닝하여 메사부(47a) 상에 개구(52a)를 형성한다. 그 후에, 콘택트층(51)에 접속되는 p측 전극(53)을 개구부(52a) 내와 그 주변의 절연막(52) 상에 형성한다.
또한 SiC 기판(41) 하부에 n측 전극(54)을 형성한다.
이상의 공정에 의해 청색 발광 반도체 레이저가 완성된다.
상술한 반도체 레이저에 의하면, 제2 실시예의 반도체 레이저와 마찬가지로, AlN층(49)의 표면 모포로지의 열화를 억제하고, 발광 영역의 활성층(44)의 열화를 감소시킬 수 있어, 발광 영역 양측으로의 전류 확산을 억제할 수 있다.
또한, 메사부(47a) 양측에 고저항층(47b)을 형성하였으므로, 제2 실시예에서 나타낸 반도체 레이저보다도 메사부(47a) 양측에 흐르는 전류를 더욱 저감할 수 있어서, 임계치 전류를 보다 저하할 수 있다.
또, 본 실시예에서도, AlN층(49)이 횡모드 제어층 겸 전류 협착층으로서 기능하므로, 상측의 전극(53)과 콘택트층(51)의 콘택트 면적을 크게 할 수 있어서, 제2 실시예와 마찬가지로, 콘택트 저항을 저감할 수 있고, 이에 따라 소자 저항을 내릴 수 있다.
또한, 상기한 SiC 기판 대신에 사파이어 기판, GaN 기판 등을 사용하여도 좋다. 또, 버퍼, 클래드의 조성과 두께, 활성층의 조성, 두께, 우물층수 등은 이들 층이 AlGaInN계 재료이면 상기의 구성에 한정되지 않는다.
또한 마스크(48) 재료는 SiO2에 한정되는 것이 아니라, 기타의 재료를 사용하여도 좋다.
(제4 실시예)
제3 실시예에서는 제1 p-Al0.09Ga0.91N 클래드층에 형성된 메사부와, 이 메사부의 양측에 형성된 고저항층을 갖는 구조를 채용하고 있지만, 이 메사부를 생략해도 좋으며, 이하에 이러한 구조의 일례를 설명한다.
먼저, 도16a에 나타내는 바와 같이, MOCVD법을 사용하여, n형 탄화실리콘(SiC) 기판(61)의 (0001) 면 상에, 두께 1.5㎛의 n형(n-) Al0.09Ga0.91N 클래드(62), 두께 100nm의 n-GaN SCH층(63), 비도프 InGaN 다중 양자 우물(MQW) 활성층(64), 두께 20nm의 p형(p-) Al0.18Ga0.82N 엘렉트론블록층(65), 두께 100nm의 p-GaN SCH층(66), 두께 0㎛보다 크고 5㎛ 이하의 제1 p-Al0.09Ga0.91N 클래드층(67)을 각각 차례로 성장시킨다.
다중 양자 우물 활성층(64)은 4개의 In0.03Ga0.97N 배리어층 각각의 사이에 In0.15Ga0.85N 우물층을 사이에 낀 구조를 갖고 있다. 이 배리어층은 5nm, 우물층은 4nm의 두께이다.
다음에, 제1 p-Al0.09Ga0.91N 클래드층(67) 상에 열 CVD법에 의해 SiO2막(68)을300nm의 두께로 형성한다. 이어서, 도16b에 나타내는 바와 같이, 이 SiO2막을 포토리소그래피법에 의해 패터닝하여, 폭 0.5~2.0㎛, 예를 들면 1.5㎛의 스트라이프 형상으로 패터닝하여 이것을 마스크(68)로서 사용한다.
다음에, 도16c에 나타내는 바와 같이, 마스크(68)의 양측에 수소 이온을 주입하거나, 또는 수소를 확산함으로써, 제1 p-Al0.09Ga0.91N 클래드층(67) 중 마스크(68)에 덮여 있지 않은 영역의 엑셉터를 불활성화하여 그곳에 고저항층(69)을 형성한다. 고저항층(69)은 제1 p-Al0.09Ga0.91N 클래드층(67) 중에만 형성되어도 좋고, 도16c에 나타내는 바와 같이, p-GaN SCH층(66)에 도달하는 깊이에 형성되어도 좋고, n-Al0.09Ga0.91N 클래드층(62)에 도달하는 깊이에 형성되어도 좋다.
이 고저항층(69)을 형성하는 경우에, 제1 p-Al0.09Ga0.91N 클래드층(67)의 상면으로부터 주입 또는 확산되는 원소로는 수소에 한정되는 것이 아니라, 질소, 아르곤 등이라도 좋다. 또, 이 원소의 확산 방법으로는 이 원소을 포함하는 분위기 중에서의 아닐링, 또는 ECR 장치에 의한 이온 확산을 들 수 있다.
그 후에, 도17a에 나타내는 바와 같이, ECR 스퍼터링법을 사용하여, 마스크(68), 제1 p-Al0.09Ga0.91N 클래드층(67) 및 고저항층(69) 상에 절연성의 AlN층(70)을 20nm의 두께로 형성한다.
이어서, 마스크(68)를 불산에 의해 에칭함으로써, 마스크(68) 상의 AlN층(70)을 리프트 오프한다. 이에 따라서, 도17b에 나타내는 바와 같이, AlN층(70)에는 개구가 형성되고, 이 개구에 제1 p-Al0.09Ga0.91N 클래드층(67)이 노출된다. 리프트 오프에 의해 남은 AlN층(70)은 횡모드 제어층 겸 전류 협착층으로서 기능한다.
다음에, MOCVD법에 의해 2회째의 결정 성장을 한다. 즉, 도17c에 나타내는 바와 같이, AlN층(70)과 제1 p-Al0.09Ga0.91N 클래드층(67)의 상면에, 제2 p-Al0.09Ga0.91N 클래드층(71)과 p-GaN 콘택트층(72)을 0.7㎛, 0.05㎛의 두께로 형성한다.
이 경우, 제1 p-Al0.09Ga0.91N 클래드층(67) 상 뿐만 아니라 AlN층(70) 상에서도 클래드층(60)과 콘택트층(61)은 결정 성장한다. 또한, AlN층(70) 대신에, 절연성의 AlGaN, GaN 또는 Si3N4중 어느 층을 MOCVD, ECR에 의해 성장시켜도 좋고, 이 막 상에 형성되는 클래드층(71)을 결정화한다.
그 후에, 도18에 나타내는 바와 같이, 콘택트층(72) 상에 SiO2로 되는 절연막(73)을 형성하고, 이것을 포토리소그래피법에 의해 패터닝하여 발광 영역의 위쪽에 개구(73a)를 형성한다. 이 후에, 콘택트층(72)에 접속되는 p측 전극(74)을 개구부(73a)내와 그 주변의 절연막(73) 상에 형성한다. 또한 SiC 기판(61) 하부에 n측 전극(75)을 형성한다.
이상에 의해 청색 발광 반도체 레이저의 기본적 구조가 완성된다.
상기한 바와 같은 공정에서, 제1 클래드층(67) 중 발광 영역의 위쪽 이외의 영역에 이온 주입 또는 확산에 의해 고저항층(69)을 형성함으로써, AlN층(70)의 아래 쪽에, 제1 클래드층(67)을 실질적으로 메사 형상으로 하도록 하고 있다.
따라서, 활성층(64)의 발광 영역 상의 제1 클래드층(67)을 두껍게 하고, 그 위에 ECR에 의해 AlN층(70)을 형성함으로써, 활성층(64)의 발광 영역에 대미지를 주는 일은 없어지고, 이 AlN층(70)의 성막의 제어가 용이해져서 이 표면 모포로지가 열화되지 않게 된다.
또, 발광 영역 양측의 제1 클래드층(67)은 고저항층(69)의 형성에 의해 실질적으로 얇게 되어 있으므로, 발광 영역 이외에 형성된 제1 클래드층(67)에 전류가 넓어져 흐르는 것을 억제할 수 있어, 임계값의 저감이 가능해진다.
본 실시예에서는 AlN층(70)과 고저항층(69)이 전류 협착층으로서 기능하므로, 상측의 전극(63)과 콘택트층(61)의 콘택트 면적을 크게 할 수 있고, 이에 따라 콘택트 저항이 저감되어, 소자 저항이 낮아진다.
또, 상기한 SiC 기판 대신에 사파이어 기판, GaN 기판 등을 사용하여도 좋다. 또, 버퍼, 클래드의 조성과 두께, 활성층의 조성, 두께, 우물층수 등은 이들 층이 AlGaInN계 재료이면 상기의 구성에 한정되지 않는다.
또한 마스크(48) 재료는 SiO2에 한정되는 것이 아니라, 기타의 재료을 사용하여도 좋다.
(부기)
(1) 1도전형 클래드층과 반대 도전형 클래드층 사이에 끼워지고 III족 질화물로 되는 활성층과, 상기 1도전형 클래드층 또는 상기 반대 도전형 클래드층 중의 적어도 한쪽 클래드층 내 또는 상기 적어도 한쪽 클래드층과 활성층 사이에 형성된 0nm 보다 크고, 300nm 이하의 두께를 갖는 AlN으로 되는 횡모드 제어층을 갖는 것을 특징으로 하는 화합물 반도체 레이저.
(2) 상기 횡모드 제어층이 상기 반대 도전형 클래드층 내, 또는 상기 반대 도전형 클래드층과 활성층 사이에 삽입되어 있는 것을 특징으로 하는 (1) 기재의 반도체 레이저.
(3) 상기 횡모드 제어층이 클래드층과 SCH층 사이에 삽입되어 있는 것을 특징으로 하는 (1) 기재의 반도체 레이저.
(4) 상기 횡모드 제어층이 SCH층과 활성층 사이에 삽입되어 있는 것을 특징으로 하는 (1) 기재의 반도체 레이저.
(5) 기판상에 스트라이프 형상의 마스크층을 형성하는 공정과, 상기 마스크층을 포함하는 기판 표면에 AlN층을 형성하는 공정과, 상기 마스크층을 에칭할 수 있는 용액을 사용하여 상기 마스크층과 마스크층의 측벽 및 상면에 형성된 AlN층을 리프트 오프하는 공정을 갖는 것을 특징으로 하는 반도체 레이저의 형성 방법.
(6) 상기 AlN층은 스퍼터링법으로 기판 온도 500℃ 이하에서 형성되는 것을 특징으로 하는 (5) 기재의 반도체 레이저의 형성 방법.
(7) 상기 마스크층의 두께가 상기 AlN층의 두께의 1.5배 이상인 것을 특징으로 하는 (5) 기재의 반도체 레이저의 형성 방법.
(8) 상기 마스크층의 두께가 AlN층의 두께의 5배를 초과하는 두께인 것을 특징으로 하는 (5) 기재의 반도체 레이저의 형성 방법.
(9) 상기 마스크층의 단면이 역메사 형상인 것을 특징으로 하는 (5)~(8) 중 어느 하나 기재의 반도체 레이저의 형성 방법.
(10) 상기 마스크층의 단면이 T자형인 것을 특징으로 하는(5)~(8) 중 어느 하나 기재의 반도체 레이저의 형성 방법.
(11) 질화갈륨계 화합물 반도체로 되는 활성층과, 상기 활성층보다 밴드 갭 에너지가 큰 질화갈륨계 화합물 반도체로 되고, 또 상기 활성층을 사이에 끼는 상부 클래드층, 하부 클래드층과, 상기 상부 클래드층 중에서 전류 협착 영역에 형성되고, 또 전류 통과 영역의 양측에 세워져 AlN 또는 AlGaN 또는 GaN으로 되는 절연층을 갖는 것을 특징으로 하는 반도체 발광 장치.
(12) 질화갈륨계 화합물 반도체로 되는 활성층과, 상기 활성층보다 밴드 갭 에너지가 큰 질화갈륨계 화합물 반도체로 되고, 또 상기 활성층을 사이에 끼는 상부 클래드층, 하부 클래드층과, 상기 상부 클래드층 중에서 전류 협착 영역에 형성되고, 또 전류 통과 영역에 개구를 갖는 AlN 또는 AlGaN 또는 GaN으로 되는 전류 협착용 절연층과, 상기 절연층 하측의 상기 상부 클래드층의 불순물이 불활성화된 고저항 영역을 갖는 것을 특징으로 하는 반도체 발광 장치.
(13) 상기 고저항 영역에는 적어도 수소, 질소, 아르곤 중 어느 하나가 도입되어 있는 것을 특징으로 하는 (12) 기재의 반도체 발광 장치.
(14) 상기 절연층은 상기 전류 통과 영역의 양측에 세워져 있는 것을 특징으로 하는 (12) 기재의 반도체 발광 장치.
(15) 상기 고저항 영역은 상기 상부 클래드층, 상기 활성층 또는 상기 하부 클래드층 중 어느 하나에 도달하고 있는 것을 특징으로 하는 (12) 기재의 반도체 발광 장치.
(16) 상기 절연층의 두께는 1nn~30nm인 것을 특징으로 하는 (11) 또는 (12) 기재의 반도체 발광 장치.
(17) 상기 절연층은 세워져 있는 부분 이외는 상기 활성층에 평행하게 되어 있는 것을 특징으로 하는 (11)),(14) 중 어느 하나 기재의 반도체 발광 장치.
(18) 상기 절연층 중 세워져 있는 부분 중 상기 활성층에 대한 최대의 각도는30℃ 보다 크고, 150도 보다 작은 것을 특징으로 하는 (11),(14),(17) 중 어느 하나 기재의 반도체 발광 장치.
(19) 상기 활성층과 상기 상부 클래드층 사이, 및 상기 활성층과 하부 클래드층사이에는 각각 SCH층이 형성되어 있는 것을 특징으로 하는 (11) 또는 (12) 기재의 반도체 발광 장치.
(20) 1도전형 클래드층을 기판 상에 형성하는 공정과, 상기 1도전형 클래드층 상에 활성층을 형성하는 공정과, 상기 활성층 상에 제1 반대 도전형 클래드층을 형성하는 공정과, 상기 제1 반대 도전형 클래드층 상에 스트라이프 형상의 마스크를 형성하는 공정과, 상기 마스크에 덮여 있지 않는 영역을 드라이에칭하여 적어도 상기 제1 반대 도전형 클래드층에 메사부를 형성하는 공정과, 상기 마스크와 상기 제1반대 도전형 클래드층 상에 AlN 또는 AlGaN 또는 GaN으로 되는 절연층을 형성하는 공정과, 상기 마스크를 제거함으로써 상기 마스크 상의 상기 절연층도 제거하는 공정과, 상기 절연층과 상기 제1 반대 도전형 클래드층 상에, 제2 반대 도전형 클래드층과 콘택트층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 발광 장치의 제조 방법.
(21) 1도전형 클래드층을 기판 상에 형성하는 공정과, 상기 1도전형 클래드층 상에 활성층을 형성하는 공정과, 상기 활성층 상에 제1 반대 도전형 클래드층을 형성하는 공정과, 상기 제1 반대 도전형 클래드층 상에 스트라이프 형상의 마스크를 형성하는 공정과, 상기 마스크와 상기 제1 반대 도전형 클래드층 상에 AlN 또는 AlGaN 또는 GaN으로 되는 절연층을 형성하는 공정과, 상기 마스크에 덮여 있지 않는 영역의 상기 제1 반대 도전형 클래드층에 수소, 질소, 아르곤 중 어느 하나를 외부로부터 도입하여 고저항층을 형성하는 공정과, 상기 마스크를 제거함으로써 상기 마스크 상의 상기 절연층도 제거하는 공정과, 상기 절연층과 상기 제1 반대 도전형 클래드층 상에, 제2 반대 도전형 클래드층과 콘택트층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 발광 장치의 제조 방법.
(22) 상기 마스크에 덮여 있지 않는 영역을 드라이에칭하여 적어도 상기 제1 반대 도전형 클래드층에 메사부를 형성하는 공정을 더 갖는 것을 특징으로 하는 (21)기재의 반도체 발광 장치의 제조 방법.
(23) 상기 수소, 상기 질소, 상기 아르곤 중 어느 하나는 이온 주입에 의해 상기 제1 반대 도전형 클래드층에 도입되는 것을 특징으로 하는 (21)기재의 반도체 발광 장치의 제조 방법.
(24) 상기 수소, 상기 질소, 상기 아르곤 중 어느 하나는 ECR 장치에 의해 상기 제1 반대 도전형 클래드층에 도입되는 것을 특징으로 하는 (21) 기재의 반도체 발광 장치의 제조 방법.
(25) 수소, 질소, 아르곤 중 어느 하나를 포함하는 분위기에서 상기 제1 반대 도전형 클래드층을 가열함으로써, 상기 수소, 상기 질소, 상기 아르곤 중 어느 하나가 상기 제1 반대 도전형 클래드층에 도입되는 것을 특징으로 하는 (22) 기재의 반도체 발광 장치의 제조 방법.
(26) 상기 에칭 종료 위치가 상기 활성층 중에 있는 것을 특징으로 하는(20) 또는 (22) 기재의 반도체 발광 장치의 제조 방법.
(27) 상기 제1 반대 도전형 클래드층은 0㎛보다 크고 5㎛ 이하의 두께로 형성되는 것을 특징으로 하는 (20) 또는 (21) 기재의 반도체 발광 장치.
(28) 상기 메사부는 상기 1도전형 클래드층까지 형성되어 있는 것을 특징으로 하는 (20) 또는 (21) 기재의 반도체 발광 장치의 제조 방법.
(29) 상기 제2 반대 도전형 클래드층은 10nm~3000nm의 두께로 형성되어 있는 것을 특징으로 하는 (20) 또는 (21) 기재의 반도체 발광 장치의 제조 방법.
(30) 상기 1도전형 클래드층과 상기 제1 반대 도전형 클래드층과 상기 제2 반대 도전형 클래드층은 각각 밴드 갭이 다른 재료로 구성되어 있는 것을 특징으로 하는 (20) 또는 (21) 기재의 반도체 발광 장치의 제조 방법.
(31) 상기 1도전형 클래드층과 상기 제1 반대 도전형 클래드층과 상기 제2 반대 도전형 클래드층 중 적어도 2개의 층은 밴드 갭이 같은 재료로부터 형성되어 있는 것을 특징으로 하는 (20) 또는 (21) 기재의 반도체 발광 장치의 제조 방법.
(32) 상기 메사부의 폭은 0.5~20㎛인 것을 특징으로 하는 (20),(22) 중 어느 하나 기재의 반도체 발광 장치의 제조 방법.
(33) 상기 절연층은 ECR 스퍼터 또는 MOCVD에 의해 형성되는 것을 특징으로 하는 (20) 또는 (21) 기재의 반도체 발광 장치의 제조 방법.
이상 기술한 바와 같이, 본 발명에 의하면 클래드층 내, 또는 클래드층과 활성층 사이에 막 두께 300nm 이하의 AlN으로 되는 횡모드 제어층을 설치하였으므로, III-V족 화합물 반도체 레이저의 횡모드 제어가 용이해져서, 빔 형상의 종횡비를 개선할 수 있고, 또한, 고차원 모드의 발생을 방지할 수 있다. 또, 횡모드 제어층을 구성하는 AlN층의 패터닝법으로서 리프트 오프법을 채용하고 있으므로, 리프트 오프용 마스크가 발광 영역을 덮게 되어, AlN층의 성장이나 패터닝에 의한 대미지를 줄일 수 있어, 레이저 특성을 향상할 수 있다.
또한 본 발명에 의하면, 상기한 클래드층에 형성되는 횡모드 제어층 중 개구의 옆쪽을 세우는 구조를 채용했으므로, 횡모드 제어층을 형성할 때에, 두꺼운 클래드층에 의해 활성층의 발광 영역을 보호할 수 있다. 또한, 발광 영역의 양측에서는 광감금층이 활성층에 근접하고 있으므로, 횡모드 제어를 양호하게 하고, 또, 클래드층 내에서의 전류의 확대를 억제하여 임계치 전류를 저감할 수 있다.
본 발명에서는 횡모드 제어층 하부에 고저항층을 더 형성하였으므로, 클래드층내에서의 전류의 확대가 더욱 억제되어, 임계치 전류를 보다 저감할 수 있다. 또한 이 활성층 상의 클래드층에 메사부를 형성하기 위해서, 클래드층을 드라이에칭하는 방법을 채용했으므로, 보다 한 층의 전류협착 효과가 있다.

Claims (10)

1도전형 클래드층과 반대 도전형 클래드층 사이에 끼워지고 III족 질화물로 되는 활성층과,
상기 1도전형 클래드층 혹은 상기 반대 도전형 클래드층 중의 적어도 한쪽 클래드층 내, 또는 상기 1도전형 클래드층 혹은 상기 반대 도전형 클래드층 중의 적어도 한쪽 클래드층과 활성층 사이에 형성되고, 전류용 개구부를 갖고, 또 0보다 크고 300nm 이하의 두께를 갖는 AlN으로 되는 횡모드 제어층을 갖는 것을 특징으로 하는 반도체 발광 장치.
기판 상에 스트라이프 형상의 마스크층을 형성하는 공정과,
상기 마스크층을 포함하는 기판 표면에 AlN층을 형성하는 공정과,
상기 마스크층을 에칭할 수 있는 용액을 사용하여 상기 마스크층을 에칭하는 동시에, 상기 마스크층의 측벽 및 상면에 형성된 상기 AlN층을 리프트 오프하는 공정을 갖는 것을 특징으로 하는 반도체 발광 장치의 제조 방법.
제2항에 있어서,
상기 AlN층은 스퍼터링법으로 기판 온도 500℃ 이하에서 형성되는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
질화갈륨계 화합물 반도체로 되는 활성층과,
상기 활성층보다 밴드 갭 에너지가 큰 질화갈륨계 화합물 반도체로 되고, 또 상기 활성층을 사이에 끼는 상부 클래드층과 하부 클래드층과,
상기 상부 클래드층 중에서 전류 협착 영역에 형성되고, 또 전류 통과 영역의 양측에 세워져 있는 AlN 또는 AlGaN 또는 GaN으로 되는 절연층을 갖는 것을 특징으로 하는 반도체 발광 장치.
질화갈륨계 화합물 반도체로 되는 활성층과,
상기 활성층보다 밴드 갭 에너지가 큰 질화갈륨계 화합물 반도체로 되고, 또 상기 활성층을 사이에 끼는 상부 클래드층과 하부 클래드층과,
상기 상부 클래드층 중에서 전류 협착 영역에 형성되고, 또 전류 통과 영역에 개구를 갖는 AlN 또는 AlGaN 또는 GaN으로 되는 전류 협착용 절연층과,
상기 절연층 하측의 상기 상부 클래드층의 불순물이 불활성화된 고저항 영역을 갖는 것을 특징으로 하는 반도체 발광 장치.
제5항에 있어서,
상기 고저항 영역에 적어도 수소, 질소, 아르곤 중 어느 하나가 도입되어 있는 것을 특징으로 하는 반도체 발광 장치.
제5항에 있어서,
상기 절연층은 상기 전류 통과 영역의 양측에 세워져 있는 것을 특징으로 하는 반도체 발광 장치.
1도전형 클래드층을 기판 상에 형성하는 공정과,
상기 1도전형 클래드층 상에 활성층을 형성하는 공정과,
상기 활성층 상에 제1 반대 도전형 클래드층을 형성하는 공정과,
상기 제1 반대 도전형 클래드층 상에 스트라이프 형상의 마스크를 형성하는 공정과,
상기 마스크에 덮여 있지 않는 영역을 드라이에칭하여 적어도 상기 제1 반대 도전형 클래드층에 메사부를 형성하는 공정과,
상기 마스크와 상기 제1반대 도전형 클래드층 상에 AlN 또는 AlGaN 또는 GaN으로 되는 절연층을 형성하는 공정과,
상기 마스크를 제거함으로써 상기 마스크 상의 상기 절연층도 제거하는 공정과,
상기 절연층과 상기 제1 반대 도전형 클래드층 상에, 제2 반대 도전형 클래드층과 콘택트층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 발광 장치의 제조 방법.
1도전형 클래드층을 기판 상에 형성하는 공정과,
상기 1도전형 클래드층 상에 활성층을 형성하는 공정과,
상기 활성층 상에 제1 반대 도전형 클래드층을 형성하는 공정과,
상기 제1 반대 도전형 클래드층 상에 스트라이프 형상의 마스크를 형성하는 공정과,
상기 마스크와 상기 제1 반대 도전형 클래드층 상에 AlN 또는 AlGaN 또는 GaN으로 되는 절연층을 형성하는 공정과,
상기 마스크에 덮여 있지 않는 영역의 상기 제1 반대 도전형 클래드층에 수소, 질소, 아르곤 중 어느 하나를 외부로부터 도입하여 고저항층을 형성하는 공정과,
상기 마스크를 제거함으로써 상기 마스크 상의 상기 절연층도 제거하는 공정과,
상기 절연층과 상기 제1 반대 도전형 클래드층 상에, 제2 반대 도전형 클래드층과 콘택트층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 발광 장치의 제조 방법.
제9항에 있어서,
상기 마스크에 덮여 있지 않는 영역을 드라이에칭하여 적어도 상기 제1 반대 도전형 클래드층에 메사부를 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 발광 장치의 제조 방법.
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