KR20010004747A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 주변 회로 영역에 형성된 층간 절연막인 BPSG막 두께를 최소화하여 비트라인의 변형을 억제하고, 금속 배선과 비트라인간의 단락을 억제하여 DC 페일을 개선하므로써 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법이 제시된다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 주변 회로 영역에 형성되는 BPSG막의 두께를 줄여 비트라인의 변형을 최소화하므로써 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 배선간의 폭 및 콘택 크기는 급격하게 감소된다. 이러한 공정 마진의 감소로 인해 256M DRAM 이상의 소자에서는 비트라인의 미세한 변형에 의해서도 금속 콘택과 비트라인의 단락(short)될 수 있다. 금속 콘택과 비트라인의 단락은 소자의 DC 페일(fail)을 발생시켜 소자의 작동 자체를 불가능하게 만든다. 비트라인의 변형은 폴리실리콘과 텅스텐실리사이드 구조인 비트라인 배선 자체의 수축에 의한 쉬링크(shrink)와 하부층의 유동성에 의한 쉬프트(shift) 현상으로 구분될 수 있으며 후속 열공정, 비트라인 상부 및 하부 구조에 크게 영향을 받는다.
현재 일반적으로 사용되고 있는 256M DRAM에서 비트라인의 하부 구조는 BPSG막이며, 이 BPSG막은 후속 열공정에 의해 유동성을 갖는 물질이다. 또한, 금속 콘택과 비트라인의 단락이 발생하는 지역은 주변 회로 영역이다. 이 영역은 워드라인 형성 공정에서 셀 영역에 비해 비트라인 하부 BPSG막이 두껍게 남게 된다. 즉 워드라인을 형성하기 위한 마스크 및 식각 공정에 의해 주변 회로 영역의 폴리실리콘막 상부층의 질화막은 제거되지만, 셀 영역의 폴리실리콘막위의 질화막은 그대로 남게 된다. 여기서 BPSG CMP 공정에 의해 셀 영역 및 주변 회로 영역간의 평탄화가 이루어지므로 근본적으로 폴리실리콘막 상부의 최소 질화막 두께만큼 BPSG막이 잔류하게 된다.
주변 회로 영역의 폴리실리콘막 상부에 존재하는 BPSG막의 두께에 따라 비트라인의 쉬링크, 쉬프트 발생 양상은 밀접한 연관성을 보이고 있으며, BPSG막의 두께를 최소화하는 것이 비트라인의 변형을 개선하는 한가지 방법이다.
따라서, 본 발명은 주변 회로 영역의 BPSG막 두께를 최소화하므로써 비트라인의 변형을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 워드라인을 형성한 후 전체 구조 상부에 질화막을 형성하는 단계와, 셀 영역의 질화막은 잔류시킨 상태에서 주변 회로 영역의 질화막을 전면 식각하여 주변 회로 영역의 워드라인 측벽에 스페이서를 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 평탄화시키는 단계와, 상기 층간 절연막의 소정 영역을 식각하여 콘택을 형성한 후 상기 콘택이 매립되도록 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 전면 식각하여 폴리실리콘 플러그를 형성하되, 과도 식각하여 형성하는 단계와, 상기 셀 영역 상부에 감광막을 형성하고 주변 회로 영역은 노출시킨 상태에서 전면 식각 공정을 실시하여 주변 회로 영역의 층간 절연막을 식각하는 단계와, 전체 구조 상부에 폴리실리콘막을 형성한 후 평탄화시켜 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
A : 셀 영역 B : 주변 회로 영역
11 : 반도체 기판 12 : 워드라인
13 : 질화막 14 : 스페이서
15 : BPSG막 16 : 폴리실리콘 플러그
17 : 감광막 18 : 폴리실리콘막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 워드라인(12)을 형성한 후 전체 구조 상부에 질화막(13)을 형성한다. 셀 영역(A)의 질화막(13)은 잔류시킨 상태에서 주변 회로 영역(B)의 질화막(13)을 전면 식각하여 워드라인(12) 측벽에 스페이서(14)를 형성한다. 전체 구조 상부에 층간 절연막으로 BPSG막(15)을 형성한 후 평탄화시킨다. 이와 같은 공정을 실시하면 셀 영역(A)의 워드라인(12) 상부에는 질화막(13)이 존재하고, 주변 회로 영역(B)의 워드라인(12) 상부에는 질화막이 잔류하지 않게 되므로, 셀 영역(A)과 주변 회로 영역(B)에 형성된 BPSG막(15)은 두께 차이를 갖게 된다.
도 1(b)를 참조하면, BPSG막(15)의 소정 영역을 식각하여 콘택을 형성한다. 이때, 셀 영역(A)은 워드라인(12) 사이에 형성되고, 주변 회로 영역(B)의 워드라인 (12) 상부가 노출되도록 형성된다. 콘택이 매립되도록 폴리실리콘막을 형성한 후 전면 식각 공정을 실시하여 폴리실리콘 플러그(16)를 형성한다. 이때 의도적으로 과도 식각하여 소정 두께의 폴리실리콘 플러그(16)가 손상되도록 한다.
도 1(c)는 셀 영역(A) 상부에만 감광막(17)을 형성하고 건식 전면 또는 습식 전면 식각 공정에 의한 식각 공정을 실시하여 주변 회로 영역(B)의 BPSG막(15)을 식각하는 과정을 도시한 단면도이다. 이때, 주변 회로 영역(B)의 BPSG막(15)은 워드라인(12) 상부에 소정 두께로 형성된 폴리실리콘 플러그(16)까지 식각한다.
도 1(d)는 셀 영역(A) 상부에 형성된 감광막(17)을 제거한 후 셀 영역(A) 및 주변 회로 영역(B) 상부에 폴리실리콘막(18)을 형성하여 비트라인을 형성한 상태의 단면도이다.
상술한 바와 같이 본 발명에 의하면 주변 회로 영역의 BPSG막의 두께를 현저히 감소시켜 후속 열공정에 의한 비트라인의 쉬링크 및 쉬프트 현상을 억제할 수 있고, 금속 배선과 비트라인간의 단락을 억제하여 DC 페일을 개선할 수 있어 소자의 신뢰성을 개선할 수 있다.

Claims (4)

  1. 반도체 기판 상부에 워드라인을 형성한 후 전체 구조 상부에 질화막을 형성하는 단계와,
    셀 영역의 질화막은 잔류시킨 상태에서 주변 회로 영역의 질화막을 전면 식각하여 주변 회로 영역의 워드라인 측벽에 스페이서를 형성하는 단계와,
    전체 구조 상부에 층간 절연막을 형성한 후 평탄화시키는 단계와,
    상기 층간 절연막의 소정 영역을 식각하여 콘택을 형성한 후 상기 콘택이 매립되도록 폴리실리콘막을 형성하는 단계와,
    상기 폴리실리콘막을 전면 식각하여 폴리실리콘 플러그를 형성하되, 과도 식각하여 형성하는 단계와,
    상기 셀 영역 상부에 감광막을 형성하고 주변 회로 영역은 노출시킨 상태에서 전면 식각 공정을 실시하여 주변 회로 영역의 층간 절연막을 식각하는 단계와,
    전체 구조 상부에 폴리실리콘막을 형성한 후 평탄화시켜 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 층간 절연막은 BPSG막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 폴리실리콘 플러그를 형성하기 위한 과도 식각은 상기 폴리실리콘막이 1000 내지 2500Å 식각되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 주변 회로 영역에 형성된 폴리실리콘 플러그의 상부가 노출될 때까지 상기 층간 절연막을 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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