JPH06132408A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH06132408A JPH06132408A JP4278519A JP27851992A JPH06132408A JP H06132408 A JPH06132408 A JP H06132408A JP 4278519 A JP4278519 A JP 4278519A JP 27851992 A JP27851992 A JP 27851992A JP H06132408 A JPH06132408 A JP H06132408A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- insulating film
- memory cell
- interlayer insulating
- difference
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims abstract description 4
- 230000002093 peripheral effect Effects 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 abstract description 6
- 238000005530 etching Methods 0.000 abstract description 4
- 238000000151 deposition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の絶対段差を軽減し、安定した製
造を行える様にする。 【構成】 層間絶縁膜をデポした後、通常の写真製版処
理を行いメモリセル部以外の高さの低い部分にレジスト
を覆う様形成する。その後等方性のエッチングを行いメ
モリセル上の層間膜のみエッチバックをし、レジストを
除去し、メモリセル部分と、周辺回路部で層間絶縁膜の
厚さを変え段差を軽減する。 【効果】 高品質、高歩留の半導体装置が得られる。
造を行える様にする。 【構成】 層間絶縁膜をデポした後、通常の写真製版処
理を行いメモリセル部以外の高さの低い部分にレジスト
を覆う様形成する。その後等方性のエッチングを行いメ
モリセル上の層間膜のみエッチバックをし、レジストを
除去し、メモリセル部分と、周辺回路部で層間絶縁膜の
厚さを変え段差を軽減する。 【効果】 高品質、高歩留の半導体装置が得られる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関する
ものである。
ものである。
【０００２】
【従来の技術】第５図は従来の半導体装置を示す断面図
であり、図において、１はメモリセル部、２は周辺回路
部、３はウエハ基板、４はワード線、５はストレージノ
ード、６はセルプレート、７は第１の層間絶縁膜、８は
ビット線、９は第２の層間膜である。
であり、図において、１はメモリセル部、２は周辺回路
部、３はウエハ基板、４はワード線、５はストレージノ
ード、６はセルプレート、７は第１の層間絶縁膜、８は
ビット線、９は第２の層間膜である。
【０００３】次にその構成について説明する。メモリセ
ル部１は、周辺回路部２に比べて各層が積み重なってお
り高さがかなり高く形成されている。また、第２の層間
膜９の形成は単に絶縁膜をデポするのみかもしくは、細
かい段差の軽減の為にデポ後全面エッチバックをするか
して製造されていた。
ル部１は、周辺回路部２に比べて各層が積み重なってお
り高さがかなり高く形成されている。また、第２の層間
膜９の形成は単に絶縁膜をデポするのみかもしくは、細
かい段差の軽減の為にデポ後全面エッチバックをするか
して製造されていた。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上の様に構成されているのでメモリセル部と周辺回路部
の絶対段差が大きいので第２の層間膜９以降の写真製版
を行うときフォーカスのマージンが取りにくく、パター
ン形成が困難であるなどの問題点があった。
上の様に構成されているのでメモリセル部と周辺回路部
の絶対段差が大きいので第２の層間膜９以降の写真製版
を行うときフォーカスのマージンが取りにくく、パター
ン形成が困難であるなどの問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、絶対段差を軽減し、安定して半
導体装置の製造ができることを目的とする。
ためになされたもので、絶対段差を軽減し、安定して半
導体装置の製造ができることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、層間膜形成時にメモリセル部分と、周辺回路の部
分の絶対段差を低減したものである。更にこの発明の製
造方法は、メモリセル部以外の部分にマスクをかけ、メ
モリセル部上の層間膜をエッチバックするものである。
置は、層間膜形成時にメモリセル部分と、周辺回路の部
分の絶対段差を低減したものである。更にこの発明の製
造方法は、メモリセル部以外の部分にマスクをかけ、メ
モリセル部上の層間膜をエッチバックするものである。
【０００７】
【作用】この発明における半導体装置は、メモリセル部
分と周辺回路部で層間絶縁膜の膜厚をかえることによ
り、基板上からの段差を軽減する。
分と周辺回路部で層間絶縁膜の膜厚をかえることによ
り、基板上からの段差を軽減する。
【０００８】また、この発明の製造方法では、メモリセ
ル部分のみ層間膜をエッチバックするので段差の軽減が
可能となる。
ル部分のみ層間膜をエッチバックするので段差の軽減が
可能となる。
【０００９】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。一連の工程を通ってビット線８迄構成
したものの上に第２の層間絶縁膜９をデポした（第１
図）後、通常の写真製版処理を行いメモリセル部１以外
の部分にレジスト10を覆う様形成する（第２図）。次に
等方性のエッチングを行い（第３図）、レジストを除去
し、メモリセル部分１と周辺回路部２で基板上から第２
の層間膜９上までの段差を軽減する（第４図）。この様
に構成されたものは段差の高い部分の層間膜２は薄く、
段差の低い部分は厚くなっている。（第４図）
ついて説明する。一連の工程を通ってビット線８迄構成
したものの上に第２の層間絶縁膜９をデポした（第１
図）後、通常の写真製版処理を行いメモリセル部１以外
の部分にレジスト10を覆う様形成する（第２図）。次に
等方性のエッチングを行い（第３図）、レジストを除去
し、メモリセル部分１と周辺回路部２で基板上から第２
の層間膜９上までの段差を軽減する（第４図）。この様
に構成されたものは段差の高い部分の層間膜２は薄く、
段差の低い部分は厚くなっている。（第４図）
【００１０】実施例２．なお上記実施例では層間膜９で
一連のプロセスを行ったが、層間膜７の部分で同じ様な
プロセスを行ってもいいことは言うまでもない。また、
さらに多層配線を持つデバイス上ではどこの層間膜で行
っても良い。
一連のプロセスを行ったが、層間膜７の部分で同じ様な
プロセスを行ってもいいことは言うまでもない。また、
さらに多層配線を持つデバイス上ではどこの層間膜で行
っても良い。
【００１１】
【発明の効果】以上のように、この発明によれば、層間
絶縁膜の膜厚を段差の高低部でかえているので、絶対段
差が小さく、安定した半導体装置の製造を行えるため、
高歩留、高品質の半導体装置を得ることができる。
絶縁膜の膜厚を段差の高低部でかえているので、絶対段
差が小さく、安定した半導体装置の製造を行えるため、
高歩留、高品質の半導体装置を得ることができる。
【図１】この発明の一実施例による半導体装置の製造方
法を示す断面フロー図である。
法を示す断面フロー図である。
【図２】この発明の一実施例による半導体装置の製造方
法を示す断面フロー図である。
法を示す断面フロー図である。
【図３】この発明の一実施例による半導体装置の製造方
法を示す断面フロー図である。
法を示す断面フロー図である。
【図４】この発明の一実施例による半導体装置の製造方
法を示す断面フロー図である。
法を示す断面フロー図である。
【図５】従来の半導体装置を示す断面図である。
１ メモリセル部 ２ 周辺回路部 ３ 基板 ４ ワード線 ５ ストレージノード ６ セルプレート ７ 第１の層間膜 ８ ビット線 ９ 第２の層間膜
Claims (2)
- 【請求項１】 ２層以上の配線を持つ半導体装置におい
て、それらの配線間に形成される層間絶縁膜の段差を軽
減する為に段差の低い部分にマスクをかけ、段差の高い
部分のみ選択的にエッチバックすることを特徴とする半
導体装置の製造方法。 - 【請求項２】 ２層以上の配線を持つ半導体装置におい
て、それぞれの配線間の層間絶縁膜の膜厚を段差の高い
部分で薄い膜厚に設定したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4278519A JPH06132408A (ja) | 1992-10-16 | 1992-10-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4278519A JPH06132408A (ja) | 1992-10-16 | 1992-10-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132408A true JPH06132408A (ja) | 1994-05-13 |
Family
ID=17598420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4278519A Pending JPH06132408A (ja) | 1992-10-16 | 1992-10-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132408A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546205B1 (ko) * | 1999-06-29 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1992
- 1992-10-16 JP JP4278519A patent/JPH06132408A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546205B1 (ko) * | 1999-06-29 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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