KR20000063041A

KR20000063041A - 메모리 제어 회로

Info

Publication number: KR20000063041A
Application number: KR1020000015979A
Authority: KR
Inventors: 가미야도모노리; 나가오후미아끼
Original assignee: 다카노 야스아키; 산요 덴키 가부시키가이샤
Priority date: 1999-03-30
Filing date: 2000-03-29
Publication date: 2000-10-25
Also published as: KR100383421B1; JP2000285016A; US6314046B1; TW501145B

Abstract

메모리에 대한 데이터의 기록과 판독을 고속으로 한다.

병렬로 배치한 제1 및 제2 메모리 회로(20, 30)에 대해, 각각 기록 데이터 DIN을 공급한다. 제1 메모리 회로(20)에 대해, 제1 타이밍 클럭 CK-E, 제1 기록 허가 신호 WE-E 및 제1 어드레스 AD-E를 공급한다. 타이밍 클럭 CK-E, 기록 허가 신호 WE-E 및 어드레스 AD-E를 기준 클럭 BCK의 1주기분 시프트하여 제2 타이밍 클럭 CK-O, 제2 기록 허가 신호 WE-O 및 제2 어드레스 AD-O를 생성하여, 제2 메모리 회로(30)로 공급한다.

Description

메모리 제어 회로{MEMORY CONTROL CIRCUIT}

본 발명은, 메모리 회로에 대해, 연속하는 데이터의 기록 및 판독을 제어하는 메모리 제어 회로에 관한 것이다.

디지털 데이터의 오류 정정 처리 또는 부호화/복호화 처리 등에서는, 디지털 데이터에 대해 블록 단위로 각종 연산 처리를 실시하도록 구성된다. 이 때, 연속하여 입력되는 디지털 데이터는, 1 블록 분량이 버퍼 메모리에 기억되어, 연산 처리에 구비하여 소정 기간 보유된다.

도 4는, 연속하여 입력되는 디지털 데이터를 메모리에 기억시키기 위한 메모리 제어 회로의 구성을 나타내는 블록도이다.

메모리 회로(10)는, 연산 처리가 실시되는 데이터를 적어도 1 블록 분량만큼 기억할 수 있는 용량을 지니고, 메모리 제어 회로로부터 공급되는 기록 데이터 DIN을 순차 기억함과 함께, 기억된 데이터를 판독하고, 판독 데이터 DOUT로서 순차 출력한다. 이 메모리 회로(10)는, 동기식의 메모리이고, 타이밍 클럭 CK에 따르는 타이밍으로 데이터의 기록 및 판독을 행하도록 구성된다.

메모리 제어 회로는, 제어 신호 발생부(1), 어드레스 발생부(2) 및 기록 데이터 공급부(3)를 구비하고, 메모리 회로(10)에 접속된다. 제어 신호 발생부(1)는, 데이터의 기록 지시 또는 판독 지시에 응답하여, 메모리 회로(10)의 기록 동작을 허가하는 기록 허가 신호 WE 및 판독 동작을 허가하는 판독 허가 신호 RE를 발생시킨다. 동시에, 제어 신호 발생부(1)는, 메모리 회로(10)의 동작 타이밍을 결정하는 타이밍 클럭 CK를 발생시킨다. 또한, 데이터의 기록/판독의 지시는, 연산 처리의 동작을 제어하는 마이크로 프로세서 등으로부터 부여된다. 어드레스 발생부(2)는, 데이터의 기록/판독의 지시와 함께 공급되는 어드레스 지시에 응답하여 메모리 회로(10)에 대한 어드레스 AD를 발생시키고, 메모리 회로(10)로 공급한다. 기록 데이터 공급부(3)는, 연속하여 입력되는 데이터를 순차적으로 수취하여 보유하고, 기록 데이터 DIN을 메모리 회로(10)로 공급한다.

제어 신호 발생부(1), 어드레스 발생부(2) 및 기록 데이터 공급부(3)는, 각각 기준 클럭 BCK에 따르는 타이밍으로 동작하고, 기록 허가 신호 WE, 판독 허가 신호 RE 및 타이밍 클럭 CK를 발생시킨다. 그리고, 기록 동작에서는, 기록 데이터 DIN을 공급하고, 그 기록 어드레스로서 어드레스 AD를 기록 허가 신호 WE와 함께 공급한다. 또한, 판독 동작에서는, 판독 어드레스로서 어드레스 신호 AD를 판독 허가 신호 RE와 함께 공급한다.

도 5는, 연속적인 2 데이터의 기록 동작을 설명하는 타이밍도이다.

우선, 기록 데이터 DIN으로서, 데이터 D(n)가 기준 클럭 BCK의 상승 타이밍에서 기록 데이터 공급부(3)로 수취되고, 기준 클럭 BCK의 1 주기동안 계속하여 메모리 회로(10)로 공급된다. 이 데이터 D(n)가 수취됨과 동시에, 기록 지시에 따라 기록 허가 신호 WE가 상승되고, 또한 어드레스 AD가 메모리 회로(10)의 p 번지를 지정한다. 그리고, 타이밍 클럭 CK가 상승되면, 그 상승 타이밍에서, 데이터 D(n)가 메모리 회로(10)의 p 번지에 기록된다. 이러한 기록 동작은, 데이터 D(n)에 계속해서 입력되는 데이터 D(n+1)에 대해서도 마찬가지로 행해진다. 이 때, 어드레스 AD는, 기록 데이터 DIN이 데이터 D(n)로부터 데이터 D(n+1)로 전환하는 타이밍에서 q 번지를 지정하도록 변경된다.

도 6은, 메모리 회로(10)에 기억된 데이터의 판독 동작을 설명하는 타이밍도이다.

제어 신호 발생부(1)에 판독 지시가 내려지면, 기준 클럭 BCK의 상승 타이밍에서 판독 허가 신호 RE가 상승하고, 어드레스 AD가 메모리 회로(10)의 p 번지를 지정한다. 이 상태에서 타이밍 클럭 CK가 상승되면, 메모리 회로(10)의 p 번지에 기억된 데이터 D(n)가 판독되어, 판독 데이터 DOUT로서 출력된다. 그리고, 기준 클럭 BCK의 다음 상승 타이밍에서, 타이밍 클럭 CK가 하강되고, 계속해서 어드레스 AD가 q 번지로부터 n+1번지로 변경된다. 이 상태에서, 클럭 CK가 재차 상승되면, 메모리 회로(10)의 q 번지에 기억된 데이터 D(n+1)가 판독되고, 판독 데이터 DOUT로서 출력된다.

메모리 제어 회로에서는, 기준 클럭 BCK에 따르는 주기로 데이터의 기록 또는 판독이 반복되게 된다. 이 때의 주기는, 짧게 할수록 디지털 데이터의 처리의 고속화에 유효하지만, 메모리 회로(10)의 액세스를 추종할 수 있는 범위에 한정된다.

디지털 데이터의 연산 처리에 있어서, 연산 회로의 처리 능력이 높아지면, 연산 처리에 필요한 시간은, 연산 처리의 과정에서 디지털 데이터를 기억하기 위한 메모리 회로(10)의 액세스 속도에 따라 결정되게 된다. 메모리 회로(10)의 액세스 속도는, 메모리 회로(10) 내의 회로적인 지연에 따라 결정되기 때문에, 메모리 회로(10)의 기억 용량을 크게 하여 회로 규모가 증대하면, 액세스 속도의 고속화는 곤란해진다. 따라서, 취급하는 디지털 데이터의 량이 증대함에 따라, 소정의 처리를 완료할 때까지 필요한 시간이 길어진다는 문제가 생긴다.

따라서 본 발명은, 메모리 회로 자체의 액세스 속도를 고속화하지 않고, 디지털 데이터의 기록/판독을 고속화하는 것을 목적으로 한다.

본 발명은, 상술된 과제를 해결하기 위해 이루어진 것으로, 병렬로 접속되는 제1 및 제2 메모리 회로에 대해, 연속하는 데이터의 기록 또는 판독을 제어하는 메모리 제어 회로에서, 데이터의 기록을 허가하는 기록 허가 신호 및 데이터의 판독을 허가하는 판독 허가 신호를 발생시키는 제어 신호 발생부, 데이터의 기록 어드레스를 지정하는 어드레스 신호를 발생시키는 어드레스 발생부, 기록 데이터를 공급하는 기록 데이터 공급부, 및 연속하는 데이터의 입출력 주기에 따라, 상기 기록 허가 신호 및 상기 판독 허가 신호를 1 주기 분량만큼 지연시키는 시프트부를 구비하고, 기록 데이터를 상기 제1 및 제2 메모리 회로에 교대로 기록함과 함께, 기록된 데이터를 상기 제1 및 제2 메모리 회로로부터 교대로 판독하여 출력하는 것을 특징으로 한다.

본 발명에 따르면, 2개의 메모리 회로에 대해 교대로 데이터의 기록 또는 판독을 행하도록 하기 때문에, 개개의 메모리 회로에서는, 데이터의 입출력 주기의 2배의 주기로 기록 및 판독이 행해진다. 따라서, 메모리 회로의 응답 속도가 동일해도, 데이터의 입출력 주기를 1/2로 하는 것이 가능해진다.

도 1은 본 발명의 메모리 제어 회로의 구성을 나타내는 블록도.

도 2는 본 발명의 메모리 제어 회로의 기록 동작을 설명하는 타이밍도.

도 3은 본 발명의 메모리 제어 회로의 판독 동작을 설명하는 타이밍도.

도 4는 종래의 메모리 제어 회로의 구성을 나타내는 블록도.

도 5는 종래의 메모리 제어 회로의 기록 동작을 설명하는 타이밍도.

도 6은 종래의 메모리 제어 회로의 판독 동작을 설명하는 타이밍도.

〈도면의 주요 부분에 대한 부호의 설명〉

1, 11 : 제어 신호 발생부

2, 12 : 어드레스 발생부

3, 13 : 기록 데이터 공급부

10, 20, 30 : 메모리 회로

14 : 시프트부

15 : 셀렉터

도 1은, 본 발명의 메모리 제어 회로의 구성을 도시하는 블록도이다. 이 도면에서는, 도 4와 마찬가지로, 연속하여 입력되는 디지털 데이터를 기억시키기 위한 구성을 도시한다.

제1(EVEN) 메모리 회로(20) 및 제2(ODD) 메모리 회로(30)는, 연산 처리가 실시되는 데이터를 적어도 각각 1/2 블록 분량씩 기억할 수 있는 용량을 지니고, 메모리 제어 회로로부터 공급되는 기록 데이터 DIN을 교대로 기억함과 함께, 기억된 데이터를 교대로 판독하고, 판독 데이터 DOUT로서 순차 출력한다. 이들 메모리 회로(20, 30)는 각각 동기식의 메모리이고, 도 4의 메모리 회로(10)와 마찬가지로, 타이밍 클럭 CK에 따르는 타이밍으로 데이터의 기록 및 판독을 행하도록 구성된다.

메모리 제어 회로는, 제어 신호 발생부(11), 어드레스 발생부(12), 기록 데이터 공급부(13) 및 시프트부(14)를 구비하고, 제1 및 제2 메모리 회로(20, 30)에 접속된다. 또한, 제1 및 제2 메모리 회로(20, 30)의 출력측에는, 셀렉터(15)가 접속된다.

제어 신호 발생부(11)는, 데이터의 기록 지시 또는 판독 지시에 응답하여, 제1 메모리 회로(20)의 기록 동작을 허가하는 제1 기록 허가 신호 WE-E 및 제1 판독 동작을 허가하는 판독 허가 신호 RE-E를 발생시킨다. 동시에, 제어 신호 발생부(11)는, 제1 메모리 회로(20)의 동작 타이밍을 결정하는 제1 타이밍 클럭 CK-E를 발생시킨다. 이 제어 신호 발생부(11)에 대한 데이터의 기록/판독의 지시는, 연산 처리의 동작을 제어하는 마이크로프로세서 등으로부터 주어진다.

어드레스 발생부(12)는, 데이터의 기록/판독의 지시와 함께 공급되는 어드레스 AD를 수취하고, 제1 메모리 회로(20)에 대한 제1 어드레스 AD-E 및 제2 메모리 회로(30)에 대한 제2 어드레스 AD-O을 발생시키고, 각각 제1 메모리 회로(20) 및 제2 메모리 회로(30)로 공급한다. 기록 데이터 공급부(13)는, 연속하여 입력되는 데이터를 순차 수취하여 보유하며, 기록 데이터 DIN을 제1 및 제2 메모리 회로(10, 20)로 공급한다.

제어 신호 발생부(11), 어드레스 발생부(12) 및 기록 데이터 공급부(13)는, 각각 기준 클럭 BCK에 따르는 타이밍으로 동작하고, 기록 허가 신호 WE-E, 판독 허가 신호 RE-E 및 타이밍 클럭 CK-E를 발생시킨다. 그리고, 기록 동작에서는, 기록 데이터 DIN을 공급하고, 그 기록 어드레스로서 어드레스 AD를 기록 허가 신호 WE-E와 함께 공급한다. 또한, 판독 동작에서는, 판독 어드레스로서 어드레스 신호 AD를 판독 허가 신호 RE-E와 함께 공급한다.

시프트부(14)는, 예를 들면 병렬로 배치된 복수의 D 플립플롭으로 이루어지고, 기록 허가 신호 WE-E, 판독 허가 신호 RE-E 및 타이밍 클럭 CK-E를 기준 클럭 BCK에 따르는 타이밍으로, 기준 클럭 BCK의 1주기분 시프트하여 출력한다. 이들 출력은, 제2 기록 허가 신호 WE-O, 제2 판독 허가 신호 RE-O 및 제2 타이밍 클럭 CK-O으로서 제2 메모리 회로(30)로 공급된다.

셀렉터(15)는, 제1 메모리 회로(20)로부터 판독되는 제1 판독 데이터 D-E 및 제2 메모리 회로(30)로부터 판독되는 제2 판독 데이터 D-O를 수취하며, 기준 클럭 BCK에 따르는 타이밍으로 어느 하나를 선택하여, 판독 데이터 DOUT로서 출력한다. 이 셀렉터(15)의 선택 동작은, 제1 및 제2 메모리 회로(20, 30)의 판독 동작, 즉 제1 및 제2 타이밍 클럭 CK-E, CK-O에 동기한다. 예를 들면, 제1 타이밍 클럭 CK-E가 상승하는 동안에 제1 판독 데이터 D-E를 선택하고, 제2 타이밍 클럭 CK-O가 상승하는 동안에 제2 판독 데이터 D-O를 선택하도록 제어된다.

이상의 메모리 제어 회로에서는, 연속하는 데이터 DIN을 제1 메모리 회로(20)와 제2 메모리 회로(30)와 교대로 기록하도록 하기 때문에, 개개의 메모리 회로(20, 30)에 있어서는, 기록 동작에 기준 클럭 BCK의 2 주기 분량의 기간이 할당된다. 마찬가지로, 제1 메모리 회로(20)와 제2 메모리 회로(30)로부터 교대로 판독한 제1 및 제2 판독 데이터 D-E, D-O를 합성하여 판독 데이터 DOUT를 생성하기 때문에, 판독 동작에 기준 클럭 BCK의 2 주기 분량의 기간이 할당된다. 따라서, 각 메모리 회로(20, 30)에 대한 외부로부터의 외관 상의 액세스 속도는, 약 2배가 된다.

도 2는, 본 발명의 메모리 제어 회로의 기록 동작을 설명하는 타이밍도이다. 이 도면에서는, 연속하는 2 데이터 D(n), D(n+1)를 제1 메모리 회로(20)와 제2 메모리 회로(30)에 기록하는 경우를 나타낸다.

우선, 기록 데이터 DIN으로서, 데이터 D(n)가 기준 클럭 BCK의 상승 타이밍에서 기록 데이터 공급부(13)로 수취되고, 기준 클럭 BCK의 1 주기동안 계속해서 제1 메모리 회로(20)로 공급된다. 이 데이터 D(n)가 수취됨과 동시에, 기록 지시에 따라 제1 기록 허가 신호 WE-E가 상승되고, 또한 제1 어드레스 AD-E가 제1 메모리 회로(20)의 p 번지를 지정한다. 이 제1 기록 허가 신호 WE-E 및 제1 어드레스 AD-E는, 기준 클럭 BCK의 2 주기동안 상태가 유지된다. 제1 기록 허가 신호 WE-E의 상승 타이밍으로부터 기준 클럭 BCK의 1 주기가 경과한 후, 제1 타이밍 클럭 CK-E가 상승되고, 그 상승 타이밍에서, 데이터 D(n)가 제1 메모리 회로(20)의 p 번지에 기록된다. 여기서, 데이터 D(n)에 대해서는, 기록 데이터 공급 회로(13)에 있어서 지연이 주어지기 때문에, 타이밍 클럭 CK의 상승 타이밍에서는, 제1 메모리 회로(20)에 정확하게 수취된다.

제2 타이밍 클럭 CK-O 및 제2 기록 허가 신호 WE-O는, 제1 타이밍 클럭 CK-E 및 제1 기록 허가 신호 WE-E가, 각각 기준 클럭 BCK의 1 주기분만 시프트된 것이다. 이 때문에, 제2 메모리 회로(30)에 대한 기록 동작은, 제1 메모리 회로(20)에 대한 기록 동작에 대해 기준 클럭 BCK의 1 주기분 지연된 타이밍으로 동일하게 반복된다. 이 때, 제2 어드레스 AD-O에 대해서는, 제2 메모리 회로(30)의 q 번지를 지정하고 있다. 그리고, 입력 데이터 DIN은, 시프트부(14)를 통하지 않고 제2 메모리 회로(30)로 공급되기 때문에, 제2 타이밍 클럭 CK-O의 상승 타이밍에서는, 데이터 D(n)에 계속해서 수취되는 데이터 D(n+1)가 제2 메모리 회로(30)의 q 번지에 기록된다.

도 3은, 제1 및 제2 메모리 회로(20, 30)에 기억된 데이터의 판독 동작을 설명하는 타이밍도이다. 이 도면에서는, 제1 메모리 회로(20)의 p 번지에 기억된 데이터 D(n)와, 제2 메모리 회로(30)의 q 번지에 기억된 데이터 D(n+1)를 연속하여 판독하는 경우를 나타낸다.

제어 신호 발생부(11)에 판독 지시가 내려지면, 기준 클럭 BCK의 상승 타이밍에서 제1 판독 허가 신호 RE-E가 상승하고, 제1 어드레스 AD-E가 제1 메모리 회로(20)의 p 번지를 지정한다. 이 제1 판독 허가 신호 RE-E 및 제1 어드레스 AD-E는, 기준 클럭 BCK의 2 주기동안, 상태가 유지된다. 제1 판독 허가 신호 RE-E의 상승 타이밍으로부터 기준 클럭 BCK의 1 주기가 경과한 후, 제1 타이밍 클럭 CK-E가 상승되고, 그 상승 타이밍에서, 제1 메모리 회로(20)의 p 번지에 기억된 데이터 D(n)가 제1 판독 데이터 D-E로서 출력된다.

제2 타이밍 클럭 CK-O 및 제2 판독 허가 신호 RE-O는, 제1 타이밍 클럭 CK-E 및 제1 판독 허가 신호 RE-E가, 각각 기준 클럭 BCK의 1 주기 분량만큼 시프트된 것이다. 이 때문에, 제2 메모리 회로(30)에 대한 판독 동작은, 제1 메모리 회로(20)에 대한 기록 동작에 대해 기준 클럭 BCK의 1 주기 분량만큼 지연된 타이밍으로 동일하게 반복된다. 여기서, 제2 어드레스 AD-O는, 제2 메모리 회로(30)의 q 번지를 지정하고 있다. 그리고, 제2 메모리 회로(30)의 q 번지에는, 데이터 D(n)에 계속되는 데이터 D(n+1)가 기억되어 있기 때문에, 이 데이터 D(n+1)가 제2 판독 데이터 D-O로서 출력되게 된다.

그리고, 제1 메모리 회로(20)로부터 데이터 D(n)가 판독되었을 때에는, 셀렉터(15)가 제1 판독 데이터 D-E를 선택하고 있고, 데이터 D(n)가 판독 데이터 DOUT가 된다. 그리고, 기준 클럭 BCK의 1 주기가 경과한 후, 제2 메모리 회로(30)로부터 데이터 D(n+1)가 판독되었을 때에는, 셀렉터(15)가 제2 판독 데이터 D-O를 선택하고, 데이터 D(n+1)가 판독 데이터 DOUT가 된다. 이 판독 데이터 DOUT는, 도 6에 도시된 판독 데이터 DOUT와 일치하고 있다.

본 발명의 메모리 제어 회로에서는, 제1 및 제2 어드레스 AD-E, AD-O가, 기록 허가 신호 WE-E, WE-O 또는 판독 허가 신호 RE-E, RE-O와 함께, 기준 클럭 BCK의 2주기동안 유지되게 된다. 따라서, 기록 동작 및 판독 동작에 할당되는 시간은, 도 5에 도시된 기록 동작 또는 도 6에 도시된 판독 동작에 비해 2배가 된다. 바꾸어 말하면, 본원 발명의 메모리 제어 회로에서는, 기준 클럭 BCK의 주기를 1/2로 동작시킨 경우라도, 도 5에 도시된 기록 동작 또는 도 6에 도시된 판독 동작과 동등한 액세스 시간이 확보된다.

이상의 실시예에서는, 2개의 데이터를 연속하여 기록하는 경우와 판독하는 경우를 예시했지만, 데이터가 2개씩 연속하는 경우이면, 동일 동작을 반복함으로써 4개 이상의 데이터의 기록 및 판독이 가능해진다.

본 발명에 따르면, 메모리 회로 자체의 동작을 고속화하지 않고, 외부로부터의 데이터의 기록 및 외부로의 데이터의 판독을 고속화할 수 있다.

Claims

병렬로 접속되는 제1 및 제2 메모리 회로에 대해, 연속하는 데이터의 기록 또는 판독을 제어하는 메모리 제어 회로에 있어서,

데이터의 기록을 허가하는 기록 허가 신호 및 데이터의 판독을 허가하는 판독 허가 신호를 발생시키는 제어 신호 발생부;

데이터의 기록 어드레스를 지정하는 어드레스 신호를 발생시키는 어드레스 발생부;

기록 데이터를 공급하는 기록 데이터 공급부; 및

연속하는 데이터의 입출력 주기에 따라, 상기 기록 허가 신호 및 상기 판독 허가 신호를 1 주기 분량만큼 지연시키는 시프트부

를 구비하고,

기록 데이터를 상기 제1 및 제2 메모리 회로에 교대로 기록함와 함께, 기록된 데이터를 상기 제1 및 제2 메모리 회로로부터 교대로 판독하여 출력하는 것을 특징으로 하는 메모리 제어 회로.
제1항에 있어서,

상기 시프트부의 시프트 동작에 동기하여, 상기 제1 및 제2 메모리 회로로부터 판독되는 데이터 중 한 쪽을 선택하여 출력하는 셀렉터를 구비한 것을 특징으로 하는 메모리 제어 회로.