KR20000062541A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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KR20000062541A
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Abstract

본 발명은 다음 단계를 포함하는 반도체장치의 제조방법을 제공한다:
(a)반도체기판 상에 제1 실리콘 질화막을 형성하는 단계; (b)상기 실리콘 질화막을 소정의 형상으로 패터닝한 후, 상기 실리콘 질화막을 마스크로서 상기 반도체 기판을 에칭함으로써 상기 제1 도상 그룹과 적어도 하나의 상기 제2 도상(島狀)영역을 형성함에 있어, 상기 제1 도상 그룹은 복수 개의 제1 트렌치 사이에 위치하는 복수 개의 제1 도상영역으로 이루어진고, 제2 도상영역은 제1 도상 영역보다 넓고 제2 트렌치의 개입으로 제1 도상 그룹에 인접해 있는 단계; (c)상기 제1 트렌치 및 제2 트렌치를 매설하도록 면 전체에 실리콘 산화막을 퇴적하는 단계; (d)면 전체에 제2 실리콘 질화막을 형성하는 단계; (e)제1 슬러리를 이용하는 CMP법에 의해, 상기 제2 도상영역상의 제1 실리콘 질화막 표면이 노출될 때까지, 상기 제2 실리콘 질화막 및 실리콘 산화막을 연마하는 단계; (f)제2 슬러리를 이용하는 CMP법에 의해, 상기 제1 도상영역상의 제2 실리콘 질화막 표면이 노출될 때까지, 상기 제2 실리콘 질화막 및 실리콘 산화막을 연마하는 단계; (g)상기 실리콘 산화막을 소정의 양만 에칭하는 단계; 그리고 (h)상기 제1 실리콘 질화막과 상기 제2 실리콘 질화막을 제거하는 단계.

Description

반도체장치의 제조방법{Process For Manufacturing A Semiconductor Structure}
본 발명은 반도체장치의 제조방법, 더욱 자세히는 트렌치 소자분리영역을 형성하는 반도체장치의 제조방법에 관한 것이다.
트렌치 소자분리영역을 형성하는 방법중 하나는 일본 특허출원 공개 제9(1997)-153543호에 기재되어 있다. 이하, 도2를 참고로 하여 상기 종래 기술을 설명한다.
우선, 실리콘 웨이퍼(31)의 표면에 포토리소그라피 기술을 이용하여, 소정의 폭 및 소정의 깊이의 트렌치(32)를 소정의 위치에 형성한다(도2a). 다음에, 이 실리콘 웨이퍼(31)의 표면을 실리콘 산화막(33)으로 덮는다. 이 단계에서는 실리콘 산화막(33)으로 트렌치(32)를 매립함과 동시에, 실리콘 웨이퍼(31)의 표면 전체를 소정 두께의 실리콘 산화막(33)으로 피복한다(도2b).
그리고, 이 실리콘 산화막(33)의 표면을, 산화 세륨(CeO2)을 포함하는 슬러리를 사용하는 화학적 기계 연마에 의해 평탄하게 가공한다(도2c). 그 다음, 발연 실리카를 포함하는 연마제 슬러리를 사용하여 이 평탄한 실리콘 산화막을 연마하여, 실리콘 웨이퍼(31)의 표면을 노출시킨다(도2d). 이 경우, 화학적 기계 연마의 종점은 소수성인 실리콘 웨이퍼(31)의 표면이 노출되는 것으로부터 용이하게 판단할 수 있다.
다음에, 아민을 함유하는 실리콘 화합물의 연마제 슬러리를 이용하여, 이 실리콘 웨이퍼 표면을 마무리 연마한다. 그 결과, 디싱(dishing)이 생기지 않고, 평탄한 실리콘 표면과, 각이 둥그스름한 실리콘 산화막의 분리 영역이 형성된 트렌치 분리 구조를 갖는 실리콘 웨이퍼를 얻을 수 있다(도2e).
그러므로, 상기 일본 특허출원공개 제9(1997)-153543호 기재된 바와 같이, 산화 세륨 함유 연마제 슬러리를 이용하여 연마한 후, 발연 실리카 함유 연마제 슬러리를 이용하여 연마하는 방법으로 실리콘 산화막으로 매립된 트렌치 소자분리 영역을 형성하는 경우, 실리콘 산화막을 연마하여 활성영역의 실리콘 표면을 노출시키기 위해서 발연 실리카를 사용한다. 그러나, 발연 실리카는 실리콘 산화막에 대한 실리콘 웨이퍼의 선택비가 작기 때문에 웨이퍼의 실리콘은 연마 스토퍼로서는 작용할 수 없다. 이 때문에, 실리콘 표면이 필요 이상으로 연마되어 트렌치의 깊이가 얕아지는 문제점이 있다.
도1a∼도1h는 본 발명의 실시예에 따른 반도체 제조 공정을 나타내는 반도체 장치의 주요 부분의 개략 단면도이고,
도2a∼도2e는 종래의 반도체장치의 제조 공정을 나타낸 반도체 장치의 주요 부분에 대한 개략 단면도이다.
*도면의 주요 부분에 대한 부호의 설명
1...실리콘 기판 1a...제1 도상영역 1b...제1 트렌치
1c...제2 트렌치 1d...제2 도상영역 2...패드 산화막
3...제1 실리콘 질화막 4...매립산화막 5...제2 실리콘 질화막
6...레지스트 패턴
본 발명은 다음 단계를 포함하는 반도체장치의 제조방법을 제공한다:
(a)반도체기판 상에 제1 실리콘 질화막을 형성하는 단계;
(b)상기 실리콘 질화막을 소정의 형상으로 패터닝한 후, 상기 실리콘 질화막을 마스크로서 사용하여 상기 반도체 기판을 에칭함으로써 상기 제1 도상 그룹과 적어도 하나의 상기 제2 도상영역을 형성함에 있어, 상기 제1 도상 그룹은 복수 개의 제1 트렌치들 사이에 위치하는 복수 개의 제1 도상영역으로 이루어지고, 제2 도상영역은 제1 도상 영역보다 넓고 제2 트렌치의 개입으로 제1 도상 그룹에 인접해 있는 단계;
(c)상기 제1 트렌치 및 제2 트렌치를 매설하도록 면 전체에 실리콘 산화막을 퇴적하는 단계;
(d)면 전체에 제2 실리콘 질화막을 형성하는 단계;
(e)제1 슬러리를 이용하는 CMP법에 의해, 상기 제2 도상영역 상의 제1 실리콘 질화막 표면이 노출될 때까지, 상기 제2 실리콘 질화막 및 실리콘 산화막을 연마하는 단계;
(f)제2 슬러리를 이용하는 CMP법에 의해, 상기 제1 도상영역 상의 제1 실리콘 질화막 표면이 노출될 때까지, 상기 제2 실리콘 질화막 및 실리콘 산화막을 연마하는 단계;
(g)상기 실리콘 산화막을 소정의 양만큼 에칭하는 단계; 그리고
(h)상기 제1 실리콘 질화막과 상기 제2 실리콘 질화막을 제거하는 단계.
본 발명은 이하에서 보다 명백히 설명된다. 그러나, 이 설명들은 바람직한 실시예로서 예증 목적으로만 제공되는 것이며, 본 분야의 숙련자라면 본 발명의 범위와 정신을 벗어나지 않고 변형할 수 있다.
본 발명의 반도체장치를 제조하는 방법에서, 제1 실리콘 질화막은 단계(a)에서 반도체 기판 상에 형성된다.
본 발명에서 사용되는 반도체 기판은 특히 제한되지 않으며, 통상적으로 반도체 장치에 사용되는 기판이라면 어느 것이라도 무방하다. 반도체 기판은 반도체(예, 실리콘이나 게르마늄) 또는 화합물 반도체(예, GaAs 또는 InGaAs)로 이루어질 수 있다. 실리콘 기판이 바람직하다. 이 기판은 부품(예, 트랜지스터, 커패시터 및 레지스터), 배선층 및 그 위에 형성된 절연 막을 단독으로 또는 다른 것과 함께 가질 수 있다.
제1 실리콘 질화막은 공지의 방법, 예를 들면 CVD법에 의해 형성될 수 있다. 제1 실리콘 질화막의 두께는 열처리시 반도체 기판의 표면이 산화되는 것을 방지하는 한 특별히 제한되지 않는다. 예를 들면, 약 500Å∼약3,000Å의 범위 내에 있다.
제1 실리콘 질화막이 형성되는 경우 그 전에 반도체 기판의 표면 상에 산화막, 바람직하기로는 실리콘 산화막을 형성하는 것이 바람직하다. 이 산화막의 두께는, 이를테면 약 70Å∼200Å이 바람직하다. 산화막은 공지의 방법, 예를들면, CVD법, 열산화법 등에 의해 형성될 수 있다.
단계(b)에서, 실리콘 질화막은 소정의 구조로 패터닝된다. 반도체 기판은 복수 개의 제1 트렌치와 적어도 하나의 제2 트렌치를 형성하도록 마스크로서 패턴화된 실리콘 질화막을 사용하여 에칭된다.
실리콘 질화막을 소정의 구조로 패터닝하는 방법으로서는 포토리소그라피법과 에칭법이 있다. 이 패터닝에 사용된 포토레지스트 막은 패턴화된 실리콘 질화막이 제거되지 않은채 함께 마스크로서 사용될 수 있다. 한편, 포토레지스트 막은 제거될 수도 있으며, 오직 패턴화된 실리콘 질화막 만이 마스크로서 사용될 수 있다.
반도체 기판을 에칭하는 방법으로서는, RIE법을 이용하는 건식 에칭, 원하는 산이나 알칼리 에칭액을 이용하는 습식 에칭이 있다. 반도체 기판이 얼마나 깊게(즉, 트렌치의 깊이) 에칭되어야 하느냐는 특별히 제한되지 않지만, 약 2,000Å∼약5,000Å으로 될 수 있다. 제1 트렌치와 제2 트렌치는 깊이가 동일한 것이 바람직하지만, 서로 다를 수도 있다. 제1 트렌치의 폭은 약 0.1μm∼약 1.0μm로 될 수있고, 제2 트렌치의 폭은 약 1mm∼5mm로 될 수 있다.
상기 단계들에 의해서, 제1 도상 그룹과 적어도 하나의 제2 도상 영역이 반도체 기판 상에 형성된다. 제1 도상 그룹은 복수 개의 제1 트렌치들 사이에 위치한 복수 개의 제1 도상 영역으로 이루어져 있고, 제2 도상 영역은 제2 트렌치가 개입된 제1 도상 그룹에 인접해 있으며 제1 도상 영역보다 넓다. 여기서, 도상 영역의 폭은 특히 제한되지 않는다. 예를들면, 제1 도상 영역의 폭은 약 0.1μm∼약0.6μm이고, 제2 도상 영역의 폭은 약0.2μm∼약5mm이다. 제1 도상 그룹에서 제1 도상 영역의 수는 제한받지 않으나, 약3∼20, 바람직하기로는 약 3∼10으로 될 수 있다. 제2 도상 영역의 수도 제한받지 않으나, 약10이하, 바람직하기로는 약 1∼5, 더욱 바람직하기로는 1이다.
단계(c)에서, 실리콘 산화막은 제1 및 제2 트렌치가 실리콘 산화막으로 매립되도록 제1 및 제2 트렌치를 포함하는 반도체 기판의 표면 전체에 퇴적된다. 실리콘 산화막은 이를테면 CVD법에 의해 형성될 수 있다. 실리콘 산화막의 두께는 제1 및 제2 트렌치의 깊이보다 더 크게 할 필요가 있다. 바람직하기로는, 실리콘 산화막은 제1 및 제2 트렌치의 깊이보다 충분히 더 두꺼운 것이 바람직하다. 예를들면, 트렌치의 깊이가 상기 범위 내에 있는 한, 실리콘 산화막은 약 2,000Å∼8,000Å으로 될 수 있다.
단계(d)에서, 제2 실리콘 질화막은 실리콘 산화막의 표면 전체에 형성될 수 있다. 이 실리콘 질화막은 상기와 같이 형성될 수 있다. 바람직하기로는, 제2 실리콘 질화막은 제1 실리콘 질화막보다 더 얇으며, 이를테면 약200Å∼약2,900Å으로 될 수 있다. 바람직하기로는, 제2 실리콘 질화막은 제2 트렌치상의 평탄한 영역에서 형성된 제2 실리콘 막의 표면이 제1 트렌치 상의 평탄화된 영역에서 제1 실리콘 질화막의 표면과 사실상 같은 평면에 있도록 형성된다. 그에 따라, 그 후속 단계에서 CMP법에 의해 균일하게 표면을 연마할 수 있게 된다.
단계(e)에서, 제2 실리콘 질화막과 실리콘 산화막은 제2 도상 영역에서의 제1 실리콘 질화막 표면이 노출될 때까지 제1 슬러리를 이용한 CMP법에 의해 연마된다. 여기서, 제1 슬러리는 특히 제한되지 않으며, 반도체 공정에서 연마제로서 통상 사용되는 어떠한 슬러리이어도 좋다. 이러한 슬러리 중에는, 실리콘 화합물 함유 슬러리(특히, 실리카, 탄화 실리콘 등)가 있다. 슬러리에 함유된 연마제의 입경은 예를들면, 약 50nm∼약200nm이다. CMP법에 의한 연마 조건은 특히 제한받지 않는다. 예를들면, 슬러리의 유속은 약 1,000sccm∼약5,000sccm이고, 압력은 약 100gF/cm2∼약500gF/cm2이고, 회전 속도는 약4rpm∼약20rpm 이다.
본 발명에서는, 단계(e) 전에 제2 도상 영역 상(바람직하기로는 제2 도상 영역의 평탄 영역 상)의 제2 실리콘 질화막과 실리콘 산화막은 제1 실리콘 질화막의 표면이 노출될 때까지 마스크를 이용하여 에칭되고, 그에 따라 제2 도상 영역 상에 개구부를 형성한다. 여기서, 마스크의 형성과 제2 실리콘 질화막 및 실리콘 산화막의 에칭은 반도체 공정에서의 통상적인 방법, 예를들면, 포토리소그라피 및 건식 에칭 공정에 의해 실시될 수 있다.
단계(f)에서, 제2 실리콘 질화막과 실리콘 산화막은 제1 도상 영역 상의 제1 실리콘 질화막의 표면이 노출될 때까지 제2 슬러리를 이용한 CMP법에 의해 연마된다. 여기서, 제2 슬러리는 특히 제한되지 않으며, 반도체 공정에서 연마제로서 통상 사용되는 어떠한 종류의 슬러리이어도 좋다. 이러한 슬러리 중에서, 실리콘 질화막에 대한 실리콘 산화막의 선택비가 약150이상인 슬러리를 사용하는 것이 바람직하다. 예를들면, 세륨 화합물 함유 슬러리(특히, 세륨 산화물 등)를 들 수 있다. 이러한 슬러리를 사용함으로써, 실리콘 산화막은 신리콘 질화막의 연마가 억제되는 동안 선택적으로 연마될 수 있다. 실리콘 질화막에 대한 슬러리에 함유된 연마제의 입경은 예를들면, 약100nm∼약300nm이다. CMP법에 의한 연마 조건은 특히 제한받지 않는다. 예를들면, 슬러리의 유속은 약1,000sccm∼약5,000sccm이고, 압력은 약 100gF/cm2∼약500gF/cm2이고, 회전 속도는 약4rpm∼약20rpm 이다.
단계(g)에서, 실리콘 질화막은 소정의 양만큼 에칭된다. 여기서 실리콘 산화막의 에칭은 특별히 제한받지 않는 에칭법에 의해 형성될 수 있다. 예를들면, HF-함유 에칭액을 이용하는 습식 에칭이 있다. 이 때에 에칭 양은 표면 상의 단차(업 앤 다운)가 감소될 수 있는 한 특별히 제한받지 않으며, 예를들면 트렌치 깊이(예, 100Å∼1,000Å)의 약 5%∼20%로 될 수 있다.
단계(h)에서, 제2 및 제1 실리콘 질화막은 제거된다. 여기서 제거방법은 특별히 제한되지 않지만, 실리콘 산화막에 대한 실리콘 질화막의 큰 선택비를 제공하는 방법이 바람직하다. 예를 들면, 에칭액으로서 가열된 인산을 사용하는 습식 에칭을 들 수 있다.
본 발명의 반도체장치를 제조하는 방법은 도면 1a ∼ lh에 상세히 기재되어 있다.
먼저, 실리콘 기판(1) 상에 패드 산화막(2)을 열산화에 의해 140Å의 두께로 형성한 후, 1,600Å의 제1 실리콘 질화막(3)을 형성한다(도1a). 이 제1 실리콘 질화막(3)은, 후의 공정에서의 열처리 시에, 활성영역이 되는 실리콘 기판(1)의 표면이 산화되는 것을 방지하기 위한 것이다.
다음에, 소자분리영역을 형성하기 위해서, 레지스트를 도포하고, 노광, 현상한다. 다음에, 소자 분리 영역의 실리콘 질화막(3)과 패드산화막(2)을, 가스유량을 CHF3인 경우 10 sccm, CF4인 경우 22 sccm, O2인 경우 8 sccm으로 하여 에칭한다. 그 후, 실리콘 기판(1)을 에칭함으로써 깊이3500 Å의 복수의 트렌치를 형성한다(도1b). 본 실시 형태에서는, 복수의 활성영역이 되는 제1 도상영역(1a)과 소자분리영역이 되는 제1 트렌치(1b)로 이루어지는 영역과 이 영역 단부의 제1 도상영역(1a)에 인접하여 제공된 제1 트렌치(1b)보다 폭이 넓은, 소자분리영역이 되는 제2 트렌치(1c) 및 제2 트렌치(1c)에 둘러싸인 활성영역이 되는 제2 도상영역(1d)이 형성된다. 본 실시 형태에 있어서는, 제1 도상영역(1a)의 폭을 0.22μm∼0.4μm, 제1 트렌치(1b)의 폭을 0.28μm∼0.7μm, 제2 도상영역(1d)의 폭을 제1 도상영역(1a)보다도 넓은 폭, 제2 트렌치(1c)의 폭을 2mm∼4 mm로 한다.
다음에, 레지스트의 애싱(ashing)공정 및 세정공정 후, 제1 트렌치(1b) 및 제2 트렌치(1c)에 매립 산화막을 매설한다. 이 때, 제2 트렌치(1c)의 매립 산화막(4)의 막 두께는 실리콘 기판의 제1 도상영역(1a) 표면과 동일의 높이 또는 그 이상이 되도록 해야 한다. 이를 위해, 매립 산화막(4)을 막 두께3,500∼5,000Å, 예컨대, 4,000Å로 형성한다.
다음에, 제2 실리콘 질화막(5)을 1,000Å의 두께로 형성한다. 제2 트렌치(1c) 상의 평탄부의 제2 실리콘 질화막(5) 표면이 제2 도상영역(1d) 상의 제1 실리콘 질화막(3) 표면과 동일면 상에 있는 것이, 후속 공정에서 표면을 균일하게 연마하는 데에 바람직하다. 즉, 제1 실리콘 질화막(3)이 제2 실리콘 질화막(5)에 비하여 두껍게 하는 것이 바람직하다.
다음에, 레지스트를 도포, 노광 및 현상함으로써 소정의 형상으로 레지스트 패턴(6)을 형성한다(도1c). 그 후, 제2 도상영역 상의 제2 실리콘 질화막(5) 및 매립 산화막(4)을 에칭하여, 제2 도상영역(1d) 상에서 제1 실리콘 질화막(3) 상의 표면을 노출시킨다(도1d). 이 때, 제2 실리콘 질화막(5)이 평탄한 제2 도상영역(1d) 상에서 그 영역을 에칭하는 것이 바람직하다. 제2 도상영역(1d)의 외주 영역에서는, 매립 산화막(4d)의 막 두께가 변하기 때문에, 제2 도상영역(1d) 내의 외측으로 오버에칭의 양이 증가하는 문제가 생긴다. 예컨대, 제2 도상영역(1d)의 폭이 1.15μm 이상인 경우, 소정의 형상의 레지스트 패턴에 의한 개구부를 형성할 필요가 있다. 왜냐하면, 산화막의 두께가 일정하지 않고 개구부의 최소 가공치수가 0.55μm인 것을 고려할 때, 제2 도상영역(1d)의 양측 각각 0.3μm의 부분에서는 개구부의 형성을 피해야 하기 때문이다.
다음에, 제1 CMP법에 의한 연마는, pH l0.3, 농도 12중량%, SiO2의 입경이 50nm∼200 nm인 발연 실리카 슬러리, 압력 350 gF/cm2, 연마 디스크의 회전수50 rpm, 웨이퍼 측의 랩 디스크의 회전수6.9 rpm, 슬러리 유속 2,000 sccm의 연마 조건을 이용하고, 제2 도상영역(1d) 상의 제1 실리콘 질화막(3)의 상표면 전체가 노출될 때까지 실시된다. 본 실시 형태에서는 2,500Å (실리콘 질화막과 실리콘 산화막과의 적층막을 실리콘 산화막의 단일층으로 환산한 경우의 연마량)상당의 연마를 한다(도1e). 이 연마에 의해서, 제2 도상영역(1d) 상의 제1 실리콘 질화막(3) 표면과 제2 트렌치(1c) 상의 제2 실리콘 질화막(5) 표면에 의해 형성된 제1 단차는 200Å이하, 그리고 제1 도상영역(1a) 상의 제2 실리콘 질화막(5) 표면과 제1 트렌치(1b) 상의 제2 실리콘 질화막(5) 표면에 의해 형성된 제2 단차는 1,000Å 정도까지 평탄화 된다. 이 제1 CMP법에 이용하는 슬러리는 기계적 연마 작용이 화학적 연마 작용보다 강하게 작용하고, 단차의 해소에 효과가 크다.
이 때, 제2 트렌치(1c)의 연마 스토퍼막으로서의 제2 실리콘 질화막의 잔막은 500Å∼900Å, 제2 도상영역(1d) 에서의 제1 실리콘 질화막(3)의 잔막은 1,000Å∼1,300Å 이다.
다음에, 제2 CMP법에 의한 연마는, 실리콘 질화막에 대한 실리콘 산화막의 선택비를 150이상이고, pH가 6∼6.25이고, 입자경이 250 nm인, 산화 세륨계 슬러리를 이용하고, 제1 도상영역(1a) 상의 제1 실리콘 질화막(3)의 상표면이 노출될 때까지 실시된다. 본 실시 형태에서는 4,000Å∼6,000Å(실리콘 질화막과 실리콘 산화막과의 적층막을 실리콘 산화막의 단일층으로 환산한 경우의 연마량)상당의 연마를 한다(도1f). 연마조건은, 제1 연마와 같은 조건이다. 이 연마에 의해서, 상기 제1 단차 및 제2 단차는 200Å 이하로 된다.
이 때의 제2 트렌치(1c) 상의 제2 실리콘 질화막(5)의 잔막은 400Å∼600Å, 제2 도상영역(1d)의 잔막은 750Å∼800Å, 제1 도상영역(1a)의 잔막은 900Å∼1000Å 이다. 그 후, HF 함유 에칭액을 이용한 습식 에칭에 의해 도상영역 근방의 매립 산화막을 400Å 정도 에칭하여, 다음 공정을 위해 단차를 줄인다(도1g).
그 후, 제1 및 제2 도상영역(1a, 1d) 상의 제1 실리콘 질화막(3)을 가열된 인산을 이용하여 제거한다(도1h).
이상에서 상세히 설명한 바와 같이, 본 발명을 이용함으로써, 트렌치 구조의 소자분리 영역의 산화막을 감소시키지 않고 기판 표면을 평탄화할 수 있기 때문에, 디싱에 의한 소자 특성의 열화를 억제할 수 있다.

Claims (5)

  1. 다음 단계를 포함하는 반도체장치의 제조방법:
    (a)반도체기판 상에 제1 실리콘 질화막을 형성하는 단계;
    (b)상기 실리콘 질화막을 소정의 형상으로 패터닝한 후, 상기 실리콘 질화막을 마스크로서 사용하여 상기 반도체 기판을 에칭함으로써 상기 제1 도상 그룹과 적어도 하나의 상기 제2 도상영역을 형성함에 있어, 상기 제1 도상 그룹은 복수 개의 제1 트렌치들 사이에 위치하는 복수 개의 제1 도상영역으로 이루어지고, 제2 도상영역은 제1 도상 영역보다 넓고 제2 트렌치의 개입으로 제1 도상 그룹에 인접해 있는 단계;
    (c)상기 제1 트렌치 및 제2 트렌치를 매설하도록 면 전체에 실리콘 산화막을 퇴적하는 단계;
    (d)면 전체에 제2 실리콘 질화막을 형성하는 단계;
    (e)제1 슬러리를 이용하는 CMP법에 의해, 상기 제2 도상영역 상의 제1 실리콘 질화막 표면이 노출될 때까지, 상기 제2 실리콘 질화막 및 실리콘 산화막을 연마하는 단계;
    (f)제2 슬러리를 이용하는 CMP법에 의해, 상기 제1 도상영역 상의 제1 실리콘 질화막 표면이 노출될 때까지, 상기 제2 실리콘 질화막 및 실리콘 산화막을 연마하는 단계;
    (g)상기 실리콘 산화막을 소정의 양만큼 에칭하는 단계; 그리고
    (h)상기 제1 실리콘 질화막과 상기 제2 실리콘 질화막을 제거하는 단계.
  2. 제 1항에 있어서, 상기 제2 트렌치상의 평탄영역에서의 상기 제2 실리콘 질화막이 상기 제1 트렌치상의 평탄화영역에서의 제1 실리콘 질화막 표면과 동일면 상에 있는 것을 특징으로 하는, 반도체장치의 제조방법.
  3. 제 1항에 있어서, 상기 제2 실리콘 질화막의 막 두께가 제1 실리콘 질화막의 막 두께보다 얇아지도록, 상기 제2 실리콘 질화막을 형성하는 것을 특징으로 하는, 반도체장치의 제조방법.
  4. 제 1항 내지 제 3항중 어느 하나에 있어서, 단계(e) 전에, 마스크를 이용하고, 상기 제1 실리콘 질화막이 노출될 때까지 상기 제2 도상영역 상의 상기 제2 실리콘 질화막과 상기 실리콘 산화막을 에칭하여, 상기 제2 도상영역 상에 개구부를 형성하는 것을 특징으로 하는, 반도체장치의 제조방법.
  5. 제 1항 내지 제 4항중 어느 하나에 있어서, 상기 제1 슬러리로서 실리콘 화합물-함유 슬러리를 이용하고, 상기 제2 슬러리로서 세륨 화합물-함유 슬러리를 이용하는 것을 특징으로 하는, 반도체장치의 제조방법.
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