KR20000053452A - 탄탈 펜트옥사이드를 포함한 집적 회로 커패시터의 제조방법 - Google Patents
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Abstract
집적 회로 커패시터의 제조 방법이 제공되며, 일실시예에서 이 방법은 바람직하게 반도체 기판에 인접하여 금속 질화물 표면부를 포함하고 있는 제 1 금속 전극을 형성하는 단계와; 금속의 산화 온도 이하로 온도를 유지하면서 상기 금속 질화물 표면부 상에 탄탈 펜트옥사이드 층을 형성하는 단계와; 상기 탄탈 펜트옥사이드 층을 원격 플라즈마 어닐링하는 단계와; 상기 탄탈 펜트옥사이드 층에 인접하여 제 2 전극을 형성하는 단계를 포함하고 있다. 상가 탄탈 펜트옥사이드층을 형성하는 단계는 바람직하게 대략 500 ℃ 이하의 온도에서의 상기 탄탈 펜트옥사이드의 화학 증착을 포함하고 있다. 따라서, 상기 금속의 산화가 회피되고, 고품질의 탄탈 펜트옥사이드가 생성된다. 상기 제 1 금속 전극의 금속은 티타늄, 텅스텐, 탄탈, 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
Description
본 출원은 1999년 1월 12일자로 이전에 출원되어 함께 계류중인 미국 가출원 60/115,530 호에 기초를 두고 있다.
본 발명은 반도체 분야에 관한 것으로, 특히, 집적 회로 커패시터의 제조 방법에 관한 것이다.
집적 회로는 일반적으로 반도체 기판 상에 형성된 트랜지스터 및 기타 다른 장치를 포함하고 있다. 커패시터는 제 1 전도성 전극, 이 제 1 전도성 전극 상의 절연층, 및 상기 절연층 상의 제 2 전도성 전극을 형성함으로써 집적 회로의 일부로서 제공될 수 있다. 이와 같은 커패시터는 예컨대 아날로그/디지탈 변환기 및 기타 다른 회로에 뿐만 아니라 DRAM 장치용의 메모리 셀에도 통상적으로 사용된다.
드보어(DeBoer) 등에게 허여된 미국 특허 제 5,910,880 호에 공개되어 있는 바와 같이, 예컨대, 탄탈 펜트옥사이드(Ta2O5)는 대략 25 정도의 비교적 높은 유전율 때문에 원하는 커패시터 절연체용으로 훌륭한 재료이다. 대조적으로, 실리콘 질화물은 대략 8 정도의 유전율을 가지고 있고, 실리콘 다이옥사이드는 대략 4 정도의 유전율을 가지고 있다. 탄탈 펜트옥사이드의 유전율이 높기 때문에, 보다 낮은 다른 유전율의 재료를 사용할 때와 동일한 정전 용량을 달성하기 위하여 전극들 사이에 보다 얇은 층의 재료를 사용할 수 있다.
이와 같은 커패시터의 일반적인 구조는 다결정 실리콘의 제 1 또는 하부 전극을 포함하고 있다. 일반적으로, 다결정 실리콘이 실리콘 다이옥사이드 내에 형성되지 않도록 하고 탄탈 펜트옥사이드가 위에 장착될 때의 확산을 방지하기 위하여, 실리콘 질화물의 제 1 장벽층이 제공된다. 티타늄 질화물 또는 텅스텐 질화물의 제 2 장벽층이 상부 전극의 다결정 실리콘 또는 금속층을 형성하기 전에 상기 탄탈 펜트옥사이드 상에 증착될 수 있다.
세킨(Sekine) 등에 허여된 미국 특허 제 5,622,888 호에는 탄탈 펜트옥사이드를 또한 사용하여 DRAM 커패시터를 제조하는 것에 대해 공개되어 있다. 텅스텐 층이 폴리실리콘 하부 전극 상에 스퍼터 증착된다. 상기 탄탈 펜트옥사이드는 300 내지 600 ℃의 범위의 온도에서 화확 증착법(CVD)에 의해 증착된다. 불행히도, 온도가 보다 높으면, 상기 텅스텐이 산화되는 경향이 있다. 이후에, 상기 탄탈 펜트옥사이드는 200 내지 600 ℃의 범위의 온도에서 산소 가스를 사용하여 플라즈마에 의해 치밀화된다. 상기 탄탈 펜트옥사이드 상에는 상부 텅스텐 전극이 형성된다.
탄탈 펜트옥사이드를 절연체로 사용하는 집적 회로 커패시터의 분야의 지속적인 발전에도 불구하고, 비교적 높은 정전 용량값과 다른 바람직한 특성을 가지고 있는 그와 같은 커패시터를 제조하기 위하여 제조 공정을 더욱 발전시킬 필요성이 여전히 존재한다.
따라서, 본 발명의 목적은, 상기와 같은 배경을 감안하여, 비교적 높은 정전 용량을 가진 집적 회로 커패시터를 제조하는 방법을 제공하는데 있다.
도 1은 본 발명의 방법에 따라 제조된 커패시터의 개략적인 단면도.
도 2는 본 발명에 따른 집적 회로 커패시터의 제조 방법의 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 집적 회로 20 : 커패시터
25 : 반도체 기판 31 : 금속 질화물층
33 : 탄탈 펜트옥사이드 층
본 발명에 따른 상기 목적, 기타 다른 목적, 특징 및 이점은 집적 회로 커패시터의 제조 방법에 의해 제공되며, 이 제조 방법은, 바람직한 일실시예에서, 반도체 기판에 인접하여 제 1 금속 전극을 형성하는 단계와; 산화 온도 이하로 온도를 유지하면서 상기 제 1 금속 전극 상에 탄탈 펜트옥사이드 층을 형성하는 단계와; 상기 제 1 금속 전극의 산화 온도 이하로 온도를 유지하면서 상기 탄탈 펜트옥사이드 층의 적어도 1회의 원격 플라즈마 어닐링을 수행하는 단계와; 상기 어닐링하는 단계 후에, 상기 제 1 금속 전극의 산화 온도 이하로 온도를 유지하면서 상기 탄탈 펜트옥사이드 층에 인접하여 제 2 전극을 형성하는 단계를 포함하고 있다. 상기 탄탈 펜트옥사이드층을 형성하는 단계는 바람직하게는 대략 500 ℃ 이하, 보다 바람직하게는 대략 400 ℃ 이하의 온도에서의 화학 증착법을 포함하고 있다. 상기 탄탈 펜트옥사이드 층의 CVD 형성은 바람직하게는 대략 10 분 이하에서 형성될 수 있다. 또한, CVD 동안의 압력은 일반적으로 대략 3 Torr 이상, 예컨대 3 내지 15 Torr의 범위에 있다.
상기 탄탈 펜트옥사이드 층의 손상을 줄이기 위해, 상기 어닐링하는 단계는 바람직하게는 순수 질소의 제 1 원격 플라즈마에 그리고 질소 및 산소를 포함한 제 2 원격 플라즈마에 상기 탄탈 펜트옥사이드층을 노출시키는 단계를 포함하고 있다. 따라서, 상기 제 1 전극의 금속의 산화가 회피되고, 고품질의 탄탈 펜트옥사이드가 본 발명의 방법에 의해 생성된다.
상기 제 1 금속 전극의 금속은 티타늄, 텅스텐, 탄탈, 및 이들의 합금 중 적어도 하나를 포함하고 있다. 보다 바람직하게, 상기 제 1 금속 전극은 티타늄, 텅스텐, 탄탈, 백금, 루테늄, 이리듐, 및 이들의 합금 중 적어도 하나를 포함하고 있다. 보다 바람직하게, 상기 금속은 티타늄 질화물을 포함하고 있다.
상기 방법은 상기 반도체 기판에 인접하여 적어도 하나의 절연층을 형성하는 단계와, 상기 적어도 하나의 절연층에 개구를 형성하는 단계를 더 포함할 수 있다. 따라서, 상기 제 1 금속 전극을 형성하는 단계는 상기 적어도 하나의 절연층에 개구를 정렬시키기 위해 상기 제 1 금속 전극을 형성하는 단계를 포함할 수 있다.
상기 제 1 금속 전극을 형성하는 단계는, 일실시예에 따라 제 1 금속층을 형성하는 단계와, 상기 제 1 금속층의 상부 표면 부분을 질화시키는 단계를 포함할 수 있다. 상기 질화시키는 단계는 상기 금속의 산화 온도 이하로 온도를 유지하면서 질소 포함 환경에 상기 제 1 금속층을 노출시키는 단계를 포함하고 있다. 또한, 상기 제 1 금속층 전극을 형성하는 단계는, 제 1 금속층을 증착하는 단계와, 상기 금속의 산화 온도 이하로 온도를 유지하면서 상기 제 1 금속층 상에 금속 질화물층을 증착하는 단계를 포함할 수 있다. 질화된 표면 부분에 의해 하층 금속, 특히 텅스텐의 산화에 대한 내성이 더욱 개선될 수 있다.
바람직한 실시예의 상세한 설명
이제, 본 발명의 바람직한 실시예가 도시된 첨부 도면을 참조하여 본 발명이 충분히 설명된다. 하지만, 본 발명은 상이한 다수의 방법으로 구현될 수 있으며, 여기서 설명된 실시예에 한정되는 것으로 해석되어서는 안된다. 오히려, 이들 실시예는 본 명세서가 철저하고 완전해질 수 있도록 하기 위해 제공된 것이며, 본 발명의 범위를 당업자에게 충분히 전달하게 된다. 동일한 번호는 동일한 소자를 나타낸다. 층과 영역의 치수는 도면에서 보다 명료하게 하기 위해 확대될 수 있다.
이제, 도 1 및 도 2를 참조하여, 커패시터(20)를 포함하고 있는 집적 회로(10)의 제조 방법에 대해 설명한다. 이 제조 방법의 예시된 실시예는 시작(블록 40) 후에 절연층(22)에 개구를 형성하는 단계(블록 40)를 포함하고 있다. 상기 집적 회로(10)는 또한 당업자가 쉽게 알 수 있는 상기 커패시터(20)에의 접속을 위한 예시된 바이어(26) 뿐만 아니라 반도체 기판(25) 상에 형성된 다른 절연층(23,24)을 포함하고 있다. 본 발명은 주로 DRAM 응용에 사용될 커패시터(20)를 형성하는 것에 관한 것으로, 여기서 금속화를 포함한 고속 논리 회로는 이미 상기 기판 상에 형성되어 있고, 이는 당업자가 쉽게 알 수 있다.
블록(44)에서, 제 1 금속층(30)은 절연층(22)에 개구를 정렬시키도록 형성된다. 상기 제 1 금속층은 바람직하게는 티타늄, 텅스텐, 탄탈, 및 그 합금을 포함할 수도 있다. 상기 제 1 금속층(30)은 일부 바람직한 실시예에서 티타늄 질화물, 텅스텐, 또는 탄탈 질화물일 수도 있다. 티타늄 질화물 및 탄탈 질화물은 특히 바람직한 재료이다. 다른 실시예에서, 상기 제 1 금속층(30)은 백금, 루테늄, 이리듐, 및 이들의 합금 중 적어도 하나를 포함하고 있다. 상기 제 1 금속층(30)은 바람직하게는 종래의 CVD 증착 기술에 의해 형성되며, 이 기술은 여기서 더 설명하지 않아도 당업자가 쉽게 알 수 있는 것이다.
예컨대, 상기 제 1 금속이 텅스텐을 포함하고 있으면, 예시된 금속 질화물층(31)을 생성하기 위하여 상부 표면 부분을 질화하는 것이 바람직하다(블록 46). 텅스텐 질화물 표면 부분은 또한 하부의 텅스텐의 산화를 억제하며, 이는 당업자가 알 수 있다. 이 질화된 표면 부분은 다수의 종래 기술, 예컨대 플라즈마를 이용하거나 노 내에서 암모니아와 같은 질소 포함 환경에 상기 표면을 노출시키는 기술에 의해 형성될 수 있다. 다른 실시예에서, 상기 금속 질화물층(31)은 CVD와 같은 종래의 증착 기술에 의해 형성될 수도 있다. 상기 금속 질화물 층(31)은 바람직하게는 상기 금속의 산화 온도 이하로 온도를 유지하면서 증착될 수도 있다. 예컨대, 제 1 금속층(30)이 티타늄 질화물 또는 탄탈 질화물을 포함하고 있는 다른 실시예에서는, 상기 질화물층(31)이 필요없다.
블록(48)에서, 상기 탄탈 펜트옥사이드 층(33)은 상기 커패시터 절연층의 역할을 하도록 형성된다. 물론, 탄탈 펜트옥사이드는 반도체 제조에 사용되는 종래의 절연 재료에 비해 비교적 높은 유전율값의 관점에서 커패시터용 유전체로서 매우 바람직하다. 상기 탄탈 펜트옥사이드층(33)은 CVD 공정에 의해 형성될 수 있으며, 여기서 Ta(OC2H5)5와 산소가 조합되며, 이는 당업자가 쉽게 알 수 있다.
본 발명에 따라, 증착 온도는 제 1 금속 전극의 산화 온도 이하로 유지된다. 특히, 온도는 바람직하게는 대략 500 ℃이하로, 보다 바람직하게는 400 ℃ 이하로 유지된다. 당업자가 쉽게 알 수 있는 바와 같이, 탄탈 펜트옥사이드 층(33)의 CVD 증착의 시간 기간은 일반적으로 이용가능한 툴(tool)을 기초로 결정된다. 공정의 보다 양호한 제어 가능성을 위해, 예컨대 고속 열처리(RTP)를 이용하여 달성되는 보다 빠른 시간이 가능하지만, 시간은 일반적으로 대략 1 내지 10 분의 범위를 가지고 있다. 또한, 비교적 낮은 온도로 충분히 높은 증착 속도를 달성하기 위하여, 압력은 바람직하게 대략 3 Torr 이상, 예컨대 3 내지 15 Torr의 범위를 가질 수 있다.
블록(50)에서, 상기 탄탈 펜트옥사이드 층(33)은 바람직하게는 원격 플라즈마를 이용하여 어닐링된다. 상기 원격 플라즈마는 낮은 누설 전류에 의해 고품질 탄탈 펜트옥사이드층을 생성한다. 상기 원격 플라즈마는 2 개의 별개의 어닐링을 포함할 수 있고, 여기서 제 1 어닐링은 순수한 질소 내에서 행해지고, 제 2 어닐링은 산소 및 질소 어닐링이다. 상기 어닐링 동안의 압력은 대략 1 내지 5 Torr일 수 있다. 물론, 상기 온도는 바람직하게는 상기 제 1 전극의 금속의 산화 온도 이하, 예컨대 대략 500 ℃ 이하, 보다 바람직하게는 대략 400 ℃이하이다.
다음에, 제 2 전극(34)이 상기 탄탈 펜트옥사이드 층(33) 상에 형성될 수도 있다(블록 52). 상기 제 2 전극(34)은 바람직하게는 금속을 구비하고 있고, 보다 바람직하게는 제 1 금속 전극(30)용으로 위에서 확인된 어느 금속을 구비할 수도 있다. 정지 전에 블록(45)에서 커패시터 층에 의해 상기 개구에 형성된 리세스를 채우기 위하여 텅스텐 플러그(plug)(35)가 형성될 수도 있으며, 이는 당업자가 쉽게 알 수 있다.
본 발명에 따른 방법은 예컨대 폴리실리콘 하부 전극을 포함하고 있는 종래 커패시터에서 이용 가능한 보다 높은 정전 용량을 가지고 있는 커패시터(20)를 제공한다. 본 발명에 따라 제조된 커패시터(20)는 종래의 커패시터의 정전 용량값의 1/2의 값에 비해 20 femtoFarads/cm2의 정전용량값을 가질 수 있다. 원격 플라즈마 어닐링 때문에 탄탈 펜트옥사이드층(33)은 집적 회로 장치의 커패시터용으로 바람직한 비교적 낮은 누설 전류를 가지고 있으며, 이는 당업자가 알 수 있다.
본 발명의 많은 수정예 및 기타 다른 실시예는 위에서와 같은 설명 및 관련 도면에 제시된 기술의 이점을 가지고 있음이 당업자에게 명백하다. 따라서, 본 발명은 공개된 특정 실시예에 한정되지 않으며 수정예 및 실시예는 특허 청구 범위 내에 포함되도록 의도됨은 물론이다.
Claims (27)
- 반도체 기판에 인접하여 제 1 금속 전극을 형성하는 단계와;산화 온도 이하로 온도를 유지하면서 상기 제 1 금속 전극 상에 탄탈 펜트옥사이드 층을 형성하는 단계와;상기 제 1 금속 전극의 산화 온도 이하로 온도를 유지하면서 상기 탄탈 펜트옥사이드 층의 적어도 1회의 원격 플라즈마 어닐링을 수행하는 단계와;상기 어닐링하는 단계 후에, 상기 제 1 금속 전극의 산화 온도 이하로 온도를 유지하면서 상기 탄탈 펜트옥사이드층에 인접하여 제 2 전극을 형성하는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 탄탈 펜트옥사이드층을 형성하는 단계는 대략 500 ℃ 이하의 온도에서의 화학 증착법을 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 탄탈 펜트옥사이드층을 형성하는 단계는 대략 400 ℃ 이하의 온도에서의 화학 증착법을 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 탄탈 펜트옥사이드 층을 형성하는 단계는 대략 10 분 이하의 시간 내에 상기 탄탈 펜트옥사이드 층을 형성하는 단계를 더 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 탄탈 펜트옥사이드층을 형성하는 단계는 대략 3 Torr 이상의 압력으로 상기 탄탈 펜트옥사이드층을 형성하는 단계를 더 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 적어도 1회의 원격 플라즈마 어닐링을 수행하는 단계는 순수 질소 포함 원격 플라즈마에 상기 탄탈 펜트옥사이드층을 노출시키는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 6 항에 있어서,상기 적어도 1 회의 원격 플라즈마 어닐링을 수행하는 단계는 순수 질소 원격 플라즈마 어닐링 후에 산소 및 질소 포함 원격 플라즈마에 상기 탄탈 펜트옥사이드층을 노출시키는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속 전극을 형성하는 단계는 티타늄, 텅스텐, 탄탈, 및 이들의 합금 중 적어도 하나를 포함하도록 상기 제 1 금속 전극을 형성하는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속 전극을 형성하는 단계는 티타늄, 텅스텐, 탄탈, 백금, 루테늄, 이리듐, 및 이들의 합금 중 적어도 하나를 포함하도록 상기 제 1 금속 전극을 형성하는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 2 전극을 형성하는 단계는 제 2 금속 전극을 형성하는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 반도체 기판에 인접하여 적어도 하나의 절연층을 형성하는 단계와,상기 적어도 하나의 절연층에 개구를 형성하는 단계를 더 포함하고 있고,상기 제 1 금속 전극을 형성하는 단계는 상기 적어도 하나의 절연층에 개구를 정렬시키기 위해 상기 제 1 금속 전극을 형성하는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속 전극을 형성하는 단계는,제 1 금속층을 형성하는 단계와,상기 제 1 금속층의 상부 표면 부분을 질화시키는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 12 항에 있어서,상기 질화시키는 단계는 상기 금속의 산화 온도 이하로 온도를 유지하면서 질소 포함 환경에 상기 제 1 금속층을 노출시키는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속층 전극을 형성하는 단계는,제 1 금속층을 증착하는 단계와,상기 금속의 산화 온도 이하로 온도를 유지하면서 상기 제 1 금속층 상에 금속 질화물층을 증착하는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 반도체 기판에 인접하여 제 1 금속 전극을 형성하는 단계와;대략 10 분 이하의 시간 기간 동안 대략 500 ℃ 이하로 온도를 유지하면서 상기 제 1 금속 전극 상에 탄탈 펜트옥사이드층을 형성하는 단계와;대략 500 ℃ 이하로 온도를 유지하면서 상기 탄탈 펜트옥사이드 층의 적어도 1회의 원격 플라즈마 어닐링을 수행하는 단계와;상기 어닐링하는 단계 후에, 대략 500 ℃ 이하로 온도를 유지하면서 상기 탄탈 펜트옥사이드층에 인접하여 제 2 전극을 형성하는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 15 항에 있어서,상기 탄탈 펜트옥사이드층을 형성하는 단계는 대략 400 ℃ 이하의 온도에서의 화학 증착을 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 15 항에 있어서,상기 적어도 1회의 원격 플라즈마 어닐링을 수행하는 단계는 순수 질소 포함 원격 플라즈마에 상기 탄탈 펜트옥사이드 층을 노출시키는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 17 항에 있어서,상기 적어도 1회의 원격 플라즈마 어닐링을 수행하는 단계는 순수 질소 원격 플라즈마 어닐링 후에 산소 및 질소 포함 원격 플라즈마에 상기 탄탈 펜트옥사이드층을 노출시키는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 15 항에 있어서,상기 제 1 금속 전극을 형성하는 단계는 티타늄, 텅스텐, 탄탈, 및 이들의 합금 중 적어도 하나를 포함하도록 상기 제 1 금속 전극을 형성하는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 15 항에 있어서,상기 제 1 금속 전극을 형성하는 단계는 티타늄, 텅스텐, 탄탈, 백금, 루테늄, 이리듐, 및 이들의 합금 중 적어도 하나를 포함하도록 상기 제 1 금속 전극을 형성하는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 15 항에 있어서,상기 제 2 전극을 형성하는 단계는 제 2 금속 전극을 형성하는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 15 항에 있어서,상기 반도체 기판에 인접하여 적어도 하나의 절연층을 형성하는 단계와;상기 적어도 하나의 절연층에 개구를 형성하는 단계를 더 포함하고 있고,상기 제 1 금속 전극을 형성하는 단계는 적어도 하나의 절연층에 상기 개구를 정렬시키기 위해 상기 제 1 금속 전극을 형성하는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 반도체 기판에 인접하여, 티타늄, 텅스텐, 탄탈, 및 이들의 합금 중 적어도 하나를 포함하고 있는 제 1 금속 전극을 형성하는 단계와;대략 500 ℃ 이하로 온도를 유지하면서 상기 제 1 금속 전극 상에 탄탈 펜트옥사이드 층을 형성하는 단계와;순수 질소 플라즈마 내에서 상기 탄탈 펜트옥사이드층을 원격 플라즈마 어닐링하는 단계와;순수 질소 어닐링 후에 질소 및 산소 플라즈마 내에서 상기 탄탈 펜트옥사이드층을 원격 플라즈마 어닐링하는 단계와;상기 질소 및 산소 플라즈마 내에서의 원격 플라즈마 어닐링 후에 상기 탄탈 펜트옥사이드층에 인접하여 제 2 전극을 형성하는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 23 항에 있어서,상기 탄탈 펜트옥사이드 층을 형성하는 단계는 대략 400 ℃ 이하의 온도에서의 화학 증착을 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 23 항에 있어서,상기 탄탈 펜트옥사이드층을 형성하는 단계는 대략 10분 이하의 시간내에 상기 탄탈 펜트옥사이드층을 형성하는 단계를 더 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 23 항에 있어서,상기 제 2 전극을 형성하는 단계는 제 2 금속 전극을 형성하는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
- 제 23 항에 있어서,상기 반도체 기판에 인접하여 적어도 하나의 절연층을 형성하는 단계와;상기 적어도 하나의 절연층에 개구를 형성하는 단계를 더 포함하고 있고,상기 제 1 금속 전극을 형성하는 단계는 상기 적어도 하나의 절연층에 개구를 정렬시키기 위해 상기 제 1 금속 전극을 형성하는 단계를 포함하고 있는 집적 회로 커패시터의 제조 방법.
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