KR20000052885A - 지지체 상에 박막을 형성하는 방법 및 이 방법에 의해서 제조되는 구조물 - Google Patents

지지체 상에 박막을 형성하는 방법 및 이 방법에 의해서 제조되는 구조물 Download PDF

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Abstract

본 발명은 지지체 상에 박막을 형성하는 방법에 관한 것으로서, 특히 기판 내에 박막의 분계를 정하기 위해서 기판체 내에 미세 기공층을 형성하기 위한 목적으로 이온 주입하는 단계와, 기판을 지지체 부재에 밀접하게 접촉시켜 기판을 지지체 부재에 결합시키는 단계 및 상기 미세 기공층이, 상기 미세 기공층을 따라 균열이 발생되기에 충분히 높은 온도에 이르도록 열처리 하는 단계를 포함하는 방법에 관한 것이다. 상기 부재들 중의 적어도 하나의 기판 또는 지지체는 이들 부재 내부에서 기인하며, 그들의 서로 다른 열적 팽창 계수로부터 초래되는 스트레스에도 불구하고 기판과 지지체 간의 밀접한 접촉이 유지되도록 하기 위해 열처리 단계를 진행하기 이전에 박막화된다.

Description

지지체 상에 박막을 형성하는 방법 및 이 방법에 의해서 제조되는 구조물{Method for making a thin film on a support and resulting structure}
고체 물질로 이루어진 박막을 형성하기 위한 다양한 방법이 알려져 있다. 이 방법들은 그 물질의 유형과 원하는 막의 두께에 의존한다. 투사, 분무, 전기도금 등의 방법을 이용함으로써 고체 물질로 이루어진 박막을 부품의 표면에 도포할 수 있다. 또한, 박막은 원하는 물질로 이루어진 플레이트를 기계화학적 또는 화학적인 마찰에 의해 얇게 함으로써 제조할 수도 있는데, 그렇게 제조된 박막을 지지체로서 사용되는 부품 상에 고정하거나 접착할 수 있다.
일반적으로, 박막은 부품의 표면에 고정되어 그 부품의 성질을 표면적으로 변화시킨다.
또한, 반도체 분야에서는, 예들 들면 "실리콘-온-인슐레이터(Silicon-On-Insulator)"라 불리는 기판과 같은 반도체 박막이 종종 만들어지고 있다. 반도체 박막을 제조하기 위한 다양한 방법들이 개발되었다. 가장 최근 기술 중의 하나는, 반도체성 물질에 희유기체(rare gas) 또는 수소기체 이온을 주입하면 평균 이온 침투 깊이와 유사한 깊이에서 부서지기 쉬운 연약화된 영역이 형성된다는 사실에 기초하고 있다. 프랑스 특허공보 2,681,472호는 반도체성 물질의 박막을 얻기 위해 이러한 성질을 이용한 방법을 개시하고 있다. 이 방법에 따르면, 평평한 면을 구비하는 원하는 반도체성 물질의 플레이트는 다음의 단계들을 거친다.
- 제1단계는 이온주입 단계로서, 플레이트의 평평한 면에 이온을 조사하여 플레이트의 몸체 내에 이온 침투 깊이와 유사한 깊이에, 상기 플레이트를 기판의 대부분을 구성하는 하부 영역과 박막을 구성하는 상부 영역으로 분리하는 "가스상의 미세 기포"층을 생성하는 단계이다. 여기서 상기 이온은 희유기체 또는 수소기체 이온들 중에서 선택된 것이다.
- 제2단계로서, 상기 플레이트의 평평한 면을 적어도 하나의 단단한 물질층으로 이루어진 지지체(또는 스티프너)에 밀접하게 접촉되게 하는 단계. 이러한 밀접한 접촉은, 예를 들어 접착성 물질이 도포된 표면들을 사전에 준비하고, 지지체와 플레이트 간의 원자적 결합을 촉진하는 열처리 및/또는 정전기적 처리를 함으로써 이루어질 수 있다.
- 제3단계는 열처리 단계로서, 이온 주입이 행해지는 동안의 온도보다는 높고, 박막과 기판체 간의 분리가 발생되기에 충분히 높은 온도로 플레이트와 지지체로 이루어진 결합체를 열처리하는 단계. 이 온도는 실리콘의 경우에 약 400℃ 정도이다.
상기 문헌에서는 다음과 같은 다양한 현상에 관한 설명들이 기록되어 있다.
첫째로, 초기 단계는 반도체 물질로 이루어진 플레이트의 평면 상에 이온을 조사함으로써 실시되며, 상기 평판의 평면은, 반도체 물질이 완전한 단결정인 경우에는 주결정면에 다소간 평행하게 되거나, 상기 반도체 물질이 다결정인 경우에는 모든 그레인에 대한 동일한 인덱스를 갖는 주결정면에 상대적으로 약간 기울어져 있게 된다. 따라서, "가스상의 미세 기포"층은 상기 플레이트의 내부에 형성된다. 상기 층은 상기 이온 평균 침투 깊이에 유사한 깊이에 위치하며, 상기 층에 의해 분리된 플레이트 내의 두 영역 즉, 박막을 구성하기 위한 하나의 영역과 기판의 나머지를 구성하는 다른 하나의 영역으로 분계가 이루어진다. "가스상의 미세 기포들"은 수소기체 또는 희유기체의 이온을 물질 내부에 주입 함으로써 생성되는 임의의 기공 또는 미세 기공들을 의미한다. 상기 기공들은 극단적으로 얕게, 예컨대 수 원자간 거리만큼 매우 미소한 깊이에 존재할 수 있으며, 한편, 상기 기공들의 형상은 대체로 반구형이지만, 상기 언급된 형태와 다른 임의의 형태일 수도 있다. 상기 기공들은 가스상을 포함할 수도 있으며, 그렇지 않을 수도 있다. 상기 제3단계에서는 두 영역 간의 분리를 일으키기에 충분히 높은 온도에서 열처리가 실시된다. 상기 분리는, 예를 들면 상기 미세 기공의 크기의 증가 및/또는 미세 기포로부터 초래된 압력의 결과로 인해 반도체 물질 내에서 재배열되는 결정체에 의해 달성된다.
이 방법은 고체 물질이 결정성인지 아닌지에 관계없이 어떠한 유형을 갖는다 해도 적합한 것으로 알려져 있다. 이 방법은 유전성, 도전성 및 반절연성 물질 뿐만 아니라 비정질 반도체 물질에도 적용할 수 있다. 더구나, 이 방법은 적용되는 물질의 성질을 근본적으로 변형시키는 것은 아니다.
수소 또는 희유기체의 이온 주입은 결정성 반도체 물질은 물론 그 이외에도 다른 고체 물질 내에도 미세 기공 형성을 가능하게 한다. 미세 기공층을 얻기 위한 방법으로 앞서 주입 단계가 수행되었다면, 이어서 수반되는 열처리는 물질체 내부에서 분열이 일어나게 할 수 있다.
더구나, 분열을 일으키는 열처리 단계는 열적 비용의 관점에서 적절하게 조절되어야 하며, 이러한 열적 비용은 이온 주입 단계의 열적 비용와 주입된 이온의 도우즈량와 파워의 열적 비용 및 다른 단계들로부터 기인하는 임의의 다른 열적 비용에 의존한다. 따라서, 소정 조건하에서 진행되는 어닐링은 주입시에 사용된 온도보다는 낮은 온도에서 일어날 수 있다.
그러나, 이 방법의 응용은 내부에 박막의 분계가 형성된 기판과 스티프너가 서로 다른 열팽창 계수를 갖거나, 적어도 두 물질이 너무 다른 경우에는 특정한 문제가 발생될 수 있다. 만일 상기와 같은 경우에서라면, 열처리 단계가 진행되는 동안, 주입된 기판과 스티프너 상호 간을 밀접하게 접촉된 상태를 유지시키려는 부착력과, 열팽창 계수의 차이에서 기인하는 힘(스티프너로부터 기판을 분리시키려는 경향을 갖는다) 및 이온 주입에 의해 유발되는 미세 기공 내에서의 분열을 일으키는 힘들 간의 경쟁이 발생된다.
상기 열처리 단계 동안 어떤 힘을 강화시켜야 할 지를 결정하는 것은 쉬운 일이 아니다. 그러나, 상기 문헌 내에 개시된 발명의 발명자들은 기판과 스티프너를 구성하는 물질이 서로 다른 열팽창 계수를 갖는 경우에 상기 열처리 동안 기판이 스티프너에 밀접하게 접촉되어 있으면 그 계면에서 분리가 일어나는 것이지, 미세 기공의 영역에서 분리가 일어나는 것이 아니라는 사실을 강조하였다.
프랑스 특허공보 2,681,472호에 따른 박막을 형성하기 위한 상기 방법을 실시하기 위해서는, 주어진 온도 범위 내에서 두 물질의 열팽창 계수가 서로 다르다는 제한이 주어질 수 있으며, 상기 물질들이 상호 밀접하게 접촉하여 형성된 두께를 갖는 부재는 주어진 온도 범위 내에서 열처리를 견뎌낼 수 없을 것이라는 것은 자명하다. 결국, 이것은 두 부재의 상호 분리를 초래하게 된다.
본 발명은 지지체 상부에 고체 물질로 이루어진 박막을 형성하는 방법에 관한 것으로서, 특히 상기 지지체와는 다른 열적 거동을 갖는 고체 물질로 이루어진 박막을 형성하는 방법에 관한 것이다. 박막은 반도체 물질 또는 반도체 물질이 아닌 다른 물질로 이루어질 수 있다. 또한, 본 발명은 상기 박막 형성 방법에 의해 제조되는 구조물에 관한 것이다.
도 1은 본 발명에 따른 방법의 이온 주입 단계를 설명하기 위한 단면도이다.
도 2는 본 발명에 따른 밀접하게 접착하는 단계를 설명하기 위한 단면도이다.
도 3은 본 발명에 따른 박막화 단계를 설명하기 위한 단면도이다.
도 4는 본 발명에 따른 최종 열처리 단계를 설명하기 위한 단면도이다.
상기 단점을 극복하기 위하여, 본 발명은 열처리 단계를 서로 밀접하게 접촉되는 스티프너와 주입된 기판으로 구성된 조립체에 적용하는 것을 목적으로 하며, 상기 부재 중의 적어도 하나는 얇은 층의 형상을 가지고 있다. 이에 따르면, 얇은 층은 두 물질을 분리되도록 하지 않으면서 다른 물질에 의해서 초래되는 뒤틀림을 견뎌내기에 충분한 탄성력을 보유한다.
그러므로, 본 발명은 조립체를 구성하는 부재들 중의 한 부재의 두께에 관한 것이며, 상기 부재는 열처리 단계 동안 다른 부재에 의해 발생되는 뒤틀림에 적응할 수 있도록 충분히 얇다. 따라서, 바람직한 박막을 얻기 위해서 초래되는 문제들없이 미세 기공면 내에 균열이 발생될 수 있다.
따라서, 본 발명의 목적은 제2물질로 이루어진 지지체 상에 제1물질로 이루어진 박막을 형성하는 방법을 제공하는 것이며,
상기 방법은:
- 이온 침투 깊이와 유사한 깊이의 기판체 내에 미세 기공층을 형성하기 위해 상기 제1물질로 이루어진 기판의 표면에 이온을 조사하는 이온 주입 단계로서, 상기 미세 기공층은 기판을 두 영역으로 분리시키며, 상기 기판의 조사면과 미세 기공층 사이에 위치한 영역이 박막을 구성하도록 하는 단계;
- 상기 기판의 조사면을 이에 상응하는 지지체의 표면에 밀접하게 접촉시키는 결합 단계; 및
- 미세 기공층의 온도가, 기판의 두 영역이 서로 분리되도록 하기에 충분히 높은 온도에 이르도록 최종적으로 열처리하는 단계;를 포함하며,
또한 상기 방법은 상기 부재들 중의 적어도 하나인, 기판 또는 지지체를 박막화하는 단계를 포함하는 것을 특징으로 한다. 얇아진 부재의 두께는 상기 밀접한 접촉에 의해 서로 결합된 부재로 구성된 조립체가, 상기 부재 자체에서 발생되면서 이들의 열팽창 계수의 차이에서 기인하는 스트레스에도 불구하고 상기 밀접한 접촉을 유지하면서 상기 분리를 유도하는 열처리 단계를 견뎌낼 수 있도록 한다.
기판에 대한 박막화 단계는 상기 이온 주입 단계 이전 또는 이후에, 상기 지지체 결합 단계 이전 또는 이후에, 상기 최종 열처리 단계 이전에 진행될 수도 있다.
본 발명의 다른 목적은 다음의 단계를 포함하는, 제1물질로 이루어진 박막을, 제2물질로 이루어진 지지체 상부에 형성하는 방법을 제공하는 것이다.
- 두 개의 주평행면을 갖는 제1물질로 이루어진 기판을, 기판의 주요면 중의 일면을 제1지지체 부재의 상응하는 면에 밀접하게 접촉시킴으로써 제1지지체 부재 상에 결합시키는 단계;
- 기판과 다른 부재 간의 열팽창 계수의 차이에서 기인하는 스트레스에도 불구하고 상기 다른 부재와 바람직하게 밀접한 접촉 상태를 유지하면서 이어지는 후속 열처리 단계를 견뎌낼 수 있는 두께를 갖도록 상기 기판의 다른 주요면을 박막화하는 단계;
- 박막화된 기판의 자유로운 주요면에 이온을 조사하여 이온 침투 깊이와 유사한 깊이의 기판체 내에 미세 기공층을 형성하는 이온 주입 단계로서, 상기 미세 기공층은 기판을 두 영역으로 분리시키며, 상기 기판의 조사면과 미세 기공층 사이에 위치한 영역이 박막을 구성하도록 하는 단계이다.
- 조사면을 제2지지체 부재의 상응하는 면에 밀접하게 접촉시킴으로써 제2지지체 부재 상에 상기 박막화된 기판을 결합시키는 단계;
- 상기 미세 기공층이, 상기 미세 기공층을 따라 균열을 유발시키기에 충분히 높은 온도에 이르도록 최종 열처리하는 단계;
- 상기 이온 주입 단계에서 사용되는 이온들은 희유 기체와 수소 기체의 이온들로부터 선택되는 것이 바람직하다.
박막화는 기계적인 그라인딩, 기계적/화학적인 연마 또는 화학적 수단, 또는 상기 기술들을 조합한 기술에 의하여 달성될 수 있다.
결합 단계에서, 정전기력을 이용하거나, 접착제를 이용하거나, 기판을 두 영역으로 분리시키기 위해 필요한 최소 온도보다 더 낮은 온도에서 어닐링함으로써 분자간 응착을 강화시키는 것과 관련된 접착 기술을 이용함으로써 밀접한 접촉이 가능해진다. 분자간 응착을 강화시키는 상기 어닐링 동작은 박막화 단계와 번갈아 가면서 몇번의 단계를 진행함으로써 달성될 수 있다.
"기판"은 단일층 구조물뿐만 아니라 다층 구조물까지도 포함하는 의미이다.
본 발명의 다른 목적은 제1물질로 이루어진 박막을 포함하는 제2물질로 이루어진 지지체로 구성되는 구조물을 제공하는 것이며, 상기 구조물은 전술한 방법을 이용하여 제조되는 것을 특징으로 한다.
특히, 본 발명은 박막을 구성하는 제1물질은 실리콘이고, 지지체를 구성하는 제2물질은 실리카인 경우에도 응용할 수 있다.
다음 설명에 따르면, 본 발명을 보다 용이하게 이해할 수 있으며, 기타 장점들과 특징들이 명확해질 것이다. 상기 설명은 비제한적인 예로서 주어지며, 첨부된 도면들이 함께 수반되어진다.
다음 설명에서, 예로서 박막화 단계는 이온 주입에 의해 그 내부에 박막이 형성된 기판에 적용하는 것이다. 상기 박막화는 열처리 단계에서 지지체로부터 박막이 분리되는 것을 방지하기 위하여 필요한 기판의 최소 박막화와, 열처리 동안 미세 기포(미세 기공)들이 박막화된 기판면으로 이동하여 결과적으로 발포 현상을 일으키는 위험이 존재하지 않도록 하는 기판의 최대 박막화 간의 절충이 필요하다.
상기 기판은 반드시 반도체 기판일 필요는 없다. 상기 기판이 반도체인 경우에는 집적회로의 부재를 포함할 수 있다.
실리콘 코팅에 관한 프랑스 특허공보 2,681,472호에 개시된 방법의 응용에 있어서, 예를 들면 지지체(또는 스티프너) 상부에 단결정을 코팅하는 것은 지지체를 구성하는 물질의 성질에 따라 완전히 다른 수단에 의해 달성될 수 있다. 만일, 지지체가 글래스로 이루어져야만 한다면, 실리콘의 열팽창 계수와 거의 유사한 글래스 혼합물들이 사용될 수 있다. 예를 들면, 액정 스크린으로 사용되는 글래스는 4.3 ×10-6/℃의 선형 열팽창 계수를 가지는 반면에, 실리콘은 2.6 ×10-6/℃의 선형 열팽창 계수를 갖는다. 이들 계수들은 어떠한 문제도 발생시키지 않으면서 프랑스 특허공보 2,681,472호에 개시된 방법을 적용할 수 있을 정도로 충분히 300℃와 600℃ 사이에서 진행되는 열처리 단계를 가능하게 한다.
만일, 지지체가 순수한 실리카로 이루어진 경우라면 많은 문제들이 일어날 수 있다. 순수 실리카의 선형 열팽창 계수는 실리콘의 선형 열팽창 계수(5×10-7/℃)와 차이가 너무 크기 때문에 예를 들면, 525㎛ 두께를 갖는 실리콘 플레이트가 500㎛의 두께를 갖는 순수 실리카 플레이트에 밀접하게 접촉된 경우에는 200℃를 넘는 온도에서 행해지는 열처리를 견뎌낼 수 없다. 열처리하는 동안 순수 실리카 플레이트는 실리콘 플레이트에 비해 거의 팽창하지 않는다. 이것은 상기 플레이트들을 분리시키기 위한 열처리 동안 나타나는 중요한 기계적인 스트레스로 귀착된다.
본 발명에 따른 방법은 실리카 지지체 상에 실리콘 박막을 제공한다. 이하에서는 본 발명에 따른 일실시예를 첨부된 도면을 참조하면서 더욱 상세하게 기술하고자 한다.
도 1에 따르면, 실리콘 기판(1)은 기판의 주요면(2)의 한 면을 거쳐 이온들의 충격(3)을 받도록 되어 있다. 상기 이온은 도우즈량이 5×1016/㎠이고, 150keV의 파워를 가지고 주입되는 수소 이온일 수 있다. 따라서, 가스상 미세 기포층(4)은 상기 이온들의 평균 침투 깊이에 유사한 깊이에서 형성된다. 면(2)과 층(4) 사이에 위치한 영역(5)은 박막을 구성한다.
이후, 기판(1)의 면(2)이 지지체(6)의 면(7)에 접하도록 실리콘 기판(1)을 지지체(6)에 밀접하게 접촉시킨다. 상기 밀접한 접촉은 알려진 임의의 수단을 이용하여 달성될 수 있으며, 면들(2와 7)의 표면은 상기 목적을 위해 준비되어진다. 예를 들면, 외부영역을 적절하게 세정한 후 분자간 응착을 이용하거나, 에폭시 글루 필름을 이용하거나 또는 정전기적 형태의 압력에 의한 분자간 응착을 이용함으로써 상기 밀접한 접촉이 가능해진다.
상기 단계에서 기판(1)과 지지체(6) 간의 결합력을 강화시키기 위한 목적으로 어닐링 공정을 기판/지지체 조립체에 적용하면 유용하다. 상기 어닐링 공정 온도는 두 부재간의 응착력을 증가시키기에 충분히 높아야 하지만, 기판의 나머지 부분으로부터 박막(5)이 분리되도록 하는 온도보다 낮아야 한다.
다음 단계는 실리콘 기판(1)을 박막화하는 단계로 구성된다. 상기 박막화 단계는 폴리싱, 기계적 또는 기계화학적 그라인딩에 의해 달성될 수 있다. 상기 박막화 기술은 플레이트를 수 백㎛ 정도까지 얇게하기 위해 이용될 수 있다. 그라인딩은 수㎛의 크기를 갖는 디펙트들과 관련하여 스트레스를 발생시키며, 상기 디펙트들을 화학적 수단을 이용함으로써 제거할 수 있다. 테트라메틸암모늄 하이드록사이드를 80℃에서 실리콘에 대한 처리 용액으로 이용할 수 있으며, 상기 물질은 약 20㎛/h의 처리속도에서 효과적이다. 상기 최종 박막화 단계에서 얻어지는 잔존하는 실리콘은 상기 방법의 최종 단계가 진행되는 동안 온도에 의해서 발생되는 스트레스를 견뎌내기에 충분한 탄력을 가질 정도의 두께를 가져야만 한다.
전술한 바에 따르면, 상기 박막화 단계는 기판(1)을 지지체(6)에 밀접하게 접촉시키기 전에 행하는 것이 효과적이며, 기판(1)에 주입하는 단계 전에 진행하면 더욱 효과적일 수도 있다.
도 3은 기판(1)을 박막화한 후의 기판/지지체 조립체를 나타내고 있으며, 기판으로부터 제거된 양은 파선으로 나타내고 있으며, 박막화된 영역은 참조부호 10으로 붙여져 있다.
기판(1)과 지지체(6) 간의 결합력을 강화시키기 위해서는 어닐링 온도를 점차적으로 증가시키면서, 박막화 단계와 번갈아가면서 몇 단계의 과정으로 어닐링 동작을 진행하는 것이 바람직하다. 실리콘 기판과 순수 실리카 지지체를 사용하는 경우에는, 다음의 어닐링 동작은 두 부재들을 서로 밀착시킴 후 실시될 수 있으며, 각각 약 500㎛의 두께를 갖는 지지체와 기판의 분자간 응착에 의해 결합이 이루어진다면,
- 수시간 동안 100℃에서 행하는 제1어닐링 단계,
- 100㎛보다도 작은 두께를 얻기 위한 이온 주입된 기판의 박막화 단계,
- 수시간 동안 200℃에서 행하는 제2어닐링 단계,
- 40㎛보다도 작은 두께를 얻기 위한 이온 주입된 기판의 박막화 단계, 및
마지막 단계로, 재배열되는 결정체와 미세 기포 내의 압력에 기인하는 박막(5)과 막 영역(10)의 잔존부(11)가 분리되기에 충분히 높은 온도에서 지지체(6)와 실리콘 기판(1)의 박막화된 영역(10)으로 구성되는 조립체를 균일하게 가열하는 등온 열처리 단계를 진행한다. 이는 도 4에 나타나 있다.
본 발명에 따른 실시예에 의하면, 박막화된 영역(10)은 최종 단계에서 지지체로부터 벗겨지지 않으면서, 지지체(6)에 기인하는 열적 팽창의 스트레스를 견뎌낼 수 있게 된다. 실리콘체는 가스상태의 미세 기포면 내에서 정확하게 두 개의 영역으로 분리되어 실리카 지지체(6)에 부착된 얇은 실리콘체(5)를 제공한다.
기판 대신에 또는 동시에 지지체를 얇게 하고자 한다면, 상기 작업은 기판에 대해 전술된 것과 동일하다.

Claims (11)

  1. 제1물질로 이루어진 박막을 제2물질로 이루어진 지지체 상에 형성하는 방법에 있어서,
    - 상기 제1물질로 이루어진 기판(1)의 일면(2)에 이온을 조사함으로써, 이온의 평균 침투 깊이와 유사한 깊이에 미세 기공층(4)을 형성하며, 상기 층은 기판(1)을 두 영역으로 분리시키고, 상기 기판(1)의 조사면(2)과 미세 기공층(4) 사이에 위치하는 영역이 박막(5)이 되도록 하는 이온 주입 단계;
    - 상기 기판의 조사면(2)을 지지체(6)의 상응하는 면에 밀접하게 접촉시키는 결합 단계;
    - 상기 미세 기공층(4)이, 상기 기판(1)의 두 영역이 분리되도록 하기에 충분히 높은 온도에 이르도록 최종 열처리하는 단계;
    - 상기 부재, 기판(1) 또는 지지체(6)를 적어도 하나를 박막화하는 단계를 포함하며, 상기 박막화 부재의 두께는 상기 밀접한 접촉에 의해 서로 결합된 부재들로 구성된 조립체가 상기 부재들이 받게되며 이들 부재들의 열팽창 계수의 차이에 기인하는 스트레스에도 불구하고 밀접한 접촉을 유지하면서 상기 분리를 유도하는 열처리 단계를 견뎌낼 수 있는 두께인 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 기판(1)에 대한 박막화 단계를 이온 주입 단계 이전에 진행하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 기판(1)에 대한 박막화 단계를 이온 주입 단계 이후 및 지지체에 결합하는 단계 이전에 진행하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 기판(1)에 대한 박막화 단계를 이온 주입 단계 이후 및 최종 열처리 단계 이전에 진행하는 것을 특징으로 하는 방법.
  5. 제1물질로 이루어진 박막을 제2물질로 이루어진 지지체 상에 형성하는 방법에 있어서,
    - 두 개의 주요 평행면을 갖는 기판을, 기판의 주요면의 하나를 제1지지체 부재의 상응하는 면에 밀접하게 접촉시킴으로써 제1지지체 부재 상에 상기 제1물질로 이루어진 기판을 결합시키는 단계,
    - 기판과 다른 부재 간의 열팽창 계수의 차이에서 기인하는 스트레스에 불구하고 상기 다른 부재와의 밀접한 접촉을 양호하게 유지하면서 후속되는 열처리 단계를 견뎌낼 수 있는 두께를 갖도록 기판의 다른 주요면을 박막화하는 단계,
    - 박막화된 기판의 자유로운 주요 면에 이온을 조사하여, 기판체 내부, 즉 이온들의 침투 깊이와 유사한 깊이에 기판을 두 영역으로 분리시키는 미세 기공층을 형성하며, 상기 기판의 조사면과 미세 기공층 사이에 위치한 영역이 박막을 형성하도록 하기 위한 이온 주입 단계,
    - 상기 조사면을 제2지지체 부재의 상응하는 면에 밀접하게 접촉시킴으로써 박막화된 기판을 제2지지체 부재 상에 결합시키는 단계, 및
    - 상기 미세기공층이, 상기 미세 기공층을 따라 균열을 일으키기에 충분한 온도에 이르도록 최종 열처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 이온 주입 단계에서 사용되는 이온들(3)은 희유기체와 수소기체 이온에서 선택된 것을 특징으로 하는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 박막화는 기계적 그라인딩, 기계/화학적인 폴리싱 또는 화학적 수단, 또는 이들 기술들의 조합을 이용하는 것을 특징으로 하는 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 밀접한 접촉은 기판을 두 영역으로 분리시키기에 필요한 최소 온도 보다는 낮은 온도에서 어닐링함으로써 분자간 응착을 강화시키는 것을 포함하는 접착 기술을 이용하여 이루어지는 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    분자간 응착을 강화하기 위한 어닐링 공정은 박막화 단계와 번갈아가면서 수 회의 단계로 진행하는 것을 특징으로 하는 방법.
  10. 제1물질로 이루어진 박막(5)이 형성된 제2물질로 이루어진 지지체(6)를 포함하는 구조물에 있어서,
    상기 구조물은 상기 청구항 중 어느 한 항의 방법을 이용하여 제조되는 것을 특징으로 하는 구조물.
  11. 제10항에 있어서,
    상기 제1물질은 실리콘이며, 상기 제2물질은 실리카인 것을 특징으로 하는 구조물.
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Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020089016A1 (en) * 1998-07-10 2002-07-11 Jean-Pierre Joly Thin layer semi-conductor structure comprising a heat distribution layer
FR2795866B1 (fr) * 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'une membrane mince et structure a membrane ainsi obtenue
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
US6956268B2 (en) 2001-05-18 2005-10-18 Reveo, Inc. MEMS and method of manufacturing MEMS
US7045878B2 (en) 2001-05-18 2006-05-16 Reveo, Inc. Selectively bonded thin film layer and substrate layer for processing of useful devices
US6875671B2 (en) 2001-09-12 2005-04-05 Reveo, Inc. Method of fabricating vertical integrated circuits
US7163826B2 (en) 2001-09-12 2007-01-16 Reveo, Inc Method of fabricating multi layer devices on buried oxide layer substrates
ATE482468T1 (de) * 2002-07-17 2010-10-15 Soitec Silicon On Insulator Verfahren zur glättung des umrisses einer auf ein stützsubstrat übertragenen nutschicht
FR2850390B1 (fr) * 2003-01-24 2006-07-14 Soitec Silicon On Insulator Procede d'elimination d'une zone peripherique de colle lors de la fabrication d'un substrat composite
US7122095B2 (en) * 2003-03-14 2006-10-17 S.O.I.Tec Silicon On Insulator Technologies S.A. Methods for forming an assembly for transfer of a useful layer
EP1482548B1 (en) 2003-05-26 2016-04-13 Soitec A method of manufacturing a wafer
FR2855910B1 (fr) 2003-06-06 2005-07-15 Commissariat Energie Atomique Procede d'obtention d'une couche tres mince par amincissement par auto-portage provoque
FR2855908B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince
US7344957B2 (en) * 2005-01-19 2008-03-18 Texas Instruments Incorporated SOI wafer with cooling channels and a method of manufacture thereof
US7674687B2 (en) * 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
US7642934B2 (en) * 2006-11-10 2010-01-05 Research In Motion Limited Method of mapping a traditional touchtone keypad on a handheld electronic device and associated apparatus
WO2008081987A1 (en) * 2006-12-28 2008-07-10 Fujifilm Corporation Joining method and joining members
US20100099640A1 (en) * 2007-05-04 2010-04-22 Joannes Geuns Tissue degeneration protection
US9059247B2 (en) * 2007-05-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
KR101233105B1 (ko) 2008-08-27 2013-02-15 소이텍 선택되거나 제어된 격자 파라미터들을 갖는 반도체 물질층들을 이용하여 반도체 구조물들 또는 소자들을 제조하는 방법
US8367520B2 (en) * 2008-09-22 2013-02-05 Soitec Methods and structures for altering strain in III-nitride materials
FR2936904B1 (fr) 2008-10-03 2011-01-14 Soitec Silicon On Insulator Procedes et structures pour alterer la contrainte dans des materiaux nitrure iii.
EP2329517A1 (en) * 2008-09-24 2011-06-08 S.O.I.Tec Silicon on Insulator Technologies Methods of forming relaxed layers of semiconductor materials, semiconductor structures, devices and engineered substrates including same
US8278193B2 (en) * 2008-10-30 2012-10-02 Soitec Methods of forming layers of semiconductor material having reduced lattice strain, semiconductor structures, devices and engineered substrates including same
US8637383B2 (en) 2010-12-23 2014-01-28 Soitec Strain relaxation using metal materials and related structures
JP5496598B2 (ja) * 2008-10-31 2014-05-21 信越化学工業株式会社 シリコン薄膜転写絶縁性ウェーハの製造方法
US8679942B2 (en) 2008-11-26 2014-03-25 Soitec Strain engineered composite semiconductor substrates and methods of forming same
US8278167B2 (en) * 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US20100187568A1 (en) * 2009-01-28 2010-07-29 S.O.I.Tec Silicon On Insulator Technologies, S.A. Epitaxial methods and structures for forming semiconductor materials
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
US8198172B2 (en) * 2009-02-25 2012-06-12 Micron Technology, Inc. Methods of forming integrated circuits using donor and acceptor substrates
US8178396B2 (en) * 2009-03-11 2012-05-15 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
EP2457257B9 (en) 2009-07-20 2014-03-26 Soitec Methods of fabricating semiconductor structures and devices using quantum dot structures and related structures
US8461566B2 (en) 2009-11-02 2013-06-11 Micron Technology, Inc. Methods, structures and devices for increasing memory density
WO2011061580A1 (en) 2009-11-18 2011-05-26 S.O.I.Tec Silicon On Insulator Technologies Methods of fabricating semiconductor structures and devices using glass bonding layers, and semiconductor structures and devices formed by such methods
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US9646869B2 (en) * 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
CN102822970B (zh) 2010-03-31 2015-06-17 Soitec公司 键合半导体结构及其形成方法
US8461017B2 (en) 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
TW201214627A (en) 2010-09-10 2012-04-01 Soitec Silicon On Insulator Methods of forming through wafer interconnects in semiconductor structures using sacrificial material and semiconductor structures formes by such methods
WO2012085219A1 (en) 2010-12-23 2012-06-28 Soitec Strain relaxation using metal materials and related structures
FR2972292B1 (fr) * 2011-03-01 2013-03-01 Soitec Silicon On Insulator Support métallique pour le transfert de couche et procédés pour former ce support
US9082948B2 (en) 2011-02-03 2015-07-14 Soitec Methods of fabricating semiconductor structures using thermal spray processes, and semiconductor structures fabricated using such methods
US9142412B2 (en) 2011-02-03 2015-09-22 Soitec Semiconductor devices including substrate layers and overlying semiconductor layers having closely matching coefficients of thermal expansion, and related methods
US8436363B2 (en) 2011-02-03 2013-05-07 Soitec Metallic carrier for layer transfer and methods for forming the same
JP2012178548A (ja) * 2011-02-03 2012-09-13 Soytec 層移転用金属キャリア及びその形成方法
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US20120248621A1 (en) * 2011-03-31 2012-10-04 S.O.I.Tec Silicon On Insulator Technologies Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
US8338294B2 (en) 2011-03-31 2012-12-25 Soitec Methods of forming bonded semiconductor structures including two or more processed semiconductor structures carried by a common substrate, and semiconductor structures formed by such methods
US8970045B2 (en) 2011-03-31 2015-03-03 Soitec Methods for fabrication of semiconductor structures including interposers with conductive vias, and related structures and devices
FR2978600B1 (fr) 2011-07-25 2014-02-07 Soitec Silicon On Insulator Procede et dispositif de fabrication de couche de materiau semi-conducteur
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US8617925B2 (en) 2011-08-09 2013-12-31 Soitec Methods of forming bonded semiconductor structures in 3D integration processes using recoverable substrates, and bonded semiconductor structures formed by such methods
US8728863B2 (en) 2011-08-09 2014-05-20 Soitec Methods of forming bonded semiconductor structures including interconnect layers having one or more of electrical, optical, and fluidic interconnects therein, and bonded semiconductor structures formed using such methods
US8842945B2 (en) 2011-08-09 2014-09-23 Soitec Methods of forming three dimensionally integrated semiconductor systems including photoactive devices and semiconductor-on-insulator substrates
TWI500123B (zh) 2011-08-09 2015-09-11 Soitec Silicon On Insulator 包含內有一個或多個電性、光學及流體互連之互連層之黏附半導體構造之形成方法及應用此等方法形成之黏附半導體構造
US8841742B2 (en) * 2011-09-27 2014-09-23 Soitec Low temperature layer transfer process using donor structure with material in recesses in transfer layer, semiconductor structures fabricated using such methods
TWI573198B (zh) 2011-09-27 2017-03-01 索泰克公司 在三度空間集積製程中轉移材料層之方法及其相關結構與元件
US8673733B2 (en) * 2011-09-27 2014-03-18 Soitec Methods of transferring layers of material in 3D integration processes and related structures and devices
WO2013093590A1 (en) 2011-12-23 2013-06-27 Soitec Methods of fabricating semiconductor structures using thermal spray processes, and semiconductor structures fabricated using such methods
WO2013124719A1 (en) 2012-02-22 2013-08-29 Soitec Methods of providing thin layers of crystalline semiconductor material, and related structures and devices
US9136134B2 (en) 2012-02-22 2015-09-15 Soitec Methods of providing thin layers of crystalline semiconductor material, and related structures and devices
WO2013132332A1 (en) 2012-03-09 2013-09-12 Soitec Methods for forming semiconductor structures including iii-v semiconductor material using substrates comprising molybdenum, and structures formed by such methods
US8916483B2 (en) 2012-03-09 2014-12-23 Soitec Methods of forming semiconductor structures including III-V semiconductor material using substrates comprising molybdenum
US9245836B2 (en) 2012-06-28 2016-01-26 Soitec Interposers including fluidic microchannels and related structures and methods
WO2014020387A1 (en) 2012-07-31 2014-02-06 Soitec Methods of forming semiconductor structures including mems devices and integrated circuits on opposing sides of substrates, and related structures and devices
WO2014020389A1 (en) 2012-07-31 2014-02-06 Soitec Methods of forming semiconductor structures including a conductive interconnection, and related structures
CN104508815B (zh) 2012-07-31 2018-02-13 索泰克公司 使用激光剥离过程制造半导体结构的方法和相关的半导体结构
WO2014020388A1 (en) 2012-07-31 2014-02-06 Soitec Methods of forming semiconductor structures including mems devices and integrated circuits on common sides of substrates, and related structures and devices
WO2014030040A1 (en) * 2012-08-24 2014-02-27 Soitec Methods of forming semiconductor structures and devices including graphene, and related structures and devices
TWI588955B (zh) 2012-09-24 2017-06-21 索泰克公司 使用多重底材形成iii-v族半導體結構之方法及應用此等方法所製作之半導體元件
JP6056516B2 (ja) * 2013-02-01 2017-01-11 信越半導体株式会社 Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
TWI602315B (zh) 2013-03-08 2017-10-11 索泰克公司 具有經組構成效能更佳之低帶隙主動層之感光元件及相關方法
FR3003397B1 (fr) 2013-03-15 2016-07-22 Soitec Silicon On Insulator Structures semi-conductrices dotées de régions actives comprenant de l'INGAN
US9343626B2 (en) 2013-03-15 2016-05-17 Soitec Semiconductor structures having active regions comprising InGaN, methods of forming such semiconductor structures, and light emitting devices formed from such semiconductor structures
TWI593135B (zh) 2013-03-15 2017-07-21 索泰克公司 具有含氮化銦鎵之主動區域之半導體結構，形成此等半導體結構之方法，以及應用此等半導體結構形成之發光元件
CA2916443C (en) 2013-06-27 2021-09-07 Soitec Methods of fabricating semiconductor structures including cavities filled with a sacrifical material
KR101608273B1 (ko) * 2014-09-05 2016-04-01 코닝정밀소재 주식회사 유기발광소자용 광추출 기판 제조방법, 유기발광소자용 광추출 기판 및 이를 포함하는 유기발광소자
US9219150B1 (en) 2014-09-18 2015-12-22 Soitec Method for fabricating semiconductor structures including fin structures with different strain states, and related semiconductor structures
US9165945B1 (en) 2014-09-18 2015-10-20 Soitec Method for fabricating semiconductor structures including transistor channels having different strain states, and related semiconductor structures
US9209301B1 (en) 2014-09-18 2015-12-08 Soitec Method for fabricating semiconductor layers including transistor channels having different strain states, and related semiconductor layers

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2812405B2 (ja) * 1991-03-15 1998-10-22 信越半導体株式会社 半導体基板の製造方法
US5256581A (en) * 1991-08-28 1993-10-26 Motorola, Inc. Silicon film with improved thickness control
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP2609198B2 (ja) * 1992-08-07 1997-05-14 信越半導体株式会社 半導体基板の製造方法
FR2714524B1 (fr) * 1993-12-23 1996-01-26 Commissariat Energie Atomique Procede de realisation d'une structure en relief sur un support en materiau semiconducteur
FR2725074B1 (fr) * 1994-09-22 1996-12-20 Commissariat Energie Atomique Procede de fabrication d'une structure comportant une couche mince semi-conductrice sur un substrat
CN1132223C (zh) * 1995-10-06 2003-12-24 佳能株式会社 半导体衬底及其制造方法
FR2744285B1 (fr) * 1996-01-25 1998-03-06 Commissariat Energie Atomique Procede de transfert d'une couche mince d'un substrat initial sur un substrat final
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
US6150239A (en) * 1997-05-31 2000-11-21 Max Planck Society Method for the transfer of thin layers monocrystalline material onto a desirable substrate
US5920764A (en) * 1997-09-30 1999-07-06 International Business Machines Corporation Process for restoring rejected wafers in line for reuse as new

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