KR20000028870A - 에칭제를 사용한 전자기기용 기판의 제조방법과 전자기기 - Google Patents

에칭제를 사용한 전자기기용 기판의 제조방법과 전자기기 Download PDF

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Abstract

본 발명은 낮은 저항의 Al막 또는 Al합금막에 다른 금속막을 적층한 적층막을 배선재료로 사용하는 경우에, 상기 적층막을 구성하는 각 금속막을 1회의 에칭으로 거의 동일한 에칭율로 에칭할 수 있는 에칭제 및 이것을 사용한 전자기기용 기판의 제조방법과, 이것에 의하여 제조된 기판을 보유하는 전자기기의 제공을 목적으로 한다.
본 발명을 실현하기 위해, 플루오르산과 과요오드산 및 황산을 보유하고, 상기 플루오르산과 과요오드산과의 합계된 중량비율이 0.05내지 30wt%이고, 또한 상기 황산의 중량비율이 0.05내지 20wt%이고, 상기 플루오르산에 대한 과요오드산의 중량비가 0.01내지 2이고, Al막 또는 Al합금막과 Ti막 또는 Ti합금막을 적층하여 이루어지는 배선(5,12,14)의 각 막을 거의 동일한 에칭율로 일괄적으로 에칭할 수 있는 재료로 된 것을 특징으로 하는 에칭제가 사용된다.

Description

에칭제를 사용한 전자기기용 기판의 제조방법과 전자기기{METHOD OF MANUFACTURING A SUBSTRATE FOR ELECTRIC DEVICE BY USING ETCHANT AND ELECTRIC DEVICE HAVING THE SUBSTRATE}
본 발명은 에칭제 및 이것을 사용한 전자기기용 기판의 제조방법과, 이에 의하여 제조된 기판을 보유하는 전자기기에 관한 것으로, 특히 Al막 또는 Al합금막과 Ti막 또는 Ti합금막을 적층하여 이루어지는 배선의 각막을 거의 동일한 에칭율로 일괄적으로 에칭할 수 있는 에칭제에 관한 것이다.
배선재료로서의 Al은 낮은 저항을 갖는다는 이점을 보유하고 있고, 전자기기에 있어서 기판 위의 전극 등의 배선재료에 많이 이용되고 있다.
도 12는 전자기기의 일례로서, 일반적인 박막트랜지스터형 액정표시장치의 박막트랜지스터부분을 나타내는 개략도이다.
이 박막트랜지스터(82)는, 기판(83) 위에 게이트전극(84)이 형성되고, 이 게이트전극(84)을 덮도록 게이트절연막(85)이 형성되어 있다. 게이트전극(84) 위쪽의 게이트절연막(85) 위에 비정질(amorphous)실리콘(이하, a-Si라고 약칭함)으로 된 반도체능동막(86)이 형성되고, 인 등의 n형 불순물을 함유하는 비정질실리콘(이하, n＋형a-Si라고 약칭함)으로 된 오믹콘택층(87)을 개재하여 반도체능동막(86) 위나 게이트절연막(85) 위에 걸쳐서 소스전극(88) 및 드레인전극(89)이 형성되어 있다. 그리고, 이 소스전극(88), 드레인전극(89), 게이트전극(84) 등으로 구성되는 박막트랜지스터(82)를 덮는 보호막(passivation layer)(90)이 형성되고, 드레인전극 (89)위의 보호막(90)에 콘택홀(91)이 형성되어 있다. 그리고, 콘택홀(91)을 통하여 드레인전극(89)과 전기적으로 접속되는 인듐산화주석(이하, ITO로 약칭함) 등의 투명전극층으로 된 화소전극(92)이 형성되어 있다.
또, 도 12의 좌측부분은 표시영역 외에 위치하는 게이트배선단부의 게이트단자패드부(93)의 단면구조를 나타내고 있다. 기판(83) 위의 게이트배선재료로 된 하부패드층(94) 위에 게이트절연막(85) 및 보호막(90)을 관통하는 콘택홀(95)이 형성되고, 이 콘택홀(95)을 통하여 하부의 패드층(94)과 전기적으로 접속되는 투명전극층으로 된 상부패드층(96)이 형성되어 있다. 또한, 소스배선단부에 있어서도 유사한 구조로 되어 있다.
이상과 같이, 예를들면 박막트랜지스터에 있어서는, 게이트단자, 소스단자 및 화소전극을 이루는 투명전극층과, 게이트배선, 소스배선 및 드레인전극을 이루는 배선용 금속이 직접 접속되도록 구성되어 있다.
그런데, 이 종류의 전자기기에 있어서 배선저항을 낮추는 목적으로, 배선용 재료로 Al로 된 금속막을 사용한 경우, 힐락이 발생한다는 문제가 있다. 이 힐락은 열처리할 때에 Al막의 표면에 발생하는 바늘모양의 돌기인 것으로, 이 돌기가 Al 위에 적층된 절연층을 꿰뚫어, 다른 전도층과 쇼트하거나 절연불량을 발생시키는 문제가 있었다. 또, ITO와 Al을 직접 접촉시키면 ITO중의 산소가 Al을 산화시키고, 그 결과 콘택부분의 전기저항이 상승한다.
상술한 바와 같은 문제를 회피하기 위하여 Al막 위에 Mo막이나 Cr막 등의 다른 금속막을 형성한 적층막(이하, 서로 다른 금속의 적층막이라고 약칭한다)이 많이 사용되어 왔다. 이와 같은 서로 다른 금속의 적층막에서 게이트전극(84)을 형성하는 경우, 예컨대, 도14A에 표시했듯이, 기판(83) 위에 형성된 Al막(84a) 위에 Mo막(84b)을 적층한 적층막(84c)의 표면에 포토리소그래피에 의하여 소정 패턴의 포토마스크(97)를 형성한 다음, H3PO480중량%와 HNO3와 CH3COOH와 H2O로 된 에칭제를 사용하여 상기 적층막(84c)은 일괄에칭을 실시하여 얻어진다.
그런데 상기 서로 다른 금속의 적층막에 일괄에칭을 실시하여 패터닝하는 경우에는, 금속막간의 전위차에 의하여 에칭제 중에서 전지반응이 발생하고, 하층의 Al막이 상층의 Mo막보다 빠르게 에칭되므로, 도14B에 나타내는 하층의 Al막(84a)의 선폭이 상층의 Mo막(84b)의 선폭보다 좁게 되는 언더커트가 발생하게 되고, 절연내압불량 등의 문제가 발생하는 경우가 있었다.
따라서, 이와 같은 문제를 해결하는 방법으로서, 상기 일괄에칭 후, 차양형상인 Mo막(84b)을 가요소산을 사용하는 추가 에칭을 실시하므로써, 패터닝하는 방법이 있다.
그런데, 종래의 전자기기용 기판의 제조방법에 있어서는, 서로 다른 금속의 적층막으로 적층배선을 형성할 때에, 에칭공정이 적어도 2회 필요하므로, 수율이 나쁘고, 또 제조공정이 길어지게 되고, 비용이 높아진다는 문제가 있었다. 또, 상술한 바와 같은 추가 에칭을 실시하면, 상층의 Mo막(84b)이 하층의 Al막(84a)보다 약간 빠르게 에칭되어 도14C에서 나타내는 것처럼 하층의 Al막(84a)이 약간 돌출하게 된다는 문제가 발생하고, 적층배선을 구성하는 상층과 하층의 배선의 선폭의 조절이 곤란하였다.
또, 서로 다른 금속의 적층막에서 게이트전극(84)을 형성하는 다른 형성방법으로서는, 도15A에서 나타내는 것처럼 기판(83) 위에 Al막(84a)을 형성한 후, Al막 (84a)의 표면에 포토레지스트(97)를 도포하고, 포토리소그래피를 실시하고, 이어서 도15B에서 나타내는 것처럼 에칭을 실시하여, 원하는 선폭의 Al막(84a)을 얻으며, 계속해서 도15C에서 나타내는 것처럼 Al막(84a)을 Mo막(84b)으로 덮은 후, 도15D에서 나타내는 것처럼 포토리소그래피에 의하여 소정 패턴의 포토마스크 (98)를 형성한 후, 에칭을 실시하므로써 얻어진다. 그런데, 이 방법에서도 상술한 종래의 방법과 마찬가지로 에칭공정이 적어도 2회 필요하므로, 마찬가지의 문제가 있고, 또 얻어지는 적층배선구조는, 도15E에서 나타내는 것처럼 하층의 Al막(84a)이 상층의 Mo막(84b)으로 덮힌 구조로 되어 있으므로, 상층의 선폭이 하층의 선폭보다 필연적으로 커져버리기 때문에, 상층과 하층의 배선의 선폭의 조절이 곤란하였다.
본 발명은, 상기한 문제점을 감안하여 이루어진 것으로서, 낮은 저항의 Al막 또는 Al합금막에 다른 금속막을 적층한 적층막을 배선재료로서 사용하는 경우에, 상기 적층막을 구성하는 각 금속막을 1회의 에칭에 의하여 거의 동일한 에칭율로 에칭할 수 있는 에칭제 및 이것을 사용한 전자기기용 기판의 제조방법과, 이것에 의하여 제조된 기판을 보유하는 전자기기를 제공하는 데 있다.
도 1은, 본 발명의 전자기기용 기판 제조방법의 실시예에 있어서 박막트랜지스터기판의 제조방법을 공정순으로 나타낸 개략도이다.
도 2는, 본 발명의 전자기기용 기판 제조방법의 실시예에 있어서 박막트랜지스터기판의 제조방법을 공정순으로 나타낸 개략도이다.
도 3은, 본 발명의 전자기기용 기판의 제조방법에 의하여 얻어진 박막트랜지스터기판의 부분단면도이다.
도 4는, 전극전위측정장치의 개략적인 구성을 나타내는 도면이다.
도 5는, 전극을 구성하는 금속과, 전극전위의 관계를 나타낸 그래프이다.
도 6은, Al전극과 Ti전극간의 전위차(△E)와, Al과 Ti의 적층막의 사이드 에칭량(△L)과의 관계를 나타내는 그래프이다.
도 7은, 본 실시예에 있어서 박막트랜지스터기판을 사용한 반사형 액정표시장치의 일례를 나타내는 개략도이다.
도 8은, 에칭제 중의 HIO4의 함유량과, Al전극과 Ti전극간의 전위차와의 관계를 나타내는 그래프이다.
도 9는, 에칭제 중의 HF의 함유량과, Al전극과 Ti전극간의 전위차와의 관계를 나타내는 그래프이다.
도 10은, 에칭제 중의 HF의 함유량과, 이 에칭제를 사용하여 Al막과 Ti막의 적층막을 에칭했을 때의 사이드 에칭량과의 관계를 나타내는 그래프이다.
도 11은, 에칭제 중의 H2SO4의 함유량과, Al전극과 Ti전극간의 전위차와의 관계를 나타내는 그래프이다.
도 12는, 일반적인 박막트랜지스터형 액정표시장치의 박막트랜지스터부분을 나타내는 개략도이다.
도 13은, 기판 위에 형성된 Al과 Ti의 적층막을 나타내는 단면도이다.
도 14는, 종래의 전자기기용 기판의 제조방법을 공정순으로 나타낸 개략도이다.
도 15는, 종래의 전자기기용 기판의 다른 제조방법을 공정순으로 나타내는 개략도이다.
(도면의 주요부분에 대한 부호의 설명)
1 … 박막트랜지스터기판(전자기기용 기판)
2 … 기판
3 … Al막 또는 Al합금막
4 … Ti막 또는 Ti합금막
5 … 게이트전극(적층배선)
10 … Ti막 또는 Ti합금막
11 … Al막 또는 Al합금막
12 … 소스전극(적층배선)
14 … 드레인전극(적층배선)
27,28 … 마스크
37,38 … 마스크
51,52 … 기판(전자기기용 기판)
본 발명은, Al막 또는 Al합금막에 다른 금속막을 적층한 서로 다른 금속의 적층막을 배선재료로서 사용하는 경우에, 1회의 에칭에 의하여 언더커트의 발생을 극도로 저감시킨 뒤에, 상기 적층막을 구성하는 각 금속막을 거의 동일한 에칭율로 에칭가능한 에칭제를 제공하고, 특히 상기 서로 다른 금속의 적층막을 구성하는 각 금속막을 전극으로서 전해액에 침지할 때의 전극전위에 착안하여, 여러가지의 검토 및 실험을 거듭한 결과, 상기 적층막을 이루는 다른 금속막으로서 Al 또는 Al합금과의 전위차가 작은 것을 사용하면, 에칭율의 차가 작고, 구체적으로는, Al막 또는 Al합금막과 Ti막 또는 Ti합금막을 차례로 형성한 적층막을 배선재료로서 사용하면, 언더커트의 발생을 저감할 수 있고, 일괄에칭할 수 있는 가능성이 있다는 결론에 도달하였다.
여기서의 결론은, 아래에 설명하는 실험에 따른 것이다.
도 4에서 나타내는 전극전위측정장치를 준비하였다. 이 전극전위측정장치는, 전해액(75)이 채워진 용기(76)와, 일측의 전극(77)으로서의 표준수소전극(이하, SHE라고 약칭함)과, 타측의 전극(78)으로서의 여러가지 금속(Al, Mo, Ti, Cu, Cr)으로 된 시료와, 이 양전극(77,78)에 가변저항(79)을 개재하여 접속된 전원(80)으로 개략적으로 구성된 것이다. 이와 같은 전극전위측정장치를 사용하여 양극간 (77,78)의 전위차를 측정하기 위해서는, 용기(76) 내에 전해액(75)을 채운 다음, 상기 전해액(75)에 SHE(77) 및 시료(78)를 침지하여, 전원(80)에서 전압을 가하여 전류를 흐르게 하므로써, 양극간(77,78)의 전극전위(Eo)를 측정하였다. 용기에 채워지는 전해액(75)은, 시료를 구성하는 금속에 따라 달라지고, 시료가 Al인 경우는 H2SO4, Mo인 경우는 HCl 또는 NaOH, Ti인 경우는 HCl, Cu인 경우는 H2SO4, Cr인 경우는 HCl을 사용하였다. 여기서의 전극전위(E0)의 측정시에는, 전류가 0으로 되도록 가변저항을 조절하며, 그 때의 전극간의 전위차를 읽은 것이다. 그 결과를 도 5에 나타낸다. 또한 도 5중, △E는 Al로 된 시료의 전극전위와, 다른 금속으로 된 시료의 전극전위와의 전위차이다. 도 5에 나타낸 결과로부터, Al로 된 시료(E0＝-1.66V)를 사용했을 때의 전극간의 전위차와의 차이가 작은 것은 Ti로 된 시료(E0＝-1.63V)이고, △E＝0.03V인 것을 알 수 있었다.
그런데, Al막 또는 Al합금막과 Ti막 또는 Ti합금막을 차례로 적층한 적층막(이하, Al과 Ti의 적층막으로 약칭함)을 사용한 적층배선은 지금까지 실용화되어 있지 않고, 또, 이와 같은 적층배선을 형성할 때의 언더커트의 발생을 극도로 저감시킨 뒤에, 상기 적층막을 구성하는 각 금속막을 거의 동일한 에칭율로 일괄에칭할 수 있는 에칭제도 실용화되어 있지 않으며, 상기 적층막을 일괄에칭하는 방법도 확립되어 있지 않고, 따라서 상술한 결론이 실증되어 실용화되는 것에는 아직 도달하지 못하고 있다.
더욱이, 본 발명은, 여러가지의 검토 및 실험을 거듭한 결과, 에칭제를 플루오르산과 과요오드산 및 황산으로 구성하면 Al과 Ti의 적층막을 구성하는 각 금속막을 동시에 에칭할 수 있는 것, 이 에칭제에 Al로 된 전극과 Ti로 된 전극을 침지하여 상술된 실험과 같이 전극간의 전위차를 측정했을 때의 전위차(△E)가 작아지며, Al과 Ti의 적층막을 일괄에칭했을 때의 Al막의 사이드 에칭량( △L)이 작아지며, 특히 전극간의 전위차(△E)가 400㎷ 이하의 에칭제를 사용하면, 실용상 문제가 없는 정도(△L이 500Å 정도 이하)까지 언더커트를 저감할 수 있다는 것을 알 수 있었다. 또, 상기 전극간의 전위차(△E)는, 상기 에칭제를 구성하는 각 성분의 배합량을 조정하므로써 변경할 수 있는 것을 알 수 있었다. 그 이유는, 아래의 식(1)
E＝EO＋(RT/nFlnσ) … (1)
(식중, E는 전위차, E0는 표준전극전위, R는 기체상수, T는 절대온도, n은 전자수, F는 패러데이정수, σ는 용액상의 이온의 활동도이다.)
에서 나타내는 Nernst식에 있어서, σ 값은 에칭제의 조성 및 조성비에 의해서 변경할 수 있으므로, 전위차인 E의 값도 변경할 수 있기 때문이다.
도 6에, Al전극과 Ti전극간의 전위차(△E)와, Al과 Ti의 적층막의 사이드 에칭량(△L)과의 관계를 나타낸다. 이 때의 사이드 에칭량(△L)은, 도 13에서 나타내는 것처럼 기판(2a) 위에 1300Å의 Al막(3a)과 500Å의 Ti막(4a)을 차례로 적층한 적층막을 HF와 HIO4및 H2SO4로 된 에칭제를 사용하여 에칭을 했을 때에, Ti막 4측면에서 깊숙히 들어간 Ti막 4측면까지의 거리이다. 도 6의 전위차 (△E)가 0.1V 일 때 에칭제의 각 성분 비율은, HF가 0.3wt%, HIO4가 0.5wt%, H2SO4가 0.5㏖/1 (2.7wt%), △E가 0.45V 일 때는, HF가 0.25wt%, HIO4가 0.5wt%, H2SO4가 0.3㏖/1 (1.6wt%), △E가 0.65V 일 때는, HF가 0.5wt%, HIO4가 1wt%, H2SO4가 0.5㏖/1 (2.7wt%), △E가 0.95V 일 때는, HF가 0.3wt%, HIO4가 1.0wt%, H2SO4가 0.5㏖/1 (2.7wt%) 이었다.
그리고, 본 발명은 에칭제를 플루오르산과 과요오드산 및 황산으로 구성했을 때, 이들 각 성분의 배합량을 아래와 같은 특정의 범위 내로 규정하므로써, Al전극과 Ti전극간의 전위차(△E)가 400㎷ 이하인 것이 얻어지고, 상기 과제를 해결할 수 있다는 결론에 도달하였다.
본 발명은, 플루오르산과 과요오드산 및 황산을 보유하고, 상기 플루오르산과 과요오드산과의 합계된 중량비율이 0.05내지 30wt%이고, 또한 상기 황산의 중량비율이 0.05내지 20wt%이고, 상기 플루오르산에 대한 과요오드산의 중량비가 0.01내지 2이고, Al막 또는 Al합금막과 Ti합금막을 적층하여 이루어지는 배선의 각각의 막을 거의 동일한 에칭율로 일괄적으로 에칭할 수 있는 재료로 된 것을 특징으로 하는 에칭제를 상기 과제의 해결수단으로 하였다.
상기 플루오르산과 과요오드산과의 합계된 중량비율이 0.05wt% 미만이면, 에칭율이 지나치게 늦어져 버리고, 30wt%를 초과하면 에칭율이 과속되어서 제어가 곤란하게 되어 버린다.
상기 황산의 중량비율이 0.05wt% 미만이면, 상기 전위차(△E)가 400㎷를 초과해버리고, Al막 또는 Al합금막과 Ti막 또는 Ti합금막과의 적층막을 일괄에칭했을때 큰 언더커트가 발생해 버리고, 절연내압불량이 발생하는 경우가 있고, 20wt%를 초과하여 첨가하여도 이미 효과의 증대는 할 수 없고, 플루오르산과 과요오드산의 비율이 적어지며, 에칭상황의 면내 분포가 악화되어 버린다.
상기 플루오르산에 대한 과요오드산의 중량비가 0.01미만이면, 상기 전위차(△E)가 400㎷를 초과해 버리고, 중량비가 2를 초과하면 전위차(△E)가 400㎷를 초과해 버리고, 상기 적층막을 일괄에칭했을 때에 큰 언더커트가 발생해 버리고, 절연내압불량이 발생하는 경우가 있다.
본 발명의 에칭제는, 플루오르산과 과요오드산 및 황산으로 구성된 것이므로, Al막 또는 Al합금막과 Ti막 또는 Ti합금막을 차례로 형성한 적층막, 혹은 Ti막 또는 Ti합금막, Al막 또는 Al합금막 및 Ti막 또는 Ti합금막을 차례로 형성한 적층막을 구성하는 각 금속막을 동시에 에칭할 수 있다.
또, 본 발명의 에칭제에 의하면, 상기 플루오르산과 과요오드산과의 합계된 중량비율을 0.05내지 30wt%의 범위 내, 또한 상기 황산의 중량비율을 0.05내지 20wt%의 범위 내, 상기 플루오르산에 대한 과요오드산의 중량비를 0.01내지 2의 범위 내로 조정한 것에 의하여, 낮은 저항의 Al막 또는 Al합금막에 다른 금속막으로서 Ti막 또는 Ti합금막을 적층한 적층막을 구성하는 각 금속막을 1회의 에칭에 의하여 거의 동일한 에칭율로 에칭할 수 있다.
또, 본 발명은 적어도 표면이 절연성인 기판 위에 Al막 또는 Al합금막과 Ti막 또는 Ti합금막을 차례로 형성한 적층막(이하, Al과 Ti의 적층막으로 약칭함)의 표면에 소정패턴의 마스크를 형성하고, 본 발명의 에칭제를 사용하여 상기 적층막을 에칭하여 상기 소정패턴의 적층배선을 형성하는 것을 특징으로 하는 전자기기용 기판의 제조방법을 상기 과제의 해결수단으로 하였다.
또, 본 발명은 적어도 표면이 절연성인 기판 위에 Ti막 또는 Ti합금막, Al막 또는 Al합금막과 Ti막 또는 Ti합금막을 차례로 형성한 적층막(이하, Ti과 Al과 Ti의 적층막으로 약칭함)의 표면에 소정패턴의 마스크를 형성하고, 본 발명의 에칭제를 사용하여 상기 적층막을 에칭하여 상기 소정패턴의 적층배선을 형성하는 것을 특징으로 하는 전자기기용 기판의 제조방법을 상기 과제의 해결수단으로 하였다.
본 발명의 전자기기용 기판의 제조방법에 의하면, 상술한 구성의 본 발명의 에칭제를 사용하여 상기 적층막을 에칭하므로써, 1회의 에칭공정으로 상기 적층막을 구성하는 각 금속막을 동시에 또한 거의 동일한 에칭율로 에칭할 수 있으므로, 수율이 양호하고 제조공정을 단축할 수 있다. 또, 상기 적층막을 구성하는 각 금속막을 거의 동일한 에칭율로 에칭할 수 있으므로, 적층배선을 구성하는 상층과 하층의 배선의 선폭의 조절이 용이하다. 또, Al막 또는 Al합금막에 Ti막 또는 Ti합금막을 적층한 적층막을 사용하고 있으므로, Al막 또는 Al합금막 표면에 배리어층이 형성된 구성으로 되고, 그 다음의 열처리 등에 의한 Al막 또는 Al합금막 표면의 힐락의 성장이 억제되므로, 힐락에 의한 쇼트나 절연불량을 방지할 수 있다. 또, Ti막 또는 Ti합금막과 ITO와의 콘택저항은, Al막 또는 Al합금막과 ITO와의 콘택저항보다도 낮으므로, Al막 또는 Al합금막표면에 Ti막 또는 Ti합금막을 형성하므로써, 콘택저항을 낮출 수 있다.
따라서, 본 발명의 전자기기용 기판의 제조방법에 의하면, 전기적 특성이 양호하며, 수율의 향상에 의한 저비용의 전자기기용 기판을 얻을 수 있다.
또, 본 발명은 상기 청구항 2 또는 청구항 3기재의 제조방법에 의하여 제조된 기판을 보유하고 있는 것을 특징으로 하는 전자기기를 상기 과제의 해결수단으로 하였다.
본 발명의 전자기기에 의하면, 낮은 저항배선으로서 Al막 또는 Al합금막을 보유하는 적층배선을 사용한 전자기기용 기판이 구비되어 있으므로, 배선저항에 기인하는 신호의 전압강하나 배선지연이 발생하기 어렵고, 배선이 길어지는 대면적의 표시나 배선이 가늘어지는 고해상 표시에 최적인 표시장치 등을 쉽게 실현할 수 있다는 이점이 있다.
(발명의 실시예)
이하, 도면에 따라 본 발명에 대하여 상세하게 설명하지만, 본 발명은 이러한 실시예만으로 한정되는 것은 아니다.
도 3은, 본 발명의 전자기기용 기판의 제조방법을 액정표시장치에 구비되는 박막트랜지스터기판의 제조방법에 적용하여 제조된 박막트랜지스터의 실시예를 나타낸 부분단면도이다.
부호(a)의 부분은 박막트랜지스터(TFT)부, (b)의 부분은 TFT매트릭스 외측에 위치하는 소스배선의 단자부, (c)의 부분은 게이트배선의 단자부를 나타내고 있다. 또한 이 3개의 부분은, 이 박막트랜지스터기판(1)이 구비되는 실제의 액정표시장치에 있어서는 떨어진 곳에 있고, 본래 단면도를 동시에 나타내게 되는 것은 아니지만, 도시의 편의상 근접하여 도시한다.
우선, 박막트랜지스터부(a)의 부분에 대하여 설명한다.
박막트랜지스터부(a)에는, 기판(2) 위에 막두께 1300내지 2000Å 정도의 Al막 또는 Al합금막(3)과 막두께 500내지 1000Å 정도의 Ti막 또는 Ti합금막(4)의 적층배선으로 된 게이트전극(5)이 형성되어 있다. 그 위에 게이트절연막(7)이 형성되고, 이 게이트절연막(7) 위에 비정질실리콘(a-Si)으로 된 반도체막(8)이 형성되며, 이 반도체막(8) 위에 n+형 a-Si층(9)이 형성되고, 그 위에 소스전극(12) 및 드레인전극(15)이 형성되어 있다. 소스전극(12), 드레인전극(15)은, 막두께 500내지 1000Å 정도의 Ti막 또는 Ti합금막(10)과, 막두께 1300내지 2000Å 정도의 Al막 또는 Al합금막(11)과, 막두께 500내지 1000Å 정도의 Ti막 또는 Ti 합금막(10)의 적층배선으로 이루어진 것이다.
또, 소스전극(12)이나 드레인전극(15)의 상측에 이를 덮는 보호막(17)(절연막)이 형성되고, 이 보호막(17)에, Al막 또는 Al합금막(11)의 상측에 형성된 Ti막 또는 Ti합금막(10)에 도달하는 콘택홀(18)이 형성되어 있다. 그리고, 콘택홀(18)의 내벽면 및 밑면을 따라 화소전극으로 된 ITO층(19)이 형성되어 있다. 이 콘택홀 (18)을 통하여 드레인전극(15)과 ITO층(19)(화소전극)이 전기적으로 접속되어 있다.
다음에, 소스배선의 단자부(b)에 관해서는, 게이트절연막(7) 위에 Ti막 또는 Ti합금막(10)과 Al막 또는 Al합금막(11)과 Ti막 또는 Ti합금막(10)으로 된 하부패드층(16a)이 형성되고, 그 위에는 보호막(17)이 형성되고, Al막 또는 Al합금막(11)의 상측에 형성된 Ti막 또는 Ti합금막(10)에 도달하는 콘택홀(20)이 형성되어 있다. 그리고, 콘택홀(20)의 내벽면 및 밑면을 따라 ITO로 된 상부패드층(21)이 형성되어 있다. 이 콘택홀(20)을 통하여 하부패드층(16a)과 상부패드층(21)이 전기적으로 접속되어 있다.
다음에, 게이트배선의 단자부(c)에 관해서는, 기판(2) 위에 Al막 또는 Al합금막(3)과 Ti막 또는 Ti합금막(4)의 적층배선으로 된 하부패드층(16b)이 형성되고, 그 위에는 게이트절연막(7)이 형성되며, 그 위에 보호막(17)이 형성되고, Ti막 또는 Ti합금막(4)에 도달하는 콘택홀(22)이 형성되어 있다. 그리고, 콘택홀(22)의 내벽면 및 밑면을 따라 ITO로 된 상부패드층(23)이 형성되어 있다. 이 콘택홀(22)을 통하여 하부패드층(16b)과 상부패드층(23)이 전기적으로 접속되어 있다.
이와 같은 구성으로 함으로써, ITO층과 Al층은 ITO와의 전기접속이 가능한 금속으로 된 Ti막 또는 Ti합금막을 개재하여 접속되므로, 서로가 직접 접촉하는 것에 의한 저항치의 상승을 막을 수 있다.
상기 보호막의 예로서는, a(비정질)-SiNX:H, a-SiNX, a-SiO2:H, SiO2등을 들 수 있다.
다음에, 본 실시예의 박막트랜지스터기판(1)의 제조공정에 대하여, 도 1내지 도 2를 사용하여 설명한다. 도 1내지 도 2중, 부호(a)의 부분은 박막트랜지스터 (TFT)부, b의 부분은 TFT매트릭스 외측에 위치하는 소스배선의 단자부, c의 부분은 게이트배선의 단자부를 표시하고 있다.
우선, 도1A에 표시했듯이 기판(2) 위의 전체에 걸쳐서 스퍼터링법을 사용하여 Al막 또는 Al합금막(3)과 Ti막 또는 Ti합금막(4)을 차례로 성막하여 적층막을 형성하였다.
이어서, 박막트랜지스터부(a)에 관해서는 Ti막 또는 Ti합금막(4) 위에 포토리소그래피에 의하여 소정 패턴의 포토마스크(27)를 형성한 다음, 플루오르산과 과요오드산 및 황산으로 된 에칭제를 사용하여 상기 적층막에 일괄에칭을 실시하고, 도1B에서 나타낸 Al막 또는 Al합금막(3)과 Ti막 또는 Ti합금막(4)의 적층배선으로 된 게이트전극(5)을 형성한다. 여기서 사용된 에칭제는, 상기 플루오르산과 과요오드산과의 합계된 중량비율이 0.05내지 30wt%의 범위 내, 또한 상기 황산의 중량비율이 0.05내지 20wt%의 범위 내, 상기 플루오르산에 대한 과요오드산의 중량비가 0.01내지 2의 범위 내로 되도록 조정된 것이다.
한편, 게이트배선의 단자부(c)에 관해서는 Ti막 또는 Ti합금막(4) 위에 포토리소그래피에 의하여 소정 패턴의 포토마스크(28)를 형성한 다음, 이전에 사용한 것과 마찬가지의 에칭제를 사용하여 상기 적층막에 일괄에칭을 실시하여, 도1B에서 나타내게 되는 Al막 또는 Al합금막(3)과 Ti막 또는 Ti합금막(4)의 적층배선으로 된 하부패드층(16b)을 형성한다.
이와 같이 하면, 상기 적층막을 구성하는 Al막 또는 Al합금막(3)과 Ti막 또는 Ti합금막(4)을 동시에 또한 거의 동일한 에칭율로 에칭할 수 있고, 상층과 하층의 배선의 선폭이 동등한 적층배선으로 된 게이트전극(5)과 하부패드층(16b)이 얻어지므로, 언더커트에 기인하는 절연내압불량의 발생을 방지할 수 있다.
다음에, 기판(2)의 윗면 전체에 CVD법을 사용하여 게이트절연막(7)을 형성한다. 이어서, 박막트랜지스터부(a)에 관해서는, 반도체막(8), n+형 a-Si층(9)을 형성한 다음, 도1C에서 나타내듯이 TFT의 채널부가 되는 게이트전극(5)의 위쪽부분을 남기도록 반도체막(8), n+형 a-Si층(9)을 에칭한다.
그리고, 박막트랜지스터부(a) 및 소스배선의 단자부(b)에 관해서는, 도1D에서 나타내는 것처럼, Ti막 또는 Ti합금막(10)과 Al막 또는 Al합금막(11)과 Ti막 또는 Ti합금막(10)을 차례로 성막하여 적층막을 형성한다.
다음에, 박막트랜지스터부(a)에 관해서는, TFT의 채널부가 된 게이트전극(5) 위쪽의 Ti막 또는 Ti합금막(10) 위에 포토리소그래피에 의하여 소정 패턴의 포토마스크(37)를 형성한 다음, 이전에 사용한 것과 마찬가지의 에칭제를 사용하여 상기 적층막에 일괄에칭을 실시하여, 도2A에서 나타낸 Ti막 또는 Ti합금막 (10)과 Al막 또는 Al합금막(11)과 Ti막 또는 Ti합금막(10)의 적층배선으로 된 소스전극(12)과, 드레인전극(14)을 형성한다.
한편, 소스배선의 단자부(b)에 관해서는 Ti막 또는 Ti합금막(10) 위에 포토리소그래피에 의하여 소정 패턴의 포토마스크(38)를 형성한 다음, 이전에 사용한 것과 마찬가지의 에칭제를 사용하여 상기 적층막에 일괄에칭을 실시하여, 도2A에서 나타낸 Ti막 또한 Ti합금막(10)과 Al막 또는 Al합금막(11)과 Ti막 또는 Ti합금막 (10)의 적층배선으로 된 하부패드층(16a)을 형성한다.
이와 같이 하면, 상기 적층막을 구성하는 Ti막 또는 Ti합금막(10)과 Al막 또는 Al합금막(11)과 Ti막 또는 Ti합금막(10)을 동시에 또한 거의 동일한 에칭율로 에칭할 수 있고, 상층과 하층과 중간층의 배선의 선폭이 동등한 적층배선으로 된 소스전극(12), 드레인전극(14), 하부패드층(16a)이 얻어지므로, 언더커트에 기인하는 절연내압불량을 방지할 수 있다.
그 다음, n+형 a-Si층(9)을 건식법 혹은 건식법과 습식법과의 병용에 의하여 에칭하여 채널(24)을 형성한다.
다음에, 박막트랜지스터부(a), 소스배선의 단자부(b) 및 게이트배선의 단자부(c)에 관해서는, Ti막 또는 Ti합금막(4),(10) 위에 보호막(17)을 형성한다.
이어서, 박막트랜지스터부(a)에 관해서는, 도2B에서 나타냈듯이, 보호막 (17)을 건식법 혹은 건식법과 습식법과의 병용에 의하여 에칭하여 콘택홀(18)을 형성하고, ITO층을 전면에 형성한 후 패터닝하므로써, 도 3에 나타낸 것처럼, 콘택홀 (18)의 밑면 및 내벽면, 보호막(17)의 윗면에 걸쳐서 ITO층(19)을 형성한다.
한편, 소스배선의 단자부(b), 게이트배선의 단자부(c)에 대해서도 보호막 (17)을 건식법 혹은 건식법과 습식법과의 병용에 의하여 에칭해서 콘택홀(20,22)을 형성(단, 게이트배선단자부(c)에서는 보호막(17) 외에, 게이트절연막(7)도 에칭하여 콘택홀(22)을 형성한다)한 후, ITO층을 전면에 형성한 후, 패터닝하므로써, 도 3에 나타낸 것처럼, 콘택홀(20,22)의 밑면 및 내벽면, 보호막(17)의 윗면에 걸쳐서 상부패드층(21,23)을 형성한다.
이와 같은 순서로, 박막트랜지스터기판을 제조할 수 있다.
본 실시예의 박막트랜지스터기판의 제조방법에 있어서는, 1회의 에칭공정으로 상기 적층막을 구성하는 각 금속막을 동시에 또한 거의 동일한 에칭율로 에칭할 수 있으므로, 적층배선을 구성하는 상층과 하층의 배선 선폭의 조절이 용이하며, 수율이 양호하고, 제조공정을 단축할 수 있다.
또, Al막 또는 Al합금막 위에 Ti막 또는 Ti합금막을 적층한 적층막을 사용하므로, Al막 또는 Al합금막 표면에 배리어층이 형성된 구성이 되고, 그 다음의 열처리 등에 의한 Al막 또는 Al합금막 표면의 힐락의 성장이 억제되므로, 힐락에 의한 쇼트나 절연불량을 방지할 수 있다.
또, Al막 또는 Al합금막 위에 형성된 Ti막 또는 Ti합금막과 ITO층을 접속하고 있으므로, 콘택저항을 상승시키지 않고, Al막 또는 Al합금막과 ITO층을 전기적으로 접속할 수 있다.
따라서, 본 실시예의 트랜지스터기판의 제조방법에 의하여 제조된 박막트랜지스터기판(1)은, 전기적 특성이 양호하며, 수율의 향상에 의하여 비용 절감할 수 있다는 이점이 있다.
또한, 본 발명의 기술범위는 상기 실시예로 한정되는 것은 아니고, 예컨대 Al막 또는 Al합금막, Ti막 또는 Ti합금막, 보호막 등의 막두께나, 형상 등에 대하여, 본 발명의 취지를 벗어나지 않는 범위에서 여러가지의 변경을 할 수 있는 것이다.
또, 상기 실시예에 있어서는, 게이트전극(5), 하부패드층(16b)을 Al막 또는 Al합금막(3)과, Ti막 또는 Ti합금막(4)의 적층막을 일괄에칭하여 형성하는 경우에 대해서 설명했지만, Ti막 또는 Ti합금막과 Al막 또는 Al합금막과 Ti막 또는 Ti합금막의 적층막을 일괄에칭하여 형성하여도 된다. 또, 소스전극(12), 드레인전극(14), 하부패드층(16a)을 Ti막 또는 Ti합금막(10)과 Al막 또는 Al합금막(11)과 Ti막 또는 Ti합금막(10)의 적층막을 일괄에칭하여 형성하는 경우에 대해서 설명했지만, Al막 또는 Al합금막과 Ti막 또는 Ti합금막의 적층막을 일괄에칭하여 형성하여도 된다.
도 7은, 본 발명의 전자기기용 기판의 제조방법에 의하여 제조된 박막트래지스터기판을 사용한 반사형 액정표시장치의 일례를 나타내는 개략도이다.
이 반사형액정표시장치는, 액정층(59)을 협지하여 대향하는 상부 및 하부의 기판(51,52)에서 상부기판(51)의 내면측에 상부투명전극층(55), 상부배향막(57)이 상부기판(51)측에서 차례로 형성되고, 하부기판(52)의 내면측에 하부투명층(56), 하부배향막(58)이 하부기판(52)측에서 차례로 형성되어 있다.
액정층(59)은, 상부과 하부의 배향막(57,58) 사이에 형성되어 있다. 상부기판(51)의 외측에는 상부의 편광판(60)이 형성되며, 하부기판(52)의 외측에는 하부편광판(61)이 형성되며, 또한 하부편광판(61)의 외측에 반사판(62)이 반사막(64)의 요철면(65)을 하부편광판(61)측으로 향하여 형성되어 있다. 반사판(62)은, 예컨대, 표면에 불규칙한 요철면이 형성된 폴리에스테르필름(63)의 요철면위에 Al이나 Ag 등으로 된 금속반사막(64)을 증착하여 형성하고 있고, 표면에 불규칙한 요철면(65)을 형성하고 있는 것이다.
이 반사형액정표시장치에 있어서는, 기판(52)이 본 발명의 전자기기의 제조방법을 박막트랜지스터기판의 제조방법에 적용하여 제조된 실시예의 박막트랜지스터기판(1)의 기판(2), 하부투명전극층(56)이 ITO층(화소전극)(19)에 상당한다.
본 실시예의 반사형액정표시장치에 의하면, 낮은 저항배선으로서 Al막 또는 Al합금막을 보유하는 적층배선을 사용한 박막트랜지스터기판(1)이 구비되어 있으므로, 배선저항에 기인하는 신호전압강하나 배선지연이 발생하기 어렵고, 배선이 길어지는 대면적의 표시나 배선이 가늘게 되는 고해상 표시로 최적한 표시장치를 쉽게 실현할 수 있다는 이점이 있다.
(실시예)
아래에서, 본 발명을 실시예에 의하여 구체적으로 설명하지만, 본 발명은 이들의 실시예만으로 한정되는 것은 아니다.
(실시예1)
도 4의 전극전위측정장치를 사용하여 에칭제 중의 HIO4의 함유량과, Al전극과 Ti전극간의 전위차와의 관계에 대하여 아래와 같이 하여 조사하였다.
용기내에 에칭제를 채운 다음, 이 에칭제에 양전극으로서 Al전극과 Ti전극을 침지하고, 전원에서 전압을 가하여 전류를 흐르게 하고, 양전극간의 전위차를 측정하였다. 이때의 에칭제로서는, HF를 0.3wt%, H2SO4를 0.1㏖/1(0.54wt%)로 하고, HIO4에 있어서는 0.05wt% 내지 2.0wt%의 범위로 변경한다. 결과를 도 8에 나타낸다.
도 8에 나타낸 결과에서 에칭제 중에 HF가 0.3wt%, H2SO4는 0.1㏖/1 함유되어 있는 경우, HIO4의 함유량이 0.6wt% 이하이면, Al전극과 Ti전극간의 전위차(△E)가 0.4V 이하로 되는 것을 알 수 있다. 전위차(△E)가 0.4V로 될 때의, HF에 대한 HIO4의 중량비는 2이하이므로, HF에 대한 HIO4의 중량비의 상한을 2로 하였다.
(실시예2)
에칭제 중의 HF 함유량과 Al전극과 Ti전극간의 전위차와, 이 에칭제를 사용하여 Al막과 Ti막의 적층막을 에칭했을 때의 사이드 에칭량(△L)과의 관계에 대하여 아래와 같이 조사하였다.
에칭제 중의 HF 함유량과 Al전극과 Ti전극간의 전위차에 대해서는, 에칭제로서 HIO4를 1.5wt%, H2SO4를 1㏖/1(5.4wt%)로 하고, HF에 대해서는 0.1wt%내지 0.8 wt%의 범위로 변경한 것을 사용한 것 외에는 상기 실시예1처럼 측정하였다. 그 결과를 도 9에 나타낸다.
또, 사이드 에칭량은, 막두께 1300Å의 Al막과 막두께 500Å의 Ti막의 적층막을, HF의 함유량을 변경한 에칭제를 사용하여 일괄에칭했을 때의 사이드 에칭량(△L)을 측정하였다. 그 결과를 도 10에 나타낸다.
도 9내지 도10에 나타낸 결과에서 에칭제 중에 HIO4가 1.5wt%, H2SO4가 1㏖/1함유되어 있는 경우, HF의 함유량이 0.65wt% 이상이면, Al전극과 Ti전극간의 전위차(△E)가 0.4V 이하로 되고, 또, 사이드 에칭량(△L)도 실용상 문제가 없는 500Å 이하로 되는 것을 알 수 있다. 특히 HF의 함유량이 0.75wt% 이상으로 되면, 사이드 에칭량(△L)이 250Å 이하로 되는 것을 알 수 있다.
(실시예3)
에칭제 중의 H2SO4의 함유량과 Al전극과 Ti전극간의 전위차에 대하여, 에칭제로서 HIO4를 0.05wt%, HF를 0.03wt%로 하고, H2SO4를 0wt%내지 0.54wt%의 범위로 변경된 것을 사용한 것 외에는 상기 실시예1처럼 측정하였다. 그 결과를 도 11에 나타낸다.
도 11에 나타낸 결과에서 에칭제 중에 HF가 0.03wt%, HIO4의 함유량이 0.05wt%인 경우, H2SO4가 0.05wt% 이하이면 Al전극과 Ti전극간의 전위차(△E)가 0.4V 이하로 되므로, H2SO4의 중량비의 하한을 0.05wt%로 하였다.
이상으로 상세하게 설명한 대로 본 발명의 에칭제에 의하면, 상술한 바와 같은 구성에 의하여, 낮은 저항의 Al막 또는 Al합금막에 다른 금속막으로서 Ti막 또는 Ti합금막을 적층한 적층막을 구성하는 각 금속막을 1회의 에칭으로 거의 동일한 에칭율로 에칭할 수 있다는 이점이 있다.
또, 본 발명의 전자기기용 기판의 제조방법에 의하면, 상술한 구성의 본 발명의 에칭제를 사용하여 상기 적층막을 에칭하므로써, 1회의 에칭공정으로 상기 적층막을 구성하는 각 금속막을 동시에 또한 거의 동일한 에칭율로 에칭할 수 있으므로, 적층배선을 구성하는 상층과 하층 배선의 선폭의 조절이 쉬운데다가, 수율이 양호하고, 제조공정을 단축할 수 있다.
또, 본 발명의 전자기기에 의하면, 배선저항에 기인하는 신호의 전압강하나 배선지연이 발생지 않고, 배선이 길어지는 대면적의 표시나 배선이 가늘어지는 고해상 표시로 최적한 표시장치 등을 쉽게 실현할 수 있다.

Claims (6)

  1. 플루오르산과 과요오드산 및 황산을 보유하고, 상기 플루오르산과 과요오드산과의 합계된 중량비율이 0.05내지 30wt%이고, 또한 상기 황산의 중량비율이 0.05내지 20wt%이고, 상기 플루오르산에 대한 과요오드산의 중량비가 0.01내지 2이고, Al막 또는 Al합금막과 Ti막 또는 Ti합금막 등을 적층하여 이루어지는 배선의 각각의 막을 거의 동일한 에칭율로 일괄적으로 에칭할 수 있는 재료로 이루어진 에칭제를 사용하는 것을 특징으로 하는 전자기기용 기판의 제조방법.
  2. 제1항에 있어서, 적어도 표면이 절연성인 기판 위에 Al막 또는 Al합금막과 Ti막 또는 Ti합금막을 차례로 성막하여 형성한 적층막의 표면에 소정 패턴의 마스크를 형성하고, 상기 에칭제를 사용하여 상기 적층막을 에칭하여 상기 소정 패턴의 적층배선을 형성하는 것을 특징으로 하는 전자기기용 기판의 제조방법.
  3. 제1항에 있어서, 적어도 표면이 절연성인 기판 위에 Ti막 또는 Ti합금막, Al막 또는 Al합금막 및 Ti막 또는 Ti합금막을 차례로 성막하여 형성한 적층막의 표면에 소정 패턴의 마스크를 형성하고, 상기 에칭제를 사용하여 상기 적층막을 에칭하여 상기 소정 패턴의 적층배선을 형성하는 것을 특징으로 하는 전자기기용 기판의 제조방법.
  4. 플루오르산과 과요오드산 및 황산을 보유하고, 상기 플루오르산과 과요오드산과의 합계된 중량비율이 0.05내지 30wt%이고, 또한 상기 황산의 중량비율이 0.05내지 20wt%이고, 상기 플루오르산에 대한 과요오드산의 중량비가 0.01내지 2이고, Al막 또는 Al합금막과 Ti막 또는 Ti합금막 등을 적층하여 이루어지는 배선의 각각의 막을 거의 동일한 에칭율로 일괄적으로 에칭할 수 있는 재료로 이루어진 에칭제를 사용하여 제조된 기판을 보유하는 것을 특징으로 하는 전자기기.
  5. 제4항에 있어서, 적어도 표면이 절연성인 기판 위에 Al막 또는 Al합금막과 Ti막 또는 Ti합금막을 차례로 성막하여 형성한 적층막의 표면에 소정 패턴의 마스크를 형성하고, 상기 에칭제를 사용하여 상기 적층막을 에칭하여 상기 소정 패턴의 적층배선을 형성하여 제조된 기판을 보유하는 것을 특징으로 하는 전자기기.
  6. 제4항에 있어서, 적어도 표면이 절연성인 기판 위에 Ti막 또는 Ti합금막, Al막 또는 Al합금막 및 Ti막 또는 Ti합금막을 차례로 성막하여 형성한 적층막의 표면에 소정 패턴의 마스크를 형성하고, 상기 에칭제를 사용하여 상기 적층막을 에칭하여 상기 소정 패턴의 적층배선을 형성하여 제조된 기판을 보유하는 것을 특징으로 하는 전자기기.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811643B1 (ko) * 2002-03-06 2008-03-11 엘지.필립스 엘시디 주식회사 다중층 구조 절연막의 일괄식각 방법
KR20160091615A (ko) 2015-01-26 2016-08-03 동우 화인켐 주식회사 티타늄막 식각액 조성물
KR20160094640A (ko) 2015-02-02 2016-08-10 동우 화인켐 주식회사 티타늄막 식각액 조성물
KR20230113150A (ko) 2022-01-21 2023-07-28 주식회사 이엔에프테크놀로지 티타늄을 함유하는 금속막 식각액 조성물 및 이를 이용한 식각 방법
KR20230113149A (ko) 2022-01-21 2023-07-28 주식회사 이엔에프테크놀로지 티타늄막의 식각액 조성물 및 이를 이용한 식각방법

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4240424B2 (ja) * 1998-10-23 2009-03-18 エルジー ディスプレイ カンパニー リミテッド エッチング剤及びこれを用いた電子機器用基板の製造方法
DE60041314D1 (de) * 1999-11-10 2009-02-26 Boeing Co Herstellungsverfahren für Dünnschichtbauelemente
TW451447B (en) * 1999-12-31 2001-08-21 Samsung Electronics Co Ltd Contact structures of wirings and methods for manufacturing the same, and thin film transistor array panels including the same and methods for manufacturing the same
KR100751185B1 (ko) * 2000-08-08 2007-08-22 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
JP4083682B2 (ja) * 2001-09-03 2008-04-30 東京エレクトロン株式会社 基板処理装置及び基板処理方法
KR100467943B1 (ko) * 2001-12-28 2005-01-24 엘지.필립스 엘시디 주식회사 유기 전계발광소자와 그 제조방법
EP1384797A1 (en) * 2002-07-22 2004-01-28 Amcor Flexibles Europe A/S In-line demetallization process for flexible metallized substrates
JP4036154B2 (ja) * 2002-09-12 2008-01-23 セイコーエプソン株式会社 配線構造の製造方法、電気光学装置の製造方法、電気光学装置および電子機器
KR100536593B1 (ko) 2002-12-05 2005-12-14 삼성전자주식회사 선택적인 막 제거를 위한 세정 용액 및 그 세정 용액을사용하여 실리사이드 공정에서 막을 선택적으로 제거하는방법
JP4093147B2 (ja) * 2003-09-04 2008-06-04 三菱電機株式会社 エッチング液及びエッチング方法
ATE473305T1 (de) * 2003-09-19 2010-07-15 Stanford Res Inst Int Verfahren und vorrichtungen zur herstellung von metallischen zusammensetzungen durch reduktion von metallhalogeniden
JP4355201B2 (ja) * 2003-12-02 2009-10-28 関東化学株式会社 タングステン金属除去液及びそれを用いたタングステン金属の除去方法
TWI245317B (en) * 2004-05-21 2005-12-11 Mosel Vitelic Inc Method of wafer reclaiming, the wafer and producing method of the same
JP2006031083A (ja) * 2004-07-12 2006-02-02 Fujitsu Ltd 多重送信処理可能な情報電子機器、多重送信応答プログラム、多重送信応答方法
US7329365B2 (en) 2004-08-25 2008-02-12 Samsung Electronics Co., Ltd. Etchant composition for indium oxide layer and etching method using the same
US7718009B2 (en) * 2004-08-30 2010-05-18 Applied Materials, Inc. Cleaning submicron structures on a semiconductor wafer surface
JP3998677B2 (ja) * 2004-10-19 2007-10-31 株式会社東芝 半導体ウェハの製造方法
US20070078502A1 (en) * 2005-10-05 2007-04-05 Thermage, Inc. Method and apparatus for estimating a local impedance factor
US20090165296A1 (en) * 2006-04-04 2009-07-02 Yoash Carmi Patterns of conductive objects on a substrate and method of producing thereof
US8030733B1 (en) 2007-05-22 2011-10-04 National Semiconductor Corporation Copper-compatible fuse target
US7964934B1 (en) 2007-05-22 2011-06-21 National Semiconductor Corporation Fuse target and method of forming the fuse target in a copper process flow
EP2288965A4 (en) * 2008-05-01 2011-08-10 Advanced Tech Materials LOW PH MIXTURES FOR REMOVAL OF HIGH DENSITY IMPLANTED RESERVE
US7790624B2 (en) * 2008-07-16 2010-09-07 Global Foundries Inc. Methods for removing a metal-comprising material from a semiconductor substrate
US7709956B2 (en) * 2008-09-15 2010-05-04 National Semiconductor Corporation Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure
WO2011009764A1 (en) * 2009-07-22 2011-01-27 Basf Se Etchant composition and etching process for titanium-aluminum complex metal layer
KR101486363B1 (ko) * 2012-08-22 2015-01-26 엘지디스플레이 주식회사 유기전계발광표시장치
US9868902B2 (en) 2014-07-17 2018-01-16 Soulbrain Co., Ltd. Composition for etching
JP2016025321A (ja) * 2014-07-24 2016-02-08 関東化學株式会社 エッチング液組成物およびエッチング方法
JP2017188508A (ja) * 2016-04-01 2017-10-12 株式会社ジャパンディスプレイ 半導体装置、表示装置
CN105789120B (zh) * 2016-05-23 2019-05-31 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4107726A (en) 1977-01-03 1978-08-15 Raytheon Company Multilayer interconnected structure for semiconductor integrated circuit
US4220706A (en) 1978-05-10 1980-09-02 Rca Corporation Etchant solution containing HF-HnO3 -H2 SO4 -H2 O2
JPS5942747B2 (ja) * 1978-10-17 1984-10-17 株式会社東芝 基体のエツチング方法
JPS5629324A (en) * 1979-08-17 1981-03-24 Toshiba Corp Etching of metallic electrode
US4900398A (en) 1989-06-19 1990-02-13 General Motors Corporation Chemical milling of titanium
US5153754A (en) * 1989-06-30 1992-10-06 General Electric Company Multi-layer address lines for amorphous silicon liquid crystal display devices
US5498573A (en) 1989-11-29 1996-03-12 General Electric Company Method of making multi-layer address lines for amorphous silicon liquid crystal display devices
US5010027A (en) * 1990-03-21 1991-04-23 General Electric Company Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure
US5102499A (en) 1991-01-07 1992-04-07 United Technologies Corporation Hydrogen embrittlement reduction in chemical milling
JP3199404B2 (ja) 1991-09-24 2001-08-20 松下電器産業株式会社 薄膜トランジスタの製造方法
US5300463A (en) * 1992-03-06 1994-04-05 Micron Technology, Inc. Method of selectively etching silicon dioxide dielectric layers on semiconductor wafers
JP2681433B2 (ja) * 1992-09-30 1997-11-26 株式会社フロンテック エッチング剤およびこのエッチング剤を使用するシリコン半導体部材のエッチング方法、および洗浄剤およびこの洗浄剤を使用するシリコン半導体部材の洗浄方法
JPH06151904A (ja) * 1992-11-06 1994-05-31 Sharp Corp 受光素子の製造方法
JPH06296023A (ja) 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
CN1134754A (zh) 1993-11-04 1996-10-30 微电子及计算机技术公司 制作平板显示系统和元件的方法
TW299897U (en) 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
TW332322B (en) * 1994-03-31 1998-05-21 Furontec Kk Manufacturing method for etchant and electronic element of conductive semiconductor
JPH0843860A (ja) * 1994-04-28 1996-02-16 Xerox Corp 低電圧駆動アクティブ・マトリックス液晶ディスプレイにおける電気的に分離されたピクセル・エレメント
JP3643640B2 (ja) * 1995-06-05 2005-04-27 株式会社東芝 表示装置及びこれに使用されるｉｃチップ
US6193815B1 (en) * 1995-06-30 2001-02-27 Henkel Corporation Composition and process for treating the surface of aluminiferous metals
US5591480A (en) 1995-08-21 1997-01-07 Motorola, Inc. Method for fabricating metallization patterns on an electronic substrate
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
EP0852615B1 (en) * 1996-07-25 2005-12-14 DuPont Air Products NanoMaterials L.L.C. Chemical mechanical polishing composition and process
US6081308A (en) * 1996-11-21 2000-06-27 Samsung Electronics Co., Ltd. Method for manufacturing liquid crystal display
CO4920232A1 (es) * 1997-01-08 2000-05-29 Smithkline Beecham Corp Acidos aceticos dibenzo [a,d] cicloheptano con actividad antagonista del receptor de vitronectin
KR100518923B1 (ko) * 1997-10-31 2005-10-06 세이코 엡슨 가부시키가이샤 전기 광학장치 및 전자 기기
US6369410B1 (en) * 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US6177026B1 (en) 1998-05-26 2001-01-23 Cabot Microelectronics Corporation CMP slurry containing a solid catalyst
US6232228B1 (en) 1998-06-25 2001-05-15 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor devices, etching composition for manufacturing semiconductor devices, and semiconductor devices made using the method
US6140233A (en) 1998-06-25 2000-10-31 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor devices, etching compositions for manufacturing semiconductor devices, and semiconductor devices thereby
KR100271769B1 (ko) * 1998-06-25 2001-02-01 윤종용 반도체소자의 제조방법, 이를 위한 반도체소자 제조용 식각액조성물 및 반도체소자
JP4240424B2 (ja) * 1998-10-23 2009-03-18 エルジー ディスプレイ カンパニー リミテッド エッチング剤及びこれを用いた電子機器用基板の製造方法
KR100292075B1 (ko) * 1998-12-29 2001-07-12 윤종용 반도체소자제조용웨이퍼처리장치
US6262708B1 (en) 1999-06-16 2001-07-17 Sun Microsystems, Inc. Techniques for displaying complex characters

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811643B1 (ko) * 2002-03-06 2008-03-11 엘지.필립스 엘시디 주식회사 다중층 구조 절연막의 일괄식각 방법
KR20160091615A (ko) 2015-01-26 2016-08-03 동우 화인켐 주식회사 티타늄막 식각액 조성물
KR20160094640A (ko) 2015-02-02 2016-08-10 동우 화인켐 주식회사 티타늄막 식각액 조성물
KR20230113150A (ko) 2022-01-21 2023-07-28 주식회사 이엔에프테크놀로지 티타늄을 함유하는 금속막 식각액 조성물 및 이를 이용한 식각 방법
KR20230113149A (ko) 2022-01-21 2023-07-28 주식회사 이엔에프테크놀로지 티타늄막의 식각액 조성물 및 이를 이용한 식각방법

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