KR20000023622A - 반도체 패키지의 제조 방법 및 집합 회로 기판 - Google Patents

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시미즈기요시
사토데쓰오
니시카타신이치
이시와타슈이치
오무라아쓰시
오하라쓰토무
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마치오 나카지마
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Abstract

기판 회로 형성 공정, IC 칩 실장 공정, 수지 밀봉 공정 및 전극 형성 공정을 거쳐 형성된 패키지 집합체(100a)를 기준 부재(8)에 부착하는 부착 공정과, 부착 공정 후에 패키지 집합체에 대하여 다이싱을 행하여 회로 기판(1)마다 분할하는 절단 공정을 거쳐 반도체 패키지를 형성한다.

Description

반도체 패키지의 제조 방법 및 집합 회로 기판 {PROCESS FOR MANUFACTURING A SEMICONDUCTOR PACKAGE AND CIRCUIT BOARD AGGREGATION}
반도체 패키지의 소형화, 고밀도화에 따라서 베어·칩을 직접 페이스 다운으로 기판 상에 실장하는 플립 칩 본딩이 개발되어 있다. 또한 근래, 카메라 일체형 VTR이나 휴대 전화 등의 베어·칩과 대략 동일한 치수의 소형 패키지, 이른 바 CSP(칩 사이즈/스케일·패키지)를 탑재한 휴대 기기가 잇따라 등장하고 있다. 이와 같은 사정에서 CSP에 대한 시장 요구가 본격화되고, 이에 따라서 최근 CSP의 개발이 급속하게 진행되고 있다.
집합 회로 기판(100)의 메이커에서는, 집합 회로 기판을 제조함에 있어서 수지를 함침(含浸)시킨 1m 폭의 롤형의 글래스 필러 시트를 1m×1m, 또는 1m×1.2m의 규격 치수로 재단한다. 그리고, 규격 치수의 시트의 양면에 동박(銅箔)을 적층하고 이것을 프레스하여 원판(原板)을 완성시킨다. 또한, 이 원판을 사용하기 쉬운 사이즈로 절단하여 기판 소재로서 제공한다.
여기에서, 도 20에 기판 소재(110)의 평면도를 나타낸다. 이 기판 소재(110)는 규격 치수의 원판을 9개로 분할한 것이다. 그리고, 이 기판 소재(110)의 치수는 폭(W)이 330mm, 길이(L)가 330mm이다. 그리고, 이 기판 소재(110)로부터, 예를 들면 10개의 직사각형의 집합 회로 기판(100)을 분할해낸다. 각 집합 회로 기판(100)의 치수는, 예를 들면 폭(W1)이 56mm이고, 길이(L1)가 115mm이다. 각 집합 회로 기판(100)은 도 20에 도시한 바와 같이, 가로 2열, 세로 5단으로 배열된다.
다음에, 도 21에 집합 회로 기판(100)의 일 예를 나타낸다. 집합 회로 기판(100)은 주위의 둘레를 따라서 패키지를 제조하기 위한 제조대(製造代)가 설치되어 있다. 즉, 폭방향의 변을 따라서 폭(b1)(예를 들면 약 5mm)의 제조대가 설치되어 있고, 길이방향의 변을 따라서 폭(b2)(예를 들면 약 7mm)의 제조대가 설치되어 있다.
또, 이 집합 회로 기판(100)의 제조대에 둘러싸인 영역에는 이 집합 회로 기판(100)을 커트하여 각각의 회로 기판(1)을 다수 개 얻기 위하여, 서로 직교하는 X방향 및 Y방향을 따라서 커트 라인(2)이 형성되어 있다. 도 21에 도시한 집합 회로 기판(100)에서는 5×11＝55개의 9mm 각(角)의 회로 기판(1)을 얻을 수 있다.
다음에, 도 22 및 도 23을 참조하여 CSP의 반도체 패키지의 종래의 제조 방법을 개략적으로 설명한다. 도 22의 (A)∼(C) 및 도 23의 (A)∼(C)에서는 도면의 우측에 상면도를 각각 나타내고, 각 상면도의 좌측에 그 상면도의 A－A 선을 따른 절단부에서의 단면도를 각각 나타낸다. 그리고, 도 22 및 도 23에서는 편의상 회로 기판(1)을 4개 얻는 예를 나타낸다.
종래의 반도체 패키지의 제조 공정은, 회로 기판 형성 공정(도 22의 (A), IC 칩 실장 공정(도 22의 (B)), 수지 밀봉 공정(도 22의 (C)), 기준 부재 접착 공정(도 23의 (A)), 다이싱 공정(도 23의 (B)) 및 전극 형성 공정(도 23의 (C))을 포함한다.
반도체 패키지의 제조에서, 먼저 회로 기판 형성 공정에서 양면에 동이 접착된 집합 회로 기판(100)에 스루홀(미도시)을 형성한다.
다음에, 이 집합 회로 기판(100)의 양면에 무전해 동 도금 및 전해 동 도금에 의하여 동 도금층을 형성한다. 또한, 동 도금층을 도금 레지스트로 라미네이트하고, 이 도금 레지스트를 순차로 노광 및 현상하여 패턴 마스크를 형성한다. 그 후, 이 패턴 마스크를 통하여 동 도금층에 대하여 에칭액을 이용한 패턴 에칭을 행한다. 이 패턴 에칭에 의하여, 집합 회로 기판(100)의 상면 측에는 복수 개 분배 배열한 IC 접속용 전극(본딩 패턴)(3)을, 또 저면 측에는 매트릭스형으로 배치된 패드 전극인 외부 접속용 전극(4)을 각각 형성한다.
계속해서, 솔더 레지스트 처리를 행하여 집합 회로 기판(100)의 저면 측에 레지스트 막을 형성한다. 이 레지스트 막은 납땜 가능한 영역인 외부 접속용 전극(4)을 노출시킨 개구부를 가진다. 이 레지스트 막을 형성함으로써 집합 회로 기판(100)의 저면은 평탄하게 된다. 이와 같이 하여 저면에 다수의 동일 형상의 납땜 가능한 영역이 매트릭스형으로 배치된 집합 회로 기판(100)이 완성된다(도 22의 (A)).
다음에, IC 칩 실장 공정에서는, 먼저 IC 웨이퍼(미도시)의 패드 전극 면에 납땜 범프(5)를 형성한다. 이 납땜 범프(5)의 형성 방법으로는, 예를 들면 스터드 범프 방식, 볼 범프 방식 및 도금 범프 방식 등의 방법이 있다. 이러한 방법 중 도금 범프 방식은 패드 전극간의 좁은 배열로 범프를 형성하는 것이 가능하기 때문에 IC 칩의 소형화에 유효하다.
계속해서, 납땜 범프를 형성한 IC 웨이퍼를 점착 테이프에 접착한 상태로 소정의 칩 사이즈로 절단하여 IC 칩(6)을 형성한다. 절단은 다이싱 소(dicing saw) 등의 장치를 이용하여 IC 웨이퍼를 풀 커트 방식으로 X, Y방향으로 절삭(切削)한다. 그 후, 점착 테이프 상의 각각의 IC 칩(6)을 단체(單體)로 분할한다.
계속해서, 이 분할된 IC 칩(6)의 납땜 범프 상 또는 전술한 집합 회로 기판(100)의 상면 측에 형성된 IC 접속용 전극(3) 상의 어느 하나의 소정 위치에 플럭스(flux)(미도시)를 도포한다. 그 후, 집합 회로 기판(100)의 주표면(主表面) 상에, 회로 기판(1) 마다 IC 칩(6)을 1개씩 탑재한다. 탑재는 IC 칩(6)의 납땜 범프(5)가 형성된 면 측을 집합 회로 기판(100)의 상면 측과 대향시키고 또한 납땜 범프(5)를 IC 접속용 전극(3) 상에 위치시킨다. 계속해서 납땜 리플로를 행하여 IC 접속용 전극(3)과 이 IC 칩(6)을 각각 전기적으로 접속한다. 이와 같이 하여 집합 회로 기판(100) 상에 IC 칩(6)의 실장(플립 칩 실장)을 행한다(도 22의 (B)).
다음에, 밀봉 공정에서는 열 경화성의 밀봉 수지(7)를 이용하여 인접하는 복수 개의 IC 칩(6)에 걸친 사이드 폿팅을 행함으로써 복수 개의 IC 칩(6)을 일체적으로 수지 밀봉한다. 이에 따라서, IC 칩(6)은 도 22의 (C)에 도시한 바와 같이, 페이스 다운으로 집합 회로 기판(100)의 각각의 회로기판(1) 상에 밀봉된 상태로 고정된다.
다음에, 기준 부재 부착 공정에서는, IC 칩(6)을 실장한 집합 회로 기판(100)의 평탄한 저면을, 기준 부재(8) 상에 접착제 또는 점착 테이프 등의 고정 수단으로 부착한다. 집합 회로 기판(100)과 기준 부재(8)는 부착면이 서로 평탄하기 때문에 확실하게 고정된다(도 23의 (A)).
다음에, 다이싱 공정에서는, 도 23의 (B)에 도시한 바와 같이, 집합 회로 기판(100)을 이 집합 회로 기판(100)에 형성된 X방향 및 Y방향의 커트 라인(2)을 따라서 다이싱 소 등의 절삭 수단으로 절삭하고, 또한 절삭된 회로 기판(1)을 각각의 회로 기판(1)으로 분할한다. 여기에서는, 다이싱에 가부시키가이샤 디스코(株式會社ディスコ)제의 다이싱 기(機) 「DFD－640(상품명)」을?? 폭 0.1mm의 다이싱 블레이드 「NBC－ZB1090S3(상품명)」을 사용한다.
그 후, 용해액 등에 의하여 접착제 등을 용해하여 회로 기판(1)을 기준 부재(8)로부터 박리한다.
다음에, 전극 형성 공정에서는, 먼저 각각의 회로 기판(1)의 하면 측에 형성된 외부 접속용 전극(4)의 배치 위치에 각각 납땜 볼을 붙인다. 계속해서, 납땜 볼을 리플로하여 도 23의 (C)에 도시한 바와 같이 볼 전극(9)을 형성한다.
이상의 공정을 거쳐 각각의 플립 칩 BGA(볼·그리드·어레이)(200)을 완성한다.
그러나, 전술한 반도체 패키지의 제조 방법에는 다음과 같은 문제가 있다. 즉, 종래는 집합 반도체 기판으로부터 분할한 각각의 회로 기판마다 납땜 볼 전극을 형성하고 있었다. 그러므로, 소형 패키지인 CSP에서는, 회로 기판의 외주로부터 바로 근처에 위치하는 납땜 볼 전극의 중심까지의 거리가 짧아져, 납땜 볼 형성 공정에서 납땜 볼 부착 지그의 부착대(付着代)를 얻을 수 없게 된다는 문제가 있다. 또, 각각의 회로 기판마다 납땜 볼을 부착하므로, 생산성이 낮고, 그러므로 생산 비용이 상승하는 등의 문제가 있었다.
따라서, 본 발명에 관한 반도체 패키지의 제조 방법은, 전술한 문제를 감안하여, 소형 휴대 기기 등에 탑재하는 신뢰성 및 생산성이 우수한 저가의 반도체 패키지의 제조 방법의 제공을 목적으로 한다.
또, 종래의 집합 회로 기판에는 다음과 같은 문제가 있다. 즉, 근래 소형 휴대 기기의 소형화의 요구에 따라서 패키지의 소형화 및 박형화가 급선무가 되는 동시에, 패키지의 단가를 가능한 저가로 제조하려는 강한 요망이 있다. 그러나, 종래의 집합 회로 기판에서는 제조대를 설치하고 있는 만큼, 다수 개 얻을 수 있는 회로 기판의 수가 적어지는 문제가 있었다. 예를 들면, 폭 방향의 변(F1)을 따른 제조대(b2)의 폭을 7mm로 하면, 양측의 둘레를 따른 2개의 제조대를 합친 폭은 14mm로 된다. 이 폭은 9mm 각의 치수의 회로 기판(1)의 1열 분 이상의 폭이다. 그리고, 도 21에 도시한 집합 회로 기판(100)에서 제조대를 완전히 없애면, 이 집합 회로 기판(100)으로부터 9mm 각의 회로 기판을 60개나 얻을 수 있다. 그러나, 실제로는 제조대가 있기 때문에, 회로 기판(1)을 55개밖에 얻을 수 없다. 그 결과, 제조대를 설치하였기 때문에, 약 9%만큼의 회로 기판이 낭비된다.
따라서, 본 발명에 관한 집합 회로 기판은 상술한 문제를 감안하여, 생산성이 우수한 저가의 반도체 패키지의 제조에 이용하기에 적합한 집합 회로 기판의 제공을 목적으로 한다.
본 발명은 소형이며 또한 박형의 반도체 패키지의 제조 방법에 관한 것으로, 더욱 상세하게는 집합 회로 기판에 낭비가 없고, 생산성도 우수한 다수 개를 얻을 수 있는 반도체 패키지의 제조 방법 및 반도체 패키지의 제조에 이용하는 집합 회로 기판에 관한 것이다.
도 1의 (A)∼(D)는 본 발명의 제1 실시예에 관한 것으로 반도체 패키지의 제조 방법의 설명에 이용하는 공정도이며, (A)는 전극 형성 공정의 설명도이고, (B)는 부착 공정의 설명도이고, (C)는 절단 공정의 설명도이고, (D)는 완성된 반도체 패키지의 설명도이다. (A)∼(D)에서는 도면의 우측에 상면도를 각각 나타내고, 각 상면도의 좌측에 그 상면도의 A－A 선을 따른 절단부에서의 단면도를 각각 나타낸다.
도 2의 (A) 및 (B)는 본 발명의 제1의 실시예에 관한 것으로 평탄화 공정의 설명에 이용하는 도면이며, (A)는 제1 공정 예의 설명에 이용하는 단면도이고, (B)는 제2 공정 예의 설명에 이용하는 단면도이다.
도 3의 (A)∼(B)는 본 발명의 제1 실시예에 관한 것으로 평탄면 형성 공정의 설명에 이용하는 도면이며, (A)는 제3 공정 예의 설명에 이용하는 단면도이고, (B)는 제5 공정 예의 설명에 이용하는 단면도이다.
도 4는 본 발명의 제1 실시예에 관한 것으로, 절단 공정의 설명에 이용하는 집합 회로 기판의 평면도이다.
도 5는 (A)∼(D)는 본 발명의 제2 실시예에 관한 것으로, (A)는 전극 형성 공정의 설명에 이용하는 도면이고, (B)는 스페이서 형성 공정의 제1 공정 예의 설명에 이용하는 도면이고, (C)는 부착 공정의 설명에 이용하는 도면이고, (D)는 절단 공정의 설명에 이용하는 도면이다.
도 6의 (A) 및 (B)는 본 발명의 제2 실시예에 관한 것으로, (A)는 제2 공정 예에 의하여 스페이서를 형성한 집합 회로 기판의 배면도이고, (B)는 (A)의 A－A 선을 따른 절단부에서의 단면도이다.
도 7의 (A) 및 (B)는 본 발명의 제2 실시예에 관한 것으로, (A)는 제3 공정 예에 의하여 스페이서를 형성한 집합 회로 기판의 배면도이고, (B)는 (A)의 A－A 선을 따른 절단부에서의 단면도이다.
도 8은 본 발명의 제3 실시예에 관한 것으로, (A)는 부착 공정의 설명도이고, (B)는 절단 공정의 설명도이다. (A) 및 (B)에서는 도면의 우측에 상면도를 각각 나타내고, 각 상면도의 좌측에 그 상면도의 A－A 선을 따른 절단부에서의 단면도를 각각 나타낸다.
도 9의 (A) 및 (B)는 본 발명의 제3 실시예에 관한 것으로 평탄화 공정의 설명에 이용하는 도면이며, (A)는 제1 공정 예의 설명에 이용하는 단면도이고, (B)는 제2 공정 예의 설명에 이용하는 단면도이다.
도 10의 (A) 및 (B)는 본 발명의 제3 실시예에 관한 것으로 평탄화 공정의 설명에 이용하는 도면이며, (A)는 제3 공정 예의 설명에 이용하는 단면도이고, (B)는 제4 공정 예의 설명에 이용하는 단면도이다.
도 11은 본 발명의 제3 실시예에 관한 것으로 평탄화 공정의 설명에 이용하는 도면이며, 제5 공정 예의 설명에 이용하는 단면도이다.
도 12는 본 발명의 제4 실시예에 관한 것으로, (A)는 전극 형성 공정의 설명에 이용하는 도면이고, (B)는 스페이서 형성 공정의 제1 공정 예의 설명에 이용하는 도면이고, (C)는 부착 공정의 설명에 이용하는 도면이고, (D)는 절단 공정의 설명에 이용하는 도면이다.
도 13의 (A) 및 (B)는 본 발명의 제4 실시예에 관한 것으로, 제1 공정 예에 의하여 스페이서를 형성한 패키지 집합체의 단면도이다.
도 14의 (A) 및 (B)는 본 발명의 제4 실시예에 관한 것으로, (A)는 제2 공정 예에 의하여 스페이서를 형성한 패키지 집합체의 단면도이고, (B)는 제3 공정에 의하여 스페이서를 형성한 패키지 집합체의 단면도이다.
도 15는 본 발명의 제5 실시예에 관한 것으로, (A)는 부착 공정의 설명에 이용하는 단면도이고, (B)는 절단 공정의 설명에 이용하는 단면도이다.
도 16은 본 발명의 제6 실시예에 관한 것으로, (A)는 부착 공정의 설명에 이용하는 단면도이고, (B)는 절단 공정의 설명에 이용하는 단면도이다.
도 17은 본 발명의 제7 실시예에 관한 것으로, 집합 회로 기판의 평면도이다.
도 18의 (A)∼(C)는 본 발명의 제8 실시예에 관한 것으로 반도체 패키지의 제조 방법의 설명에 이용하는 공정도이며, (A)는 회로 기판 형성 공정의 설명도이고, (B)는 IC 실장 공정의 설명도이고, (C)는 수지 밀봉 공정의 설명도이다. (A)∼(C)에서는 도면의 우측에 상면도를 각각 나타내고, 각 상면도의 좌측에 그 상면도의 A－A 선을 따른 절단부에서의 단면도를 각각 나타낸다. 또, (B) 및 (C)에서는 IC 접속용 전극(3) 및 외부 접속용 전극(4)의 도시를 생략한다.
도 19의 (A)∼(D)는 도 18의 (C)에 계속되는 공정도로, (A)는 전극 형성 공정의 설명도이고, (B)는 부착 공정의 설명도이고, (C)는 스페이서 형성 공정의 설명도이고, (D)는 절단 공정의 설명도이다. (A)∼(D)에서는 도면의 우측에 상면도를 각각 나타내고, 각 상면도의 좌측에 그 상면도의 A－A 선을 따른 절단부에서의 단면도를 각각 나타낸다. 또, (A)∼(D)에서는 IC 접속용 전극(3) 및 외부 접속용 전극(4)의 도시를 생략한다.
도 20은 기판 소재의 평면도이다.
도 21은 종래의 집합 회로 기판의 평면도이다.
도 22의 (A)∼(C)는 종래의 반도체 패키지의 제조 방법의 설명에 이용하는 공정도로, (A)는 회로 기판 형성 공정의 설명도이고, (B)는 IC 실장 공정의 설명도이고, (C)는 수지 밀봉 공정의 설명도이다. (A)∼(C)에서는 도면의 우측에 상면도를 각각 나타내고, 각 상면도의 좌측에 그 상면도의 A－A 선을 따른 절단부에서의 단면도를 각각 나타낸다. 또, (B) 및 (C)에서는 IC 접속용 전극(3) 및 외부 접속용 전극(4)의 도시를 생략한다.
도 23의 (A)∼(C)는 도 22의 (C)에 계속되는 공정도로, (A)는 전극 형성 공정의 설명도이고, (B)는 부착 공정의 설명도이고, (C)는 절단 공정의 설명도이다. (A)∼(C)에서는 도면의 우측에 상면도를 각각 나타내고, 각 상면도의 좌측에 그 상면도의 A－A 선을 따른 절단부에서의 단면도를 각각 나타낸다. 그리고, (A)∼(C)에서는 IC 접속용 전극(3) 및 외부 접속용 전극(4)의 도시를 생략한다.
본 발명의 반도체 패키지의 제조 방법에 의하면, IC 칩을 실장한 반도체 패키지의 제조 방법에 있어서,
절단에 의하여 복수 개의 회로 기판으로 나누어지는 집합 회로 기판의 주표면에 IC 칩 실장용의 본딩 패턴을, 이 집합 회로 기판의 배면에 외부 접속용 전극 패턴을, 각각 회로 기판을 복수 개 분배 배열하여 형성하는 회로 기판 형성 공정과,
집합 회로 기판의 주표면 상에 회로 기판마다 IC 칩을 탑재하고 또한 본딩 패턴과 이 IC 칩을 각각 전기적으로 접속함으로써 집합 회로 기판에 IC 칩을 실장하는 IC 칩 실장 공정과,
실장된 IC 칩을 밀봉 수지로 밀봉하는 수지 밀봉 공정과,
외부 접속용 전극 패턴 상에 돌기 전극을 형성하는 전극 형성 공정과,
기판 회로 형성 공정, IC 칩 실장 공정, 수지 밀봉 공정 및 전극 형성 공정을 거쳐 형성된 패키지 집합체를 기준 부재에 부착하는 부착 공정과,
부착된 상기 패키지 집합체를 회로 기판마다 분할함으로써, 회로 기판을 1개씩 포함하는 복수 개의 완성된 반도체 패키지를 형성하는 절단 공정과
를 포함하는 것을 특징으로 한다.
이와 같이 본 발명에서는 전극 형성 공정 후에 절단 공정을 행한다. 그러므로, 집합 회로 기판의 각 회로 기판에 대하여 동시에 돌기 전극을 형성할 수 있다. 그러므로, 생산성을 향상시켜 생산 비용의 저감을 도모할 수 있다.
또, 집합 회로 기판의 각 회로 기판에 대하여 동시에 돌기 전극을 형성하므로, 돌기 전극 형성 공정에서 집합 회로 기판의 제조대를 납땜 볼 부착 지그의 부착대로서 사용할 수 있다.
따라서, 본 발명에 관한 반도체 패키지의 제조 방법에 의하면, 소형 휴대 기기 등에 탑재하는 신뢰성 및 생산성이 우수하고 저가인 반도체 패키지의 제조 방법을 제공할 수 있다.
또, 본 발명에 관한 반도체 패키지의 제조 방법에서, 회로 기판으로부터 분리되는 제조대 등의 분리 영역 상에 스페이서를 형성하고, 이 스페이서를 통하여 분리 영역을 기준 부재에 고정해 두면, 절삭 공정에서 분리 영역의 각 조각이, 다이싱 기 내에서 튀어오르는 것을 방지할 수 있다. 그 결과, 다이싱 블레이드나 IC 칩이 파손되는 것을 방지할 수 있다.
또, 본 발명에 관한 집합 회로 기판에 의하면, 집합 회로 기판을 둘러싸는 4변 중의 서로 대향하는 2변을 따른 둘레 부분에만 제조대가 설치되어 있다. 그러므로, 집합 회로 기판으로부터 보다 많은 회로 기판을 얻을 수 있다.
따라서, 본 발명에 관한 집합 회로 기판에 의하면, 생산성이 우수한 저가의 반도체 패키지의 제조에 이용하기에 적합한 집합 회로 기판을 제공할 수 있다.
또, 본 발명에 관한 집합 회로 기판에서, 기판의 폭을 복수의 분할 수에 대하여 공통되고, 규격 치수의 원판의 1변을 등분할(等分割)했을 때의 분할 길이의 대략 정수 분의 1의 길이로 되는 공통 길이로 하면, 제조 공정의 자동화가 용이하게 되어 집합 회로 기판의 생산성이 향상된다. 그 결과, 집합 회로 기판의 제조 비용을 낮게 함으로써 반도체 패키지의 제조 비용을 낮게 할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 그리고, 참조하는 도면은 본 발명을 이해할 수 있을 정도로 각 구성 성분의 크기, 형상 및 배치 관계를 개략적으로 도시한 것에 지나지 않는다. 따라서, 본 발명은 도시한 예에만 한정되는 것이 아니다.
이하의 각 실시예에서의 반도체 패키지의 제조 방법에서도 회로 기판 형성 공정, IC 실장 공정 및 수지 밀봉 공정은, 앞에 설명한 종래의 공정(도 22의 (A)∼(C))과 동일한 공정으로 행한다. 따라서, 이들 공정의 설명을 생략한다.
[제1 실시예]
〈전극 형성 공정〉
제1 실시예에서의 반도체 패키지의 제조 방법에서는, 수지 밀봉 공정 다음에 전극 형성 공정을 실시한다. 이 전극 형성 공정에서는, 집합 회로 기판(100)으로부터 회로 기판(1)을 분할하기 전의 상태에서 각각의 회로 기판(1)의 배면 측에 형성된 외부 접속용 전극(4)의 위치에 납땜 볼을 배치하여 이것을 리플로함으로써, 도 1의 (A)에 도시한 바와 같이 돌기 전극으로서 납땜 볼 전극(9)을 형성한다.
그리고, 납땜 볼의 조성은 중량%로 나타내면, 납(Pb)：40%, 주석(Sn)：60%이고 그 융점은 180℃이다. 또, IC 칩(6)의 실장 시에 이용한 납땜 범프의 조성은 중량%로 나타내면, 납(Pb)：90%, 주석(Sn)：10%이고 그 융점은 납땜 볼의 융점과 달리 250℃이다.
〈부착 공정〉
다음에, 부착 공정을 행한다. 부착 공정에서는 기판 형성 공정, IC 실장 공정, 수지 밀봉 공정 및 전극 형성 공정을 거쳐 형성된 패키지 집합체(100a)를 기준 부재에 부착한다. 제1 실시예에서는 도 1의 (B)에 도시한 바와 같이, 패키지 집합체(100a)의 납땜 볼 전극(9)이 형성된 측을 기준 부재(예를 들면 다이싱 테이프)(8)에 부착한다.
또, 부착 공정에서는, 기준 부재(8)에 패키지 집합체(100a)를 접착제(점착 테이프를 포함함) 등의 고정 수단에 의하여 고착(固着)시키면 된다. 접착제로는, 예를 들면 닛토덴코 가부시키가이샤(日東電工株式會社) 제조의 열 박리 테이프「에렛프홀더 감압형 다이싱 테이프(エレップホルダ??減壓型ダイシングテ??プ), SPV－224(상품명)」를 이용한다.
또, 접착제로 자외선 반응형 수지를 이용해도 된다. 자외선 반응형 수지로는, 예를 들면 닛토덴코 가부시키가이샤(日東電工株式會社) 제조의 UV 테이프「UE－2091J(상품명)」를 사용하면 된다. 이 UV 테이프는 양면 접착제로 사용할 수 있다. 그리고, 이 UV 테이프는 자외선이 조사되면 접착력이 극단적으로 저하되므로 용이하게 박리할 수 있다. 또, 접착제로, 예를 들면 열 반응형 수지 또는 용제(溶劑) 반응형 수지를 이용해도 된다.
또, 부착 공정에서는 기준 부재(8)에 패키지 집합체(100a)를 진공 흡착시켜도 된다.
그런데, 패키지 집합체(100a)의 납땜 볼 전극(9)이 형성된 측, 즉 집합 회로 기판(100)의 배면 측은 납땜 볼 전극(9)이 형성되어 있기 때문에 평탄하지 않다. 그러므로, 패키지 집합체(100a)와 기준 부재(8)를 확실하게 부착하기 위해서는 이 집합 회로 기판(100)의 배면 측을 보다 평탄화하여 기준 부재(8)에 부착하는 것이 바람직하다.
그래서, 이 실시예에서는, 부착 공정에서 이하에 설명하는 제1∼제5 공정 예에 의하여 집합 회로 기판(100)의 배면 측의 평탄화를 도모하는 예에 대하여 설명한다.
(제1 공정 예)
제1 공정 예에서는, 먼저 평탄화 공정에서 납땜 볼 전극(9)의 각각의 선단부에 균일한 높이로 평탄화한다. 평탄화는 납땜 볼 전극(9)의 선단부를 절삭하여 도 2의 (A)에 도시한 바와 같이 평탄화한다. 선단부의 절삭은 납땜 볼 전극(9)의 선단부를 그라이딩 등의 연삭(硏削) 수단으로 소정량 연삭함으로써 각 선단부에 각각 평탄면(9a)을 형성한다.
다음에, 고착 공정에서 평탄면(9a)을 접착제(점착 테이프를 포함함) 또는 진공 흡착 등의 고정 수단에 의하여 기준 부재(8)에 고착시킨다.
(제2 공정 예)
제2 공정 예에서는, 먼저 평탄화 공정에서 납땜 볼 전극(9)의 각각의 선단부를 균일한 높이로 평탄화한다. 평탄화는 납땜 볼 전극(9)의 선단부를 가열하여 도 2의 (B)에 도시한 바와 같이 각 선단부를 평탄화한다. 선단부의 가열은 패키지 집합체(100a)의 납땜 볼 전극을 형성한 측을 열판(熱板)(11) 상에 배치한다. 그리고, 이 열판(11)을 소정의 온도로 유지함으로써 납땜 볼 전극(9)의 선단부를 일정량 녹여 각 선단부에 각각 평탄면(9a)을 형성한다.
다음에, 고착 공정에서 제1 공정 예와 동일하게 하여 평탄면(9a)을 기준 부재(8)에 고착시킨다.
(제3 공정 예)
제3 공정 예에서는, 먼저 평탄면 형성 공정에서 납땜 볼 전극(9)을 수지(13)로 매몰시킴으로써 도 3의 (A)에 도시한 바와 같이 수지(13)의 상면으로 평탄면(13a)을 형성한다.
평탄면의 형성은, 먼저 집합 회로 기판(100)의 배면 상의 외주부에 프레임 부재(12)를 설치한다. 이 프레임 부재(12)는 금속 또는 플래스틱 부재 등으로 구성된다.
계속해서, 배면 상의 프레임 부재(12)로 둘러싸인 영역에 수지(13)를 충전하여 납땜 볼 전극(9)을 수지(13)에 매몰시킨다. 여기에서는, 수지(13)로 열 반응형 수지를 이용한다. 그리고, 충전된 수지(13)를 경화시키고 경화된 수지(13)의 상면으로 평탄면(13a)을 형성한다.
다음에, 평탄면 고정 공정에서, 평탄면(13a)을 접착제나 진공 흡착 등의 고정 수단을 이용하여 기준 부재에 고정시킨다.
(제4 공정 예)
제4 공정 예에서는, 먼저 평탄면 형성 공정에서 납땜 볼 전극(9)을 수지로 매몰시킴으로써 수지의 상면으로 평탄면을 형성한다. 평탄면의 형성은 스크린 인쇄법을 이용하여 납땜 볼 전극(9)을 수지로 매몰시킨다. 스크린 인쇄법에는, 예를 들면 가부시키가이샤 아사히카켄(株式會社アサヒ化硏) 제조의 「T－31(상품명)」을 사용한다. 그리고, 약 130℃의 온도로 수지를 경화시킨다.
다음에, 평탄면 고정 공정에서, 제3 공정 예와 동일하게 하여 평탄면을 기준 부재(8)에 고정시킨다.
(제5 공정 예)
제5 공정 예에서는, 먼저 기준 부재(8)의 주표면(8a) 상에 프레임 부재(12a)를 설치한다. 이 주표면(8a) 및 프레임 부재(12a)는 욕조를 구성한다. 또, 기준 부재(8)는 펠티에 소자(14) 상에 배치되어 있다.
계속해서, 이 주표면(8a) 상의 프레임 부재(12a)로 둘러싸인 영역에 온도에 따라서 가역적(可逆的)으로 고체 상태 또는 액체 상태로 되는 재료층(15)을 설치한다. 여기에서는, 재료층(15)의 재료로서 물을 이용한다.
계속해서, 도 3의 (B)에 도시한 바와 같이, 액체 상태의 재료층(15)에 납땜 볼 전극(9)의 선단부를 포함하는 최소한 일부분을 담근다.
또한, 담근 상태에서 재료층(15)을 고체 상태로 한다. 여기에서는, 펠티에 소자(14)에 의하여 재료층을 빙점 하의 온도로 냉각함으로써 물을 동결시킨다. 그 결과, 패키지 집합체(100a)는 물을 접착제로 하여 기준 부재(8)에 부착된다.
이와 같이, 제5 공정 예에서는 평탄화와 고착을 동일한 공정에서 행할 수있다.
그리고, 후술하는 절단 공정 후에 펠티에 소자(14)에 의하여 재료층을 빙점보다 높은 온도까지 가열함으로써 얼음을 해동한다. 그 결과, 패키지 집합체(100)를 분할한 완성된 반도체 패키지(10)가 기준 부재(8)로부터 박리된다.
그리고, 제5 실시예에서는 재료층(15)의 재료로 물을 이용하였지만, 재료층의 재료는 이에 한정되지 않는다. 재료층(15)의 재료로, 예를 들면 시판되는 아피에존(アピエゾン)을 비롯한 왁스를 이용해도 된다. 왁스는 실온에서 고체 상태로 되고 가열하여 그보다 고온으로 하면 액체 상태로 된다.
〈절단 공정〉
다음에, 상술한 제1∼제5 공정 예의 어느 하나의 공정 예에 의하여 기준 부재(8)에 부착된 패키지 집합체(100a)에 대하여 절단 공정을 행한다. 절단 공정에서는, 패키지 집합체(100a)를 밀봉 수지(7)와 함께, 도 1의 (C)에 도시한 바와 같이, 회로 기판(1)마다 다이싱에 의하여 절삭한다.
여기에서는, 다이싱에 있어서 패키지 집합체(100a)가 부착된 기준 부재(8)를 다이싱 장치(미도시)에 세트한다. 다이싱 장치로는 예를 들면 가부시키가이샤 디스코(株式會社ディスコ) 제조의 다이싱 기 「DFD－640(상품명)」를 이용한다. 또, 다이싱 블레이드로는, 예를 들면 폭 0.1mm, 직경 52mm의 다이싱 블레이드 「NBC－ZB1090S3(상품명)」를 사용한다. 그리고, 이 다이싱 블레이드를 매분 3000 회전시키고, 기준 부재에 대하여 매초 50mm로 이동시킨다. 또, 절삭 부분으로 냉각 시의 부스러기 및 절단 시의 부스러기를 제거하기 위하여 매분 1.5리터 정도의 순수한 물을 뿌린다.
그리고, 부착 공정에서, 납땜 볼 전극(9)의 수지에 매몰시켜져 있는 경우에는 수지를 상기 패키지 집합체와 함께 절단한다. 그리고, 절단 공정 후에 완성된 반도체 패키지(10)를 기준 부재(8)로부터 박리한다.
그리고, 절삭한 패키지 집합체(100a)를 각각의 회로 기판(1)으로 분할한다.
그 후, 용해액 등에 의하여 접착제 등을 용해하여 회로 기판(1)을 기준 부재(8)로부터 박리하여, 도 1의 (D)에 도시한 완성된 반도체 패키지(10)를 얻는다.
그리고, 접착제를 이용하여 납땜 볼 전극(9)을 기준 부재(8)에 부착한 경우에는 박리 후에 완성된 반도체 패키지를 세정제로 세정하여 접착제의 잔재를 제거한다. 세정제로는, 예를 들면 가오 가부시키가이샤(化王株式會社) 제조의 크린스루(クリンスル??)(상품명)를 이용한다. 세정제를 이용한 세정 후, 또한 순수한 물을 이용하여 세정한다. 그 후, 완성된 반도체 패키지를 오븐 등으로 건조시킨다.
여기에서, 도 4를 참조하여 절단 공정의 절단 순서에 대하여 설명한다. 도 4는 집합 회로 기판(100)의 평면도이다. 이 집합 회로 기판(100)은 전해 도금법에 의하여 회로 기판 복수 개 분의 CSP용 등의 회로 패턴이 형성되어 있다. 이 회로 패턴은 공통 전극(16 및 16a), 가지형의 배선(16b) 및 CSP용의 회로 패턴(16c)에 의하여 구성되어 있다. 그리고, 공통 전극(16)은 X방향을 따라서 2개 신장되어 있다. 또, 공통 전극(16a)은 2개의 공통 전극(16)끼리를 접속하여 Y방향을 따라서 신장되어 있다. 또, 회로 패턴(16c)은 각 공통 전극(16a)의 양측을 따라서 배치되어 있다. 그리고, 공통 전극(16a)과 회로 패턴(16c)은 가지형의 배선(16b)을 통하여 접속되어 있다.
그리고, 이 집합 회로 기판(100)을 이용하여 패키지 집합체(100a)를 형성한 후, 절단 공정에서 도 4에 A∼K 및 ①∼⑤의 일점 쇄선으로 각각 나타내는 절단 선을 따라서 절단한다.
그런데, Y방향의 공통 전극(16a)을 포함하는 부분(B－C, E－F, 및 I－J 사이)에서의 절단 선의 간격은 다른 부분(A－B, C－D, F－G, H－I 및 J－K 사이)에서의 절단 선의 간격에 비하여 좁아져 있다. 절단 선의 간격, 즉 절삭 간격이 좁은 부분에서는 면적이 좁기 때문에, 기준 부재에 대한 고착력이 다른 부분에서의 고착력보다 약하다. 그러므로, A∼K의 순으로 Y방향의 절단 선을 따라서 다이싱한 경우, Y방향의 공통 전극(16a)을 포함하는 부분의 기판이 변형되거나, 다이싱의 절삭 라인이 절단 선으로부터 벗어나거나 하는 등의 문제가 생길 우려가 있다.
그래서, 이 실시예에서는 Y방향으로 신장하는 절단 선을 따라서 다이싱함에 있어서, A, B, D, E, G, H, I, K, C, F, J의 순서로 절삭을 행한다. 이 순서로 절삭을 행하면, 간격이 짧은 절단 선끼리를 연속하여 절삭하지 않으므로, 기판의 변형이나 절삭 라인의 벗어남 등의 문제를 피할 수 있다.
또, X방향으로 신장하는 절단 선을 따라서 다이싱함에 있어서는, 종래대로 ①∼⑤의 순서로 다이싱을 행한다.
그리고, 도 1의 (D)에 도시한 완성된 반도체 패키지(10)가 얻어진다.
[제2 실시예]
그런데, 절단 공정에서는, 집합 회로 기판(100) 중의 회로 기판(1) 이외의 분리 영역, 예를 들면 제조대의 영역도 각 조각으로 분리된다. 그러나, 분리 영역에는 납땜 볼 전극(9)이 형성되어 있지 않다. 그러므로, 분리 영역은 다이싱할 때 기준 부재(8)에 고정되어 있지 않은 경우가 있다. 그 경우, 다이싱에 의하여 분리된 분리 영역의 각 조각이 다이싱 기 내에서 튀어오른다. 그 결과, 다이싱 블레이드나 IC 칩이 파손되는 등의 문제가 생길 수 있다.
그래서, 제2 실시예에서의 반도체 패키지의 제조 방법에서는, 집합 회로 기판(100)의 배면 측의 분리 영역에 스페이서를 형성하고, 이 스페이서를 통하여 기준 부재(8)에 분리 영역을 부착하는 예에 대하여 설명한다.
〈전극 형성 공정〉
제2 실시예에서의 반도체 패키지의 제조 방법에서는, 수지 밀봉 공정 다음에 전극 형성 공정을 실시한다. 이 전극 형성 공정에서는 제1 실시예와 동일하게 하여 도 5의 (A)에 도시한 바와 같이, 돌기 전극으로서 납땜 볼 전극(9)을 형성한다.
〈스페이서 형성 공정〉
다음에, 본 실시예에서는 부착 공정 전에 스페이서 형성 공정을 실시한다. 스페이서 형성 공정에서는 집합 회로 기판(100) 배면 측에서 절단에 의하여 회로 기판(1)으로부터 분리되는 분리 영역에, 도 5의 (B)에 도시한 바와 같이 스페이서(17)를 형성한다. 여기에서는, 분리 영역으로 제조대 영역(1a) 모든 각 조각 상에 다음의 제1∼제3 공정 예의 스페이서(17)를 형성한다.
그리고, 스페이서(17)의 높이는 납땜 볼 전극(9)의 높이와 대략 동일하게 한다. 스페이서의 높이가 과도하게 낮아지면, 분리 영역을 기준 부재에 고정할 수 없기 때문이다.
또, 돌기 전극이 형성되지 않은 불량 회로 기판이 있는 경우에는, 각 불량 회로 기판 영역 상에도 스페이서(17)를 형성한다.
(제1 공정 예)
제1 공정 예에서는, 도 5의 (B)에 도시한 바와 같이 스페이서(17)의 재료를 납땜 볼 전극(9)의 재료와 동일하게 한다. 그리고, 납땜 볼 전극(9)의 형성 방법과 동일하게, 분리 영역에 납땜 볼(미도시)을 배치하고 이것을 리플로하여 스페이서(17)를 형성한다.
그리고, 스페이서(17)는 전극 형성 공정 중에 납땜 볼 전극(9)과 함께 형성하는 것이 바람직하다.
(제2 공정 예)
제2 공정 예에서는 도 6에 도시한 바와 같이 스페이서(17)를 수지를 경화시켜 형성한다. 스페이서(17)는 도 6의 (B)에 도시한 바와 같이, 집합 회로 기판(100)의 배면 측의 제조대(1a) 상에 회로 기판(1)으로 되는 영역을 포함하도록 선형(線形)의 평면 패턴으로 배치한다.
(제3 공정 예)
제3 공정 예에서는 도 7에 도시한 바와 같이, 스페이서(17)로 도 7의 (A)에 도시한 바와 같이 단면 형상이 직사각형인 부재를 이용한다. 그리고, 스페이서(17)를 도 7의 (B)에 도시한 바와 같이, 집합 회로 기판(100)의 배면 측의 제조대(1a) 상에 회로 기판(1)으로서 분할되는 영역을 둘러싸도록 선형의 평면 패턴으로 배치한다.
〈부착 공정〉
다음에, 상술한 제1∼제3 공정 예의 어느 하나의 공정 예에 의하여 스페이서(17)가 형성된 패키지 집합체(100a)에 대하여 제1 실시예와 동일하게 하여 부착 공정을 실시한다. 이 실시예에서는, 부착 공정에서 스페이서(17)를 통하여 분리 영역을 기준 부재(8)에 부착한다.
〈절단 공정〉
다음에, 제1 실시예와 동일하게 하여 절단 공정을 실시한다. 이 실시예에서는 다이싱할 때 분리 영역도 기준 부재(8)에 고정되어 있다. 그러므로, 절단된 분리 영역이 튀어올라 다이싱 블레이드를 파손시키는 것을 피할 수 있다.
[제3 실시예]
제3 실시예에서의 반도체 패키지의 제조 방법에서는, 전극 형성 공정까지는 제1 실시예와 동일한 공정이다. 따라서, 전극 형성 공정의 설명은 생략한다.
〈부착 공정〉
제3 실시예에서는, 제1 실시예와 동일하게 하여 전극 형성 공정 다음에 부착 공정을 행한다. 부착 공정에서는 기판 형성 공정, IC 실장 공정, 수지 밀봉 공정 및 전극 형성 공정을 거쳐 형성된 패키지 집합체(100a)를 기준 부재에 부착한다. 제3 실시예에서는, 도 8의 (B)에 도시한 바와 같이, 패키지 집합체(100a)의 IC 칩(6)이 형성된 측을 기준 부재에 부착한다.
또, 부착 공정에서는 기준 부재(8)에 패키지 집합체(100a)를 제1 실시예와 동일하게 접착제(점착 테이프를 포함함) 등의 고정 수단에 의하여 고착시키면 된다.
그리고, 절단 공정 후에 기준 부재(8)로부터 박리한 IC 칩(6)의 상면에 접착제가 잔존되어 있어도 IC 칩(6)의 성능에는 영향을 주지 않는다.
그런데, 패키지 집합체(100a)의 IC 칩(6)이 실장된 측, 즉 집합 회로 기판(100)의 주표면 측은 평탄하지 않다. 특히, 각각의 IC 칩의 상측의 밀봉 수지의 두께는 균일하지 않다. 그러므로, 패키지 집합체(100a)와 기준 부재(8)를 확실하게 부착하기 위해서는 이 집합 회로 기판(100)의 주표면 측을 보다 평탄화하여 기준 부재(8)에 부착하는 것이 바람직하다.
그러므로, 이 실시예에서는 부착 공정에서 이하에 설명하는 제1∼제5 공정 예에 의하여 집합 회로 기판(100)의 배면 측의 평탄화를 도모하는 예에 대하여 설명한다.
(제1 공정 예)
제1 공정 예에서는, 먼저 평탄화 공정에서 IC 칩(6)의 각각의 상면 측을 균일한 높이로 평탄화한다. 평탄화는 도 9의 (A)에 도시한 바와 같이 IC 칩의 상면을 밀봉 수지(7)와 함께 절삭하여 이 상면을 평탄화한다. 다만, 집합 회로 기판(100)의 주표면으로부터 평탄화된 상면(6a)까지의 높이는 이 주표면으로부터 IC 칩(6)내의 IC 회로면까지의 높이보다 높게 한다.
다음에, 고착 공정에서 평탄화된 상면측을 접착제(점착 테이프를 포함함) 또는 진공 흡착 등의 고정 수단에 의하여 기준 부재(8)에 고착시킨다.
(제2 공정 예)
제2 공정 예에서는, 먼저 평탄화 공정에서 IC 칩(6)의 각각의 상면 측을 균일한 높이로 평탄화한다. 평탄화는 IC 칩(6) 상에 퇴적된 밀봉 수지(7)의 상면을 절삭하여 이 상면을 평탄화한다. 단, IC 칩(6)이 와이어 본딩을 이용하여 실장되어 있는 경우에는, 집합 회로 기판(100)의 주표면으로부터 평탄화된 상면(7a)까지의 높이(h1)를 이 주표면으로부터 와이어 본딩의 최고점까지의 높이(h2)보다 높게 한다.
다음에, 고착 공정에서 제1 공정 예와 동일하게 하여 평탄화된 상면 측을 기준 부재(8)에 고착시킨다.
(제3 공정 예)
제3 공정 예에서는, 먼저 평탄면 형성 공정에서 IC 칩(6)을 수지(13)로 매몰시킴으로써, 도 10의 (A)에 도시한 바와 같이 수지(13)의 상면(13a)으로 평탄면(13a)을 형성한다. 평탄면(13a)의 형성에서는, 집합 회로 기판(100)의 주표면 상의 외주부에 프레임 부재(12)를 설치한다. 이 프레임 부재(12)는 금속 또는 플래스틱 부재 등으로 구성된다.
계속해서, 이 주표면 상의 프레임 부재(12)로 둘러싸인 영역에 수지(13)를 충전하여 IC 칩(6)을 매몰시킨다. 여기에서는, 수지(13)로 열 반응형 수지를 이용한다. 그리고, 충전된 수지(13)를 경화시키고 경화된 수지(13)의 상면으로 평탄면(13a)을 형성한다.
다음에, 평탄면 고정 공정에서 평탄면(13a)을 접착제나 진공 흡착 등의 고정 수단을 이용하여 기준 부재에 고정시킨다.
(제4 공정 예)
제4 공정 예에서는, 먼저 평탄면 형성 공정에서 IC 칩(6)을 수지로 매몰시킴으로써 수지의 상면으로 평탄면을 형성한다. 평탄면 형성에서는 트랜스 몰드 법을 이용하여 도 10의 (B)에 도시한 바와 같이 IC 칩(6)을 수지로 매몰시킨다.
또, IC 칩을 수지로 매몰시킴에 있어서는, 예를 들면 스크린 인쇄법을 이용해도 된다.
다음에, 평탄면 고정 공정에서 제3 공정 예와 동일하게 하여 평탄면을 기준 부재(8)에 고정시킨다.
(제5 공정 예)
제5 공정 예에서는, 먼저 상기 IC 칩 상에 퇴적된 밀봉 수지의 상면에 평판의 제1 주표면을 고착한다. 여기에서는, 평판으로 열 전도성이 양호한 금속 판, 예를 들면 알루미늄 판, 동 판 또는 동(Cu)－텅스텐(W)계의 합금으로 이루어지는 금속 판을 이용한다. 그리고, 이 평판은 방열(放熱) 판을 겸하고 있다.
이하, 제1 실시예와 동일하게 하여 절단 공정을 실시한다.
[제4 실시예]
그런데, 절단 공정에서는 집합 회로 기판(100) 중의 회로 기판(1) 이외의 분리 영역, 예를 들면 제조대의 영역도 각 조각으로 분리된다. 그러나, 분리 영역에는 납땜 볼 전극(9)이 형성되어 있지 않다. 그러므로, 분리 영역은 다이싱할 때 기준 부재(8)에 고정되어 있지 않은 경우가 있다. 이 경우, 다이싱에 의하여 분리된 분리 영역의 각 조각이 다이싱 기 내에서 튀어오른다. 그 결과, 다이싱 블레이드나 IC 칩이 파손되는 등의 문제가 생길 수 있다.
그래서, 제4 실시예에서의 반도체 패키지의 제조 방법에서는, 집합 회로 기판(100)의 주표면 측의 분리 영역에 스페이서를 형성하고, 이 스페이서를 통하여 기판 부재(8)에 분리 영역을 부착하는 예에 대하여 설명한다.
〈전극 형성 공정〉
제4 실시예에서의 반도체 패키지의 제조 방법에서는, 수지 밀봉 공정 다음에 전극 형성 공정을 실시한다. 이 전극 형성 공정에서는 제1 실시예와 동일하게 하여 도 12의 (A)에 도시한 바와 같이 돌기 전극으로서 납땜 볼 전극(9)을 형성한다.
〈스페이서 형성 공정〉
다음에, 본 실시예에서는 부착 공정 전에 스페이서 형성 공정을 실시한다. 스페이서 형성 공정에서는 집합 회로 기판(100)의 주표면 측에서 절단에 의하여 회로 기판(1)으로부터 분리되는 분리 영역에, 도 12의 (B)에 도시한 바와 같이 스페이서(17)를 형성한다. 여기에서는, 분리 영역으로서 제조대 영역(1a)의 모든 각 조각 상, 및 상기 돌기 전극이 형성되지 않은 각 불량 회로 기판 영역(1b) 상에 다음에 설명하는 제1∼제3 공정 예의 스페이서(17)를 형성한다.
그리고, 스페이서(17)의 높이는 패키지 집합체(100a)를 기준 부재(8)에 부착했을 때의 집합 회로 기판(100)과 기준 부재(8)와의 간격과 대략 동일하게 한다. 스페이서의 높이가 과도하게 낮아지면, 분리 영역을 기준 부재에 고정할 수 없기 때문이다.
(제1 공정 예)
제1 공정 예에서는, 도 13의 (A)에 도시한 바와 같이, 수지를 경화시켜 스페이서(17)를 형성한다. 이 경우, 수지를 제조대(1a) 상 및 불량 회로 기판 영역(1b) 상에 적당한 양을 적하(滴下)한다. 수지의 적하량은 경화 후의 수지의 높이가 집합 회로 기판(100)과 기준 부재(8)와의 간격과 동일하거나 그것보다 높아지도록 한다.
그리고, 경화된 수지의 높이가 도 13의 (B)에 도시한 바와 같이 이 간격보다 과도하게 높아진 경우에는, 평판(미도시) 등으로 수지의 상면을 적당한 높이까지 가압하여 원하는 높이의 스페이서(17)를 형성한다.
또, 수지로는, 예를 들면 열 경화형의 수지, 자외선 경화형의 수지, 열 가소성의 수지 등을 이용하면 된다. 예를 들어, 열 경화형의 수지를 이용한 경우는 수지를 적하하여 도포한 후 이 수지를 가열하여 경화시킨다.
(제2 공정 예)
제2 공정 예에서는 도 14의 (A)에 도시한 바와 같이 스페이서(17)로 점착재(17a)를 가지는 베이스(17b)를 이용한다. 베이스(17b)로는 수지나 금속 판을 이용한다. 그리고, 베이스(17b)의 양면 또는 한 면의 최소한 일부에 점착재(17a)를 부착해 둔다. 그리고, 점착재(17a)를 통하여 베이스(17b)를 집합 회로 기판(100)의 주표면에 부착한다.
(제3 공정 예)
제3 공정 예에서는 도 14의 (B)에 도시한 바와 같이 스페이서(17)로서 더미(dummy)의 IC 칩(17)을 형성한다.
그리고, 스페이서로서의 IC 칩(17)과 집합 회로 기판(100)과의 접착력이 약한 경우에는, IC 칩(17)과 집합 회로 기판(100)과의 사이에 밀봉 수지(7)를 유입시키면 된다.
〈부착 공정〉
다음에, 상술한 제1∼제3 공정 예의 어느 하나의 공정 예에 의하여 스페이서(17)가 형성된 패키지 집합체(100a)에 대하여 제1 실시예와 동일하게 하여 부착 공정을 실시한다. 이 실시예에서는, 부착 공정에서 스페이서(17)를 통하여 분리 영역을 기준 부재(8)에 부착한다.
〈절단 공정〉
다음에, 제1 실시예와 동일하게 하여 절단 공정을 실시한다. 이 실시예에서는, 다이싱할 때, 분리 영역도 기준 부재(8)에 고정되어 있다. 그러므로, 절단된 분리 영역이 튀어올라 다이싱 블레이드를 파손시키는 것을 피할 수 있다.
[제5 실시예]
제5 실시예의 반도체 패키지의 제조 방법에서는, 부착 공정에서 제1 실시예와 동일하게 하여 형성된 패키지 집합체(100a)의 납땜 볼 전극(9)이 형성된 측을 기준 부재(8)에 진공 흡착시키는 예에 대하여 설명한다.
부착 공정에서 집합 회로 기판(100)의 배면 측의 제조대(1a) 및 불량 회로 기판 영역(1b)에 스페이서(17)를 형성한다. 여기에서는, 스페이서(17)로 내부에 흡착용 배관을 가지는 흡착용 부재를 이용한다. 또, 납땜 볼 전극(9)의 상단부에 다이싱 테이프(20)를 부착한다.
또, 스페이서(17)의 높이는 납땜 볼 전극(9)의 높이와 다이싱 테이프(20)의 두께를 더한 높이로 한다. 예를 들면, 납땜 볼 전극(9)의 높이가 약 0.6mm이고, 다이싱 테이프(20)의 두께가 약 0.1mm인 경우, 스페이서(17)의 높이를 약 0.7mm로 한다.
계속해서, 이 다이싱 테이프(20) 및 스페이서(17)를 각각 기준 부재(8)에 진공 흡착시킨다. 이 기준 부재(8)는 도 15의 (A)에 도시한 바와 같이, 주표면 흡착구(18a)를 가지는 흡착용 배관(18)을 내부에 구비하고 있다. 또, 이 흡착용 배관(18)의 일단(一端)은 진공 펌프(미도시)에 접속되어 있다.
다음에, 절단 공정에서 패키지 집합체(100a)를 기준 부재(8)에 진공 흡착시킨 상태에서 다이싱에 의하여 도 15의 (B)에 도시한 바와 같이 집합 회로 기판(100)을 절단한다.
[제6 실시예]
제6 실시예의 반도체 패키지의 제조 방법에서는, 부착 공정에서 제1 실시예와 동일하게 하여 형성된 패키지 집합체(100a)의 IC 칩(6)이 실장된 측을 기준 부재(8)에 진공 흡착시키는 예에 대하여 설명한다.
부착 공정에서 집합 회로 기판(100)의 주표면 측의 제조대(1a) 및 불량 회로 기판 영역(1b)에 스페이서(17)를 형성한다. 여기에서는, 스페이서(17)로 내부에 흡착용 배관을 가지는 흡착용 부재를 이용한다. 또, 납땜 볼 전극(9)의 상단부에 다이싱 테이프(20)를 부착한다.
또, 스페이서의 높이는 IC 칩(6)의 높이, IC 접속용 전극(3)의 두께 및 다이싱 테이프(20)의 두께를 더한 높이로 한다. 예를 들면, IC 칩(6)의 높이가 약 0.625mm, IC 접속용 전극(3)의 두께가 약 0.1mm, 다이싱 테이프(20)의 두께가 약 0.1mm인 경우는 스페이서(17)의 높이를 약 0.825mm로 한다.
계속해서, 이 다이싱 테이프(20) 및 스페이서(17)를 각각 기준 부재(8)에 진공 흡착시킨다. 이 기준 부재(8)는 도 16의 (A)에 도시한 바와 같이, 주표면에 흡착구(18a)를 가지는 흡착용 배관(18)을 내부에 구비하고 있다. 또, 이 흡착용 배관(18)의 일단은 진공 펌프(미도시)에 접속되어 있다.
다음에, 절단 공정에서 패키지 집합체(100a)를 기준 부재(8)에 진공 흡착시킨 상태에서 다이싱에 의하여 도 16의 (B)에 도시한 바와 같이 집합 회로 기판(100)을 절단한다.
[제7 실시예]
제7 실시예에서는, 반도체 패키지의 제조에 이용하는 집합 회로 기판(100)의 예에 대하여 설명한다.
제7 실시예에서의 집합 회로 기판(100)은 절단에 의하여 복수의 회로 기판(1)으로 나누어지는 집합 회로 기판(100)이다. 그리고, 이 집합 회로 기판(100)은 도 17에 도시한 바와 같이 집합 회로 기판(100)의 둘레 부분 중, 이 집합 회로 기판을 둘러싸는 4변(F1∼F4) 중의 서로 대향하는 2변(F2 및 F4)을 따른 둘레 부분에만 제조대(1a)가 설치되어 있다. 따라서, 이 집합 회로 기판(100)의 나머지의 2변(F1 및 F3)을 따른 둘레 부분에는 제조대가 설치되어 있지 않다. 즉, 나머지의 2변(F1 및 F3)을 따른 둘레 부분은 회로 기판(1)의 둘레와 일치하고 있다.
그런데, 집합 회로 기판(100)은, 통상 기판 소재로부터 금형으로 펀칭되어 형성된다. 그러므로, 종래의 집합 회로 기판의 둘레는, 금형으로 펀칭된 전단면(剪斷面)으로 되어 있다. 전단면은 면 거칠기가 나쁘기 때문에 그대로는 회로 기판(1)의 둘레로 바람직하지 않다.
그래서, 이 실시예에서는 집합 회로 기판(100)의 4변(F1∼F4) 중 회로 기판(1)의 둘레로 되는 나머지의 2변(F1 및 F3)을 형성할 때, 집합 회로 기판(100)을 각각의 상기 회로 기판(1)으로 분할할 때 이용하는 절단 방법과 동일한 방법을 이용한다. 이 전단 방법으로는, 예를 들면 다이싱 법이 바람직하다. 다이싱 법을 이용하면, 나머지의 2변(F1 및 F3)을 그대로 회로 기판(1)의 둘레로 이용하기에 바람직하다.
또, 다이싱 법을 이용하면, 절삭면의 면 거칠기가 양호하고, 또한 절삭면의 위치 정밀도가 양호하다. 더욱이, 다이싱의 절삭대는 다른 방법에 의한 절삭대에 비하여 매우 적다.
또, 상술한 바와 같이 집합 회로 기판은 기판 소재를 절단하여 형성된다. 그리고, 이 소재 기판은 상술한 바와 같이 규정 치수의 원판을 절단하여 형성된다. 규정 치수의 원판은 통상 1m의 폭을 가진다. 그리고, 기판 소재는 이 1m의 폭을 등분할하여 형성된다. 1m의 폭을 2, 3, 4 및 5로 등분할했을 때의 분할 폭은 각각 약 500, 330, 250 및 200mm로 된다. 이들 기판 소재의 분할 폭에서 기판 소재의 양측의 제조대(5mm×2)를 빼면, 분할 폭의 실효 치는 각각 490, 320, 240 및 190mm로 된다.
그리고, 이 분할 폭의 실효 치를 더 등분할하고 또한 절삭대의 폭을 뺀 폭이 집합 회로 기판(100)의 폭으로 된다.
그런데, 규정 치수의 원판을 분할하는 수에 의하여, 기판 소재의 분할 폭은 다르다. 그러므로, 종래에는 분할 폭에 따라서는 기판 소재 중 집합 회로 기판의 폭 이하의 비사용 영역의 면적이 커지기 때문에, 재료 사용에 낭비가 생기고 있었다.
그래서, 이 실시예에서는 재료 사용의 낭비를 저감시키기 위하여 집합 회로 기판(100)의 4변(F1∼F4) 중 나머지의 2변(F1 및 F3)의 길이를 복수의 분할 수에 대하여 공통되고, 규격 치수의 원판의 1변의 길이를 등분할했을 때의 분할 길이의 대략 정수 분의 1의 길이로 되는 공통 길이로 하였다.
이 공통 길이는 다음의 표 1∼표 3에 각각 나타낸다. 각 분할 길이의 기판소재로부터 분할되는 집합 회로 기판(100)의 1단 분에서 얻는 매수와 집합 회로 기판의 폭과의 관계에서 폭 76mm∼81mm로 하는 것이 바람직하다.
이와 같이 공통 길이를 채용하면, 제조 공정의 자동화가 용이하게 되어 집합 회로 기판의 생산성이 향상된다. 그 결과, 집합 회로 기판의 제조 비용을 낮게 함으로써 반도체 패키지의 제조 비용을 낮게 할 수 있다.
또, 이 공통 길이는 종래의 일반적인 집합 회로 기판의 폭(56mm)보다 넓다. 따라서, 이 공통 길이를 채용함으로써 집합 회로 기판을 분할할 때의 기판 소재의 분할 수를 종래의 분할 수보다 적게 할 수 있는 것을 기대할 수 있다. 기판 소재의 분할 수를 적게 하면, 분할을 위한 제조대의 면적을 줄일 수 있다. 따라서 공통 길이를 채용함으로써 기판 소재의 보다 유효한 이용을 도모할 수 있다.
표 1에는, 절단 방법으로 다이싱 법을 이용하는 경우의 집합 회로 기판의 폭을 나타낸다. 여기에서는 다이싱에 의한 절삭대(切削代)를 0.2mm로 한다.
[표 1]
(mm)
bn 200 250 330 500
1 190.0 240.0 320.0 490.0
2 94.9 119.9 159.9 244.9
3 63.2 79.9 106.5 163.2
4 47.4 59.9 79.9 122.4
5 37.8 47.8 63.8 97.8
6 31.5 39.8 53.2 81.5
7 27.0 34.1 45.5 69.8
8 23.6 29.8 39.8 61.1
9 20.9 26.5 35.4 54.3
10 18.8 23.8 31.8 48.8
표 1 중, b는 기판 소재의 분할 길이를 나타낸다. 또, n은 1단 분에서 얻는 매수, 즉 분할 길이를 더 분할하는 수를 나타낸다. 표 1에서 규격 치수(폭 1m)의 원판을 2등분하여 분할 길이(b)를 500mm로 한 경우, 얻는 매수(n)가 6매일 때 집합 회로 기판의 폭(W2)이 81.5mm로 된다. 마찬가지로, 원판을 3등분하여 분할 길이(b)를 330mm로 한 경우, n＝4매일 때, W2＝79.9mm로 된다. 또, 원판을 4등분하여 분할 길이(b)를 250mm로 한 경우, n＝3매일 때, W2＝79.9mm로 된다.
또, 표 2에는 절단 방법으로 루터 가공을 이용하는 경우의 집합 회로 기판의 폭을 나타낸다. 여기에서는 루터 가공에 의한 절삭대를 2mm로 한다.
[표 2]
(mm)
bn 200 250 330 500
1 190.0 240.0 320.0 490.0
2 94.0 119.0 159.0 244.0
3 62.0 78.7 105.3 162.0
4 46.0 58.5 78.5 121.0
5 36.4 46.4 62.4 96.4
6 30.0 38.3 51.7 80.0
7 25.4 32.6 44.0 68.3
8 22.0 28.3 38.3 59.5
9 19.3 24.9 33.8 52.7
10 17.2 22.2 30.2 47.2
표 2 중, b는 기판 소재의 분할 길이를 나타낸다. 또, n은 1단 분에서 얻는 매수, 즉 분할 길이를 더 분할하는 수를 나타낸다. 표 2에서 규격 치수(폭 1m)의 원판을 2등분하여 분할 길이(b)를 500mm로 한 경우, 얻는 매수(n)가 6매일 때 집합 회로 기판의 폭(W2)이 80.0mm로 된다. 마찬가지로, 원판을 3등분하여 분할 길이(b)를 330mm로 한 경우, n＝4매일 때, W2＝78.5mm로 된다. 또, 원판을 4등분하여 분할 길이(b)를 250mm로 한 경우, n＝3매일 때, W2＝78.7mm로 된다.
또, 표 3에는 절단 방법으로 루터 가공을 이용하고, 또한 절삭대＝5mm로 타이 바를 남기고 절단하는 경우의 집합 회로 기판의 폭을 나타낸다. 여기에서는 루터 가공에 의한 절삭대를 0.2mm로 한다.
[표 3]
(mm)
bn 200 250 330 500
1 190.0 240.0 320.0 490.0
2 92.5 117.5 157.5 242.5
3 60.0 76.7 103.3 160.0
4 43.8 56.3 76.3 118.8
5 34.0 44.0 60.0 94.0
6 27.5 35.8 49.2 77.5
7 22.9 30.0 41.4 65.7
8 19.4 25.6 35.6 56.9
9 16.7 22.2 31.1 50.0
10 14.5 19.5 27.5 44.5
표 3 중, b는 기판 소재의 분할 길이를 나타낸다. 또, n은 1단 분에서 얻는 매수, 즉 분할 길이를 더 분할하는 수를 나타낸다. 표 1에서, 규격 치수(폭 1m)의 원판을 2등분하여 분할 길이(b)를 500mm로 한 경우, 얻는 매수(n)가 6매일 때 집합 회로 기판의 폭(W2)이 77.5mm로 된다. 마찬가지로, 원판을 3등분하여 분할 길이(b)를 330mm로 한 경우, n＝4매일 때, W2＝76.3mm로 된다. 또, 원판을 4등분하여 분할 길이(b)를 250mm로 한 경우, n＝3매일 때, W2＝76.7mm로 된다.
따라서, 상기의 표 1∼표 3에서 집합 회로 기판(100)의 폭(W2)을 76mm∼81mm로 하면, 원판의 복수의 분할 수에 대하여 공통의 폭으로 집합 회로 기판(100)을 분할할 수 있음을 알 수 있다.
[제8 실시예]
제8 실시예에서는, 제7 실시예에서 설명한 집합 회로 기판을 이용하여 반도체 패키지를 제조하는 예에 대하여 설명한다.
또, 도 18에서는 집합 회로 기판(100)으로, 편의상 회로 기판(1)을 4개 얻는 예를 나타낸다. 또, 이 집합 회로 기판(100)은 주위의 4변 중, 2변을 따른 둘레 부분에만 폭 5mm의 제조대가 설치되어 있다.
〈회로 기판 형성 공정〉
그리고, 반도체 패키지의 제조에서는, 먼저 회로 기판 형성 공정에서 도 18의 (A)에 도시한 바와 같이 절단에 의하여 복수 개의 회로 기판(1)으로 나누어지는 집합 회로 기판(100)의 주표면에 IC 접속용 전극(3)을, 또 이 집합 회로 기판(100)의 배면에 외부 접속용 전극(4)을, 각각 회로 기판을 복수 개 분배 배열하여 형성한다.
〈IC 칩 실장 공정〉
다음에, IC 칩 실장 공정에서 도 18의 (B)에 도시한 바와 같이 집합 회로 기판(100)의 주표면 상에 회로 기판(1)마다 IC 칩(6)을 탑재하고 또한 IC 접속용 전극(3)과 IC 칩(6)을 각각 전기적으로 접속함으로써 집합 회로 기판(100)에 IC 칩(6)을 실장한다.
〈수지 밀봉 공정〉
다음에, 수지 밀봉 공정에서 도 18의 (C)에 도시한 바와 같이 IC 칩(6)을 밀봉 수지로 밀봉한다.
〈전극 형성 공정〉
다음에, 전극 형성 공정에서 도 19의 (A)에 도시한 바와 같이 외부 접속용 전극(4) 상에 납땜 볼 전극(9)을 형성한다.
〈스페이서 형성 공정〉
다음에, 이 실시예에서는, 스페이서 형성 공정에서 도 19의 (B)에 도시한 바와 같이 집합 회로 기판(100)의 주표면 측의 제조대(1a) 상에 스페이서(17)를 형성한다.
여기에서는, 도 19의 (B)에 도시한 바와 같이 스페이서(17)를 2부분의 제조대(1a) 상에 각각 직선형으로 신장시켜 형성한다. 또, 스페이서(17)의 단면 형상을 직사각형상으로 한다.
그리고, 종래의 집합 회로 기판에서는, 주위의 4변을 따라서 네모진 프레임 모양의 평면 패턴으로 제조대가 설치되어 있다. 그러므로, 종래는 제조대 상에 스페이서를 형성하는 경우, 스페이서의 평면 패턴도 네모난 프레임 모양으로 된다. 프레임 모양의 평면 패턴의 스페이서를 형성하는 데는, 통상 일단 집합 회로 기판 상 전체면에 스페이서로 되는 층을 형성한 후, 회로 기판(1) 상의 영역의 층 부분을 제거하는 내부 제거 가공을 행한다.
이에 대하여, 이 실시예에서는, 스페이서(17)를 직선형의 단순한 형상으로 형성하므로 내부 제거 가공을 행할 필요가 없다. 그러므로, 이 실시예에서는 종래에 비하여 스페이서(17)를 용이하게 형성할 수 있다. 또, 내부 제거 가공을 행할 필요가 없으므로 스페이서(17)의 재료의 낭비는 거의 생기지 않는다. 그러므로, 제조 비용의 저감을 도모할 수 있다. 또, 내부 제거 가공을 행할 필요가 없으므로 제조 공정의 자동화에 바람직하여 생산성의 향상을 도모할 수 있다.
〈부착 공정〉
다음에, 부착 공정에서 기판 회로 형성 공정, IC 칩 실장 공정, 수지 밀봉 공정 및 전극 형성 공정을 거쳐 형성된 패키지 집합체(100a)를 기준 부재(8)에 부착한다. 이 실시예에서는 도 19의 (C)에 도시한 바와 같이 패키지 집합체(100a)의 IC 칩(6)이 형성된 측을 기준 부재(8)에 부착한다. 또, 집합 회로 기판(100)의 제조대(1a)의 부분은 스페이서(17)를 통하여 기준 부재(8)에 부착한다.
〈절단 공정〉
다음에, 절단 공정에서 패키지 집합체(100)를 다이싱에 의하여 도 9의 (D)에 도시한 바와 같이 회로 기판(1)마다 분할함으로써 회로 기판을 1개씩 포함하는 복수 개의 완성된 반도체 패키지(10)를 형성한다.
상술한 실시예에서는, 특정의 재료를 사용하고, 특정의 조건에서 형성한 예에 대하여 설명하였지만, 본 발명은 다양한 변경 및 변형을 행할 수 있다. 예를 들면, 상술한 각 실시예에서는, 수지 밀봉 공정 후에 전극 형성 공정을 행하였지만, 본 발명에서는 전극 형성 공정을 기판 형성 공정 후, 부착 공정 전의 어느 단계에서 행해도 된다. 예를 들면 IC 칩 실장 공정 전에 전극 형성 공정을 행해도 된다.
이상과 같이, 본 발명에 관한 반도체 패키지의 제조 방법은, 카메라 일체형 VTR이나 소형 휴대 기기 등에 탑재되는 신뢰성 및 생산성이 우수한 반도체 패키지의 제조 방법으로서 적합하다.
또, 본 발명에 관한 집합 회로 기판은 카메라 일체형 VTR이나 소형 휴대 기기 등에 탑재되는 신뢰성 및 생산성이 우수한 반도체 패키지의 제조에 이용하기에 적합하다.

Claims (56)

  1. IC 칩을 실장(實裝)한 반도체 패키지의 제조 방법에 있어서,
    절단에 의하여 복수 개의 회로 기판으로 나누어지는 집합 회로 기판의 주표면(主表面)에 IC 칩 실장용의 본딩 패턴을, 상기 집합 회로 기판의 배면에 외부 접속용 전극 패턴을, 각각 상기 회로 기판을 복수 개 분배 배열하여 형성하는 회로 기판 형성 공정과,
    상기 집합 회로 기판의 상기 주표면 상에 상기 회로 기판마다 IC 칩을 탑재하고, 또한 상기 본딩 패턴과 상기 IC 칩을 각각 전기적으로 접속함으로써 상기 집합 회로 기판에 상기 IC 칩을 실장하는 IC 칩 실장 공정과,
    실장된 상기 IC 칩을 밀봉 수지로 밀봉하는 수지 밀봉 공정과,
    상기 외부 접속용 전극 패턴 상에 돌기 전극을 형성하는 전극 형성 공정과,
    상기 기판 회로 형성 공정, 상기 IC 칩 실장 공정, 상기 수지 밀봉 공정 및 상기 전극 형성 공정을 거쳐 형성된 패키지 집합체를 기준 부재에 부착하는 부착 공정과,
    부착된 상기 패키지 집합체를 상기 회로 기판마다 분할함으로써 상기 회로 기판을 1개씩 포함하는 복수 개의 완성된 반도체 패키지를 형성하는 절단 공정
    을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  2. 제1항에 있어서, 상기 부착 공정에서 상기 패키지 집합체의 상기 돌기 전극이 형성된 측을 상기 기준 부재에 부착하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제2항에 있어서, 상기 부착 공정은
    상기 돌기 전극의 각각의 선단부를 균일한 높이로 평탄화하는 평탄화 공정과,
    평탄화된 상기 돌기 전극을 상기 기준 부재에 고착(固着)시키는 고착 공정
    을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제3항에 있어서, 상기 평탄화 공정에서 상기 돌기 전극의 선단부를 연삭(硏削)하여 상기 선단부를 평탄화하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제3항에 있어서, 상기 평탄화 공정에서 상기 돌기 전극의 선단부를 가열하여 상기 선단부를 평탄화하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제2항에 있어서, 상기 부착 공정은
    상기 돌기 전극을 수지로 매몰시킴으로써 수지의 상면으로 평탄면을 형성하는 평탄면 형성 공정과,
    상기 평탄면을 상기 기준 부재에 고정하는 평탄면 고정 공정
    을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제6항에 있어서, 상기 평탄면 형성 공정에서 상기 집합 회로 기판의 배면 상의 외주부에 프레임 부재를 설치하고,
    상기 배면 상의 상기 프레임 부재로 둘러싸인 영역에 수지를 충전하여 상기 돌기 전극을 수지에 매몰시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제6항에 있어서, 상기 평탄면 형성 공정에서 상기 돌기 전극을 수지로 매몰시킴에 있어서 스크린 인쇄법을 이용하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제2항에 있어서, 상기 부착 공정에서
    상기 기준 부재의 주표면 상에 프레임 부재를 설치하고,
    상기 주표면 상의, 상기 프레임 부재로 둘러싸인 영역에 온도에 따라서 가역적(可逆的)으로 고체 상태 또는 액체 상태로 되는 재료층을 설치하고,
    액체 상태의 상기 재료층에 상기 돌기 전극의 선단부를 포함하는 최소한 일부분을 담그고,
    담근 상태에서 상기 재료층을 고체 상태로 함으로써 상기 패키지 집합체를 상기 기준 부재에 부착하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제2항에 있어서, 상기 부착 공정 전에 상기 집합 회로 기판의 배면 측의, 절단에 의하여 상기 회로 기판으로부터 분리되는 분리 영역에 스페이서를 형성하는 스페이서 형성 공정을 포함하고,
    상기 부착 공정에서 상기 스페이서를 통하여 상기 기판 부재에 상기 분리 영역을 부착하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제10항에 있어서, 상기 분리 영역은 상기 돌기 전극이 형성되지 않은 불량 회로 기판 영역 상으로 한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제10항에 있어서, 상기 스페이서의 재료는 상기 돌기 전극의 재료와 대략 동일한 것으로 한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제10항에 있어서, 상기 스페이서는 상기 전극 형성 공정 중에 상기 돌기 전극과 함께 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제10항에 있어서, 상기 스페이서의 높이는 상기 돌기 전극의 높이와 대략 동일한 것으로 한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제1항에 있어서, 상기 부착 공정에서 상기 패키지 집합체의 상기 IC 칩이 실장된 측을 기준 부재에 부착하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제15항에 있어서, 상기 부착 공정은
    상기 IC 칩의 각각의 상면 측을 균일한 높이로 평탄화하는 평탄화 공정과,
    평탄화된 상기 상면 측을 상기 기준 부재에 고착하는 고착 공정
    을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제16항에 있어서, 상기 평탄화 공정에서 상기 IC 칩의 상면을 절삭하여 상기 상면을 평탄화하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제17항에 있어서, 상기 집합 회로 기판의 주표면으로부터 평탄화된 상기 상면까지의 높이는 상기 주표면으로부터 상기 IC 칩 내의 IC 회로면까지의 높이보다 높게 한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제16항에 있어서, 상기 평탄화 공정에서 상기 IC 칩 상에 퇴적된 밀봉 수지 의 상면을 절삭하여 상기 상면을 평탄화하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제19항에 있어서, 상기 IC 칩이 와이어 본딩을 이용하여 실장되어 있는 경우,
    상기 집합 회로 기판의 주표면으로부터 평탄화된 상기 상면까지의 높이는 상기 주표면으로부터 상기 와이어 본딩의 최고점까지의 높이보다 높게 한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제15항에 있어서, 상기 부착 공정은
    상기 IC 칩을 수지로 매몰시킴으로써 상기 수지의 상면으로 평탄면을 형성하는 평탄면 형성 공정과,
    상기 평탄면을 상기 기준 부재에 고정하는 평탄면 고정 공정
    을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  22. 제21항에 있어서, 상기 평탄면 형성 공정에서
    상기 집합 회로 기판의 주표면 상의 외주부에 프레임 부재를 설치하고,
    상기 주표면 상의 상기 프레임 부재로 둘러싸인 영역에 수지를 충전하여 상기 IC 칩을 매몰시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  23. 제21항에 있어서, 상기 평탄면 형성 공정에서 상기 IC 칩을 수지로 매몰시킴에 있어서 스크린 인쇄법을 이용하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  24. 제21항에 있어서, 상기 평탄면 형성 공정에서 상기 IC 칩을 수지로 매몰시킴에 있어서 트랜스퍼 몰드 법을 이용하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  25. 제16항에 있어서, 상기 평탄화 공정에서 상기 IC 칩 상에 퇴적된 밀봉 수지의 상면에 평판(平板)의 제1 주표면을 고착하고,
    상기 고착 공정에서 상기 평판의 제2 주표면을 상기 기준 부재에 고착하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  26. 제25항에 있어서, 상기 평판은 금속 판으로 한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  27. 제1항에 있어서, 상기 절단 공정에서 상기 밀봉 수지를 상기 패키지 집합체와 함께 절단하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  28. 제15항에 있어서, 상기 부착 공정 전에 상기 집합 회로 기판의 상기 주표면 측의, 절단에 의하여 상기 회로 기판으로부터 분리되는 분리 영역에 스페이서를 형성하는 스페이서 형성 공정을 포함하고,
    상기 부착 공정에서 상기 분리 영역을 상기 스페이서를 통하여 상기 기준 부재에 부착하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  29. 제10항 또는 제28항에 있어서, 상기 분리 영역은 상기 제조대(製造代)로 된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  30. 제28항에 있어서, 상기 분리 영역은 상기 IC 칩이 실장되지 않은 불량 회로 기판으로 된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  31. 제10항 또는 제28항에 있어서, 상기 스페이서 형성 공정에서 상기 스페이서를, 수지를 경화시켜 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  32. 제28항에 있어서, 상기 스페이서는 점착재(粘着材)를 부착한 것으로 한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  33. 제10항 또는 제28항에 있어서, 상기 스페이서 형성 공정에서 상기 스페이서를 선형(線形)의 평면 패턴으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  34. 제30항에 있어서, 상기 분리 영역의 스페이서는 더미의 IC 칩으로 한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  35. 제10항 또는 제28항에 있어서, 상기 스페이서 형성 공정에서 상기 스페이서의 높이를 상기 패키지 집합체를 상기 기준 부재에 부착했을 때의, 상기 집합 회로 기판과 상기 기준 부재와의 간격과 대략 동일한 것으로 한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  36. 제1항에 있어서, 상기 부착 공정에서 상기 기준 부재에 상기 패키지 집합체를 진공 흡착하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  37. 제10항 또는 제36항에 있어서, 상기 스페이서는 내부에 흡착용 배관을 가지는 흡착용 부재로 하고,
    상기 부착 공정에서 상기 돌기 전극의 상단부에 다이싱 테이프를 부착하고, 상기 다이싱 테이프 및 상기 흡착용 부재를 각각 상기 기준 부재에 진공 흡착시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  38. 제28항 또는 제36항에 있어서, 상기 스페이서는 내부에 흡착용 배관을 가지는 흡착용 부재로 하고,
    상기 부착 공정에서 상기 IC 칩의 상면에 다이싱 테이프를 부착하고, 상기 다이싱 테이프 및 상기 흡착용 부재를 각각 상기 기준 부재에 진공 흡착시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  39. 제36항 내지 제38항 중 어느 한 항에 있어서, 상기 기준 부재는 주표면에 흡착구를 가지는 흡착용 배관을 내부에 구비하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  40. 제1항에 있어서, 상기 집합 회로 기판의 둘레 부분 중, 상기 집합 회로 기판을 둘러싸는 4변 중의 서로 대향하는 2변을 따른 둘레 부분에만 제조대를 설치한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  41. 제40항에 있어서, 상기 4변 중 나머지의 2변을 형성할 때, 절단 공정에서 이용하는 절단 방법과 동일한 절단 방법을 이용하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  42. 제40항에 있어서, 상기 4변 중 나머지의 2변을 형성할 때, 다이싱 법을 이용하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  43. 제40항에 있어서, 상기 4변 중 나머지의 2변의 길이를 복수의 분할 수(數)에 대하여 공통되고, 규격 치수의 원판(原板)의 1변을 등분할했을 때의 분할 길이의 대략 정수(整數) 분의 1의 길이로 되는 공통 길이로 한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  44. 제43항에 있어서, 상기 공통 길이를 76mm∼81mm로 한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  45. 제1항에 있어서, 상기 부착 공정에서 접착제를 사용하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  46. 제45항에 있어서, 상기 접착제로서 자외선 반응형 수지를 사용하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  47. 제45항에 있어서, 상기 접착제로서 열 반응형 수지를 사용하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  48. 제45항에 있어서, 상기 접착제로서 용제(溶劑) 반응형 수지를 사용하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  49. 제1항에 있어서, 상기 전극 형성 공정에서 상기 돌기 전극을 납땜 볼 전극으로 한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  50. 제1항에 있어서, 상기 절단 공정에서 다이싱 소(dicing saw)를 사용하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  51. 제1항에 있어서, 상기 기준 부재는 다이싱 테이프로 한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  52. 절단에 의하여 복수의 회로 기판으로 나누어지는 집합 회로 기판으로서,
    상기 집합 회로 기판의 둘레 부분 중, 상기 집합 회로 기판을 둘러싸는 4변 중 서로 대향하는 2변을 따른 둘레 부분에만 제조대를 설치하는 것을 특징으로 하는 집합 회로 기판.
  53. 제52항에 있어서, 상기 4변 중 나머지의 2변을 형성할 때 이용한 절단 방법이 상기 집합 회로 기판을 개개의 상기 회로 기판으로 분할할 때 이용하는 절단 방법과 동일한 것을 특징으로 하는 집합 회로 기판.
  54. 제53항에 있어서, 상기 4변 중 나머지의 2변을 형성할 때, 다이싱 법을 이용하는 것을 특징으로 하는 집합 회로 기판.
  55. 제51항에 있어서, 상기 4변 중 나머지의 2변의 길이를 복수의 분할 수에 대하여 공통되고, 규격 치수의 원판의 1변을 등분할했을 때의 분할 길이의 대략 정수 분의 1의 길이로 되는 공통 길이로 한 것을 특징으로 하는 집합 회로 기판.
  56. 제55항에 있어서, 상기 공통 길이는 76mm∼81mm로 한 것을 특징으로 하는 집합 회로 기판.
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