KR20000016960A - 반도체제조시유전체비반사코팅으로부터포토레지스트포이즌방지방법 - Google Patents

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KR20000016960A
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디르크 퇴벤
길영 이
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칼 하인쯔 호르닝어
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Abstract

반도체 기판상에 패턴화된 전도성 다층 배열을 형성하는 방법이 제공되어 위에 놓여있는 포토레지스트 층에 대해 유전체 비반사 코팅(DARC)을 형성하는 실리콘 옥시니트라이드 층에서 반응 질소 물질에 의한 포토레지스트 포이즌을 방지한다. 상기 기판은 한지역에 배치된 금속의 제 1 레벨 전도층을 가지며, 실리콘 이산화물의 유전체 절연층으로 코팅되고, 차례로 제 1 레벨 전도층 지역, 유전체 비반사 코팅(DARC) 실리콘 옥시니트라이드 층, 스핀-온 글래스(SOG)의 반응 질소 물질없는 유전체 스페이서 층, 및 포토레지스트 층이 놓인다. 유전체 스페이서 층은 DARC 실리콘 옥시니트라이드 층으로부터 포토레지스트 층으로 반응 질소 물질 전달을 방지하여, 포토레지스트 층의 포이즌을 막는다. 포토레지스트 층은 유전체 스페이서 층의 패턴 부분을 노출시키기 위하여 노출되고 현상된다. 유전체 스페이서 층의 노출 부분 및 DARC 실리콘 옥시니트라이드층의 대응 부분은 함께 제거되고, 한쌍의 직렬 에칭 단계에 의해 추후의 금속화를 위하여 제 1 레벨 전도층 부분을 노출시키도록 절연 층의 대응 부분이 제거된다.

Description

반도체 제조시 유전체 비반사 코팅으로부터 포토레지스트 포이즌 방지 방법{PREVENTION OF PHOTORESIST POISONING FROM DIELECTRIC ANTIREFLECTIVE COATING IN SEMICONDUCTOR FABRICATION}
본 발명은 반도체 제조, 특히 반도체 제조시 상호접속을 위하여 반도체 기판상에 패턴화된 전도성, 즉 전기 전도성 층을 형성하는 것과 관련하여 DARC 층을 바탕으로 하는 실리콘 옥시니트라이드(SiOxNy)에 의한 깊은 자외선(DUV) 포토레지스트 층의 포이즌을 제거하는 방법뿐 아니라, 반도체 제조시 유전체 비반사 코팅(DARC)에서 포토레지스트의 포이즌을 방지하는 것에 관한 것이다.
집적 회로(IC)를 형성하기 위하여 실리콘 같은 웨이퍼 기판상에 마이크로전자 반도체 장치의 제조시, 여러 금속층 및 절연층이 선택적인 순서로 그 위에 증착된다. 실리콘 이산화물, 실리콘 옥시니트라이드(SiOxNy), 플루오르화 실리게이트 글래스(FSG), 소위 플루오르화 실리콘 산화물, 스핀-온 글래스(SOG)등의 절연층은 상기 경우일수있는 웨이퍼 기판의 평탄화(층 평탄화)를 달성하기 위하여 금속층, 예를들어 중간 유전체 (IMD) 층 사이의 전기 절연부, 보호 층, 갭 충전 층으로서 사용한다. 각각의 층은 플라즈마 향상 화학 기상 증착(PECVD), 대기압 CVD 등 같은 통상적인 기술에 의해 증착된다.
통상적으로, 실리콘 기판 포함 장치상에 증착된 제 1 레벨 금속 층은 제 2 레벨 금속 층과 하나 이상의 절연층에 의해 분리된다. 이것은 차례로 제 3 레벨 금속 층과 하나 이상의 다른 절연층에 의해 분리될수있다. 이들 금속층은 사이에 있는 절연층에서 에칭된 바이어스 또는 작은 홀 또는 구멍을 통한 금속화에 의해 상호접속된다.
이런 목적을 위하여, 적층된 층은 바이어스를 형성하기 위하여 IC 설계와 일치하여 그 위에 패턴을 제공하도록 포토리소그래픽 처리된다. 웨이퍼 기판상 상부층은 마스크를 통해 패터닝하기 위하여 광 반응 중합 재료의 포토레지스트 층으로 커버된다. 가시광 또는 자외선(UV) 같은 광은 마스크를 통하여 포토레지스트 층으로 향하여 상기 층을 마스크 패턴으로 노출시킨다. 포토레지스트 층의 중합 재료는 광에 투명하지만 광 개시 반응에 의해 그 화학 특성을 변화시키도록 광과 반응한다.
폴리이미드 같은 광 흡수 중합체의 유기체 ARC 층 같은 비반사 코팅 ARC 층은 일반적으로 웨이퍼 기판의 상부에 제공되어 보다 균일한 처리를 위하여 포토레지스트에 다시 광의 반사를 최소화한다.
포토레지스트는 음 또는 양의 형태이고, 음의 포토레지스트에서, 노출된(중합된) 영역은 녹지 않으며 반면 노출되지 않은(중합되지 않은) 영역은 추후에 제공된 현상액으로 용해된다. 양의 포토레지스트에서, 노출된(품질 저하된) 가용성 영역은 현상액으로 녹지만 노출되지 않은(비가용성) 영역은 그대로 남는다. 양쪽 예에서, 웨이퍼 기판상에 남아있는 포토레지스트 재료는 차례로 적절한 층의 에칭을 위한 마스크로서 사용하기 위하여 패턴을 형성한다.
층 재료가 인접 층과 다른 물리적 화학적 특성이면, 인접한 레벨 금속 층과 접속하기 위하여 유전층의 바이어스를 형성할때 에칭 처리가 다르다. 에칭은 균일한 수직 벽 구조 또는 프로파일의 에칭 구조를 제공하기 위하여 등방성(모든 방향에서 똑같이 노출된 표면을 에칭)과 구별되는 이방성(높은 비율의 수직 방향 에칭 및 낮은 비율 또는 억제된 수평 방향 에칭)이다. 에칭은 에칭된 재료 및 이웃하는 재료의 물리 및 화학 특성에 따라 습식 에칭(용액) 또는 건식 에칭(플라즈마 에칭 또는 반응 이온 에칭) 기술에 의해 이루어진다.
동일 영역에서 보다 많은 구성요소를 설치하기 위하여 웨이퍼 기판상 이용 가능한 영역에 장치 구성요소의 집적(접속)을 최대화하기 위하여, 소형화가 요구된다. 보다 좁은 금속 라인 및 보다 밀접한 피치 크기가 구성요소의 밀집한 패킹을 달성하기 위하여 필요할때, 그것들은 미세한 허용오차를 가지므로 결함에 대해 보다 약점을 가진다. 이것은 현재 서브-쿼터 미크론(0.25 미크론, 즉, 250 나노미터(㎚) 또는 2,500 옴스트롱) 크기에서 베리 라지 스케일 집적화 불리는 것으로 IC 소형화가 증가할때 명백하다.
비교에 의해, 가시광은 400-700 ㎚(4,000-7,000 옴스트롱)의 파장 스펙트럼을 가지며, UV 광은 100-400 ㎚(1,000-4,000 옴스트롱)의 파장 스펙트럼을 가진다. 일반적으로, 중간 UV(MUV) 광은 약 365 ㎚의 파장을 가지며, 깊은 UV(DUV) 광은 약 248 ㎚ 또는 그 이하의 파장을 가진다.
서브 쿼터 미크론 크기에서, 구멍 또는 윈도우, 미세한 구조 라인 등을 웨이퍼 기판의 여러 층에 형성하기 위하여 포토리소그래픽 처리와 관련된 목표된 높은 종횡비(깊이 대 넓이)는 단락 회로등을 유발할수있는 가깝게 간격지게 떨어진 구성요소의 접촉 같은 목표되지 않은 결함을 방지하기 위하여 매우 엄격한 허용오차를 요구한다.
방사선 소스로부터 포토레지스트 층의 광 반응 중합 재료를 통하여 마스크 패턴화 입사광의 전달 동안, 상기 광은 노출된 패턴 영역에서 광반응을 시작하기 때문에 점차적으로 흡수된다. ARC 층에 도달하는 몇몇 입사광은 흡수되지 않고 오히려 포토레지스트 층에 다시 반사되고 산란되기 때문에, 입사광과 간섭 및 정상파의 형성이 발생한다.
광반응 중합 재료와 호환하지 않는 오염물은 ARC 층 또는 다른 수직 층으로부터 포토레지스트 층으로 이동할 수 있다. 이들 오염물은 포토레지스트 층을 포이즌하여, 간섭 반응이 발생하고 중합 재료와 이질적인 화학 상호작용에 의해 반응의 비균일성을 유발한다. 이것은 일반적으로 포토레지스트 포이즌이라 불리고 양의 포토레지스트가 사용되는 경우 포토레지스트 푸팅(footing), 또는 음의 포토레지스트가 사용되는 경우 포토레지스트 핀칭(piching)의 형성을 유발한다.
특히, 현상중 포토레지스트 층의 노출된 패턴 영역은 비균일한(수직이 아닌) 측벽을 가지는 포토레지스트 프로파일 또는 구조를 가진다. 에칭후, 포토레지스트 푸팅 또는 포토레지스트 핀칭 문제는 아래놓여있는 층 또는 층들에 포토레지스트 패턴의 불완전한 전사를 유발하고, 궁극적으로 에칭된 구조가 목표된 IC 설계와 부정확하게 비교되기 때문에 최소 공간 능력을 제한한다.
반도체 장치 제조의 몇몇 예는 다음 종래 기술에 도시된다.
[1] 1975년 5월 20일에 특허된 U.S. 특허 3,884,698(Kakihama 등)는 차례로 절연층, 불투명한 금속 ARC 층, 및 포토레지스트 층을 가지는 반도체 기판을 개시한다. 금속 ARC 층은 대부분의 입사광을 흡수하여 단지 작은 부분만이 포토레지스트 층에 다시 반사된다. 여기에 포함된 문제는 포토레지스트의 입사 및 반사 광 사이의 간섭이 최소 노출 노드 및 최대 노출 안티노드(antinode)를 가지는 정상파를 형성하는 것이다. 올바른 안티노드 노출에 대한 광의 세기는 부족한 노출 노드를 유발하여, 현상중에 포토레지스트 패턴은 아래놓여있는 층의 정확한 에칭을 위하여 완전히 개방되지 않는다. 대조하여, 노드 노출 및 패턴의 완전한 개방을 위한 증가된 세기의 광은 과도한 노출의 안티노드 및 빈약한 패턴 경계를 유발한다. 이것은 반사된 광을 제거하고, 반사된 광을 억제하고 정상파 크기를 감소시키기 위하여 절연 및 금속 ARC 층 두께를 선택함으로써 완화된다.
[2] 1985년 1월 1일에 특허된 U.S. 특허 4,491,628(Ito 등)는 현상액에 따라, 거의 수직 측면을 달성하기 위하여 깊은 UV 포토리소그래피를 위한 양 또는 음의 포토레지스트를 개시한다. 이것은 노출되고 노출되지 않은 지역의 극성(가용성) 변화를 유발하는 산분해를 겪는 산 그룹, 방사선 분해중 산을 생성하는 광 개시제, 광 개시제의 감광도를 변경하기 위하여 방사선을 흡수하는 감광제, 예를들어 다이를 가지는 중합체로 형성된다.
[3] 1986년 5월 6일 특허된 U.S. 특허 4,587,138(Yau 등)는 차례로 절연층, 알루미늄 층, 다이 포함 SOG 층을 가지는 반도체 기판을 개시하고, 상기 다이는 SOG 층이 ARC 층, 및 포토레지스트 층으로서 기능하도록 한다. 다이 함유 SOG ARC 층은 200 ℃ 이상의 온도에서 합금 및 밀봉 패시베이션뿐 아니라 비반사 포토리소그래픽 패터닝을 허용하고 표면 힐록(hillock) 형성 및 알루미늄 층의 내부 보이드를 방지한다. 패시베이션 단계에서, 실리콘 옥시니트라이드 밀봉층은 부가된다. 다이 함유 SOG ARC는 만약 포토레지스트 처리가 다시 시작되어야 하면, 포토레지스트만 스트립되고 SOG ARC이 아닌 유기체, 예를들어 폴리이미드상에 장점을 가진다.
[4] 1989년 4월 11일에 특허된 U.S. 특허 4,820,611(Arnold, Ⅲ 등)는 금속 및 포토레지스트 층 사이에 TiN(티타늄 질화물) ARC 층을 배치함으로써 포토리소그래픽 패터닝동안 IC 구조상 금속 층으로부터 포토레지스트 층으로 반사된 광을 감소시키는 것을 개시한다. TiN ARC 층 두께는 광 반사 및 산란으로 인해 정상파 간섭을 감소시키기 위한 방사선 파장 및 금속 층 광학 특성에 따른다. TiN ARC 용도는 금속 또는 굴절 ARC 용도 및 유기체, 예를들어 다이 함유 폴리이미드, ARC 용도와 구별된다.
[5] 1991년 1월 1일에 특허된 U.S. 특허 4,981,530(Clodge 등)는 반도체 기판상에서 유기체 절연층에 대한 SOG의 이용을 개시한다. 물은 용매에서 아미노 알콕시 실란과 반응되고, 결과적인 용액은 에이징되고, 기판상에서 스핀 코팅되고 산소없는 불활성 질소 환경에서 사다리형 실세스퀴오산 폴리머로 경화된다. 이런 SOG 재료는 빈약한 평탄화 특성을 나타내는 폴리이미드 수지 및 스트레스로 인한 크랙킹 및 빈약한 부착을 나타내는 폴리실록산 같은 공지된 유기체 절연 층과 구별된다.
[6] 1993년 6월 15일에 특허 U.S. 특허 5,219,788(Abernathey 등)는 상기된 5개의 U.S. 특허 [1] 3,884,698(Kakihama 등), [2] 4,491,628(Ito 등), [3] 4,587,138(YaU 등), [4] 4,820,611(Arnold, Ⅲ 등), 및 [5] 4,981,530(Clodgo 등)에 관한 것이다. 상기 특허 [6]은 차례로 Ti 및 Al/Cu/Si의 금속 이중층, TiN ARC 층, Si, SiO2또는 SOG의 실리콘 함유 장벽층, 및 장치 구성요소의 감소된 라인 폭 및 피치를 가지는 고밀도 포토리소그래픽 패터닝을 위한 깊은 UV 포토레지스트층을 가져서, 포토레지스트 웨빙(webbing)(포토레지스트 푸팅) 형성을 방지하는 반도체 기판을 개시한다.
[6] U.S. 특허 5,219,788(Abernathey 등)에서, 포토레지스트는 상기 [2] U.S. 특허 4,491,628(Ito 등)에 의한 노출중 산 그룹을 형성하는 형태이다. 장벽층이 SOG로 형성될때, 상기 [5] U.S. 특허 4,981,530(Clodgo 등)에 의한 TiN ARC 층에 적용될수있다. 장벽층은 ARC 층의 TiN 및 포토레지스트 층의 산 그룹 사이에서 상호작용을 방지한다. TiN ARC 층은 장벽층에 대한 부착을 제공하고 고압 처리동안 장벽층으로부터 금속 이중층에 실리콘 전달을 방지한다. 물론 패터닝동안, TiN ARC층은 포토레지스트로 다시 광 반사를 억제한다.
실리콘 옥시니트라이드를 바탕으로 하는 DARC(유전체 비반사 코팅) 층은 반도체 제조시 몇몇 마스크 레벨에서 다수의 장점을 가진다. 상기 층들은 파괴성 간섭 및 흡수 모드에 사용되고 증착 처리동안 구성 및 특성은 잘 제어된다. 몇몇 응용에서, 상기 층들은 주어진 포토리소그래픽 단계 다음 에칭 처리시 하드 마스크로서 사용된다. 상기 층들은 가까운 미래에 유기체 스핀온 ARC 재료를 적어도 부분적으로 대체할 것이라 기대된다.
실리콘 옥시니트라이드 필름(층)의 단점은 존재하는 반응 오염물, 즉 반응 질소 물질(반응 질소 그 자체 및 다른 오염 선구 구성을 가지는 부수적인 자체 생성 반응 기능 그룹 함유 오염 성분을 포함)로 인해 현대 DUV(깊은 UV) 포토레지스트 시스템과 비호환적이라는 것이다. 이들 반응 질소 물질은 실리콘 옥시니트라이드 층을 이동하거나 확산시키고 포토레지스트 층의 중합체 재료의 구성과 화학적으로 상호작용한다.
상기된 바와같이, 상기 화학 상호작용, 통상적으로 포토레지스트 포이즌은 포토레지스트 푸팅 또는 포토레지스트 핀칭, 즉 포토리소그래픽 노출 및 현상 처리가 수행된후 아래놓여있는 기판상에 포토레지스트 프로파일의 비균일한 측벽을 유발한다. 포토레지스트 푸팅 또는 포토레지스트 핀칭 문제는 아래놓여있는 기판에 포토레지스트 패턴의 불완전한 전사를 유발하고 궁극적으로 IC 성분의 최소 공간 능력을 제한한다.
그러므로, 통상적인 실리콘 이산화물 캡 층은 반응 질소 물질의 확산을 최소화하기 위하여 스페이서 층으로서 실리콘 옥시니트라이드층 상에 증착된다. 그러나, 이런 실리콘 이산화물 캡 층에는 통상적으로 산소 및 질소 또는 질소 산화물(N2O)을 가지는 실란(SiH4)를 사용하는 PECVD 기술에 의해 반응 질소 함유 종이 증착되고, 및/또는 나머지 질소는 실리콘 옥시니트라이드 층으로부터 실리콘 이산화물 캡 층으로 확산할 수 있다. 양쪽 효과는 상기된 포이즌 현상을 다시 유발할 수 있다.
상기 문제가 이 시점에서 완전히 이해되지 않았지만, 수소 및 질소 같은 반응 오염물이 질소 산화물 등을 가지는 실란(SiH4)을 사용하는 PECVD 기술에 의해 증착된 다음 실리콘 이산화물 바탕 층에 선구 구성으로서 남는다는 것이 믿어진다. 상기 반응 질소의 존재시, 아민 같은 자체 생성 반응 오염 성분에는 오염 선구 구성으로서 남는 부수적인 수소 및/또는 다른 종이 형성된다는 것이 고려된다. 상기 반응 질소 및 상기 자체 생성 반응 오염 성분은 상기 포이즌 문제를 유발하도록 위에놓여있는 포토레지스트 층과 인터페이스에서 확산된다는 것이 이해된다.
명세서 및 청구범위에 사용된 바와같이, 용어 "반응 질소 물질"은 반응 질소 그 자체 및 수소같은 다른 오염 선구 구성을 가지는 부수적인 자체 생성 반응 오염 성분을 포함하는 반응 질소 함유 물질이다(즉, 반응 질소 함유 오염 성분).
통상적인 유기체 ARC를 사용하여 이중 물결 무늬 금속화 방법을 포함하는 반도체 기판상에 패턴화된 전도성 다층 배열을 형성하기 위한 통상적인 종래 제조 기술은 다음과 같다:
(1) 금속의 제 1 레벨 전도층을 가지는 아래놓여있는 반도체 웨이퍼 기판상에 실리콘 이산화물의 금속간 유전체(IMD) 졀연층을 증착하고, 절연층상에 제 1 유기체 ARC 층을 증착하고 상기 유기체 ARC 층상에 제 1 포토레지스트 층을 증착하고, 포토레지스트 층에서 접촉 홀(구멍)을 개방하기 위하여 패터닝(포토리소그래픽 노출 및 현상)하는 단계;
(2) 구멍을 깊게하고 아래놓여있는 절연층을 노출하기 위하여 유기체 ARC 층을 개방 에칭하는 단계;
(3) 넓어진 구멍을 깊게하고 아래놓여있는 제 1 레벨 전도층을 노출시키는 비아를 형성하기 위하여 마스크로서 포토레지스트 층을 사용하여 절연층을 유전체 에칭하고, 포토레지스트 층 및 유기 ARC 층을 스트립핑하는 단계;
(4) 절연층상에 제 2 유기체 ARC 층을 증착하여, 상기 비아가 잔류 유기체 ARC 재료로 채워지고, 유기체 ARC 층상에 제 2 포토레지스트 층을 증착하고, 비아를 둘러싸는 포토레지스트 층에 상호접속 트렌치를 개방하기 위하여 패터닝(포토리소그래픽 노출 및 현상)하는 단계;
(5) 절연층에 있는 비아를 충전하는 나머지 유기체 ARC 재료의 상부 부분을 제거하는 동안, 트렌치를 더 깊게하고 아래놓여있는 절연층을 노출하기 위하여 유기 ARC 층을 개방 에칭하고, 따라서 포토레지스트 층의 트렌치 패턴이 상기 개방 에칭 처리의 비선택성으로 인해 넓어지는 단계;
(6) 비아의 나머지 유기체 ARC 재료의 간섭으로 인해 비아를 둘러싸는 펜스를 남기는, 절연층에서 트렌치를 더 깊게하고 대응하는 트렌치를 형성하기 위해 절연층을 유전체 에칭하고, 포토레지스트 층 및 유기체 ARC 층을 스트립핑하는 단계;
(7) 절연층을 습식 세척하고, 생성된 비아 및 트렌치 패턴을 과도하게 채우고 비아에 노출된 제 1 레벨 전도층과 전도성 접촉을 형성하기 위하여 절연층상에 금속의 제 2 레벨 전도층을 증착하는 단계; 및
(8) 나머지 전도 재료를 제거하고 몇몇 과도한 폴리싱으로 절연층의 표면을 노출하기 위하여 제 2 레벨 전도층을 화학 기계적 폴리싱(CMP)하는 단계.
유기체 ARC 에칭이 폭 제어 문제를 유발하고 절연층에 남겨진 펜스가 전도층의 보이드 형성과 추후의 신뢰성 문제를 유발하는 것이 명백하다.
본 발명의 목적은 반도체 기판의 제조 동안 만약 달성된다면 제조 비용을 감소시키고, 장치상 구성요소의 최소 공간 능력을 제한하는 아래놓여있는 기판에 불완전한 패턴 전사를 유발하는 포토레지스트층 포이즌 및 포토레지스트 푸팅 또는 포토레지스트 핀칭 문제를 방지하기 위하여 반응 질소 물질의 확산을 막는 포토레지스트 층에 대한 DARC 층으로서 실리콘 옥시니트라이드의 배열을 제공하는 것이다.
도 1a 내지 도 1h는 종래 기술에 따라 반도체 기판상에 패턴화된 전도성 다중층을 형성시 일련의 수직 단면도.
도 2a 내지 도 2g 도는 본 발명의 실시예에 따른 반도체 기판상에 패턴화된 전도성 다중층을 형성시 일련의 유사한 수직 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21' : 웨이퍼 기판 22' : 제 1 레벨 전도층
23' : IMD(금속간 절연체) 절연층
25' : 양의 포토레지스트 재료의 제 1 포토레지스트 층
41 : DARC(유전체 비반사 코팅) 실리콘 옥시니트라이드 층
41a : DARC 실리콘 옥시니트라이드 층에서 폴리싱된 상부 표면
42 : 필수적으로 반응 질소 물질없는 유전체 스페이서층
43 : 접촉홀(구멍) 43a : 깊어진 접촉 홀
44 : 비아(구멍)
45 : 양의 포토레지스트 재료의 제 2 포토레지스트 층
46 : 상호접속 트렌치 47 : 비아 트렌치
48 : 제 2 레벨 전도층
48a : 제 2 레벨 전동층에서 폴리싱된 상부 표면
40 : 반도체 장치 또는 마이크로칩
상기 단점은 반도체 제조시 위에놓여있는 깊은 UV(DUV) 포토레지스트 층에 대해 유전체 비반사 코팅(DARC)으로서 실리콘 옥시니트라이드층의 시스템을 제공함으로써 본 발명에 따라 제거되고, 여기서 반응 질소 물질없는 유전체 재료의 얇은 층은 유전체 스페이서 층으로서 끼워진다.
끼워진 반응 질소 물질없는 유전체 스페이서 층은 DARC 옥시니트라이드층에 의해 DUV 포토레지스트 층의 포이즌을 제거한다. 유전체 스페이서 층은 DUV 포토레지스트 포이즌을 막기 위하여 DARC 실리콘 옥시니트라이드층상에 스핀 온 글래스(SOG)의 얇은 층을 스핀 증착함으로써 제공된 바와같은 실리콘 이산화물 바탕 재료로 형성된다. 양쪽 SOG 및 포토레지스트 층 중합체 재료는 포토레지스트 재료가 통상적인 반도체 제조시 스핀-온 기술에 의해 일반적으로 제공되기 때문에 집적 방식으로 동일 기구(트랙)상에 순서적으로 바람직하게 제공될수있다. 이것은 제조 비용을 효과적으로 감소시킬수있다.
본 발명에 따라, 반도체 기판상 패턴화된 전도 다중층 배열을 형성하는 방법이 제공된다. 상기 방법은 절연층이 제 1 전도층 지역위에 놓이도록 선택적인 지역에 증착된 금속의 제 1 전도층을 가지는 반도체 기판의 표면상에 실리콘 이산화물의 유전체 절연층을 제공하는 것을 포함한다. 상기 방법은 유전체 비반사 코팅(DARC)을 충분히 형성하기 위하여 절연층상에 실리콘 옥시니트라이드 층을 제공하고, 상기 DARC 실리콘 옥시니트라이드 층으로부터 반응 질소 물질 전달을 충분히 방지하기 위하여 DARC 실리콘 옥시니트라이드 층상에 반응 질소 물질없는 유전체 스페이서 층을 제공하는 것을 더 포함한다. 포토레지스트 층은 유전체 스페이서층상에 제공된다.
포토레지스트 층은 아래놓여있는 유전체 스페이서층의 선택적인 패턴 부분을 커버하지 않기 위하여 선택적으로 노출되고 현상된다. 커버되지 않은 유전체 스페이서 층의 패턴 부분은 기판에서 제 1 전도층 지역에 비해 위에 배열된다. 유전체 스페이서 층의 이들 패턴 부분 및 DARC 실리콘 옥시니트라이드 층의 대응하는 아래놓여있는 부분은 아래놓여있는 절연층의 대응하는 부분을 커버하지 않기 위하여 제거된다. 절연층의 커버되지 않은 부분은 제 1 전도층의 지역을 커버하지 않기 위하여 제거된다.
특히, 유전체 스페이서층은 필수적으로 반응 질소 물질없는 스핀온 글래스 같은 필수적으로 반응 질소 물질 없는 실리콘 이산화물 재료로 형성되고, 포토레지스트 층은 반응 질소 물질 포이즌에 민감한 유기체 포토레지스트 재료로 형성된다.
통상적으로, 유전체 스페이서 층의 커버되지 않은 패턴 부분 및 DARC 실리콘 옥시니트라이드 층의 대응하는 아래놓여있는 부분은 챔버 지역에서 제 1 에칭 단계 동안 함께 제거되고, 절연층의 커버되지 않은 부분은 동일한 챔버 지역에서 제 1 에칭 단계 바로 다음 제 2 에칭 단계에서 제거된다. 제 1 및 제 2 에칭 단계는 바람직하게 플루오르 함유 화학작용을 사용한 반응 이온 에칭(RIE)에 의해 수행된다.
상기 방법은 유전체 스페이서 층을 노출시키기 위하여 현상된 포토레지스트 층의 나머지를 제거하고, 유전체 스페이서층 및 유전체 스페이서 층의 이미 제거된 패턴 부분에 관련하여 둘레에 추가의 포토레지스트 층을 제공하는 단계를 더 포함한다. 다른 포토레지스트 층은 유전체 스페이서 층의 이미 제거된 패턴 부분을 둘러싸는 보다 넓어진 패턴 부분을 커버하지 않기 위하여 선택적으로 노출되고 현상된다.
그리고나서, 유전체 스페이서 층의 커버되지 않은 넓어진 패턴 부분, DARC 실리콘 옥시니트라이드 층의 대응하는 아래놓여있는 부분, 및 이미 커버되지 않은 제 1 전도층 지역을 둘러싸는 절연층의 아래놓여있는 넓어진 부분의 상부 부분은 제거된다. 마지막으로, 금속의 제 2 전도층은 절연층의 넓은 패턴 부분 및 제 1 전도층 지역의 이미 커버되지 않은 패턴 부분과 전도 접촉부에 제공된다.
통상적으로, 절연층은 약 5,000-10,000 옴스트롱의 두께로 제공되고, DARC 실리콘 옥시니트라이드층은 약 300-1,500 옴스트롱의 두께로 제공되고, 유전체 스페이서층은 약 2500-1,000 옴스트롱의 두께로 제공된다.
중요하게, 유전체 스페이서 층 및 포토레지스트 층은 동일 증착 지역에서 비반사 코팅 실리콘에 순서적으로 증착함으로써 제공될수있다.
본 발명의 바람직한 특징에 따라, 상기 방법은 DARC를 형성하는 실리콘 옥시니트라이드 층으로부터 위에놓여있는 포토레지스트 층으로 포토레지스트 층의 반응 질소 물질 포이즌을 방지하기 위하여 반응 질소 물질 흐름을 방지하기 위하여 반도체 제조시 웨이퍼 기판을 처리하는 단계를 포함한다. 상기 방법은 DARC 실리콘 옥시니트라이드 층으로부터 포토레지스트 층으로 반응 질소 물질 전달을 충분히 방지하기 위하여 DARC 실리콘 옥시니트라이드 층 및 위에놓여있는 포토레지스트 층 사이에 필수적으로 반응 질소 물질없는 유전체 스페이서 층을 삽입하는 단계를 포함한다.
본 발명은 상기 방법에 의해 생성된 제품에 관한 것이다.
본 발명은 첨부 도면 및 청구범위와 함께 취해진 다음 상세한 설명으로부터 쉽게 이해될 것이다.
도면은 비례적이 아니고, 도시된 몇몇 부분은 보다 쉬운 이해를 위하여 확대되었다는 것이 주의된다.
도 1a 내지 도 1h를 참조하여, 웨이퍼 기판(21), 제 1 레벨 전도층(22), IMD(중간 금속 유전체) 절연층(23), 폴리싱된 절연층의 상부 표면(23a), 제 1 유기체 ARC(비반사 코팅) 층(24), 양의 포토레지스트 재료의 제 1 포토레지스트 층(25), 접촉 홀(구멍)(26), 깊어지고 넓어진 접촉 홀(26a), 비아(구멍)(27), 제 2 유기체 ARC 층(28), 양의 포토레지스트 재료의 제 2 포토레지스트 층(29), 상호접속 트렌치(30), 넓어진 트렌치(30a), 비아 트렌치(31), 펜스(32), 제 2 레벨 전도층(33), 및 폴리싱된 제 2 레벨 전도층의 상부 표면(33a)을 가지는 종래 기술 반도체 장치 또는 마이크로칩(20)의 8개 제조 단계가 도시된다.
도 1a 내지 도 1h는 통상적인 유기체 ARC를 사용하는 이중 물결 무늬 금속화 방법을 포함하는 반도체 기판상 패턴화된 전도성 다층 배열을 형성하기 위한 통상적인 종래 기술의 단계를 도시한다.
도 1a는 실리콘의 웨이퍼 기판(21)을 가지는 반도체 장치 또는 마이크로칩(2)을 도시하고, 상기에서 텅스텐같은 금속의 제 1 레벨 전도층(22)은 선택적인 지역에서, 차례로 실리콘 이산화물의 IMD 절연층(23), 제 1 유기체(ARC) 층(24), 및 양의 포토레지스트 재료의 제 1 포토레지스트 층(25)이 증착된다. 그 다음 제 1 유기체 ARC 층(24)의 아래놓여있는 패턴을 노출시키기 위하여 접촉 홀(26)을 개방하도록 패터닝(포토리소그래픽 노출 및 현상)한다.
이것은 제 1 레벨 전도층을 가지는 기판상에 절연층을 증착하는 단계, 상기 절연층상에 제 1 유기체 ARC 층을 증착하는 단계, 상기 유기체 ARC 층상에 제 1 포토레지스트 층을 증착하는 단계, 및 접촉 홀을 개방하기 위하여 포토레지스트 층을 패터닝하는 결합 단계(1)후 반도체 장치(20)의 상태이다.
도 1b는 절연층(23)의 아래놓여있는 패턴 영역을 노출시키기 위하여 유기체 ARC 층(24)을 통하여 깊어지고, 아직 넓어지지 않은 접촉 홀(26a)를 제공하는, 유기체 ARC 층(24)의 개방 에칭후 반도체 장치(20)를 도시한다. 접촉 홀(26a)은 ARC 개방 에칭 처리의 비선택성으로 인해 접촉 홀(26)에 비해 넓어진다. 이것은 구멍을 넓게하고 아래놓여있는 절연층을 노출시키기 위하여 제 1 유기체 ARC 층의 개방 에칭 단계(2)후 반도체 장치의 상태이고, 상기 방법에 의해 구멍 패턴은 에칭 비선택성으로 인해 넓어진다.
도 1c는 제 1 레벨 전도층(22)의 아래놓여있는 지역을 노출시키기 위하여 절연층(23)의 비아(27)를 제공하도록 넓어진 구멍(26a)을 깊게하는, 마스크로서 포토레지스트 층(25)을 사용하여 절연층(23)의 에칭후 반도체 장치(20)를 도시한다. 이 다음 단계는 포토레지스트 층(25) 및 유기체 ARC 층(24)의 스트립핑이다. 이것은 넓어진 구멍을 깊게하고 아래놓여있는 제 1 레벨 전도층을 노출시키는 비아를 형성하기 위하여 마스크로서 포토레지스트 층을 사용하여 절연층 에칭하고, 포토레지스트 층 및 유기체 ARC 층을 스트립핑한 단계(3)의 반도체 장치의 상태이다.
도 1d는 비아(27)가 나머지 유기체 ARC 층 재료로 채워지는 절연층(23)상에 제 2 유기체 ARC 층(28)을 제공한후, 차례로 유기체 ARC 층(28)상에 양의 포토레지스트 재료의 제 2 포토레지스트 층(29)을 인가하는 반도체 장치(20)를 도시한다. 이 다음 단계는 비아(27)를 둘러싸는 상호접속 트렌치(30)를 개방하기 위하여 포토레지스트 층(29)의 패터닝(포토리소그래픽 노출 및 현상)이다. 이것은 절연층상에 제 2 유기체 ARC 층을 증착하여, 비아에 나머지 유기체 ARC 재료가 충전되고, 유기체 ARC 층상에 제 2 포토레지스트 층을 증착하고, 그 다음 비아를 둘러싸는 포토레지스트 층에 상호접속 트렌치를 개방하기 위하여 패터닝하는 결합 단계(4)후 반도체 장치(20)의 상태이다.
도 1e는 절연층(23)의 아래놓여있는 패턴 영역을 노출시키기 위하여 유기체 ARC 층(28)을 통하여 깊어지고, 아직 넓어지지 않은 트렌치(30a)를 제공하는 유기체 ARC 층(28)의 개방 에칭후 반도체 장치(20)를 도시한다. 트렌치(30a)는 유기체 ARC 에칭 처리의 비선택성으로 인해 트렌치(30)에 비해 넓어진다. 비아(27)의 나머지 유기체 ARC 재료의 몸체는 리세스되지만 유기체 ARC 에칭 처리에 의해 완전하게 제거되지 않는다. 이것은 절연층에서 비아를 충전하는 나머지 유기체 ARC 재료의 상부 부분을 제거하는 동안, 트렌치를 깊게하고 아래놓여있는 절연층을 노출시키기 위하여 제 2 유기체 ARC 층의 개방 에칭하여, 포토레지스트 층의 트렌치 패턴이 에칭 비선택성으로 인해 넓어지는 단계(5)후 반도체 장치(20)의 상태이다.
도 1f는 절연층(23)의 상부 부분으로 트렌치(30a)의 패턴을 연장하는 트렌치(31)를 통하여 절연층(23)을 형성하기 위해 목표된 깊이로 에칭하고, 포토레지스트 층(29) 및 유기체 ARC 층(28)을 스트립핑하는 단계후 반도체 장치(20)를 도시한다. 비아(27)에서 나머지 유기체 ARC 재료의 존재로 인해, 펜스(32)는 비아(27)를 둘러싸는 비아 트렌치(31)의 중앙 부분에서 절연층(23)에 남겨진다. 이것은 비아에서 나머지 유기체 ARC 재료의 간섭으로 인해 비아를 둘러싸는 펜스를 남기는, 추가의 유기체 ARC 층 트렌치를 깊게하고 절연층의 대응하는 트렌치를 형성하기 위하여 절연층을 에칭하고, 상기 포토레지스트 층 및 유기체 ARC 층을 스트립핑하는 단계의 결합 단계(6)후 반도체 장치(20)의 상태이다.
도 1g는 절연층(23)을 습식 세척후, 형성된 비아 트렌치(31)를 과도하게 충전하고 제 1 레벨 전도층(22)과 전도 접촉을 형성하는 절연층(23)상 알루미늄같은 금속의 제 2 레벨 전도층(33)의 증착 다음반도체 장치(20)를 도시한다. 이것은 절연층을 습식 세척하고, 형성된 비아 및 트렌치 패턴을 과도하게 충전하고 비아에 노출된 제 1 레벨 전도층과 전도 접촉을 형성하기 위하여 제 2 레벨 전도층을 증착하는 결합 단계(7)후 반도체 장치(200)의 상태이다.
마지막으로, 도 1h는 서로 동일 평면으로 절연층(23)상에 폴리싱된 상부 표면(23a) 및 제 2 레벨 전도층(33)상에 폴리싱된 상부 표면(33a)을 형성하기 위하여 제 2 레벨 전도층(33)으로부터 절연층(23)의 레벨로 나머지 제 2 레벨 전도 재료의 화학 기계적 폴리싱(CMP) 후 반도체 장치(20)를 도시하고, 몇몇은 상기 상부 표면에서 과도하게 폴리싱된다. 이것은 나머지 전도 재료를 제거하고 몇몇 과도하게 폴리싱된 절연층의 표면을 노출시키기 위하여 제 2 레벨 전도층의 CMP 최종 단계(8)후 반도체 장치(20)의 상태이다.
웨이퍼 기판(21)상에 제 1 레벨 전도층(22)을 제공하는 단계, 웨이퍼 기판(21)상에 절연층(23)을 증착하는 단계, 절연층(23)상에 유기체 ARC 층(24)을 제공하는 단계, 유기체 ARC 층(24)상에 포토레지스트 층(25)을 제공하는 단계, 포토레지스트 층(25)을 패터닝하는 단계, 유기체 ARC 층(24)을 에칭하는 단계, 및 절연층(23)을 에칭하는 단계는 통상적인 기술에 의해 이루어진다.
통상적인 유기체 ARC 층을 사용하는 상기된 종래 기술 방법은 유기체 ARC 층의 개방 에칭이 접촉 홀, 트렌치, 바이어스 등을 제공하는데 폭 제어 문제를 유발하는 중대한 단점을 가진다. 이것은 이웃하는 전도층의 로컬 보이드 형성을 유발하는 바이어스 등과 관련하여 둘레에 트렌치 펜스를 형성하는 상기 에칭된 영역의 폭 크기의 바람직하지 않은 증가로 인해 발생한다. 이것은 각각의 유기체 ARC 층(24 및 28)이 유전체 절연층(23)을 에칭하기 위하여 필요한 에칭에 의해 에칭될수없기 때문이다. 역으로, 유전체 절연층(23)은 각각의 유기체 ARC 층(24 및 28)을 에칭하기 위하여 필요한 에칭에 의해 에칭될수없다. 하기될 바와같이, 이들 종래 기술의 단점은 본 발명의 시스템에 의해 극복된다.
본 발명에 따라, DARC 실리콘 옥시니트라이드/SOG 시스템을 사용하는 이중 물결 무늬 금속화 방법을 포함하는 반도체 기판상에 패턴화된 전도 다층 배열을 형성하는 대응하는 제조 기술은 하기와 같이 종래 기술과 비슷한 단계이다:
[1] 절연층이 제 1 전도층 지역상에 배치되도록 선택적인 지역에 배치된 제 1 전도층을 가지는 반도체 기판의 표면상에 유전체 절연층을 제공하는 단계;
[2] 그 위에 DARC(유전체 비반사 코팅)를 충분히 형성하기 위하여 절연층상에 실리콘 옥시니트라이드층을 제공하는 단계;
[3] DARC 실리콘 옥시니트라이드 층으로부터 반응 질소 물질 전달을 충분히 방지하기 위하여 DARC 실리콘 옥시니트라이드상에 필수적으로 반응성 질소 물질없는 유전체 스페이서층을 제공하는 단계;
[4] 유전체 스페이서 층상에 포토레지스트 층을 제공하는 단계
[5] 패턴 부분이 기판의 제 1 전도층 지역에 비해 위에 배열되는, 아래놓여있는 유전체 스페이서 층의 선택적인 패턴 부분을 커버하지 않기 위하여 포토레지스트 층을 선택적으로 노출하고 현상하는 단계;
[6] 아래놓여있는 절연층의 대응 부분을 커버하지 않기 위하여 유전체 스페이서의 커버되지 않은 패턴 부분 및 DARC 실리콘 옥시니트라이드 층의 대응하는 아래 부분을 제거하는 단계; 및
[7] 기판의 제 1 전도층 지역을 커버하지 않기 위하여 절연층의 커버되지 않은 부분을 제거하는 단계.
추가의 단계는 아래와 같다:
[8] 유전체 스페이서 층을 노출시키기 위하여 현상된 포토레지스트 층의 나머지를 제거하는 단계;
[9] 유전체 스페이서층상 및 유전체 스페이서 층의 이미 제거된 패턴 부분에 관련하여 둘레에 추가의 포토레지스트 층을 제공하는 단계;
[10] 유전체 스페이서 층의 이미 제거된 패턴 부분을 둘러싸는 넓어진 패턴 부분을 커버하지 않기 위하여 추가의 포토레지스트 층을 선택적으로 노출하고 현상하는 단계;
[11] 유전체 스페이서층의 커버되지 않은 넓어진 패턴 부분 및 DARC 실리콘 옥시니트라이드 층의 대응하는 아래놓여있는 부분 및 미리 커버되지 않은 제 1 전도층 지역을 둘러싸는 절연 층의 아래놓여있는 넓어진 부분의 상부 코스 부분을 제거하는 단계; 및
[12] 절연층의 넓어진 패턴 부분상 및 제 1 전도층 지역의 미리 커버되지 않은 패턴 부분과 전도 접촉부에 제 2 전도층을 제공하는 단계.
도 2a 내지 도 2g를 참조하여, 웨이퍼 기판(21'), 제 1 레벨 전도층(22'), IMD(금속간 절연체) 절연층(23'), DARC(유전체 비반사 코팅) 실리콘 옥시니트라이드 층(41), DARC 실리콘 옥시니트라이드 층에서 폴리싱된 상부 표면(41a), 필수적으로 반응 질소 물질없는 유전체 스페이서층(42), 양의 포토레지스트 재료의 제 1 포토레지스트 층(25'), 접촉홀(구멍)(43), 깊어진 접촉 홀(43a), 비아(구멍)(44), 양의 포토레지스트 재료의 제 2 포토레지스트 층(45), 상호접속 트렌치(46), 비아 트렌치(47), 제 2 레벨 전도층(48), 및 제 2 레벨 전도층에서 폴리싱된 상부 표면(48a)을 가지는 본 발명의 실시예에 따른 반도체 장치 또는 마이크로칩(40)의 7가지 단계가 도시된다.
도 2a 내지 도 2g에서, 프라임(') 번호에 의해 지시된 부분은 도 1a 내지 도 1h와 동일한 부분이다.
도 2a 내지 도 2g는 DARC 층으로서 실리콘 옥시니트라이드 및 DARC 실리콘 옥시니트라이드 층과 위에놓이는 포토레지스트 층 사이 필수적으로 반응 질소 물질 없는 유전체 스페이서 층을 사용하여 반도체 기판상에 패턴화된 전도성 다층 배열을 형성하기 위한 방법의 단계를 도시한다.
도 2a는 실리콘의 웨이퍼 기판(21')을 가지는 반도체 장치 또는 마이크로 칩(40)을 도시하고, 상기에서 텅스텐같은 금속의 제 1 레벨 전도층(22')은 선택적인 지역에서 실리콘 이산화물의 IMD 절연층(23'), DARC(유전체 비반사 코팅)를 형성하는 실리콘 옥시니트라이드 층(41), 포토레지스트 포이즌을 방지하는 필수적으로 반응성 질소 물질없는 유전체 스페이서 층(42), 및 양의 포토레지스트 재료의 제 1 포토레지스트 층(25')의 순서로 증착된다. 이 다음 단계는 유전체 스페이서 층(42)의 아래놓여있는 패턴 영역을 노출시키기 위하여 접촉 홀(43)을 개방하기 위한 패터닝(포토리소그래픽 노출 및 현상) 단계이다. 절연층(23')의 두께는 층 적층부에서 DARC 실리콘 옥시니트라이드 층(41) 및 유전체 스페이서 층(42)에 대한 보상을 위하여 감소될수있다.
이것은 절연층이 제 1 전도층 지역에 놓이도록 지역의 제 1 전도층을 가지는 반도체 기판상에 유전체 절연층을 증착하고, 절연층상에 DARC 실리콘 옥시니트라이드 층을 증착하고, DARC 실리콘 옥시니트라이드 층상에 필수적으로 반응 질소 물질 없는 유전체 스페이서를 증착하고, 유전체 스페이서상에 포토레지스트 층을 제공하고, 패턴 부분이 기판의 제 1 전도층 지역에 비해 위에 정렬되는 유전체 스페이서층의 패턴 부분을 커버하지 않기 위하여 포토레지스트 층을 현상하는 단계 [1] 내지 단계 [5]후 반도체 장치(40)의 상태이다.
도 2b는 아래놓여있는 패턴 영역의 절연층(23')을 노출시키기 위하여 유전체 스페이서 층(42) 및 DARC 실리콘 옥시니트라이드 층(41)을 통하여 깊고, 아직 넓어지지 않은 접촉 홀(43a)을 제공하는 유전체 스페이서 층(42) 및 DARC 실리콘 옥시니트라이드 층(41)을 에칭후 반도체 장치(40)를 도시한다. 접촉 홀(43a)은 포함된 유전체 에칭 처리의 선택성으로 인해 접촉 홀(43)에 비해 넓어지지 않는다. 이것은 절연층의 대응 부분을 커버하지 않기 위하여 유전체 스페이서의 커버되지 않은 패턴 부분 및 DARC 실리콘 옥시니트라이드 층의 대응하는 아래놓여있는 부분을 제거하는 단계 [6]후 반도체 장치(40)의 상태이다.
도 2c는 마스크로서 유전체 스페이서 층(42)을 사용하여 제 1 레벨 아래놓여있는 전도층(22') 지역을 노출하기 위하여 절연층(23')에 비아(44)를 제공하도록 넓어지지 않은 접촉 홀(43a)을 깊게하는 절연층(23')의 유전체 에칭후 반도체 장치(40)를 도시한다. 이 단계 다음은 포토레지스트 층(25')의 스트립핑이다. 비아(44)를 형성하기 위한 에칭 동작은 깊어진 접촉 홀(43a), 즉 웨이퍼 기판(21')을 형성하기 위하여 사용된 에칭 동작이 나란한 한쌍의 에칭 동작을 위하여 동일 에칭 챔버에서 이루어질때 동일 챔버 지역내에서 바람직하게 수행된다. 이것은 기판에서 제 1 전도층의 지역을 커버하지 않기 위하여 절연층의 커버되지 않은 부분을 제거하는 단계 [7] 내지 [8]후, 유전체 스페이서 층을 노출시키기 위하여 포토레지스트 층을 스트립핑한 반도체 장치(40)의 상태이다.
도 2d는 유전체 스페이서 층(42)상에 양의 포토레지스트 재료의 제 2 포토레지스트 층(45)을 제공하고, 비아(44)를 둘러싸는 상호접속 트렌치(46)를 개방하기 위하여 포토레지스트 층(45)을 패터닝(포토리소그래픽 노출 및 현상)후 반도체 장치(40)를 도시한다. 이런 점에서, 새로운 ARC 증착은 영향받은 영역이 결합된 유전체 스페이서 층(42) 및 아래놓여있는 DARC 실리콘 옥시니트라이드 층(41) 적층 배열에 의해 일반적으로 커버되기 때문에 필요하다. 비록 비아(44)가 나머지 포토레지스트 층(45) 재료(도시되지 않음)로 부분적으로 충전될지라도, 이것은 트렌치(46)를 개방하기 위한 현상 처리동안 제거된다. 이것은 유전체 스페이서 층상 및 유전체 스페이서 층의 이미 제거된 패턴 부분에 관련하여 둘레에 추가의 포토레지스트 층을 제공하는 단계 [9] 내지 단계 [10]후, 유전체 스페이서 층의 이미 제거된 패턴 부분을 둘러싸는 넓어진 패턴 부분을 커버하지 않기 위하여 다른 포토레지스트를 노출시키고 현상한 반도체 장치(40)의 상태이다.
도 2e는 유전체 스페이서 층(42), DARC 실리콘 옥시니트라이드 층(41) 및 절연층(23')의 상부 코스 부분을 통하여 목표된 깊이로 깊어지고, 아직 넓어지지 않은 비아 트렌치(47)를 제공하기 위하여 유전체 스페이서 층(42), DARC 실리콘 옥시니트라이드 층(41) 및 절연층(23')의 상부 코스 부분의 부가적인 유전체 에칭후 반도체 장치(40)를 도시한다. 이 다음 단계는 포토레지스트 층(45)의 스트립핑이다. 트렌치(47)는 유전체 에칭 처리의 선택성으로 인해 트렌치(46)에 비해 넓어지지 않는다. 이것은 유전체 스페이서 층의 커버되지 않고 넓어진 패턴 부분 및 DARC 실리콘 옥시니트라이드 층의 대응하는 아래놓여있는 부분 및 미리 커버되지 않은 제 1 전도층 지역을 둘러싸는 절연층의 아래놓여있는 넓어진 부분의 상부 코스 부분을 제거하는 단계 [11]후 반도체 장치(40)의 상태이다.
도 2f는 절연층(23')을 습식 세척후, 내부에 형성된 비아 트렌치(47)를 과충전하고 제 1 레벨 전도층(22')을 형성하는 절연층(23')상에 알루미늄같은 금속의 제 2 레벨 전도층(48)을 증착한 반도체 장치(40)를 도시한다. 습식 세척 동작은 유전체 스페이서 층(42)을 제거할 수 있다. 이것과 관련하여, SOG 재료로 형성된 유전체 스페이서 층(42)의 성질은 일반적으로 보다 밀집한 실리콘 이산화물 및 실리콘 옥시트르라이드보다 희석되거나 버퍼된 HF에서 보다 빨리 에칭하도록 한다. 이것은 절연층의 넓어진 패턴 부분상 및 제 1 전도층 지역의 미리 커버되지 않은 패턴 부분과의 전도 접촉부에 제 2 전도층을 제공하는 단계 [12]후 반도체 장치(40)의 상태이다.
마지막으로, 도 2g는 제 2 레벨 전도층(48)으로부터 DARC 실리콘 옥시니트라이드층(41)의 레벨로 나머지 제 2 레벨 전도 재료의 화학 기계적 폴리싱(CMP)후 반도체 장치(40)를 도시한다. 이것은 DARC 실리콘 옥시니트라이드 층(41)상에 폴리싱된 상부 표면(41a) 및 서로에 대해 동일 평면으로 제 2 레벨 전도층(48)상에 폴리싱된 상부 표면(48a)을 형성하고, 몇몇은 상기 상부 표면에서 과도하게 폴리싱된다. DARC 실리콘 옥시니트라이드 층(41) 및 유전체 스페이서 층(42)에 대한 각 두께의 선택에 따라, 이들 층들은 적절한 습식 세척 및 CMP 동작에 의해 부분적으로 또는 완전히 제거될수있다.
웨이퍼 기판(21')상에 제 1 레벨 전도체층(22')을 제공하는 단계, 웨이퍼 기판(21')상에 절연층(23')을 증착하는 단계, 절연층(23')상에 DARC 실리콘 옥시니트라이드 층(41)을 증착하는 단계, DARC 실리콘 옥시니트라이드 층(41)상에 유전체 스페이서층(42)을 증착하는 단계, 유전체 스페이서층(42)상에 포토레지스트 층(25')을 제공하는 단계, 포토레지스트 층(25')을 패터닝하는 단계, 유전체 스페이서 층(42) 및 DARC 실리콘 옥시니트라이드 층(41)을 에칭하는 단계, 및 절연층(23')을 에칭하는 단계는 통상적인 기술에 의해 이루어진다. 유전체 스페이서 층(42)으로부터 포토레지스트 층(25')을 스트립핑하는 단계, 포토레지스트 층(45)을 유전체 스페이서 층(42)에 제공하는 단계, 포토레지스트 층(45)을 패터닝하는 단계, 유전체 스페이서 층(42), 실리콘 옥시니트라이드 층(41) 및 절연층(23')을 다시 에칭하는 단계, 절연층(23')을 습식 세척하는 단계, 절연층(23')상에 제 2 레벨 전도층(48)을 증착하는 단계, 및 DARC 실리콘 옥시니트라이드층(41) 및 제 2 레벨 전도층(48)을 화학 기계적으로 폴리싱하는 추가 단계는 통상적인 기술에 의해 이루어진다.
특히, 웨이퍼 기판(21')은 금속같은 실리콘 또는 다른 재료로 만들어질수있다. 제 1 레벨 전도층(22')은 텅스텐으로 만들어지고 제 2 레벨 전도층(48)은 알루미늄으로 만들어진다. 절연층(23')은 실리콘 이산화물로 만들어진다. 이것은 제 1 레벨 전도층(22')에 대한 절연 장벽으로서 사용한다.
바람직하게, 절연층(23')은 약 5,000-10,000 옴스트롱의 두께로 제공되고, DARC 실리콘 옥시니트라이드 층(41)은 약 3000-1,500 옴스트롱의 두께로 제공되고, 유전체 스페이서 층(42)은 약 250-1,000 옴스트롱의 두께로 제공된다.
DARC 실리콘 옥시니트라이드 층(41)의 두께는 파괴적인 간섭 또는 흡수 모드에서 동작하는 동안 선택된다.
포토레지스트 층은 약 193 내지 365 ㎚ 파장의 UV 파 방사선에 노출된다.
DARC 실리콘 옥시니트라이드 층 및 포토레지스트 층 사이의 필수적으로 반응 질소 물질 없는 유전체 스페이서 층을 사용하는 본 발명에 따른 상기 방법은 에칭 동작에 대하여 보다 나은 측벽 제어를 제공하고 포토레지스트 층으로부터 DARC 실리콘 옥시니트라이드 층을 물리적으로 및 기능적으로 분리하기 위한 얇은 장벽 또는 차폐층을 제공한다. 이런 분리는 상기 반응 질소 물질이 푸팅 또는 핀칭 형성을 유발하도록 포토레지스트층에 도달하고 포이증하는 것을 방지하기 위하여 DARC 실리콘 옥시니트라이드 층으로부터 반응 질소 물질 전달을 막는다.
또한, 유전체 스페이서 층은 바람직하게 투명하여 입사광은 DARC 실리콘 옥시니트라이드 층에 의한 최대 흡수를 위하여 포토레지스트 노출동안 쉽게 이동할것이다.
이들 장점은 유기체 ARC 층의 이용으로 형성된 종래 기술 폭 제어 및 펜스 형성 문제를 방지하여 발생한다. 이것은 유기체 ARC 재료가 유전체 재료 에칭에 의해 에칭될수없고 추후 재료가 유기체 ARC 재료 에칭에 의해 에칭될수없기 때문이다. 본 발명에 따라, 단지 유전체 에칭만이 포함되고 이것은 플루오르 함유 화학작용을 사용하는 RIE인 통상적인 드라이 에칭 기술에 의해 이루어질수있다.
BARL(하부 비반사 층) 같은 유기체 ARC 층의 종래 기술 이용보다 우수한 본 발명에 따른 유전체 스페이서 층(42)을 가지는 DARC 실리콘 옥시니트라이드 층(41)을 이용하는 것의 장점은 DARC 실리콘 옥시니트라이드 층(41)/유전체 스페이서 층(42) 결합 적층부가 추후의 처리를 위하여 하드 마스크를 제공하도록 사용할 수 있다는 것이다. 정말로, 우수한 공간 능력을 가지는 매우 얇은 포토레지스트 층(25')은 유전체 스페이서 층(42)의 선택적인 패터닝, 포토레지스트 층(25')의 스트립핑, 및 하드 마스크로서 유전체 스페이서 층(42)을 사용하여 DARC 실리콘 옥시니트라이드 층(41)의 선택적인 패터닝을 제공하기 위하여 사용될수있다.
특히, 전도층(22' 및 48'), 절연층(23') 및 DARC 실리콘 옥시니트라이드 층(41)은 유전체 스페이서 층(42)이 반응 오염 질소 물질이 없는 재료로 형성되고, 포토레지스트 층(25' 및 45)의 제공과 유사한 방식인 스핀-온 글래스(SOG) 같은 스핀-온 기술에 의해 통상적으로 제공되는한, 물리적 또는 화학적 기상 증착(PVD 또는 CVD)를 포함하는 임의의 적당한 기술에 의해 유전체 스페이서 층(42)이 제공될지라도, PECVD 기술에 의해 통상적으로 제공된다.
Dow Corning Co. 상업 제품 "Flowable Oxide" 같은 SOG의 이용은 종래 제조 처리 방법에 사용하고 본 발명에 따라 바람직하게 사용된다. 바람직한 SOG 재료는 용매를 제거하고 목표된 유리를 제공하기 위하여 베킹되는 수소 실세스퀴오산을 바탕으로 하는 재료를 포함한다.
SOG는 통상적으로 유기 용매에 용해된 용액에서 Si-0 함유 선구체로부터 쉽게 제조된다. SOG 용액은 포토레지스트 및 유기체 ARC 재료 같은 유기체 재료를 제공하기 위하여 일반적으로 사용된 기구(트랙)과 유사한 장치로 스핀 증착된다. 최종 SOG 두께는 스핀 속도 및 Si-O 바탕 수지 고체 성분을 통하여 쉽게 제어될수있다. 우수한 균일성의 SOG 필름은 약 250-1,000 옴스트롱의 두께로 증착될수있다.
SOG 재료는 상기 산화물, 예를들어 실리콘 이산화물과 비교하여 감소된 기계적 밀도의 SOG로 인해, PECVD 산화물과 비교하여 향상된 습식 에칭 비율(예를들어, 〉10x)을 가진다.
유기체 ARC 및 스핀온 기술에 의한 포토레지스트 재료 같은 유기 재료의 층을 형성하는 것과 같이, SOG 용액은 용매를 증발하고 목표된 Si-O 네트워크를 형성하기 위하여 일련의 베이킹 단계(드라이 베이크)를 겪는다. SOG 베이크에 대한 온도는 통상적으로 약 200-350℃, 바람직하게 약 250℃이다. 특히, SOG 용액은 모든 불활성, 즉 비반응 질소하에서 유전체 스페이서 층(42)을 형성하는 고체 산화물(실리콘 이산화물 바탕) 필름을 제공하기 위하여 실온에서 스핀-온 기술에 의해 증착되고, 처음에 약 150℃에서 시작하여 최종적으로 약 250℃로 베이킹된다.
이 온도는 포토레지스트 베이크의 온도 보다 높지만 플라즈마 증착 처리 온도보다 낮다. 예를들어, 포토레지스트 층(25' 및 45)은 스핀 온 증착에 의해 증착되고 90-150℃에서 베이킹된다. 다른 한편, CVD/PVD 및 PECVD 처리를 사용하여, 층(22' 및 48a)에 대한 금속은 약 450℃(CVD 또는 PVD 기술)까지의 온도에서 증착되고, 층(23')에 대한 실리콘 이산화물 및 층(41)에 대한 DARC 실리콘 옥시니트라이드 같은 유전체는 약 250-400℃의 온도, 특히 약 350℃(PECVD 기술에 의해) 온도에서 증착된다.
비록 스핀-온 증착 용액을 베이킹함으로써 형성된 SOG의 고체 산화물 필름이 PECVD 기술에 의해 증착된 실리콘 이산화물보다 작은 밀도(그래서 보다 다공성이다)일지라도, 유전체 스페이서 층(42)에서 SOG 재료의 반응 질소 물질 오염으로부터 자유도는 DARC 실리콘 옥시니트라이드 층(41)으로부터 포토레지스트 층(25' 또는 45)에 도달하기 위한 반응 질소 물질의 이동을 방지하기 위하여 사용하는 것이다. SOG 재료의 보다 작은 밀도 및 보다 다공성인 성질에도 불구하고, 상기 자유도는 포토레지스트 층(25' 또는 45)을 가지는 인터페이스로부터 떨어져 DARC 실리콘 옥시느트라이드 층(41) 및 그 성분을 유지하기 위하여 충분한 물리적 및 기능적 간격 구조로서 사용한다.
DARC 실리콘 옥시니트라이드 층(41)에 존재하는 반응 이동 질소 및 질소 함유 구성물은 상기 층으로부터 유전체 스페이서 층(42)으로 이동할것이다. 그러나, DARC 실리콘 옥시니트라이드 층(41)으로 따라갈수있는 임의의 상기 반응 오염 질소 물질은 희생 층인 유전체 스페이서 층(42) 및 포토레지스트 층(25')이 적층부에 남아있는 동안(도 2a-도 2e 참조) 포토레지스트가 포이즌하는 것을 충분히 방지하기 위하여 유전체 스페이서 층(42)에 유지되거나 포함된다.
종래 기술에 따라, DARC 실리콘 옥시니트라이드 층은 패턴화될 웨이퍼 기판상에 PECVD에 의해 증착되고, DARC 실리콘 옥시니트라이드 층으로부터 위에놓여있는 포토레지스트 층으로 반응 질소 물질의 직접적인 전달을 피하기 위하여 실리콘 이산화물 캡 층은 DARC 실리콘 옥시니트라이드 층상에 PECVD에 의해 증착된다. DARC 실리콘 옥시니트라이드 층 및 실리콘 이산화물 캡의 이런 나란한 증착은 한가지 종류의 동작으로 이루어지는 반면, 포토레지스트층은 그후 다른 종류의 동작으로 실리콘 이산화물 캡상에 스핀 기술에 의해 제공되고, 포토레지스트를 패터닝한다.
그러나, 종래 기술에 따라 포토레지스트 포이즌 및 푸팅 문제를 유발하는 반응 질소 물질은 본래 DARC 실리콘 옥시니트라이드 층, 및 실리콘 이산화물 캡 층에 존재한다. 그것들은 실란, 산소, 질소, 질소 산화물 등같은 PECVD 형 증착 처리 재료에서 반응 질소 성분으로 트레이스할수있고, 상기 실란은 실리콘 이산화물 또는 실리콘 옥시니트라이드의 형성동안 수소를 제공한다.
본 발명에 따라, 한종류의 동작에서 패턴화될 웨이퍼 기판상에 PECVD에 의해 DARC 실리콘 옥시니트라이드 층이 증착되고, 다른 종류의 동작에서 양쪽 유전체 스페이서 층 및 포토레지스트 층은 스핀온 기술에 의해 직렬 단계에서 집적 방식으로 제공될수있다. SOG 기술에 의해 형성된 유전체 스페이서 층은 넓은 범위의 두께로 다양하게 제공되고, 깊은 UV 포토레지스트 층을 제공하기 위하여 산업 분야에서 사용된 것과 동일한 기구(툴)상에 제공될수있다. 특히, 유전체 스페이서 층(42) 및 포토레지스트 층(25')은 동일한 증착 지역(트랙)에서 순서적으로 웨이퍼 기판(21'), 즉 DARC 실리콘 옥시니트라이드 층(41)에 스핀 온 기술에 의해 증착될수있다.
그래서, 종래 기술과 비교하여, DARC 실리콘 옥시니트라이드 층상에 실리콘 이산화물 캡 층을 증착하기 위하여 플라즈마 단계의 이용은, 본 발명에 따라 DARC 실리콘 옥시니트라이드 층(41)의 플라즈마 증착후 플라즈마 단계를 요구하지 않는다. 대신, 유전체 스페이서 층(42)의 SOG 증착은 포토레지스트 층을 제공하기 위한 온도와 유사한 온도에서 SOG의 중간 열 베이킹의 사용으로 불활성, 즉 비반응 질소로 이루어질수있다. 이들 온도는 실리콘 이산화물 캡 층의 플라즈마 증착 온도보다 낮고, 온화한 조건은 불활성 질소를 SOG에 역으로 혼입하지 않는다.
가장 중요한 것은 일반적으로 액체인 SOG 선구 재료에 반응 질소 또는 반응 질소 함유 성분 같은 오염 반응 질소 물질의 소스가 없다는 사실이고, SOG 형성 및 증착은 오염 반응 질소 성분의 부재시 수행된다. 또한, SOG가 PECVD에 의해 DARC 실리콘 옥시니트라이드 층에 대한 일반적인 실리콘 이산화물 캡 층의 플라즈마 증착을 수행하기 위하여 필요한 고온과 비교하여 스핀 온 기술에 의해 포토레지스트 층을 제공하기 위하여 사용한 것과 유사한 온화한 온도에서 제공되기 때문에 보다 낮은 열적 경비가 포함된다. 본 발명에 따른 제조 방법은 SOG에 대한 실리콘 옥시니트라이드 및 유기체 소스 재료 양쪽에 이용할 수 있다.
본 발명의 다른 장점은 적절한 포토리소그래픽 동작후, 유전체 스페이서 층(42)의 SOG가 제 2 레벨 금속 증착 단계전 버퍼된 HF 포스트 세척 단계와 SOG 스트립을 결합함으로써 이중 물결 무늬 응용으로 쉽게 스트립될수있다.
비록 SOG 증착 처리가 종래 기술 실리콘 이산화물 캡 층 증착의 경우 처럼 PECVD 기술에 의해 DARC 실리콘 옥시니트라이드 층 증착으로 더이상 집적되지 않을지라도, 포토레지스트 스핀온 동작으로 효율적으로 집적되어 유사한 비용을 가진다. 특히, 양쪽 SOG 및 포토레지스트 층은 순서적으로 동일한 증착 지역(트랙)에 증착된다.
DARC 실리콘 옥시니트라드 층(41)은 그것이 MUV(통상적으로 365 ㎚ 파장) 및 DUV(통상적으로 248 ㎚ 또는 그 이하) 포토리소그래픽 처리 양쪽에 대해 우수한 비반사 재료이기 때문에 접촉 포토리소그래픽 처리에 대한 바람직한 균일한 비반사 제어를 달성한다. 실리콘 옥시니트라이드 성분은 SiOxNy성분의 구성 비율을 적당히 변화시킴으로써 비반사 특성이 최적으로 조절될수있고, 여기서 질소 산화물(N2O)을 가지는 실란(SiH4)을 사용한 PECVD에 의해 x는 0.5-1.5이고 y는 0.1-1.5 즉, SIO0.5-1.5N0.1-1.5이다.
상기 [6] U.S. 특허 5,219,788(Abernathey 등)은 기판상에 금속 전도 이중층상 TiN의 금속 질화물 ARC 층과, TiN ARC 층상에 스퍼터된 실리콘 또는 SiO2, 또는 상기 [5] U.S. 특허 4,981,530(Clodgo 등)에 의한 SOG의 실리콘 함유 장벽층을 개시한다. 장벽층은 TiN ARC 층에 의해 유발된 "웨빙"이라 불리는 레지스트 포이즌 효과를 감소시키기 위하여 상기 [2] U.S. 특허 4,491,628(Ito 등)에 의한 노출중 산 그룹을 생성하는 포토레지스트 층으로부터 TiN ARC 층을 분리하기 위하여 필요하다.
대조하여, 본 발명에 따라 물리적 및 기능적 질소 물질 흐름 방지 효과를 수행하기 위하여, 유전체 스페이서층(42)은 그 자체가 오염 반응 질소 물질이 없어야 하고 포토레지시트 재료를 잠제적으로 포이즌할수있는 DARC 재료로서 실리콘 옥시니트라이드(TiN 보다 오히려)에 트레이스할수있어야 한다.
제공된 목적을 위하여, 유전체 스페이서 층(42)은 SOG 재료의 투명도를 없애고 ARC 층으로서 기능하도록 1986년 5월 6일에 특허된 상기 [3] U.S. 특허 4,587,138(Yau 등)에 의해 고려된 바와같이 다이가 없다.
금속 전도 층에 대한 금속 질화물 ARC 재료로서 TiN의 공지된 사용과 비교하여, 본 발명에 따라 DARC 실리콘 옥시니트라이드 층(41)에 의한 ARC 재료로서 사용된 실리콘 옥시니트라이드는 금속 전도 층의 패터닝으로 제한되는 것이 아니라 웰 같은 다양한 다른 형태의 층 재료를 패터닝하기 위하여 이용한다.
따라서, 기술된 특정 실시예는 본 발명의 일반적인 원리를 단순히 도시하는 것이다. 다양한 변형이 상기 원리에 따라 제공될수있다.
본 발명은 반응 질소 물질의 확산을 막는 포토레지스트 층에 대한 DARC 층으로서 실리콘 옥시니트라이드의 배열을 제공하여 반도체 기판의 제조 동안 제조 비용을 감소시키고, 장치상 구성요소의 최소 공간 능력을 제한하는 아래놓여있는 기판에 불완전한 패턴 전사를 유발하는 포토레지스트층 포이즌 및 포토레지스트 푸팅 또는 포토레지스트 핀칭 문제를 방지하는 효과를 가진다.

Claims (17)

  1. 반도체 기판상에 패턴화된 전도성 다층 배열을 형성하는 방법에 있어서,
    절연층이 제 1 전도층의 지역위에 놓이도록 선택적인 지역에 배치된 제 1 전도층을 가지는 반도체 기판의 표면에 유전체 절연층을 제공하는 단계;
    유전체 비반사 코팅을 형성하기 위하여 절연층상에 실리콘 옥시니트라이드 층을 제공하는 단계;
    실리콘 옥시니트라이드층으로부터 반응 질소 물질 전달을 막기 위하여 비반사 코팅 실리콘 옥시니트라이드 층상에 필수적으로 반응 질소 물질없는 유전체 스페이서층을 제공하는 단계;
    유전체 스페이서층상에 포토레지스트 층을 제공하는 단계;
    아래놓여있는 유전체 스페이서 층의 선택적인 패턴 부분을 커버하지 않기 위하여 포토레지스트 층을 선택적으로 노출하고 현상하는 단계를 포함하는데, 상기 패턴 부분이 기판은 제 1 전도층 지역 위에 정렬되고;
    유전체 스페이서 층의 커버되지 않은 패턴 부분 및 아래놓여있는 절연층의 대응 부분을 커버하지 않기 위한 실리콘 옥시니트라이드 층의 대응하는 아래놓여있는 부분을 제거하는 단계; 및
    기판의 제 1 전도층의 지역을 커버하지 않기 위하여 절연층의 커버되지 않은 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 절연층은 실리콘 이산화물로 형성되고, 제 1 전도층은 금속으로 형성되는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 유전체 스페이서 층은 반드시 반응 질소 물질없는 실리콘 이산화물 재료로 형성되고, 포토레지스트 층은 반응 질소 물질 포이즌에 민감한 유기체 포토레지스트 재료로 형성되는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서, 상기 유전체 스페이서 층은 필수적으로 반응 질소 물질 없는 스핀온 글래스로 형성되는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 유전체 스페이서 층의 커버되지 않은 패턴 부분 및 실리콘 옥시니트라이드 층의 대응하는 아래놓여있는 부분은 챔버 지역에서 제 1 에칭 단계에서 함께 제거되고, 절연층의 커버되지 않은 부분은 동일 챔버 영역에서 제 1 에칭 단계 바로 다음 제 2 에칭 단계에서 제거되는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 상기 제 1 에칭 단계 및 제 2 에칭 단계는 드라이 에칭 단계인 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    상기 유전체 스페이서 층을 노출시키기 위하여 현상된 포토레지스트 층의 나머지를 제거하는 단계;
    상기 유전체 스페이서 층상 및 상기 유전체 층의 이미 제거된 패턴 부분과 관련하여 둘레에 추가의 포토레지스트 층을 제공하는 단계;
    유전체 스페이서 층의 이미 제거된 패턴 부분을 둘러싸는 넓어진 패턴 부분을 커버하지 않기 위하여 추가의 포토레지스트 층을 선택적으로 노출 및 현상하는 단계;
    유전체 스페이서 층의 커버되지 않고 넓어진 패턴 부분 및 실리콘 옥시니트라이드 층의 대응하는 아래놓여있는 부분 및 미리 커버되지 않은 제 1 전도층 지역을 둘러싸는 절연층의 아래놓여있는 넓어진 부분의 상부 코스 부분을 제거하는 단계; 및
    절연층의 넓어진 패턴 부분상 및 제 1 전도층 지역의 미리 커버되지 않은 패턴 부분을 가지는 전도 접촉부에 제 2 전도층을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 절연층은 실리콘 이산화물로 형성되고, 제 1 및 제 2 전도층은 각각 금속으로 형성되는 것을 특징으로 하는 방법.
  9. 제 7 항에 있어서, 상기 유전체 스페이서 층은 필수적으로 반응 질소 물질없는 실리콘 이산화물 재료로 형성되고, 포토레지스트 층은 반응 질소 물질 포이즌에 민감한 유기체 포토레지스트 재료로 형성되는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 상기 유전체 스페이서 층은 필수적으로 반응 질소 물질없는 스핀온 글래스로 형성되는 것을 특징으로 하는 방법.
  11. 제 1 항에 있어서, 상기 절연층은 약 5,000-10,000 옴스트롱의 두께로 제공되고, 실리콘 옥시니트라이드 층은 약 300-1,500 옴스트롱의 두께로 제공되고, 유전체 스페이서 층은 약 250-1,000 옴스트롱의 두께로 제공되는 것을 특징으로 하는 방법.
  12. 제 1 항에 있어서, 상기 유전체 스페이서 층 및 포토레지스트 층은 동일한 증착 지역에서 비반사 실리콘 옥시니트라이드 층위에 순서적으로 증착에 의해 제공되는 것을 특징으로 하는 방법.
  13. 유전체 비반사 코팅 실리콘 옥시니트라이드 층으로부터 포토레지스트 층으로반응 질소 물질 전달을 방지하기 위하여 실리콘 옥시니트라이드 층 및 위에놓여있는 포토레지스트 층 사이에 필수적으로 반응 질소 물질없는 유전체 스페이서 층을 삽입하는 단계를 포함하는, 포토레지스트층의 반응 질소 물질 포이즌을 방지하기 위하여 유전체 비반사 코팅을 형성하는 실리콘 옥시니트라이드 층으로부터 위에놓여있는 포토레지스트층으로 반응 질소 물질 흐름을 방지하기 위한 반도체 제조시 웨이퍼 기판 처리 방법.
  14. 제 13 항에 있어서, 상기 유전체 스페이서 층은 필수적으로 질소 물질없는 실리콘 이산화물 재료로 형성되고, 포토레지스트 층은 반응 질소 물질 포이즌에 민감한 유기체 포토레지스트 재료로 형성되는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서, 상기 유전체 스페이서 층은 필수적으로 반응 질소 물질 없는 스핀 온 글래스로 형성되는 것을 특징으로 하는 방법.
  16. 제 13 항에 있어서, 상기 유전체 스페이서 층 및 포토레지스트 층은 동일 증착 영역에서 비반사 실리콘 옥시니트라이드 층위에 순서적으로 증착에 의해 제공되는 것을 특징으로 하는 방법.
  17. 제 13 항의 방법에 의해 형성된 제품.
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