CN109841573A - 半导体器件的形成方法 - Google Patents

Abstract

本发明公开了一种半导体器件的形成方法，提供半导体衬底，半导体衬底包括第一区域和与之相邻的第二区域，半导体衬底表面覆盖有层间介质层、贯穿第一区域上方层间介质层的第一伪栅、贯穿第二区域上方层间介质层的第二伪栅；形成硬掩膜层，硬掩膜层覆盖层间介质层、第一伪栅和第二伪栅的顶部表面；形成覆盖硬掩膜层顶部表面的阻挡层，避免后续刻蚀硬掩膜层时，硬掩膜层中的元素进入光阻层；在阻挡层表面形成光阻层，光阻层暴露出第二区域上方的阻挡层；以光阻层为掩膜去除第二区域上方的阻挡层；去除光阻层；和以阻挡层为掩膜去除硬掩膜层。在硬掩膜层与光阻层之间形成阻挡层，避免了刻蚀硬掩膜层时，氮原子扩散进入光阻层中破坏其尺寸结构。

Description

半导体器件的形成方法

技术领域

本发明涉及半导体制造领域，特别涉及一种半导体器件的形成方法。

背景技术

随着半导体技术的发展，栅极由多晶硅栅极向金属栅极转变。又由于功函数材料层的不同，PMOS区与NMOS区栅极材料有所不同。目前，在形成金属栅极之前，先形成多晶硅栅极，再将多晶硅栅极分别去除，然后形成不同的金属栅极。

现有技术形成金属栅极之前，在多晶硅栅极顶部表面的硬掩膜层上直接形成光阻层，刻蚀硬掩膜层，暴露栅极。刻蚀过程中，硬掩膜层中的氮元素易扩散进入光阻层，与光阻层中的氢元素反应，造成光阻层“氮中毒”，生成的产物能够破坏光阻层的结构尺寸，以光阻层为掩膜刻蚀时，形成后续结构的尺寸会出现偏差。

因此，亟需一种保护光阻层尺寸不受影响的半导体器件的形成方法。

发明内容

本发明实施例公开了一种半导体器件的形成方法，在硬掩膜层与光阻层之间形成阻挡层，在后续刻蚀时，有效保护了光阻层尺寸的稳定。

本发明公开了一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底包括第一区域和与之相邻的第二区域，半导体衬底表面覆盖有层间介质层、贯穿第一区域上方层间介质层的第一伪栅、贯穿第二区域上方层间介质层的第二伪栅；形成硬掩膜层，硬掩膜层覆盖层间介质层、第一伪栅和第二伪栅的顶部表面；形成覆盖硬掩膜层顶部表面的阻挡层，避免后续刻蚀硬掩膜层时，硬掩膜层中的元素进入光阻层；在阻挡层表面形成光阻层，光阻层暴露出第二区域上方的阻挡层；以光阻层为掩膜去除第二区域上方的阻挡层；去除光阻层；和以阻挡层为掩膜去除硬掩膜层。

根据本发明的一个方面，硬掩膜层的材料为TiN和/或TaN。

根据本发明的一个方面，硬掩膜层的厚度尺寸范围为20埃～200埃。

根据本发明的一个方面，阻挡层的材料为SiO₂。

根据本发明的一个方面，形成阻挡层的工艺为原子层沉积工艺。

根据本发明的一个方面，形成阻挡层的厚度尺寸范围为10埃～50埃。

根据本发明的一个方面，还包括：以阻挡层为掩膜在去除硬掩膜层后，去除第一区域上方的阻挡层。

根据本发明的一个方面，还包括：在去除第一区域上方的阻挡层之前，去除部分第二伪栅。

根据本发明的一个方面，还包括：形成第一高k介电材料层和第二高k介电材料层，其中，第一高k介电材料层形成于第一伪栅与半导体衬底之间，第二高k介电材料层形成于第二伪栅与半导体衬底之间。

根据本发明的一个方面，还包括：去除第一区域上方的阻挡层后，去除第二伪栅直至暴露出第二高k介电材料层以形成第二沟槽；和形成位于第二沟槽内的金属栅极。

根据本发明的一个方面，第一区域为NMOS区，第二区域为PMOS区。

本发明的技术方案与现有技术相比具有以下优点：

在本发明公开的半导体形成方法中，形成覆盖硬掩膜层顶部表面的阻挡层，避免后续刻蚀硬掩膜层时，硬掩膜层中的元素进入光阻层。在硬掩膜层与光阻层之间形成阻挡层后，后续刻蚀硬掩膜层时，已经除去光阻层，因此，避免了刻蚀硬掩膜层时氮元素进入光阻层中。同时，以光阻层为掩膜刻蚀阻挡层时，阻挡层也能够阻止硬掩膜层中的氮元素扩散进入光阻层中，且后续以阻挡层为掩膜刻蚀硬掩膜层时，进入阻挡层的氮元素不能够生成破坏阻挡层图案结构尺寸的物质，进而保证了图案从光阻层向硬掩膜层的转移过程中结构尺寸的稳定。

进一步的，在去除第一区域上方的阻挡层之前，去除部分第二伪栅。去除部分第二伪栅，而不是全部去除，这是为了保护伪栅下方的高k介电材料层不会在后续去除阻挡层时被氧元素氧化，保证了半导体器件的性能。

附图说明

图1-图7是根据本发明一个实施例的半导体器件形成方法的剖面结构示意图。

具体实施方式

如前所述，现有技术在去除硬掩膜层时容易出现光阻层结构尺寸发生变化的问题。

经研究发现，造成上述问题的原因是在以光阻层为掩膜刻蚀硬掩膜层时，硬掩膜层中的氮元素易扩散进入光阻层中，造成光阻层“氮中毒”，导致光阻层的结构尺寸发生变化。

为了解决该问题，本发明公开了一种半导体器件的形成方法，在光阻层与硬掩膜层之间形成阻挡层，且在刻蚀硬掩膜层之前去除光阻层，避免了刻蚀硬掩膜层时，硬掩膜层中的氮元素扩散进入光阻层中，破坏光阻层的尺寸。

现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。

此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。

以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。

应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。

请参考图1，衬底100包括第一区域Ⅰ和第二区域Ⅱ，在第一区域Ⅰ和第二区域Ⅱ的上方分别形成第一伪栅131和第二伪栅132。

衬底100作为后续形成半导体器件的基础，衬底100的材料为Si。在本发明实施例中，衬底100包括第一区域Ⅰ和与第一区域Ⅰ相邻的第二区域Ⅱ。在第一区域Ⅰ和第二区域Ⅱ之间，形成的浅沟槽隔离区110对第一区域Ⅰ和第二区域Ⅱ进行隔离。第一区域Ⅰ和第二区域Ⅱ的种类分别为NMOS区和PMOS区，或者PMOS区和NMOS区，在这里并没有具体限制。具体的，在本发明实施例中，第二区域Ⅱ为PMOS区，第一区域Ⅰ为NMOS区。在本发明的另一实施例中，第二区域Ⅱ为NMOS区，第一区域Ⅰ为PMOS区。

在本发明实施例中，分别在衬底100的第一区域Ⅰ和与第一区域Ⅰ相邻的第二区域Ⅱ上分别形成第一伪栅131和第二伪栅132，第一伪栅131位于第一区域Ⅰ的上方，第二伪栅132位于第二区域Ⅱ的上方。以及在相邻伪栅之间形成层间介质层150。

伪栅是后续形成栅极的基础。形成伪栅的工艺包括：化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或者外延生长工艺等。具体的，在本发明实施例中，形成伪栅的工艺为化学气相沉积工艺。

形成伪栅的工艺步骤包括：在衬底100上方形成多晶硅层，再对多晶硅层进行刻蚀，只保留位于第一区域Ⅰ和第二区域Ⅱ上方的伪栅。

层间介质层150起到隔离伪栅的作用。层间介质层150的材料为SiO₂。形成层间介质层150的工艺为化学气相沉积工艺。具体的，在本发明实施例中，形成层间介质层150后，对层间介质层150进行化学机械研磨(CMP)，暴露伪栅的顶部表面。

在本发明实施例中还包括：在衬底100与伪栅之间形成高k介电材料层120。高k介电材料层120起到介电隔离的作用。高k介电材料层120的材料包括但不限于：HfO₂、ZrO等，具体的，在本发明实施例中，高k介电材料层120的材料ZrO。

需要说明的是，在本发明实施例中，还包括：在层间介质层150与伪栅之间形成侧墙140。侧墙140用于保护伪栅的两侧壁表面。

暴露伪栅的顶部表面后，在层间介质层150与伪栅的顶部表面形成硬掩膜层160。

硬掩膜层160的作用在于保护其上方形成其他结构时对伪栅造成破坏。一般的，硬掩膜层160为氮化物，在这里并没有具体限制。具体的，在本发明实施例中，硬掩膜层160的材料为TiN。在本发明的另一实施例中，硬掩膜层160的材料为TaN。

硬掩膜层160的厚度尺寸范围为20埃～200埃(在这里，厚度尺寸为大于等于20埃，小于等于200埃，即范围包括端点数值，下文的范围表述于此处的意义相同)。具体的，在本发明实施例中，硬掩膜层160的厚度为200埃。在本发明的另一个实施例中，硬掩膜层160的厚度为20埃。在本发明的其他实施例中，硬掩膜层160的厚度为150埃。

形成硬掩膜层160的工艺包括化学气相沉积(CVD)或者物理气相沉积(PVD)，在这里并没有具体限制。具体的，在本发明实施例中，形成硬掩膜层160的工艺为化学气相沉积(CVD)。

在这里，需要说明的是，在本发明的其他实施例中，硬掩膜层160的材料还可以是其他材料，只要满足能够保护伪栅不被损坏的条件即可。

在本发明实施例中，还包括：形成覆盖硬掩膜层160顶部表面的阻挡层170。

形成阻挡层170后，在刻蚀硬掩膜层160时，光阻层180已经被去除，因此硬掩膜层160中的氮元素不会扩散进入光阻层180中，保证了光阻层180尺寸结构的稳定。

在本发明实施例中，阻挡层170的材料为SiO₂。形成阻挡层170的工艺为原子层沉积工艺(ALD)。ALD工艺形成的阻挡层170结构更加致密，缺陷较少，对后续阻止元素扩散作用更加突出。

又由于ALD工艺形成的阻挡层170结构致密，所以阻挡层170的厚度相对较薄，其厚度尺寸范围为10埃～50埃。具体的，在本发明实施例中，阻挡层170的厚度为50埃。在本发明的另一个实施例中，阻挡层170的厚度为10埃。

在这里，需要说明的是，在本发明的其他实施例中，阻挡层170的材料还可以是其他材料，只要满足能阻止氮元素扩散进入光阻层180中的条件即可。

形成阻挡层170后，在阻挡层170的表面形成光阻层180。光阻层180暴露部分阻挡层170。

形成光阻层180的作用在于后续刻蚀阻挡层170，将光阻层180中的图案转移到阻挡层170中。

形成的光阻层180要暴露位于第一区域的阻挡层170或者暴露第二区域的阻挡层170。具体的，在本发明实施例中，光阻层180要暴露第二区域的阻挡层170，即PMOS区上方的阻挡层170。

请参考图2，以光阻层180为掩膜刻蚀阻挡层170。

刻蚀阻挡层170的目的在于将光阻层180中的图案转移到阻挡层170中。刻蚀阻挡层170的工艺包括：干法刻蚀和/或湿法刻蚀。具体的，在本发明实施例中，刻蚀阻挡层170的工艺为湿法刻蚀，刻蚀方向如图中箭头方向所示。

在刻蚀阻挡层170的过程中，刻蚀产物中不含有使光阻层180“氮中毒”的含氮化合物。同时，阻挡层170的存在，也使得在以光阻层180为掩膜刻蚀阻挡层170时，阻挡层170能够阻止硬掩膜层160中的氮元素扩散进入光阻层180，而生成破坏光阻层180结构的含氮化合物。因而，光阻层180的结构尺寸不会出现偏差，保证了图案在转移过程中尺寸的准确。

在这里，需要说明的是，刻蚀除去阻挡层170后，需要停止刻蚀，避免对硬掩膜层160进行刻蚀，以免光阻层180的尺寸发生变化。

请参考图3，除去光阻层。

除去光阻层的目的在于后续以阻挡层170为掩膜刻蚀硬掩膜层160。以光阻层为掩膜刻蚀阻挡层170后，光阻层中的图案只转移到阻挡层170中，图案的结构尺寸不发生变化。

请参考图4a-图4b，以阻挡层170为掩膜刻蚀硬掩膜层160。

刻蚀硬掩膜层160是为了暴露第二伪栅132表面。以阻挡层170为掩膜刻蚀硬掩膜层160，而不是以现有技术中的光阻层为掩膜刻蚀硬掩膜层160，这是为了避免在刻蚀硬掩膜层160时，硬掩膜层160中的氮元素扩散进入光阻层。扩散进入光阻层中的氮元素易与光阻层中元素结合，生成能够破坏光阻层尺寸结构的含氮粒子，造成光阻层“氮中毒”。例如，在一种半导体器件的形成方法中，光阻层与硬掩膜层之间没有形成阻挡层，氮元素扩散进入光阻层后，与光阻层中的氢元素结合，生成NH₄ ⁺，NH₄ ⁺溶液容易与光阻层中的物质反应，光阻层逐渐被溶解，进而破坏了光阻层的图案尺寸。

在本发明的实施例中，以阻挡层170为刻蚀硬掩膜层160时，硬掩膜层160中的氮元素扩散进入阻挡层170后，不会生成破坏阻挡层170图案尺寸的物质，进而保证了图案在转移过程中尺寸结构的稳定。

在本发明实施例中，刻蚀除去硬掩膜层160后，要除去阻挡层170。但是在实际的刻蚀过程中，刻蚀除去硬掩膜层160后，第二伪栅132就暴露出来。暴露第二伪栅132的方法包括：暴露第二伪栅132顶部表面，或者刻蚀部分第二伪栅132，保留另一部分的第二伪栅132。具体的，在本发明的一个实施例中，刻蚀除去硬掩膜层160后，暴露第二伪栅132的顶部表面，如图4a所示。

在本发明实施例中，在除去阻挡层170之前，还包括：刻蚀部分第二伪栅132，刻蚀方向如图中箭头方向所示，如图4b所示。之所以保留一部分第二伪栅132，是为了将高k介电材料层120覆盖，避免后续除去阻挡层170时，刻蚀生成的氧元素与高k介电材料层120中的物质发生反应，破坏高k介电材料层120的结构，从而导致高k介电材料层120的性能降低，导致半导体器件的电学性能下降。

在这里，需要说明的是，刻蚀部分第二栅极132的深度尺寸不作具体限制，只要能够满足在后续除去阻挡层170时，高k介电材料层120被余下的第二伪栅132覆盖的条件即可。

请参考图5，除去阻挡层，并刻蚀除去余下的第二伪栅，以形成第二沟槽。

刻蚀除去第二伪栅形成第二沟槽是为了后续在第二沟槽内形成金属栅极。除去第二伪栅后，高k介电材料层120被暴露出来。

除去阻挡层的工艺包括：干法刻蚀和/或湿法刻蚀。具体的，在本发明实施例中，除去阻挡层的工艺为湿法刻蚀。刻蚀的溶液为HF溶液。由于在实际的工艺过程中，刻蚀停止时很难保证阻挡层完全被去除，因此，具体的，在本发明实施例中，湿法刻蚀除去阻挡层后，再做进一步刻蚀，保证阻挡层能够完全去除，避免破坏高k介电材料层120。进一步刻蚀的深度尺寸范围为2埃～10埃。具体的，在本发明实施例中，进一步刻蚀的深度为10埃。在本发明的另一个实施例中，进一步刻蚀的深度为2埃。

请参考图6，形成覆盖硬掩膜层160表面、以及填充第二沟槽内部的金属层190。

在实际的工艺中，很难只在第二沟槽内部形成金属栅极。所以，在本发明实施例中，先形成充满第二沟槽内和形成覆盖硬掩膜层160的金属层190。

金属层190的材料包括：TiN、TiAlC、TiAl、TaN、W、Ti、Al等组成的一层或者多层叠层材料，在这里，并没有具体限制。具体的，在本发明实施例中，金属层190的材料为W。在本发明的另一个实施例中，金属层190的材料为TiAlC。

请参考图7，除去位于硬掩膜层表面的金属层与硬掩膜层。

除去位于硬掩膜层表面的金属层是为了暴露硬掩膜层，以及只保留第二沟槽内部的金属层，即金属栅极191。

由于不同区域的金属栅极191的材料不同，所以要除去硬掩膜层，然后再形成另一区域的金属栅极。具体的，在本发明实施例中，先形成第二区域的金属栅极191，除去硬掩膜层后，再形成第一区域的金属栅极。

由于硬掩膜层表面还形成有金属层，所以除去硬掩膜层与金属层的工艺方法为化学机械研磨(CMP)。在本发明实施例中，经过CMP工艺后，第一伪栅131与金属栅极191暴露出来。

综上所述，本发明实施例公开的半导体器件的形成方法中，在硬掩膜层与光阻层之间增加一层阻挡层，避免了在刻蚀硬掩膜层的过程中，氮元素扩散进入光阻层中，生成含氮的粒子，破坏光阻层的尺寸结构。

至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (11)

1.一种半导体器件的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括第一区域和与之相邻的第二区域，所述半导体衬底表面覆盖有层间介质层、贯穿所述第一区域上方所述层间介质层的第一伪栅、贯穿第二区域上方所述层间介质层的第二伪栅；

形成硬掩膜层，所述硬掩膜层覆盖所述层间介质层、所述第一伪栅和所述第二伪栅的顶部表面；

形成覆盖所述硬掩膜层顶部表面的阻挡层，避免后续刻蚀所述硬掩膜层时，所述硬掩膜层中的元素进入所述光阻层；

在所述阻挡层表面形成光阻层，所述光阻层暴露出所述第二区域上方的所述阻挡层；

以所述光阻层为掩膜去除所述第二区域上方的所述阻挡层；

去除所述光阻层；和

以所述阻挡层为掩膜去除所述硬掩膜层。

2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的材料为TiN和/或TaN。

3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的厚度尺寸范围为20埃～200埃。

4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料为SiO₂。

5.根据权利要求4所述的半导体器件的形成方法，其特征在于，形成所述阻挡层的工艺为原子层沉积工艺。

6.根据权利要求5所述的半导体器件的形成方法，其特征在于，形成所述阻挡层的厚度尺寸范围为10埃～50埃。

7.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：以所述阻挡层为掩膜在去除所述硬掩膜层后，去除所述第一区域上方的所述阻挡层。

8.根据权利要求7所述的半导体器件的形成方法，其特征在于，还包括：在去除所述第一区域上方的所述阻挡层之前，去除部分所述第二伪栅。

9.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成第一高k介电材料层和第二高k介电材料层，其中，所述第一高k介电材料层形成于所述第一伪栅与所述半导体衬底之间，所述第二高k介电材料层形成于所述第二伪栅与所述半导体衬底之间。

10.根据权利要求6所述的半导体器件的形成方法，其特征在于，还包括：

去除所述第一区域上方的所述阻挡层后，去除所述第二伪栅直至暴露出所述第二高k介电材料层以形成第二沟槽；和

形成位于所述第二沟槽内的金属栅极。

11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域为NMOS区，所述第二区域为PMOS区。