TW201347044A - 具有金屬閘極之半導體元件之製造方法 - Google Patents

Abstract

一種具有金屬閘極之半導體元件之製造方法。於第一與第二半導體元件中分別形成第一與第二閘極溝渠。於第一與第二閘極溝渠中形成第一功函數金屬層。於基底上形成第一遮蔽層。進行第一次移除部分第一遮蔽層之步驟，使留下的第一遮蔽層位於第二閘極溝渠的底部並且填滿第一閘極溝渠。進行第二次移除部分第一遮蔽層之步驟，留下位於第一閘極溝渠底部的第一遮蔽層，使第二閘極溝渠以及第一閘極溝渠側壁的第一功函數金屬層裸露出來。移除未被第一遮蔽層覆蓋的第一功函數金屬層，只留下第一閘極溝渠底部的第一功函數金屬層。移除第一遮蔽層。

Description

具有金屬閘極之半導體元件之製造方法

本發明是有關於一種具有金屬閘極之半導體元件的製造方法。

金氧半電晶體是一種廣泛使用於諸如是記憶元件、影像感測器或是顯示器等各種半導體元件的基本結構。隨著電子元件輕、薄、短、小的需求，為了維持互補型金氧半電晶體(CMOS)持續的微縮，高介電常數介電層(High-K)與金屬閘電極(Metal gate)技術已成為邏輯CMOS製程技術的趨勢。為能在金屬閘電極與閘極介電層的介面提供正確適當的功函數值，通常在NMOS與PMOS的金屬閘極與高介電常數介電層之間必須提供不同的功函數金屬層。

然而，功函數金屬層易在閘極溝渠開口處形成懸突部(overhang)，使得閘極溝渠開口的縮小，造成填充金屬層無法順利填入，或導致填充金屬層在閘極溝渠中產生縫隙，而影響元件的可靠度。

本發明提供一種具有金屬閘極之半導體元件的製造方法，其可以在NMOS與PMOS的金屬閘極與高介電常數介電層之間提供不同的功函數金屬層，且可以使得填充金屬層可以順利填入閘極溝渠之中。

本發明提供一種具有金屬閘極之半導體元件之製造方法。首先，提供一基底，基底表面形成有第一半導體元件與第二半導體元件，且第一半導體元件與第二半導體元件中分別形成有第一閘極溝渠與第二閘極溝渠。然後，於第一閘極溝渠與第二閘極溝渠中形成第一功函數金屬層。接著，於基底上形成第一遮蔽層。之後，進行第一次移除部分第一遮蔽層之步驟，使留下的第一遮蔽層位於第二閘極溝渠的底部並且填滿第一閘極溝渠。繼之，進行第二次移除部分第一遮蔽層之步驟，留下位於第一閘極溝渠底部的第一遮蔽層，使第二閘極溝渠以及第一閘極溝渠側壁的第一功函數金屬層裸露出來。然後，以第一遮蔽層為罩幕，移除未被第一遮蔽層覆蓋的第一功函數金屬層，只留下第一閘極溝渠底部的第一功函數金屬層。接著，移除第一遮蔽層。

在本發明之一實施例中，上述方法更包括：移除部分第一遮蔽層之前，於第一遮蔽層上形成圖案化的罩幕層，圖案化的罩幕層覆蓋第一半導體元件，裸露出第二半導體元件；以圖案化的罩幕層為罩幕，進行第一次移除部分第一遮蔽層步驟，移除第二半導體元件上的部分第一遮蔽層；以及移除圖案化的罩幕層。

在本發明之一實施例中，進行第一次移除部分第一遮蔽層之上述步驟的方法包括蝕刻法。

在本發明之一實施例中，進行第二次移除部分第一遮蔽層之上述步驟的方法包括蝕刻法。

在本發明之一實施例中，上述第一遮蔽層包括介電抗反射塗層(dielectric anti-reflection coating，DARC)、光吸收氧化(light absorbing oxide，DUO)層、底部抗反射塗層(bottom anti-reflective coating，BARC)或犧牲吸光材料(sacrificial light absorbing material，SLAM)層。

在本發明之一實施例中，上述第一功函數金屬層的材料包括氮化鈦、碳化鈦、氮化鉭、碳化鉭、碳化鎢或氮化鋁鈦。

在本發明之一實施例中，上述之具有金屬閘極之半導體元件之製造方法，更包括於第一閘極溝渠與第二閘極溝渠中形成第二功函數金屬層。

在本發明之一實施例中，上述第二功函數金屬層包括鋁化鈦層、鋁化鋯層、鋁化鎢層、鋁化鉭層或鋁化鉿層。

在本發明之一實施例中，上述之具有金屬閘極之半導體元件之製造方法，更包括形成填充金屬層，以填滿第一閘極溝渠與第二閘極溝渠。

在本發明之一實施例中，上述填充金屬層包括鋁、鋁化鈦或氧化鋁鈦。

在本發明之一實施例中，上述方法更包括於第一閘極溝渠與第二閘極溝渠中形成頂部阻障層，覆蓋該第一功函數金屬層。

在本發明之一實施例中，上述頂部阻障層的材料包括氮化鈦。

在本發明之一實施例中，於形成頂部阻障層之前，上述方法更包括於該第一閘極溝渠與該第二閘極溝渠中形成一第二功函數金屬層。

在本發明之一實施例中，上述方法更包括形成填充金屬層，以填滿第一閘極溝渠與第二閘極溝渠。

在本發明之一實施例中，於形成第一功函數金屬層之前，上述方法更包括於第一閘極溝渠與第二閘極溝渠內形成底部阻障層。

在本發明之一實施例中，上述底部阻障層的材料包括氮化鈦。

在本發明之一實施例中，於形成第一功函數金屬層之前，上述方法更包括於底部阻障層上形成蝕刻停止層。

在本發明之一實施例中，上述蝕刻停止層的材料包括氮化鉭。

在本發明之一實施例中，在形成頂部阻障層之前，上述方法更包括：於基底上形成第二遮蔽層，覆蓋第一半導體元件與第二半導體元件；部分移除第二遮蔽層，裸露出第一閘極溝渠與第二閘極溝渠側壁的蝕刻停止層；以留下的第二遮蔽層為罩幕，移除裸露出的部分蝕刻停止層以及部分底部阻障層；以及移除第二遮蔽層。

在本發明之一實施例中，以留下的第二遮蔽層為罩幕，移除部分蝕刻停止層以及部分底部阻障層之後，留下的蝕刻停止層以及底部阻障層的頂部低於第一閘極溝渠頂部以及第二閘極溝渠頂部。

在本發明之一實施例中，上述第二遮蔽層包括介電抗反射塗層、光吸收氧化層、底部抗反射塗層層或犧牲吸光材料層。

本發明之具有金屬閘極之半導體元件的製造方法可以在NMOS與PMOS的金屬閘極與高介電常數介電層之間提供不同的功函數金屬層，且可以使得填充金屬層可以順利填入閘極溝渠之中。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1K係為本發明第一實施例之一種具有金屬閘極之半導體元件之製造方法之剖面示意圖。

請參照圖1A，本實施例首先提供基底100，例如矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底。基底100上形成有第一半導體元件110與第二半導體元件112，而第一半導體元件110與第二半導體元件112之間的基底100內係形成有提供電性隔離的淺溝隔離(shallow trench isolation，STI)結構102。第一半導體元件110具有第一導電型，而第二半導體元件112具有第二導電型，且第一導電型與第二導電型互補(complementary)。在本實施例中，第一半導體元件110係為p型半導體元件；而第二半導體元件112係為n型半導體元件。

請繼續參照圖1A，第一半導體元件110與第二半導體元件112分別具有第一閘極溝渠150與第二閘極溝渠152。第一半導體元件110與第二半導體元件112分別包括閘極介電層104、底部阻障層(lower barrier layer) 106與蝕刻停止層(etch stop layer) 108。此外，第一半導體元件110包括第一輕摻雜汲極(light doped drain，LDD) 120與第一源極/汲極130以及間隙壁124；第二半導體元件112包括第二LDD 122與第二源極/汲極132以及間隙壁124。另外，第一源極/汲極130與第二源極/汲極132之表面係分別選擇性地包含有金屬矽化物134。

而且在第一半導體元件110與第二半導體元件112上，係依序形成有接觸窗蝕刻停止層(contact etch stop layer，CESL) 140與內層介電(inter-layer dielectric，ILD)層142。上述元件之製造步驟以及材料選擇，甚至是半導體業界中為提供應力作用更改善電性表現而實施選擇性磊晶成長(selective epitaxial growth，SEG)方法形成源極/汲極130、132等，皆為該領域之人士所熟知，故於此皆不再贅述。

上述閘極介電層104可為二氧化矽層、高介電常數(high dielectric constant，high-k)閘極介電層(介電常數大於4)或其組合。高介電常數材料之介電常數大於4，其可以是金屬氧化物層，例如稀土金屬氧化物層。具有高介電常數材料可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate，SrBi₂Ta₂O₉，SBT)、鋯鈦酸鉛(lead zirconate titanate，PbZr_xTi_1-xO₃，PZT)與鈦酸鋇鍶(barium strontium titanate，Ba_xSr_1-xTiO₃，BST)所組成之族群，其中x為介於0與1之間的數值。在高介電常數閘極介電層104與基底100之間，還可設置介面層(interfacial layer)103。介面層103之材質例如是氧化矽。底部阻障層106則包含氮化鈦(titanium nitride，TiN)，其形成的方法例如是原子層沉積法。蝕刻停止層108可包含氮化鉭，其形成的方法例如是原子層沉積法，但不限於此。

本實施例可與「後高介電常數閘極介電層(high-k last)製程」整合。亦即，上述第一半導體元件110與第二半導體元件112的閘極介電層104為高介電常數材料，且係在虛置閘極形成且移除之後才形成。更詳細地說，其製程方法係在基底100上先形成介面材料層，再形成虛置閘極層。虛置閘極層的材料例如是多晶矽，但不限於此。之後，將介面材料層以及虛置閘極層圖案化，形成圖案化的介面材料層以及虛置閘極。接著，形成CESL 140與ILD層142，並藉由平坦化製程移除部分的CESL 140與ILD層142，直至暴露出第一半導體元件110與第二半導體元件112之虛置閘極。隨後利用適合之蝕刻製程移除第一半導體元件110與第二半導體元件112之虛置閘極，而同時於第一半導體元件110與第二半導體元件112內分別形成第一閘極溝渠150與第二閘極溝渠152。隨後可選擇性地移除介面材料層並重新成長介面層103，然後於基底100上形成高介電常數閘極介電層104。之後，再形成底部阻障層106及/或蝕刻停止層108。

請參照圖1B，在形成蝕刻停止層108後，於基底100上形成第一功函數金屬層160，第一功函數金屬層160填入於第一閘極溝渠150與第二閘極溝渠152內。第一功函數金屬層160可為具有p型導電型的p型功函數金屬層，例如氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、或氮化鋁鈦(aluminum titanium nitride，TiAlN)，但不限於此。第一功函數金屬層160可為單層結構或複合層結構。第一功函數金屬層160的形成方法例如是化學氣相沈積(chemical vapor deposition，CVD)製程、物理氣相沈積(physical vapor deposition，PVD)製程、或原子層沉積(atomic layer deposition，ALD)製程。

接著，於基底100上形成第一遮蔽層169與罩幕層170。第一遮蔽層169可以是填洞能力良好的膜層，例如是介電抗反射塗層(dielectric anti-reflection coating，DARC)、光吸收氧化(light absorbing oxide，DUO)層、底部抗反射塗層(bottom anti-reflective coating，BARC)或犧牲吸光材料(sacrificial light absorbing material，SLAM)層等，但不限於此，其形成的方法例如是旋轉塗佈法。罩幕層170之材質例如是光阻。

請參照圖1C，圖案化罩幕層170，以形成圖案化的罩幕層170a。圖案化的罩幕層170a覆蓋第一半導體元件110處之第一遮蔽層169，並暴露出第二半導體元件112處之第一遮蔽層169。之後，圖案化的罩幕層170a為罩幕，移除部分未被圖案化的罩幕層170a覆蓋的第一遮蔽層169，留下第二閘極溝渠152之中的第一遮蔽層169a以及第一半導體元件110處的第一遮蔽層169b。第二閘極溝渠152之中的第一遮蔽層169a的表面高度低於第二閘極溝渠152的頂端，使部分的第一功函數金屬層160裸露出來。移除部分未被圖案化的罩幕層170a覆蓋的第一遮蔽層169的方法可以利用合適之蝕刻劑來進行回蝕刻製程。

之後，請參照圖1D，移除圖案化的罩幕層170a，使第一半導體元件110處的第一遮蔽層169b裸露出來。移除圖案化的罩幕層170a的方法可以利用乾式法或濕式法或其二者。由於第一閘極溝渠150與第二閘極溝渠152的底部分別有第一遮蔽層169b與169a覆蓋，因此，在後續的電漿蝕刻過程中可以避免電漿穿過第一功函數金屬層160而破壞蝕刻停止層108、底部阻障層106以及高介電常數的閘極介電層104。

接著，請參照圖1E，部分移除第一遮蔽層169b，使第二閘極溝渠152之中的第一遮蔽層169a完全移除，留下第一閘極溝渠150底部的第一遮蔽層169c。第一遮蔽層169c的表面高度低於第一閘極溝渠150的頂端，較佳的第一遮蔽層169c的厚度盡可能薄，僅需可以在後續的蝕刻製程中保護位於第一閘極溝渠150底部的第一功函數金屬層160，並盡可能使第一閘極溝渠150側壁的第一功函數金屬層160可以裸露出來。部分移除第一遮蔽層169b的方法可以採用蝕刻法，例如是乾式蝕刻法。

隨後，請參照圖1F，以第一遮蔽層169c為罩幕，利用合適之蝕刻劑移除未被第一遮蔽層169c保護的第一功函數金屬層160。在進行蝕刻時，盡可能移除第一閘極溝渠150側壁的第一功函數金屬層160，僅留下位於第一閘極溝渠150底部的第一功函數金屬層160a，使第一閘極溝渠150側壁的蝕刻停止層108裸露出來。在圖1F中，第一功函數金屬層160a呈U型。在另一實施例中，亦可以控制蝕刻時間，使第一功函數金屬層160a僅覆蓋第一閘極溝渠150的底部，而不會覆蓋第一閘極溝渠150的側壁。

其後，請參照圖1G，移除第一遮蔽層169c，使第一功函數金屬層160a的表面裸露出來。移除第一遮蔽層169c的方法可以採用蝕刻法，例如是乾式蝕刻法。之後，於基底100上形成第二遮蔽層174。第二遮蔽層174可以是填洞能力良好的膜層，例如是介電抗反射塗層、光吸收氧化層、底部抗反射塗層層或犧牲吸光材料層等，但不限於此，其形成的方法例如是旋轉塗佈法。

之後，請參照圖1H，移除部分第二遮蔽層174，留下位於第一閘極溝渠150之中的第二遮蔽層174a以及第二閘極溝渠152之中的第二遮蔽層174b，裸露出側壁的蝕刻停止層108。移除部分第二遮蔽層174的方法可以利用合適之蝕刻劑來進行回蝕刻製程。第二遮蔽層174a與174b的厚度盡可能薄，僅需在後續的蝕刻製程中可以保護第一功函數金屬層160a的表面，使其不會遭受破壞即可。

之後，請參照圖1I，以第二遮蔽層174a與174b為罩幕，利用合適之蝕刻劑移除未被第二遮蔽層174a與174b保護的蝕刻停止層108與底部阻障層106。此製程可以使第一閘極溝渠150側壁以及第二閘極溝渠152側壁部分的蝕刻停止層108與底部阻障層106移除，使第一閘極溝渠150側壁以及第二閘極溝渠152側壁的高k閘極介電層104裸露出來，留下位於第一閘極溝渠150以及第二閘極溝渠152之中的低高度的U型蝕刻停止層108a與低高度的U型底部阻障層106a。U型蝕刻停止層108a又可稱為第一U型金屬層；U型底部阻障層106a又可稱為第二U型金屬層。第一U型金屬層、第二U型金屬層及第一功函數金屬層160a的側壁高度可相同或不同，三者的高度也不一定如圖1I中所示，各層的高度可藉由蝕刻參數及第一遮蔽層169c與第二遮蔽層174a與174b的高度來調整之。

其後，請參照圖1J，移除第二遮蔽層174a與174b，裸露出第一閘極溝渠150中的第一功函數金屬層160a以及第二閘極溝渠152中的U型蝕刻停止層108a。之後，於基底100上形成第二功函數金屬層162。第二功函數金屬層162可為具有n型導電型之n型功函數金屬層，例如鋁化鈦(titanium aluminide，TiAl)層、鋁化鋯(zirconium aluminide，ZrAl)層、鋁化鎢(tungsten aluminide，WAl)層、鋁化鉭(tantalum aluminide，TaAl)層或鋁化鉿(hafnium aluminide，HfAl)層，但不限於此。此外，第二功函數金屬層162可為單層結構或複合層結構。第二功函數金屬層162可以CVD製程或PVD製程來形成。接下來，於基底100上形成填充金屬層168。所形成之填充金屬層168填入於第一閘極溝渠150與第二閘極溝渠152中。填充金屬層168係用以填滿第一閘極溝渠150與第二閘極溝渠152，可選擇具有優良填充能力與較低阻值的金屬或金屬氧化物，例如鋁(aluminum，Al)、鋁化鈦(titanium aluminide，TiAl)或氧化鋁鈦(titanium aluminum oxide，TiAlO)，但不限於此。此外第二功函數金屬層162與填充金屬層168之間較佳可設置頂部阻障層163，頂部阻障層163可包含氮化鈦(TiN)，其形成的方法例如是原子層沉積法，但不限於此。

最後，請參照圖1K，可再進行平坦化製程，例如CMP製程，用以移除ILD層142上多餘的填充金屬層168、頂部阻障層163以及第二功函數金屬層162，而完成第一金屬閘極168a與第二金屬閘極168b之製造。此外，本實施例亦可再選擇性去除ILD層142與CESL 140等，然後重新形成CESL與介電層，以有效提升半導體元件的電性表現。由於上述CMP製程等步驟係為該技術領域中具通常知識者所知，故於此係不再贅述。

在以上的實施例中，透過第二遮蔽層174a、174b做為罩幕來移除第一閘極溝渠150與第二閘極溝渠152側壁的蝕刻停止層108與底部阻障層106的步驟(圖1I)，係為能在第一閘極溝渠150與第二閘極溝渠152中順利填入第二功函數金屬層162、頂部阻障層163以及填充金屬層168。然而，若是第一閘極溝渠150與第二閘極溝渠152上部的尺寸夠大或是蝕刻停止層108與底部阻障層106的厚度夠薄而足以使得第二功函數金屬層162、頂部阻障層163以及填充金屬層168順利填入第一閘極溝渠150與第二閘極溝渠152之中，則無須再透過上述第二遮蔽層174a、174b做為罩幕來移除第一閘極溝渠150與第二閘極溝渠152側壁的蝕刻停止層108與底部阻障層106，因此，上述對應圖1G至1I之形成第二遮蔽層174至移除第一閘極溝渠150與第二閘極溝渠152側壁的蝕刻停止層108與底部阻障層106的步驟為選擇性，可以依照實際的需要調整之。

另外，以上的實施例係以「後高介電常數閘極介電層製程」來說明，然而，本發明並不以此為限。另一實施例亦可與「先高介電常數閘極介電層(high-k first)製程」整合。

圖2A至圖2B係為本發明第二實施例之一種具有金屬閘極之半導體元件之製造方法之剖面示意圖。

請參照圖2A，本實施例係與「先高介電常數閘極介電層(high-k first)製程」整合。亦即，第一半導體元件110與第二半導體元件112同樣分別具有第一閘極溝渠150與第二閘極溝渠152。並且各第一半導體元件110與第二半導體元件112分別包括閘極介電層104、底部阻障層(lower barrier layer) 106與蝕刻停止層(etch stop layer) 108。但是，高介電常數閘極介電層係在虛置閘極形成之前形成。更詳細地說，其製程方法係在基底100上先形成介面層103，再形成高介電常數閘極介電層104以及底部阻障層106，然後形成虛置閘極。之後，將介面層103、高介電常數閘極介電層104以及底部阻障層106圖案化成圖1A所示者。其後，在基底100上形成CESL 140與ILD層142，並藉由平坦化製程移除部分的CESL 140與ILD層142，直至暴露出第一半導體元件110與第二半導體元件112之虛置閘極。隨後利用適合之蝕刻製程移除第一半導體元件110與第二半導體元件112之虛置閘極，同時於第一半導體元件110與第二半導體元件112內分別形成第一閘極溝渠150與第二閘極溝渠152。隨後，再形成前述之蝕刻停止層108。

之後，請參照圖2B，依照上述對應圖1B至1K之步驟完成第一金屬閘極168a與第二金屬閘極168b之製造。

在本發明上述實施例中，在移除第二閘極溝渠152之中的第一功函數金屬層160之前，第二閘極溝渠152的底部有第一遮蔽層169a覆蓋，而不是裸露出來，因此，在後續的電漿蝕刻過程中可以避免電漿穿過第一功函數金屬層160而破壞第一功函數金屬層160下方的蝕刻停止層108、底部阻障層106以及高k閘極介電層104(圖1D)。

再者，本發明上述實施例係藉由蝕刻製程同時移除第一閘極溝渠150與第二閘極溝渠152頂端處的以及接近溝渠頂端的側壁的第一功函數金屬層160、蝕刻停止層108與底部阻障層106，僅在於第一閘極溝渠150與第二閘極溝渠152內的底部以及接近溝渠底部的側壁分別形成具有特殊輪廓的第一功函數金屬層160a、U型蝕刻停止層108a與U型底部阻障層106a。由於第一功函數金屬層160a、U型蝕刻停止層108a與U型底部阻障層106a的最高點皆低於第一閘極溝渠150與第二閘極溝渠152的開口頂端，第一閘極溝渠150與第二閘極溝渠152的開口頂端處不會被第一功函數金屬層160a、U型蝕刻停止層108a與U型底部阻障層106a覆蓋，因此，此形狀特徵可維持第一閘極溝渠150與第二閘極溝渠152開口原來的大小(口徑)，並有效降低第一閘極溝渠150與第二閘極溝渠152的深寬比(aspect ratio)，故可以使後續的頂部阻障層163、第二功函數金屬層162以及填充金屬層168順利填入，以避免填補第一閘極溝渠150與第二閘極溝渠152時發生縫隙(seam)，確保第一半導體元件110與第二半導體元件112的可靠度(圖1J)。

綜合以上所述，依據本發明所提供之具有金屬閘極之半導體元件之製造方法，係於移除閘極溝渠內的第一功函數金屬層之前，先在不保留第一功函數金屬層的閘極溝渠中先保留一部分的遮蔽層，可以避免第一功函數金屬層下方的蝕刻停止層、底部阻障層以及高k閘極介電層等在後續的蝕刻過程中遭到破壞。再者，本發明所提供之具有金屬閘極之半導體元件之製造方法中，第一功函數金屬層、蝕刻停止層與底部阻障層的僅會覆蓋在閘極溝渠底部及接近閘極溝渠底部的側壁之處，因此，閘極溝渠可以維持原來的大小(口徑)，並有效降低閘極溝渠的深寬比故可以使後續的填充金屬層等順利填入，確保半導體元件的可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．基底

102．．．淺溝隔離結構

103．．．介面層

104．．．閘極介電層

106．．．底部阻障層

106a．．．U型底部阻障層

108．．．蝕刻停止層

108a．．．U型蝕刻停止層

110．．．第一半導體元件

112．．．第二半導體元件

120．．．第一輕摻雜汲極

122．．．第二輕摻雜汲極

124．．．間隙壁

130．．．第一源極/汲極

132．．．第二源極/汲極

134．．．金屬矽化物

140．．．接觸窗蝕刻停止層

142．．．內層介電層

150．．．第一閘極溝渠

152．．．第二閘極溝渠

160、160a．．．第一功函數金屬層

162、162a．．．第二功函數金屬層

163．．．頂部阻障層

168．．．填充金屬層

168a．．．第一金屬閘極

168b．．．第二金屬閘極

169、169a、169b、169c．．．第一遮蔽層

170．．．罩幕層

170a．．．圖案化的罩幕層

174、174a、174b．．．第二遮蔽層

圖1A至圖1K係為本發明第一實施例之一種具有金屬閘極之半導體元件之製造方法之剖面圖示意圖。

圖2A至圖2B係為本發明第二實施例之一種具有金屬閘極之半導體元件之製造方法之剖面示意圖。

100．．．基底

102．．．淺溝隔離結構

103．．．介面層

104．．．閘極介電層

106．．．底部阻障層

108．．．蝕刻停止層

110．．．第一半導體元件

112．．．第二半導體元件

120．．．第一輕摻雜汲極

122．．．第二輕摻雜汲極

124．．．間隙壁

130．．．第一源極/汲極

132．．．第二源極/汲極

134．．．金屬矽化物

140．．．接觸窗蝕刻停止層

142．．．內層介電層

150．．．第一閘極溝渠

152．．．第二閘極溝渠

160．．．第一功函數金屬層

169a、169b．．．第一遮蔽層

Claims (21)

1. 一種具有金屬閘極之半導體元件之製造方法，包括：提供一基底，該基底表面形成有一第一半導體元件與一第二半導體元件，且該第一半導體元件與該第二半導體元件中分別形成有一第一閘極溝渠與一第二閘極溝渠；於該第一閘極溝渠與該第二閘極溝渠中形成一第一功函數金屬層；於該基底上形成一第一遮蔽層；進行第一次移除部分該第一遮蔽層之步驟，使留下的該第一遮蔽層位於該第二閘極溝渠的底部並且填滿該第一閘極溝渠；進行第二次移除部分該第一遮蔽層之步驟，留下位於該第一閘極溝渠底部的該第一遮蔽層，使該第二閘極溝渠以及該第一閘極溝渠側壁的該第一功函數金屬層裸露出來；以該第一遮蔽層為罩幕，移除未被該第一遮蔽層覆蓋的該第一功函數金屬層，只留下該第一閘極溝渠底部的該第一功函數金屬層；以及移除該第一遮蔽層。
2. 如申請專利範圍第1項所述之具有金屬閘極之半導體元件之製造方法，更包括：移除部分該第一遮蔽層之前，於該第一遮蔽層上形成一圖案化的罩幕層，該圖案化的罩幕層覆蓋該第一半導體元件，裸露出該第二半導體元件；以該圖案化的罩幕層為罩幕，進行該第一次移除部分該第一遮蔽層步驟，移除該第二半導體元件上的部分該第一遮蔽層；以及移除該圖案化的罩幕層。
3. 如申請專利範圍第2項所述之具有金屬閘極之半導體元件之製造方法，其中進行該第一次移除部分該第一遮蔽層之步驟的方法包括蝕刻法。
4. 如申請專利範圍第2項所述之具有金屬閘極之半導體元件之製造方法，其中進行該第二次移除部分該第一遮蔽層步驟的方法包括蝕刻法。
5. 如申請專利範圍第1項所述之具有金屬閘極之半導體元件之製造方法，其中該第一遮蔽層包括介電抗反射塗層(dielectric anti-reflection coating，DARC)、光吸收氧化(light absorbing oxide，DUO)層、底部抗反射塗層(bottom anti-reflective coating，BARC)或犧牲吸光材料(sacrificial light absorbing material，SLAM)層。
6. 如申請專利範圍第1項所述之具有金屬閘極之半導體元件之製造方法，其中該第一功函數金屬層的材料包括氮化鈦、碳化鈦、氮化鉭、碳化鉭、碳化鎢或氮化鋁鈦。
7. 如申請專利範圍第1項所述之具有金屬閘極之半導體元件之製造方法，更包括於該第一閘極溝渠與該第二閘極溝渠中形成一第二功函數金屬層。
8. 如申請專利範圍第7項所述之具有金屬閘極之半導體元件之製造方法，其中該第二功函數金屬層包括鋁化鈦層、鋁化鋯層、鋁化鎢層、鋁化鉭層或鋁化鉿層。
9. 如申請專利範圍第1項所述之具有金屬閘極之半導體元件之製造方法，更包括形成一填充金屬層，以填滿該第一閘極溝渠與該第二閘極溝渠。
10. 如申請專利範圍第9項所述之具有金屬閘極之半導體元件之製造方法，其中該填充金屬層包括鋁、鋁化鈦或氧化鋁鈦。
11. 如申請專利範圍第1項所述之具有金屬閘極之半導體元件之製造方法，更包括：於該第一閘極溝渠與該第二閘極溝渠中形成一頂部阻障層，覆蓋該第一功函數金屬層。
12. 如申請專利範圍第11項所述之具有金屬閘極之半導體元件之製造方法，其中該頂部阻障層的材料包括氮化鈦。
13. 如申請專利範圍第11項所述之具有金屬閘極之半導體元件之製造方法，於形成該頂部阻障層之前，更包括於該第一閘極溝渠與該第二閘極溝渠中形成一第二功函數金屬層。
14. 如申請專利範圍第11項所述之具有金屬閘極之半導體元件之製造方法，更包括形成一填充金屬層，以填滿該第一閘極溝渠與該第二閘極溝渠。
15. 如申請專利範圍第11項所述之具有金屬閘極之半導體元件之製造方法，於形成該第一功函數金屬層之前，更包括於該第一閘極溝渠與該第二閘極溝渠內形成一底部阻障層。
16. 如申請專利範圍第15項所述之具有金屬閘極之半導體元件之製造方法，其中該底部阻障層的材料包括氮化鈦。
17. 如申請專利範圍第15項所述之具有金屬閘極之半導體元件之製造方法，於形成該第一功函數金屬層之前，更包括於該底部阻障層上形成一蝕刻停止層。
18. 如申請專利範圍第17項所述之具有金屬閘極之半導體元件之製造方法，其中該蝕刻停止層的材料包括氮化鉭。
19. 如申請專利範圍第17項所述之具有金屬閘極之半導體元件之製造方法，在形成該頂部阻障層之前更包括：於該基底上形成一第二遮蔽層，覆蓋該第一半導體元件與該第二半導體元件；部分移除該第二遮蔽層，裸露出該第一閘極溝渠與該第二閘極溝渠側壁的該蝕刻停止層；以留下的該第二遮蔽層為罩幕，移除裸露出的部分該蝕刻停止層以及部分該底部阻障層；以及移除該第二遮蔽層。
20. 如申請專利範圍19項所述之具有金屬閘極之半導體元件之製造方法，其中以留下的該第二遮蔽層為罩幕，移除部分該蝕刻停止層以及部分該底部阻障層之後，留下的該蝕刻停止層以及該底部阻障層的頂部低於該第一閘極溝渠頂部以及該第二閘極溝渠頂部。
21. 如申請專利範圍第19項所述之具有金屬閘極之半導體元件之製造方法，其中該第二遮蔽層包括介電抗反射塗層、光吸收氧化層、底部抗反射塗層層或犧牲吸光材料層。