KR20000005982A - 표시패널및그제조방법 - Google Patents

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Abstract

본 발명은 액티브매트릭스형 액정표시패널 등의 표시패널 및 그 제조방법에 관한 것으로서,
매트릭스상으로 배치된 복수의 화소전극(7)과, 이들의 화소전극에 각각 접속된 복수의 스위칭소자(8)와, 각 스위칭소자에 주사신호를 공급하는 복수의 주사라인(9)과, 표시데이터신호를 공급하는 복수의 데이터라인(10)을 갖는 액티브매트릭스형 표시패널에 있어서, 화소전극 이외의 구성요소가 오버코드막(41)으로 덮이고 이 오버코트막을 관통하는 콘택트홀과, 오버코트막 및 해당 게이트절연막을 관통하는 콘택트홀을 동시에 형성함으로써 보호링(12)의 차단부분을 접속하는 점퍼선 (67)이나 데이터라인접속패드의 표면층(19a)이나 배선보호막(68)을 화소전극의 형성과 동시에 형성할 수 있고 그에 따라서 제조공정수를 저감시킬 수 있으며, 또 데이터라인이나 소스·드레인전극 등을 Cr/Al/Cr의 3층구조로 함으로써 소스전극과 화소전극간의 콘택트저항을 저감시키고, 또한 데이터라인의 저항을 저감시키는 동시에 다층막으로 이루어지는 데이터라인 등의 단면형상을 오버코트막에 의해 피복하기 쉬운 형상으로 함으로써 신뢰성을 향상시킬 수 있는 것을 특징으로 한다.

Description

표시패널 및 그 제조방법{DISPLAY PANEL AND METHOD OF FABRICATING THE SAME}
본 발명은 액티브매트릭스형 액정표시패널 등의 표시패널 및 그 제조방법에 관한 것이다.
종래의 액티브매트릭스형 액정표시장치에 이용되는 액티브매트릭스형 표시패널로서는 박막트랜지스터를 이용한 구성이 많이 이용되고 있다. 그 표시패널은 표시패널 복수개분량에 대응하는 크기의 유리 등으로 이루어지는 투명기판상에 복수개 형성하고, 그 후 각 단체(單體)로 분단하여 제조하는 방식이 이용되는 것이 많다. 그와 같은 표시패널이 표시패널 복수개분량에 대응하는 크기의 유리기판상에 형성된 상태에서의 1개의 표시패널의 등가회로적 평면도의 한 예를 도 12 및 도 13에 나타낸다.
이 표시패널은 표시패널 복수개분량에 대응하는 크기의 유리기판(1)을 구비하며, 그 표면상의 화상을 표시하기 위한 영역을 표시영역(5)으로 하고, 그 외측의 표시에는 관련되지 않은 영역을 비표시영역(6)으로 하고 있다. 이 유리기판(1)은 표시패널형성후 컷라인(2)을 따라서 절단되고 각 단체의 표시패널로 분단된다. 즉 이 컷라인(2)으로 둘러싸여진 영역내는 패널형성영역(3)으로 되어 있고, 그 외측은 잉여영역으로 되어 있다. 이 잉여영역에는 쇼트라인(15)이 격자상으로 설치되어 있다. 표시영역(5)에는 복수의 화소전극(7)과, 그 화소전극(7)에 각각 접속된 복수의 박막트랜지스터(8)가 매트릭스상으로 배치되고, 복수의 주사라인(9)으로부터주사신호가 박막트랜지스터(8)의 게이트전극(G)에 공급되고, 복수의 데이터라인 (10)으로부터 표시신호가 박막트랜지스터(8)의 드레인전극(D)에 공급된다. 또 화소전극(7)과의 사이에서 보조용량부(Cs)를 형성하는 복수의 보조용량라인(11)과, 복수의 화소전극(7)의 주위에 배치된 보호링(12)이 설치되고, 도 12에 나타내는 구성의 경우는 각 보조용량라인(11)의 우단부는 보호링(12)의 우변부의 외측에 배치된 공통라인(24) 및 접속패드(25)를 통하여 쇼트라인(15)에 접속되어 있다. 또 도 13에 나타내는 바와 같이 각 보조용량라인(11)이 보호링(12)에 접속되어 접속패드 (25)를 통하여 쇼트라인(15)에 접속되어 있는 경우도 있다. 보호링(12)의 외측에 있어서, 보호링(12)과 각 주사라인(9)의 사이에 개재된 2개씩의 박막트랜지스터로 이루어지는 주사라인측 보호소자(13)가 각 주사라인(9)마다 형성되고, 보호링(12)과 각 데이터라인(10)의 사이에 개재된 2개씩의 박막트랜지스터로 이루어지는 데이터라인측 보호소자(14)가 각 데이터라인(10)마다 형성되어 있다. 이들의 보호소자 (13, 14)는 제조공정 중에 생기는 고전압의 정전기에 의해 박막트랜지스터(8)에 절연파괴가 생기거나, 전압-전류특성이 변화하거나 하는 것을 방지하기 위해 설치되어 있다.
그리고 각 주사라인(9)의 좌단부는 비표시영역(6)의 주사라인구동용 반도체칩탑재영역(16)내에 설치된 주사라인접속패드(17)를 통하여 쇼트라인(15)에 접속되어 있다. 또 각 데이터라인(10)의 상단부는 비표시영역(6)의 데이터라인구동용 반도체칩탑재영역(18)내에 설치된 데이터라인접속패드(19)를 통하여 쇼트라인(15)에 접속되어 있다. 이들의 반도체칩탑재영역(16, 18)내에 설치된 입력측의 접속패드(20, 21)는 외부의 제어회로 등과의 접속에 이용되는 외부접속단자(22)에 배선(23)을 통하여 접속되어 있다. 이 외부접속단자(22)는 또한 쇼트라인(15)에 접속되어 있다.
2개의 박막트랜지스터로 이루어지는 주사라인측 보호소자(13)의 한쪽의 박막트랜지스터(13a)의 게이트전극(G) 및 소스전극(S)은 모두 주사라인(9)에 접속되고 드레인전극(D)은 보호링(12)에 접속되어 있으며, 다른쪽의 박막트랜지스터(13b)의 게이트전극(G) 및 소스전극(D)은 모두 보호링(12)에 접속되고 드레인전극(D)은 주사라인(9)에 접속되어 있다. 2개의 박막트랜지스터로 이루어지는 데이터라인측 보호소자(14)의 한쪽의 박막트랜지스터(14a)의 게이트전극(G) 및 소스전극(S)은 모두 보호링(12)에 접속되고 드레인전극(D)은 데이터라인(10)에 접속되어 있으며, 다른쪽의 박막트랜지스터(14b)의 게이트전극(G) 및 소스전극(S)은 모두 데이터라인(10)에 접속되고 드레인전극(D)은 보호링(12)에 접속되어 있다.
이와 같은 구성을 갖는 표시패널에 있어서, 박막트랜지스터의 소스·드레인전극 및 데이터라인은 통상 동시에 형성되고 같은 재료로 구성된다. 그리고 박막트랜지스터의 소스전극(S)과 ITO로 이루어지는 화소전극(7)의 사이의 콘택트저항을 저감시키기 위해, 박막트랜지스터의 드레인전극(D), 소스전극(S) 및 데이터라인 (10)을 Cr, Ti, Ta, Mo 등의 Al계 금속보다 산화환원전위가 높게, 따라서 Al계 금속보다 산화되기 어려운 금속막에 의하여 형성하는 것이 많이 이용되고 있다. 그러나 이들의 금속을 이용한 경우 ITO로 이루어지는 화소전극(7)과의 사이의 콘택트저항은 낮아지지만 이들의 금속은 고저항금속이기 때문에 데이터라인(10)의 폭을가늘게 하면 저항이 커지고, 나아가서는 배선시정수가 커지기 때문에 데이터라인 (10)의 폭을 가늘게 하는 데에 한계가 있으며, 따라서 개구율을 높이는 것이 곤란했다. 그래서 예를 들면 박막트랜지스터의 소스·드레인전극 및 드레인전극을 Cr막층과 Al계 금속막층의 2층구조에 의하여 형성하고 ITO로 이루어지는 화소전극(7)과는 Cr막층을 통하여 접속함으로써, 콘택트저항을 저감하고 Al계 금속막층에 의하여 데이터라인의 저항을 저감시키는 구성이 이용되고 있으며, 그와 같은 구성을 갖는 표시패널의 구조로서, 예를 들면 도 14의 단면도에 나타내는 바와 같은 구성이 알려져 있다. 그리고 이 표시패널은 도 15에 나타내는 바와 같은 제조공정으로 제조된다. 또한 보호소자(13, 14)를 구성하는 박막트랜지스터는 박막트랜지스터(8)의 형성과 대략 똑같이 실시되기 때문에 이하 설명을 생략한다.
우선 도 15의 P1(금속성막공정)에서 유리기판(1)의 상면에 Al(Aluminum)이나 Al합금(이하 Al계 금속이라 한다.)을 성막하고, 도 15의 P2(제 1 포토레지스트형성공정)에서 그 Al계 금속막의 상면에 제 1 포토레지스트막을 형성한 후, 도 15의 P3(주사라인 등의 형성공정)에서 이 제 1 포토레지스트막을 마스크로 하여 Al계 금속막을 에칭함으로써 박막트랜지스터(8)의 게이트전극(G), 주사라인(9), 접속패드 (17)의 하층금속(17a), 보조용량라인(11), 보호링(12)의 상변·하변부분(12a), 배선(23), 외부접속단자(22)의 하층금속(22a) 등이 형성된다.
다음으로 도 15의 P4(3층성막공정)에서 게이트절연막(31), 비결정질 실리콘으로 이루어지는 반도체막 및 질화실리콘으로 이루어지는 블로킹층형성용 층을 연속하여 성막하고, 도 15의 P5(제 2 포토레지스트형성공정)에서 제 2 포토레지스트막을 형성하며, 도 15의 P6(블로킹층형성공정)에서 이 제 2 포토레지스트막을 마스크로 하여 블로킹층형성용 층을 에칭하고 박막트랜지스터(8)의 게이트전극(G)상의 반도체막(34)의 상면에 블로킹층(32)을 형성하는 동시에 주사라인(9)과 데이터라인 (10)의 교차영역에 있어서의 반도체막(37)의 상면에 블로킹층(33)을 형성한다. 다음으로 도 15의 P7(n＋실리콘성막공정)에서 플라스마CVD 등의 방법에 의하여 n＋실리콘막을 성막하고, 도 15의 P8(제 3 포토레지스트형성공정)에서 이 n＋실리콘막상에 제 3 포토레지스트막을 형성하며, 도 15의 P9(디바이스에어리어형성공정)에서 이 제 3 포토레지스트막을 마스크로 하여 n＋실리콘막 및 상기 반도체막(34, 37)을 에칭하고 박막트랜지스터(8) 등 형성영역에서 게이트절연막(31)의 상면의 소정의 곳에 반도체막(34)을 줄무늬모양으로 남기고 디바이스에어리어로서 형성하는 동시에 블로킹층(32)의 상면 양측 및 반도체막(34)의 상면 양측에 박막트랜지스터의 드레인측 n＋실리콘막(35) 및 소스측 n＋실리콘막(36)을 형성한다. 또 주사라인(9)과 데이터라인(10)의 교차영역에서는 블로킹층(33)하에 반도체막(37)을 줄무늬모양으로 형성한다.
다음으로 도 15의 P10(ITO성막공정)에서 화소전극으로 되는 ITO막을 성막하고, 도 15의 P11(제 4 포토레지스트형성공정)에서 ITO막상에 제 4 포토레지스트막을 형성하며, 도 15의 P12(화소전극형성공정)에서 이 제 4 포토레지스트막을 마스크로 하여 ITO막을 에칭한다. 이것에 의해 박막트랜지스터(8) 등의 형성영역에서박막트랜지스터의 소스측 n＋실리콘막(36)에 접속된 화소전극(7)을 형성한다.
다음으로 도 15의 P13(제 5 포토레지스트형성공정)에서 제 5 포토레지스트막을 형성하고, 도 15의 P14(콘택트홀형성공정)에서 제 5 포토레지스트막을 마스크로 하여 게이트절연막(31)의 각 소정의 곳에 콘택트홀을 형성한다. 이에 의해 보호링접속영역에서는 상기 보호링(12)의 상변·하변부분(12a)의 양단부에 대응하는 부분의 게이트절연막(31)에 콘택트홀(38)을 형성한다. 또 주사라인접속패드(17)형성영역에서는 접속패드(17)에 대응하는 부분의 게이트절연막(31)에 콘택트홀(39)을 형성하고, 외부접속단자(22)형성영역에서는 외부접속단자(22)에 대응하는 부분의 게이트절연막(31)에 콘택트홀(40)을 형성한다.
다음으로 도 15의 P15(3층성막공정)에서 Cr(크롬)막, Al계 금속막, Cr막을 연속하여 성막하고, 도 15의 P16(제 6 포토레지스트형성공정)에서 제 6 포토레지스트막을 형성하며, 도 15의 P17(데이터라인 등의 형성공정)에서 이 제 6 포토레지스트막을 마스크로 하여 상기의 3층막을 순차 에칭하고, 도 15의 P18(상층Cr막박리공정)에서 상층의 Cr막을 박리하여 Cr막(10a) 및 Al계 금속막(10b)의 2층으로 이루어지는 데이터라인(10)을 형성한다. 또 박막트랜지스터(8) 등의 형성영역에서는 드레인측 n＋실리콘막(35)의 상면에 Cr막 및 Al계 금속막의 2층으로 이루어지는 드레인전극(D)을 형성하고, 소스측 n＋실리콘막(36)의 상면에 Cr막 및 Al계 금속막의 2층으로 이루어지는 소스전극(S)을 형성한다. 또 보호링(12)의 상기 상변·하변부분(12a) 이외의 다른 부분, 즉 보호링(12)의 좌변·우변부(12b)를 Cr막 및 Al계 금속막의 2층에 의하여 형성하고, 보호링(12)접속영역에서는 보호링(12b)의 양단부가 콘택트홀(38)을 통하여 보호링(12a)의 양단부에 접속된다. 또 주사라인접속패드 (17)형성영역에서는 게이트절연막(31)의 상면의 소정의 곳에 Cr막 및 Al계 금속막의 2층으로 이루어지는 접속패드(17b)를 콘택트홀(39)을 통하여 접속패드(17a)에 접속시키고, 데이터라인접속패드(19)형성영역에서는 게이트절연막(31)의 상면의 소정의 곳에 Cr막 및 Al계 금속막의 2층으로 이루어지는 접속패드(19)를 형성한다.
다음으로 도 15의 P19(오버코트성막공정)에서 질화실리콘으로 이루어지는 오버코트막(41)을 성막하고, 도 15의 P20(제 7 포토레지스트형성공정)에서 제 7 포토레지스트막을 형성하며, 도 15의 P21(개구부형성공정)에서 이 제 7 포토레지스트막을 마스크로 하여 오버코트막(41)의 각 소정의 곳에 개구부를 형성한다. 즉 주사라인접속패드(17)형성영역에서는 접속패드(17b)에 대응한 부분에 개구부(42)를 형성하고, 데이터라인접속패드(19)형성영역에서는 접속패드(19)에 대응한 부분에 개구부(43)를 형성한다. 또한 박막트랜지스터(8) 등의 형성영역에서는 화소전극(7)의 소정의 곳에 대응한 부분에 개구부(45)를 형성하고, 외부접속단자(22)형성영역에서는 외부접속단자(22b)에 대응한 부분에 개구부(44)를 형성한다. 이상의 공정에 의해 도 15의 표시패널이 형성된다.
이와 같은 제조방법에 의한 표시패널에서는 데이터라인이나 박막트랜지스터의 소스전극, 드레인전극을 Cr막 및 Al계 금속막의 2층에 의하여 형성하고 있기 때문에 저저항으로 할 수 있어 데이터라인의 폭을 가늘게 할 수 있다. 그러나 도 11에 나타낸 표시패널의 제조공정에서는 포토레지스트를 형성하고 포토마스크를 이용하여 패턴형성을 실시하는 공정이 많으며 다음의 7공정을 갖고 있다. 즉 도 15의 제조공정에 있어서,
① P2, P3공정에 의한 주사라인 등을 형성하는 공정과,
② P5, P6공정에 의한 블로킹층을 형성하는 공정과,
③ P8, P9공정에 의한 반도체막 등의 불필요한 부분을 제거하여 디바이스에어리어를 형성하는 공정과,
④ P11, P12공정에 의한 화소전극을 형성하는 공정과,
⑤ P13, P14공정에 의한 게이트절연막에 콘택트홀을 형성하는 공정과,
⑥ P16, P17, P18공정에 의한 데이터라인 등을 형성하는 공정과,
⑦ P20, P21공정에 의한 오버코트막에 콘택트홀을 형성하는 공정,
의 7공정이다. 이것은 즉 포토마스크가 7장 필요함을 나타내고, 제조비용상승의 요인으로 되고 있는 동시에, 이 제조공정에서는 공정수가 많기 때문에 스루풋이 낮고, 또한 제품수율의 저하요인이 많아지기 때문에 제조비용을 저감하는 것이 곤란하다는 문제가 있다.
본 발명은 스위칭표시에 접속된 화소전극이 매트릭스상으로 배치되어 구성된 표시패널의 제조에 있어서 포토레지스트형성횟수를 저감하여 제조공정수를 저감시키는 것을 목적으로 하고 있다.
또 화소전극과 스위칭소자의 콘택트저항을 저감시키고 데이터라인의 저항을 저감시키는 동시에, 다층막에 의하여 형성한 배선부분의 신뢰성을 향상시킬 수 있는 표시패널 및 그 제조방법을 제공하는 것을 목적으로 하고 있다.
상기 목적을 달성하기 위해 본 발명에 있어서의 표시패널은,
화소전극을 제외한 표시패널의 각 구성요소가 오버코트막에 의해 덮이고, 상기 오버코트막상에 형성된 상기 화소전극과,
상기 보호링의 차단부분을 접속하는 점퍼선과,
상기 데이터라인에 접속된 접속패드의 최상층과,
오버코트막하에 설치된 배선에 대응한 상기 오버코트막상의 보호막과,
Cr 등의 Al계 금속보다 산화환원전위가 높은 금속층과 Al계 금속층과 Cr 등의 Al계 금속보다 산화환원전위가 높은 금속층에 의한 3층금속층을 갖는 소스전극, 드레인전극 및 데이터라인을 구비하고,
적어도 상기 점퍼선, 상기 접속패드의 최상층 또는 상기 보호막의 어느 쪽인가가 상기 화소전극과 동일한 재료에 의하여 형성되어 있는 것을 특징으로 한다.
또 상기 목적을 달성하기 위해 본 발명에 있어서의 한 표시패널의 제조방법은,
기판상에 게이트전극, 게이트절연막, 반도체막, 데이터라인, 소스전극 및 드레인전극을 형성하고, 이들의 요소를 오버코트막으로 덮은 후 1개의 포토레지스트막을 이용하여 상기 오버코트막을 관통하는 콘택트홀 및 상기 오버코트막과 상기 게이트절연막을 관통하는 콘택트홀을 소정의 곳에 형성하는 공정과,
상기 오버코트막상에 화소전극을 상기 콘택트홀을 통하여 상기 소스전극에 접속시켜서 형성하는 공정과,
콘택트홀내에 도전막을 형성하는 공정을 갖고 있으므로, 상기 점퍼선, 상기 접속패드의 최상층 및 상기 보호막을 상기 화소전극의 형성과 동시에 실시할 수 있고, 그에 따라서 제조공정수를 저감시킬 수 있다.
도 1은 본 발명에 관련되는 표시패널이 표시패널 복수개분량에 대응하는 크기의 기판상에 형성된 상태에 있어서의 등가회로적 평면도를 나타내는 회로도.
도 2는 본 발명에 관련되는 표시패널의 제조방법에 있어서의 제 1 실시형태에 의한 제조공정순서를 나타내는 공정계통도.
도 3은 도 2의 S1∼S5의 공정에 따라 Al계 금속막에 의하여 주사라인 등을 형성하고 3층성막후에 제 2 포토레지스트막을 패턴형성한 공정을 나타내는 단면도.
도 4는 도 2의 S6의 공정에 따라 블로킹층을 패턴형성한 공정을 나타내는 단면도.
도 5는 도 2의 S7∼S9의 공정에 따라 플라스마CVD법 등에 의하여 n＋실리콘막을 성막하고 계속해서 3층성막후에 제 3 포토레지스트막을 패턴형성한 공정을 나타내는 단면도.
도 6은 도 2의 S10, S11의 공정에 따라 데이터라인 및 접속패드를 형성하는동시에, Cr실리사이드막 및 n＋실리콘막을 패턴형성하여 디바이스에어리어를 형성한 공정을 나타내는 단면도.
도 7은 도 2의 S12∼S14의 공정에 따라 오버코트막을 성막하고 콘택트홀을 형성한 공정을 나타내는 단면도.
도 8은 도 2의 S15∼S17의 공정에 따라 ITO막을 성막하고 화소전극 및 보호용 박막트랜지스터와 보호링간의 접속라인을 형성한 공정을 나타내는 단면도.
도 9는 도 2의 제 1 실시형태의 제조공정에 있어서의 S7의 플라스마CVD법 등에 의하여 n＋실리콘막을 성막하는 공정 대신에 이온도핑에 의하여 n＋실리콘층을 형성하는 공정을 이용한 제 2 실시형태의 제조공정에 의한 표시패널의 단면도.
도 10a∼도 10e는 데이터라인을 3층금속층에 의하여 형성한 경우의 데이터라인형성공정을 나타내는 단면도.
도 11a∼도 11d는 데이터라인을 2층금속층에 의하여 형성한 경우의 데이터라인형성공정을 나타내는 단면도.
도 12는 종래의 표시패널이 표시패널 복수개분량에 대응하는 크기의 기판상에 형성된 상태에 있어서의 등가회로적 평면도를 나타내는 회로도.
도 13은 종래의 다른 형태의 표시패널이 표시패널 복수개분량에 대응하는 크기의 기판상에 형성된 상태에 있어서의 등가회로적 평면도를 나타내는 회로도.
도 14는 종래의 구성에 의한 표시패널의 단면도.
도 15는 도 14의 종래의 구성에 의한 표시패널을 제조하기 위한 제조공정순서를 나타내는 공정계통도이다.
※도면의 주요부분에 대한 부호의 설명
1: 유리기판 2: 컷라인
3: 패널형성영역 4: 잉여영역
5: 표시영역 6: 비표시영역
7: 화소전극 8: 박막트랜지스터
9: 주사라인 10, 110, 112: 데이터라인
11: 보조용량라인 12: 보호링
13, 14: 보호소자 15: 쇼트라인
16, 18: 반도체칩탑재영역 17: 주사라인접속패드
19: 데이터라인접속패드 20, 21: 입력측의 접속패드
22: 외부접속단자 23: 배선
25: 접속패드 31, 101: 게이트절연막
32, 33: 블로킹층 34, 51: 반도체막
35, 36, 54: n＋실리콘막 41: 오버코트막
52: 블로킹층형성용 층 55, 57: Cr막
56: Al계 금속막 58: Cr실리사이드막
61, 62, 63, 64, 65, 66: 콘택트홀 67: 점퍼선
68: 배선보호막 111: 오버코트막
이하 본 발명에 관련되는 액티브매트릭스형 표시패널 및 그 제조방법의 자세한 내용을 도면에 나타내는 실시형태에 의거하여 설명한다.
도 1은 이 표시패널이 표시패널 복수개분량에 대응하는 크기의 유리기판상에 형성된 상태에서의 1개의 표시패널의 등가회로적 평면도를 나타낸 것이다. 또한 이 구성은 도 13의 종래의 표시패널의 구성에 대응한 것이며, 그 구성과 같은 부분에 대해서는 동일한 부호를 붙여서 설명한다.
이 표시패널은 표시패널 복수개분량에 대응하는 크기의 유리기판(1)을 구비하며, 그 표면상의 화상을 표시하기 위한 영역을 표시영역(5)으로 하고, 그 외측의 표시에는 관련되지 않은 배선 등의 영역을 비표시영역(6)으로 하고 있다. 그리고 표시패널형성후에 단체의 표시패널로 분리하기 위해 절단하는 컷라인(2)으로 둘러싸여진 영역내를 패널형성영역(3)으로 하고, 그 외측을 잉여영역(4)으로 하고 있다. 이 잉여영역에는 쇼트라인(15)이 격자상으로 설치되어 있다. 이 표시영역 (5)에는 복수의 화소전극(7)과, 그 화소전극(7)에 각각 접속된 복수의 박막트랜지스터(8)가 매트릭스상으로 배치되어 있다. 그리고 복수의 주사라인(9)이 행방향으로 배치되고 행방향의 복수의 박막트랜지스터(8)의 게이트전극(G)에 접속되어 주사신호가 행방향의 복수의 박막트랜지스터(8)의 게이트전극(G)에 공급되고, 복수의데이터라인(10)이 열방향으로 배열되고 열방향의 복수의 박막트랜지스터(8)의 드레인전극(D)에 접속되어 표시신호가 열방향의 복수의 박막트랜지스터(8)의 드레인전극(D)에 공급된다. 또 화소전극(7)과의 사이에서 보조용량부(Cs)를 형성하는 복수의 보조용량라인(11)이 복수의 화소전극(7)의 주위에 배치된 보호링(12)의 우변부(12a)에 접속되어 있다. 그리고 보호링(12)은 접속패드(25)를 통하여 쇼트라인(15)에 접속되어 있다.
이 보호링(12)은 복수의 화소전극(7)의 주위를 둘러싸도록 배치되며, 주사라인과 동시에 형성되는 상변·하변 및 우변부분(12a)과, 데이터라인과 동시에 형성되는 좌변부분(12b)을 갖고 점퍼선(67)을 통하여 양자가 접속되어 있다.
보호링(12)과 각 주사라인(9)의 사이에 개재된 2개씩의 박막트랜지스터로 이루어지는 주사라인측 보호소자(13)가 각 주사라인(9)마다 형성되고, 보호링(12)과 데이터라인(10)의 사이에 개재된 2개씩의 박막트랜지스터로 이루어지는 데이터라인측 보호소자(14)가 각 데이터라인(10)마다 형성되어 있다. 이 2개의 박막트랜지스터로 이루어지는 주사라인측 보호소자(13)의 한쪽의 박막트랜지서터(13a)의 게이트전극(G) 및 소스전극(S)은 모두 주사라인(9)에 접속되고 드레인전극(D)은 보호링 (12)에 접속되어 있으며, 다른쪽의 박막트랜지스터(13b)의 게이트전극(G) 및 소스전극(S)은 모두 보호링(12)에 접속되고 드레인전극(D)은 주사라인(9)에 접속되어 있다. 또 2개의 박막트랜지스터로 이루어지는 데이터라인측 보호소자(14)의 한쪽의 박막트랜지스터(14a)의 게이트전극(G) 및 소스전극(S)은 모두 보호링(12)에 접속되고 드레인전극(D)은 데이터라인(10)에 접속되어 있으며, 다른쪽의 박막트랜지스터(14b)의 게이트전극(G) 및 소스전극(S)은 모두 데이터라인(10)에 접속되고 드레인전극(D)은 보호링(12)에 접속되어 있다.
또 각 주사라인(9)의 좌단부는 비표시영역(6)의 주사라인구동용 반도체칩탑재영역(16)내에 설치된 주사라인접속패드(17)를 통하여 쇼트라인(15)에 접속되어 있다. 또 각 데이터라인(10)의 상단부는 비표시영역(6)의 데이터라인구동용 반도체칩탑재영역(18)내에 설치된 데이터라인접속패드(19)를 통하여 쇼트라인(15)에 접속되어 있다. 이들의 반도체칩탑재영역(16, 18)내에 설치된 입력측의 접속패드 (20, 21)는 외부의 제어회로 등과의 접속에 이용되는 외부접속단자(22)에 배선(23)을 통하여 접속되어 있다. 이 외부접속단자(22)는 또한 쇼트라인(15)에 접속되어 있다. 그리고 배선(23)상의 오버코트막(41)상, 또는 비표시영역(6)에 있어서의 주사라인(9)형성영역(9a)상의 오버코트막(41)상에 배선의 단선방지를 위한 보호막 (68)을 형성하고 있다.
도 2는 본 발명의 제 1 실시형태에 있어서의 표시패널의 제조공정을 나타낸 것이고, 도 3∼도 8은 각 제조공정의 실시형태를 나타내는 공정단면도이다. 이 실시형태에 의한 표시패널을 제조하는 경우에는 우선 도 2의 S1(금속성막공정)에서 유리기판(1)의 상면에 Al계 금속을 성막하고, 계속해서 도 2의 S2(제 1 포토레지스트형성공정)에서 이 Al계 금속막의 상면에 제 1 포토레지스트막을 형성하여 패턴형성한 후, 도 2의 S3(주사라인 등의 형성공정)에서 이 제 1 포토레지스트막을 마스크로 하여 상기 Al계 금속막을 에칭한다. 이것에 의해 도 3에 나타내는 박막트랜지스터(8)의 게이트전극(G), 주사라인(9), 주사라인접속패드(17), 보조용량라인(11), 보호링(12)의 일부(12a)(상변부, 하변부 및 우변부), 배선(23), 외부접속단자(22)를 유리기판(1)의 상면에 형성한다. 또 도 1에 나타내는 쇼트라인(15), 접속패드(25) 등을 형성한다. 또한 보호소자(13, 14)의 보호용 박막트랜지스터의 형성은 박막트랜지스터(8)의 형성과 대략 같으므로 그 설명을 생략한다.
다음으로 도 2의 S4(3층성막공정)에서 도 3에 나타내는 바와 같이 질화실리콘으로 이루어지는 게이트절연막(31)과, 비결정질 실리콘으로 이루어지는 반도체막 (51)과, 질화실리콘으로 이루어지는 블로킹층형성용 층(52)을 유리기판(1)의 상면에 연속하여 성막하고, 도 2의 S5(제 2 포토레지스트형성공정)에서 이 블로킹층형성용 층(52)의 상면에 제 2 포토레지스트막(도시하지 않음)을 도포한 후 이면측으로부터 박막트랜지스터(8)의 게이트전극(G)의 금속막이나 주사라인(9)의 금속막 등을 마스크로 하여 노광을 실시하는 동시에, 표면측에서 도시하지 않은 포토마스크를 이용하여 노광을 실시하고 이어서 현상하여 패턴형성한다. 이것에 의해 도 3에 나타내는 바와 같이 박막트랜지스터(8)의 게이트전극(G)상의 블로킹층형성용 층 (52)의 상부에 제 2 포토레지스트막(53a)이, 주사라인(9)과 데이터라인(10)의 교차영역상의 블로킹층형성용 층(52)의 상부에 제 2 포토레지스트막(53b)이, 줄무늬모양으로 패턴형성된다. 계속해서 도 2의 S6(블로킹층형성공정)에서 상기 제 2 포토레지스트막(53a, 53b)을 마스크로 하여 블로킹층형성용 층(52)을 에칭함으로써 도 4에 나타내는 바와 같이 제 2 포토레지스트막(53a, 53b)의 각각의 하부, 즉 박막트랜지스터(8)의 게이트전극(G)상 및 주사라인(9)과 데이터라인(10)의 교차영역상에 블로킹층(32, 33)을 형성한다.
다음으로 도 2의 S7(n＋실리콘막성막공정)에서 도 5에 나타내는 바와 같이 플라스마CVD법 등에 의해 상기 반도체막(51) 및 상기 블로킹층(32, 33)의 상부에 n＋실리콘막(54)을 성막하고, 계속해서 도 2의 S8(3층성막공정)에서 도 5에 나타내는 바와 같이 상기 n＋실리콘막(54)상에 Cr막(55), Al계 금속막(56), Cr막(57)을 연속하여 성막한다. 이 때 하층의 Cr막(55)과 n＋실리콘막(54)이 결합하기 때문에 양자의 계면에 Cr실리사이드막(58)이 형성된다.
다음으로 도 2의 S9(제 3 포토레지스트형성공정)에서 도 5에 나타내는 바와 같이 상층의 Cr막(57)의 상면의 포트레지스트막(도시하지 않음)을 도포하여 패턴형성하고, 박막트랜지스터(8)의 드레인전극(D) 및 소스전극(S) 등을 형성하기 위한 제 3 포토레지스트막(59a, 59b)과, 데이터라인(10) 및 데이터라인접속패드(19)를 형성하기 위한 제 3 포토레지스트막(59c)과, 보호링(12)의 좌변부를 형성하기 위한 제 3 포토레지스트막(59d)을 형성한다. 그리고 도 2의 S10(데이터라인 등의 형성공정)에서 이 제 3 포토레지스트막(59a∼59d)을 마스크로 하여 Cr막(57), Al계 금속막(56), Cr막(55)을 순차 에칭한다. 이어서 도 2의 S11(디바이스에어리어형성영역)에서 이 제 3 포토레지스트막(59a∼59d)을 마스크로 하여 Cr실리사이드막(58), n＋실리콘막(54) 및 반도체막(51)을 에칭한다. 이것에 의해 도 6에 나타내는 바와 같이 데이터라인(10) 및 데이터라인접속패드(19)를 형성한다. 이 때 데이터라인(10) 및 데이터라인접속패드(19)는 기판(1)측으로부터 차례로 비결정질실리콘으로 이루어지는 반도체막(51), n＋실리콘막(54), Cr실리사이드막(58), Cr막(55), Al계 금속막(56), Cr막(57)의 6층구조로 이루어진다. 또 보호링(12)접속영역에서는 보호링(12)의 좌변부(12b)를 형성하고 이 보호링(12)의 일부(12b)는 데이터라인(10)과 같은 6층구조로 이루어진다. 그리고 박막트랜지스터(8) 등의 형성영역에서는 비결정질 실리콘으로 이루어지는 반도체막(34)의 상면에서 블로킹층(32)의 상면 양측에 드레인측 n＋실리콘막(35) 및 소스측 n＋실리콘막(36)을 형성하고 그 각 상면에 Cr실리사이드(58)을 형성하며, 또한 Cr실리사이드막(58)의 상면에 Cr막(55), Al계 금속막(56) 및 Cr막(57)의 3층으로 이루어지는 드레인전극(D) 및 소스전극(S)을 형성한다. 즉 드레인전극(D) 및 소스전극(S)은 기판(1)측으로부터 차례로 비결정질 실리콘으로 이루어지는 반도체막(51), n＋실리콘막(54), Cr실리사이드막(58), Cr막(55), Al계 금속막(56), Cr막(57)의 6층구조로 이루어진다.
다음으로 도 2의 S12(오버코트성막공정)에서 도 7에 나타내는 질화실리콘으로 이루어지는 오버코트막(41)을 성막한다. 그리고 도 2의 S13(제 4 포토레지스트형성공정)에서 이 오버코트막(41)의 상면에 제 4 포토레지스트막(도시하지 않음)을 형성하고, 도 2의 S14(콘택트홀형성공정)에서 이 제 4 포토레지스트막을 마스크로 하여 오버코트막(41) 및 게이트절연막(31)을 모두 에칭하여 도 7에 나타내는 바와 같이 소정의 곳에 콘택트홀을 형성한다. 즉 박막트랜지스터(8) 등의 형성영역에 있어서는 소스전극(S)에 대응하는 부분에 있어서의 오버코트막(41)에 콘택트홀(61)을 형성한다. 또 보호링(12)접속영역에 있어서는 보호링(12b)의 소정의 곳에 대응하는 부분의 오버코트막(41)에 콘택트홀(63)을 형성하는 동시에, 보호링(12a)의 소정의 곳에 대응하는 부분의 오버코트막(41) 및 게이트절연막(31)에 오버코트막(41) 및 게이트절연막(31)을 관통하는 콘택트홀(62)을 형성한다. 또 데이터라인접속패드(19)형성영역에 있어서는 접속패드(19)에 대응하는 부분의 오버코트막(41)에 콘택트홀(64)을 형성한다. 또 주사라인접속패드(17)형성영역에 있어서는 접속패드 (17)에 대응하는 부분의 오버코트막(41) 및 게이트절연막(31)에 오버코트막(41) 및 게이트절연막(31)을 관통하는 콘택트홀(65)을 형성한다. 또한 외부접속단자(22) 형성영역에 있어서는 외부접속단자(22)에 대응하는 부분에 있어서의 오버코트막 (41) 및 게이트절연막(31)에 오버코트막(41) 및 게이트절연막(31)을 관통하는 콘택트홀(66)을 형성한다.
다음으로 도 2의 S15(ITO성막공정)에서 화소전극으로 되는 ITO막을 성막하고, 도 2의 S16(제 5 포토레지스트형성공정)에서 이 ITO막의 상면에 제 5 포토레지스트막(도시하지 않음)을 형성하며, 도 2의 S17(화소전극 등의 형성공정)에서 이 제 5 포토레지스트막을 마스크로 하여 ITO막을 드라이에칭하여 패턴형성한다. 이 공정에 있어서 만일 웨트에칭을 이용한 경우 콘택트홀(65, 66)에서 노출해 있는 Al계 금속으로 이루어지는 주사라인접속패드(17) 및 외부접속단자(22)와 ITO막과 ITO의 에칭액이 접촉 공존하게 된다. 이것에 의해 Al-ITO전지반응이 발생하고, 그에 따라 발생하는 산화환원전위차에 따라서 생성하는 전류에 의해 주사라인접속패드 (17) 및 외부접속단자(22)가 산화되는 동시에 ITO막이 환원되어 양자가 모두 심하게 부식되어 버리게 되기 때문에 바람직하지 않다. 이에 대하여 드라이에칭에 의하여 에칭한 경우는 이와 같은 현상은 발생하지 않는다. 그 때문에 이 공정에서는 드라이에칭을 이용하고 있다. 그리고 이 공정에 의해 도 8에 나타내는 바와 같이 박막트랜지스터(8) 등의 형성영역에 있어서는 오버코트막(41)의 상면의 소정의 곳에 화소전극(7)을 콘택트홀(61)을 통해 박막트랜지스터(8)의 소스전극(S)에 접속하여 형성한다. 또 보호링(12)접속영역에 있어서는 오버코트막(41)의 상면의 소정의 곳에 ITO막으로 이루어지는 점퍼선(67)을 형성하고, 점퍼선(67)의 일단부는 콘택트홀(62)을 통하여 보호링(12a)에 접속하고 타단부는 콘택트홀(63)을 통하여 보호링 (12b)에 접속한다. 이것에 의해 보호링(12a)과 보호링(12b)을 접속한다. 또 접속패드(19)형성영역에 있어서는 오버코트막(41)의 상면의 소정의 곳에 ITO막으로 이루어지는 접속패드(19a)를 콘택트홀(64)을 통해 접속패드(19)에 접속하여 형성한다. 이 접속패드(19a)는 여기에 접속되는 데이터라인구동용 반도체칩의 출력단자와의 콘택트를 양호하게 하기 위한 것인데 없어도 좋다. 또한 배선(23)형성영역에 있어서는 배선(23)상에 있어서의 오버코트막(41)상에 보호막(68)을 형성한다. 이와 같이 Al계 금속으로 이루어지는 배선(23)상의 오버코트막(41)상에 ITO로 이루어지는 보호막(68)을 형성함으로써, 배선(23)상의 오버코트막(41) 및 게이트절연막 (31)에 어떠한 이유에 의해 결함이 있어도 해당 결함부상에 보호막(68)이 존재하게 된다. 이 결과 화소전극(7)을 형성할 때의 ITO의 에칭액이 오버코트막(41) 및 게이트절연막(31)의 해당 결함부에 스며들는 일이 없고, 나아가서는 Al계 금속으로 이루어지는 배선(23)에 Al-ITO전지반응에 의한 단선이 생기지 않도록 할 수 있어서그 분량만큼 제품수율의 향상을 도모할 수 있다. 또 보호막(68)을 화소전극(7)과 동일한 재료에 의하여 화소전극(7)의 형성과 동시에 형성하고 있으므로, 제조공정수가 추가하지 않도록 할 수 있다. 또 공기 중의 수분이 오버코트막(41) 및 게이트절연막(31)의 해당 결함부에 스며드는 것을 보호막(68)에 의하여 방지할 수 있으므로 Al계 금속으로 이루어지는 배선(23)에 부식에 의한 단선이 생기지 않도록 할 수 있다.
또한 이 보호막(68)의 형성은 상기 배선(23)상에 한정되는 것이 아니라, 예를 들면 비표시영역(6)에 있어서의 주사라인(9)형성영역(9a)에 있어서 Al계 금속으로 이루어지는 주사라인(9)상에 있어서의 오버코트막(41)상에 ITO로 이루어지는 보호막(68)을 형성하도록 해도 좋다.
이상의 공정에 의하여 이 제 1 실시형태에 있어서의 표시패널이 형성된다.
이 제 1 실시형태에 있어서의 표시패널의 제조방법으로는 도 2의 S14(콘택트홀형성공정)에 있어서 1개의 포토레지스트막을 이용하여 오버코트막을 관통하는 콘택트홀과 오버코트막 및 해당 게이트절연막을 관통하는 콘택트홀을 동시에 형성하도록 함으로써, 이하의 부분을 화소전극과 동일한 투명도전막(ITO막)에 의하여 형성할 수 있다.
① 보호링(12)의 차단부분(주사라인과 동시에 형성되는 상변·하변 및 우변부분(12a)과, 데이터라인과 동시에 형성되는 좌변부분(12b)의 사이)을 접속하는 점퍼선(67),
② 데이터라인접속패드(19)의 표면층(19a),
③ 배선상에 있어서의 오버코트막상의 보호막(68),
따라서 이들 ①②③의 부분과 화소전극(7)을 동시에 형성할 수 있기 때문에 그에 따른 분량만큼 제조공정수를 적게 할 수 있다. 즉 도 2의 제조공정에 있어서 포토레지스트막을 형성하여 포토마스크에 의한 패턴형성을 실시하는 공정은 이하의 공정이다.
① S1, S2공정에 의한 주사라인 등을 형성하는 공정
② S5, S6공정에 의한 블로킹층을 형성하는 공정
③ S9, S10, S11공정에 의한 데이터라인 등을 형성하는 동시에 반도체막 등의 불필요한 부분을 제거하여 디바이스에어리어를 형성하는 공정
④ S13, S14공정에 의한 오버코트막에 콘택트홀을 형성하는 공정
⑤ S16, S17공정에 의한 화소전극 등을 형성하는 공정
즉 포토레지스트막의 형성공정은 상기의 5공정이고, 포토마스크의 형성횟수는 5회로 된다. 따라서 제조에 필요한 포토마스크는 5장으로 좋아 제조비용을 저감시킬 수 있는 동시에, 제조공정수를 적게 할 수 있음으로서 스루풋이 향상한다.
또한 상기 제 1 실시형태에서는 n＋실리콘막을 형성하기 위해 플라스마CVD법 등에 의하여 성막하는 방법을 이용했는데, n＋실리콘막을 형성하기 위해 이온도핑법을 이용하도록 해도 좋다. 즉 도 9는 도 2의 제 1 실시형태에 있어서의 S7공정의 플라스마CVD법 등에 의하여 n＋실리콘막을 성막하는 공정의 대신에 이온도핑법에 의하여 n＋실리콘막을 형성하는 공정을 이용한 본 발명의 제 2 실시형태에 의한 단면도를 나타낸 것이다. 이 경우 데이터라인(10), 데이터라인접속패드(19), 보호링 (12)의 일부(12b), 드레인전극(D) 및 소스전극(S)은 기판(1)측으로부터 차례로 n＋실리콘막(51a), Cr실리사이드막(58), Cr막(55), Al계 금속막(56) 및 Cr막(57)의 5층구조로 된다. 이 제 2 실시형태에 의한 경우도 제 1 실시형태의 경우와 같이 포토레지스트막의 형성공정은 상기의 5공정이다. 따라서 제조비용을 저감시킬 수 있는 동시에 제조공정수를 적게 할 수 있음으로서 스루풋이 향상한다.
또 이 제 1 실시형태 및 제 2 실시형태는 상기와 같이 제조공정수를 저감시키는 효과를 갖고 있는 동시에, 박막트랜지스터의 소스·드레인전극 및 데이터라인의 금속층부분을 Cr막(55), Al계 금속막(56), Cr막(57)의 3층구조로 하고, 화소전극과 접속하는 박막트랜지스터의 소스전극(S)의 표면층을 Al계 금속층보다 산화환원전위가 높은 Cr막(57)으로 함으로써, ITO막으로 이루어지는 화소전극과의 콘택트저항을 낮게 할 수 있고, 또한 데이터라인을 Al계 금속막(56)과 Al계 금속층보다 산화환원전위가 높은 Cr막(55, 57)과의 적층구조로 함으로써 저항을 낮게 할 수 있는 효과를 갖고 있다.
또한 상기 제 1, 제 2 실시형태에 있어서의 데이터라인(10), 데이터라인접속패드(19), 보호링(12)의 일부(12b) 등의 3층금속층부분은 모두 상기와 같이 1층째 및 표면층의 3층째가 모두 Cr 등의 Al계 금속층보다 산화환원전위가 높은 금속으로 이루어지고 중간의 2층째가 Al계 금속으로 이루어지는 구성을 갖고 있으며, 웨트에칭법을 이용함으로써 도 10a∼도 10e에 나타내는 공정에 의하여 패턴형성할 수 있다. 이것에 의해 이하와 같이 신뢰성이 높은 데이터라인 등을 형성할 수 있는 효과를 갖고 있다. 또한 여기에서는 설명을 간단히 하기 위해 게이트절연막상에 직접 3층금속막을 형성하는 형태로 하고 있고, 상기 제 1, 제 2 실시형태에서는 반도체막상에 3층금속막을 형성하는 형태이지만, 3층금속막의 가공에 대해서는 똑같이 생각할 수 있다.
우선 도 10a에 나타내는 바와 같이 게이트절연막(101)의 상면에 1층째의 금속층으로 이루어지는 Cr 등의 Al계 금속층보다 산화환원전위가 높은 금속으로 이루어지는 금속층(102)을 스패터 등에 의해 성막하고, 계속해서 그 상면에 2층째의 금속층으로 되는 Al계 금속층(103)을 스패터 등에 의해 성막하며, 계속해서 그 상면에 Cr 등의 Al계 금속층보다 산화환원전위가 높은 금속으로 이루어지는 표면층 (104)을 스패터 등에 의해 성막한다. 다음으로 이 표면층(104)의 상면에 포토레지스트(105)를 도포하여 소정의 형상으로 패턴형성하고, 그 포토레지스트(105)를 마스크로 하여 Cr 등의 금속층에 의한 표면층(105)을 웨트에칭한다. 그리고 계속해서 Al계 금속층(103)을 웨트에칭하면 도 10b에 나타내는 바와 같은 형상으로 된다. 즉 Al계 금속층(103)을 웨트에칭할 때에 동시에 Al계 금속층(103)의 양측면도 사이드에칭됨으로써, Al계 금속층(103)의 상면에 양 사이드에 상측의 표면층(104)의 차양부분(104a)이 형성된다. 이 상태에서 Cr 등의 금속층에 의한 1층째의 금속층 (103)을 웨트에칭하면 표면층(104)의 차양부분(104a)도 에칭되어 없어져서 도 10c에 나타내는 바와 같은 형상으로 된다. 이것은 이하의 작용에 의하여 얻어진다. 즉 도 10b에 나타내는 상태에서는 1층째의 금속층(102)의 표면적이 2층째의 Al계 금속층(103)의 측벽의 면적보다도 충분히 크기 때문에, Cr 등으로 이루어지는 1층째의 금속층(102)의 에칭액과 2층째의 Al계 금속층(103)의 측벽과의 반응보다도 이 에칭액과 1층째의 금속층(102)과의 반응쪽이 지배적으로 된다. 이 때문에 1층째의 금속층(102)을 웨트에칭할 때에 표면층(104)의 차양(104a)에 마이너스의 기전력이 발생하는 일은 없다. 그 때문에 1층째의 금속층(102)의 에칭액과 상측의 표면층 (104)의 차양(104a)이 반응하여 에칭되어 없어지게 된다. 이 후 포토레지스트 (105)를 박리하면 도 10d에 나타내는 형상의 데이터라인(110)이 얻어진다. 이와 같이 하여 형성된 데이터라인(110)은 표면층(104)의 폭이 그 아래의 2층째의 Al계 금속층(103)의 저부의 폭보다도 좁은 형상으로 되어 있다. 따라서 그 상면에 예를 들면 질화실리콘으로 이루어지는 오버코트막(111)을 막두께 200nm 정도로 성막한 경우 도 10e에 나타내는 바와 같이 데이터라인(110)을 오버코트막(111)으로 용이하게 완전히 덮을 수 있기 때문에 신뢰성을 확보할 수 있다.
이에 대하여 예를 들면 데이터라인 등을 1층째가 Al계 금속으로 이루어지고, 2층째가 Cr 등의 Al계 금속층보다 산화환원전위가 높은 금속으로 이루어지는 2층금속층으로 형성한 경우는 도 11a∼도 11d에 가공공정을 나타내는 바와 같이 이하와 같은 문제가 있다. 즉 우선 도 11a에 나타내는 바와 같이 게이트절연막(101)의 상면에 1층째의 금속층으로 되는 Al계 금속층(102)을 성막하고, 계속해서 그 상면에 2층째의 금속층으로 되는 Cr 등의 Al계 금속층보다 산화환원전위가 높은 금속층에 의한 표면층(103)을 스패터 등에 의해 성막한다. 다음으로 이 표면층(103)의 상면에 포토레지스트(105)를 도포하여 패턴형성한다. 다음으로 이 포토레지스트(105)를 마스크로 하여 Cr 등의 금속층에 의한 표면층(103)을 웨트에칭하여 패턴형성하고, 계속해서 하층의 Al계 금속층(102)을 웨트에칭하면 도 11b에 나타내는 바와 같은 형상으로 된다. 즉 Al계 금속층(102)을 웨트에칭할 때에 동시에 Al계 금속층 (102)의 양측면이 사이드에칭됨으로써, Al계 금속층(102)의 상면의 양사이드에 표면층(103)의 차양부분(103a)이 형성된다. 이 상태에서 포토레지스트(105)를 박리하면 데이터라인(112)은 도 11c에 나타내는 바와 같은 형상으로 되고, 그 상면에 예를 들면 질화실리콘으로 이루어지는 오버코트막(111)을 막두께 200nm 정도로 성막하여 데이터라인(112)을 피복하고자 한 경우에는 도 11d에 나타내는 바와 같은 상태로 된다. 즉 상기의 차양부분(103a)이 있기 때문에 데이터라인(112)을 오버코트막(111)으로 완전히 덮는 것이 곤란하게 되어 피복되지 않은 곳, 또는 오버코트막(111)의 두께가 매우 얇아져 버리는 곳이 생기고 그곳으로부터 불순물이나 수분의 침입이 생기기 때문에 신뢰성이 저하하게 된다. 그래서 도 11b의 상태에서 차양부분(103a)을 없애기 위해 표면층(103)에 대한 에칭액으로 다시 에칭을 실시한 경우 표면층(103)의 차양부분(103a)의 표면적이 1층째의 Al계 금속층(102)의 측벽의 면적보다도 작기 때문에 표면층(103)의 에칭액과 1층째의 Al계 금속층(102)의 측벽이 반응한다. 이것에 의해 표면층(103)의 차양부분(103a)에 마이너스의 기전력이 생기 때문에 표면층의 에칭액과 표면층(103)의 차양(103a)의 반응이 저해되어 버려서 이 차양(103a)이 에칭되지 않고 잔존하여 버리게 된다. 이 차양(103a)을 없애기 위해 도 11b의 상태에서 산소플라스마처리 또는 염소와 산소의 혼합가스에의한 플라스마처리를 실시하면 차양(103a)을 에칭할 수 있는 것을 우리들은 발견하였지만 공정이 증가하기 때문에 바람직하지 않다.
이와 같이 데이터라인 등을 상기 2층금속층에서 형성한 경우에는 신뢰성상의문제가 있지만, 상기와 같이 3층금속층에서 형성한 경우에는 그와 같은 문제를 회피할 수 있게 된다. 이와 같은 공정을 이용함으로써 데이터라인을 다층구조에 의해 형성한 경우에 있어서 신뢰성을 확보할 수 있다.
또한 표면층(104)은 화소전극과 접속되는 박막트랜지스터의 소스전극(S)의 표면층과 동시에 형성되고, 그 막두께는 화소전극과의 콘택트가 양호하게 되는 막두께이면 되기 때문에 2. 5nm 정도이상이면 되고, 또 상기와 같이 오버코트막으로 덮을 필요가 있는 것으로 150nm 정도이하가 바람직하다. 또 1층째의 금속층(102)의 막두께는 상기 표면층(104)의 막두께와 같아도 되지만 동시에 형성되는 드레인전극(D) 및 소스전극(S)의 1층째의 금속층과 소스·드레인영역의 n＋실리콘층과의 콘택트를 양호하게 하는 것이 필요하기 때문에 두꺼운 쪽이 바람직하다.

Claims (20)

  1. 매트릭스상으로 배치된 복수의 화소전극(7)과,
    상기 화소전극에 접속된 복수의 스위칭소자(8)와,
    상기 스위칭소자에 데이터신호를 공급하는 복수의 데이터라인(10)과,
    상기 복수의 화소전극의 주위에 배치되고, 또한 도중에서 차단된 보호링(12)을 구비하는 표시패널에 있어서,
    상기 화소전극(7)을 제외한 표시패널의 각 구성요소가 오버코트막(41)에 의해 덮이고, 상기 오버코트막(41)상에 형성된 상기 화소전극(7)과,
    상기 보호링의 차단부분을 접속하는 점퍼선(67)과,
    상기 데이터라인에 접속된 접속패드의 최상층(19a)을 구비하고,
    적어도 상기 점퍼선(67) 또는 상기 접속패드의 최상층(19a)의 어느 쪽인가가 상기 화소전극(7)과 동일한 재료에 의하여 형성되어 있는 것을 특징으로 하는 표시패널.
  2. 매트릭스상으로 배치된 복수의 화소전극(7)과,
    상기 화소전극에 접속된 복수의 스위칭소자(8)와,
    상기 스위칭소자(8)에 데이터신호를 공급하는 복수의 데이터라인(10)을 구비하는 표시패널에 있어서,
    상기 화소전극(7)을 제외한 표시패널의 각 구성요소가 오버코트막(41)에 의해 덮이고, 상기 오버코트막(41)상에 형성된 상기 화소전극(7)과,
    상기 오버코트막(41)하에 설치된 배선(23)에 대응한 상기 오버코트막상의 배선보호막(68)을 구비하고,
    상기 배선보호막(68)이 상기 화소전극(7)과 동일한 재료에 의하여 형성되어 있는 것을 특징으로 하는 표시패널.
  3. 제 2 항에 있어서,
    상기 오버코트막(41)하에 설치된 배선(23)은 단층금속층에 의하여 형성되어 있는 것을 특징으로 하는 표시패널
  4. 제 1 항에 있어서,
    상기 화소전극(7)을 형성하고 있는 재료는 indium-tin-oxide를 갖는 것을 특징으로 하는 표시패널.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 스위칭소자(8)가 소스전극과 드레인전극을 갖는 박막트랜지스터이고,
    상기 소스전극 및 드레인전극의 최상층이 Al계 금속층보다 산화환원전위가 높은 금속층(57)이고,
    상기 데이터라인(10)은 기판측으로부터 적어도 Al계 금속층보다 산화환원전위가 높은 금속에 의한 1층째의 금속층(55)과, Al계 금속에 의한 2층째의 금속층(56)과 Al계 금속층보다 산화환원전위가 높은 금속에 의한 3층째의 금속층(57)의 표면층으로 이루어지는 3층금속층을 갖고,
    상기 화소전극(7)과 상기 소스전극의 최상층의 금속층(57)이 접속되어 있는 것을 특징으로 하는 표시패널.
  6. 제 5 항에 있어서,
    상기 데이터라인(10)의 상기 3층째의 금속층(57)에 의한 표면층의 폭이 그 하층의 상기 2층째의 금속층(56)의 저부의 폭보다도 좁아져 있는 것을 특징으로 하는 표시패널.
  7. 제 5 항에 있어서,
    상기 데이터라인(10)의 상기 1층째의 금속층(55) 및 3층째의 금속층(57)은 크롬(Cr)을 갖는 것을 특징으로 하는 표시패널.
  8. 매트릭스상으로 배치된 복수의 화소전극(7)과,
    상기 화소전극에 접속된 복수의 스위칭소자(8)와,
    상기 스위칭소자에 데이터신호를 공급하는 복수의 데이터라인(10)과,
    상기 복수의 화소전극의 주위에 배치되고, 또한 도중에서 차단된 보호링(12)을 구비하는 표시패널의 제조방법에 있어서,
    상기 화소전극(7)을 제외한 표시패널의 각 구성요소를 오버코트막(41)하에형성하고, 상기 오버코트막(41)상에 상기 화소전극(7)을 형성하는 동시에,
    상기 보호링(12)의 차단부분을 접속하는 점퍼선(67)과,
    상기 데이터라인(10)에 접속된 접속패드의 최상층(19a)을 형성하고,
    적어도 상기 점퍼선(67) 또는 상기 접속패드의 최상층(19a)의 어느 쪽인가를 상기 화소전극(7)과 동일한 재료에 의하여 형성하는 것을 특징으로 하는 표시패널의 제조방법.
  9. 매트릭스상으로 배치된 복수의 화소전극(7)과,
    상기 화소전극에 접속된 복수의 스위칭소자(8)를 구비하는 표시패널의 제조방법에 있어서,
    상기 화소전극(7)을 제외한 표시패널의 각 구성요소를 오버코트막(41)하에 형성하고, 상기 오버코트막(41)상에 상기 화소전극(7)을 형성하는 동시에,
    상기 오버코트막(41)하에 설치된 배선(23)에 대응한 상기 오버코트막(41)상에 배선보호막(68)을 형성하고,
    상기 배선보호막(68)을 상기 화소전극(7)과 동일한 재료에 의하여 형성하는 것을 특징으로 하는 표시패널의 제조방법.
  10. 제 9 항에 있어서,
    상기 오버코트막(41)하에 설치된 배선(23)은 단층금속층에 의하여 형성하는 것을 특징으로 하는 표시패널의 제조방법.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 스위칭소자(8)가 소스전극과 드레인전극을 갖는 박막트랜지스터이고,
    상기 소스전극 및 드레인전극의 최상층을 Al계 금속층보다 산화환원전위가 높은 금속층(57)에 의해 형성하고,
    상기 데이터라인(10)을 기판측으로부터 적어도 Al계 금속층보다 산화환원전위가 높은 금속에 의한 1층째의 금속층(55)과, Al계 금속에 의한 2층째의 금속층(56)과, Al계 금속층보다 산화환원전위가 높은 금속에 의한 3층째의 금속층(57)의 표면층으로 이루어지는 3층금속층에 의해 형성하고,
    상기 화소전극(7)과 상기 소스전극의 최상층의 금속층(19a)을 접속하여 형성하는 것을 특징으로 하는 표시패널의 제조방법.
  12. 제 11 항에 있어서,
    상기 3층금속층을 웨트에칭함으로써 상기 스위칭소자의 소스전극과 드레인전극 및 상기 데이터라인을 형성하는 것을 특징으로 하는 표시패널의 제조방법.
  13. 제 11 항에 있어서,
    상기 1층째의 금속층(55) 및 3층째의 금속층(57)은 크롬(Cr)을 갖는 것을 특징으로 하는 표시패널의 제조방법.
  14. 기판상에 게이트전극(G), 게이트절연막(31), 반도체막(51), 데이터라인(10), 소스전극 및 드레인전극을 형성하는 구성요소형성공정과,
    상기 각 요소를 오버코트막(41)으로 덮는 오버코트막형성공정과,
    1개의 포토레지스트막을 이용하여 해당 오버코트막(41)을 관통하는 콘택트홀 및 해당 오버코트막(41) 및 해당 게이트절연막(31)을 관통하는 콘택트홀을 소정의 부분에 형성하는 콘택트홀형성공정과,
    상기 오버코트막(41)상에 도전층을 형성후 상기 도전층을 패터닝하고 화소전극(7)을 상기 콘택트홀을 통하여 상기 소스전극에 접속시켜서 형성하는 화소전극형성공정을 포함하는 것을 특징으로 하는 표시패널의 제조방법.
  15. 제 14 항에 있어서,
    상기 오버코트막에 형성된 콘택트홀내 및 상기 오버코트막과 게이트절연막을 관통하여 형성된 콘택트홀내에 도전층을 형성하는 도전막형성공정을 포함하는 것을 특징으로 하는 표시패널의 제조방법.
  16. 제 15 항에 있어서,
    상기 도전막형성공정을 상기 화소전극형성공정과 동시에 실시하는 것을 특징으로 하는 표시패널의 제조방법.
  17. 제 14 항 또는 제 15 항에 있어서,
    상기 도전층은 indium-tin-oxide를 갖는 것을 특징으로 하는 표시패널의 제조방법.
  18. 기판상에 주사라인(9) 및 게이트전극 등을 형성하는 주사라인형성공정과,
    게이트절연막(31) 및 반도체막(51)을 성막하는 동시에 상기 반도체막상에 블로킹층을 형성하는 블로킹층형성공정과,
    1개의 포토레지스트막을 이용하여 데이터라인(10), 소스전극 및 드레인전극을 형성하는 동시에 상기 반도체막의 불필요한 부분을 제거하여 디바이스에어리어를 형성하는 디바이스에어리어형성공정과,
    오버코트막(41)을 성막하고 1개의 포토레지스트막을 이용하여 상기 오버코트막(41)을 관통하는 콘택트홀 및 해당 오버코트막(41) 및 해당 게이트절연막(31)을 관통하는 콘택트홀을 소정의 부분에 형성하는 콘택트홀형성공정과,
    상기 오버코트막상에 화소전극(7)을 상기 콘택트홀을 통하여 상기 소스전극에 접속시켜서 형성하는 화소전극형성공정을 포함하는 것을 특징으로 하는 표시패널의 제조방법.
  19. 제 18 항에 있어서,
    상기 디바이스에어리어형성공정은,
    상기 반도체막(51)상 및 상기 블로킹층상에 n＋실리콘막(54)을 성막하는 n형반도체막성막공정과,
    Al계 금속보다 산화환원전위가 높은 금속막(55)과, Al계 금속막(56)과 Al계 금속보다 산화환원전위가 높은 금속막(57)을 연속하여 성막하는 공정을 포함하는 것을 특징으로 하는 표시패널의 제조방법.
  20. 제 18 항에 있어서,
    상기 디바이스에어리어형성공정은,
    상기 블로킹층을 마스크로 하여 상기 반도체막(51)에 n형 이온을 도핑하는 이온도핑공정과,
    Al계 금속보다 산화환원전위가 높은 금속막(55)과, Al계 금속막(56)과, Al계 금속보다 산화환원전위가 높은 금속막(57)을 연속하여 성막하는 공정을 포함하는 것을 특징으로 하는 표시패널의 제조방법.
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