KR20000001232A - 비정질 막을 결정화하는 방법 - Google Patents

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Abstract

본 발명은 비정질 실리콘 박막을 결정화하는 방법에 관한 것으로, 기판에 비정질 실리콘 박막과 두 개의 전극과 두 전극 사이에 얇은 코발트(Co)층을 형성한 후, 두 전극 사이에 전계를 가한 상태에서 어닐링 공정을 진행하여 비정질 실리콘 박막을 결정화하는 방법에 있어서, 전계를 가한 상태에서 어닐링에 의하여 실리콘을 결정화함으로써, 실리콘 박막내의 결정화 속도를 크게 증가시키고 결정화 온도를 낮출 수 있다.

Description

비정질 막을 결정화하는 방법
본 발명은 비정질 실리콘 박막을 결정화하는 방법에 관한 것으로, 특히 실리콘 박막에 두 개 이상의 전극과 전극 사이에 얇은 코발트(Co)층을 형성한 후, 상기 전극에 전계를 인가한 상태에서 어닐링 공정을 진행함으로써, 실리콘 박막의 결정화 온도를 낮추는 비정질 실리콘 박막을 결정화하는 방법에 관한 것이다.
저온 다결정 실리콘은 형성온도가 낮아 제조단가가 낮고, 대면적화가 가능하고, 성능면에서도 고온 다결정 실리콘과 대등하다는 장점을 가지고 있다. 이러한 저온의 다결정 실리콘을 형성하는 방법으로는 고상 결정화방법(SPC : Solid Phase Crystallization), 레이저 결정화법(Laser Crystallization) 등이 있다.
레이저를 이용한 결정화 방법은 400℃ 이하의 저온결정화가 가능하고 [Hiroyaki Kuriyama, et, al, Jpn, J, Phys. 31, 4550(1992)], 성능면에서 우수한 특성을 가지는 장점이 있다. 그러나 결정화가 불균일하게 진행되고 고가의 장비와 낮은 생산성으로 인하여 대면적의 기판 위에 다결정 실리콘을 제작하는 경우에는 적합하지 않은 문제점을 가지고 있다.
고상 결정화 방법은 저가의 장비를 사용하여 균일한 결정질을 얻을 수 있으나, 높은 결정화 온도와 장시간을 요구하기 때문에 유리기판을 사용할 수 없고, 생산성이 낮다는 단점을 가지고 있다. 고상 결정화 방법에 의한 경우, 통상적으로 600∼700℃의 온도하에서 약 1∼24시간 동안 비정질 실리콘 박막에 어닐링 작업을 실시해야 결정화가 가능하다.
낮은 온도에서 비정질 실리콘을 결정화시키는 새로운 방법으로 금속 유도 결정화법이 있다[M. S. Haquc, et. al, Appl. Phys. Lett. 79, 7529 (1996)]. 금속유도 결정화 방법은 특정한 종류의 금속을 비정질 실리콘에 접촉하게 하여 비정질 실리콘의 결정화 온도를 낮추는 방법이다. Ni에 의한 금속유도 결정화 방법은 니켈 실리사이드의 마지막 상인 NiSi2가 결정화 핵[C. Hayzelden, et. al, J. Appl. Phys. 73, 8279 (1993)]으로 작용하여 결정화를 촉진한다. 실제로 NiSi2는 실리콘과 같은 구조를 가지며, 격자상수는 5.405으로 실리콘의 5.430과 매우 비슷하여, 비정질 실리콘의 결정화 핵으로 작용하여 <111>방향으로 결정화를 촉진한다 [C. Hayzelden et. al, Apl. Phys. Lett. 60, 225 (1992)]. 이러한 금속유도 결정화 방법은 어닐링 시간, 어닐링 온도, 금속의 양에 영향을 받는다. 일반적으로 금속의 양이 증가함에 따라 결정화 온도는 낮아진다. 그러나 이러한 금속 유도결정화 방법은 장시간(10시간 이상)의 어닐링 시간과 상대적으로 높은 결정화 온도를 갖는 단점을 지니고 있다. 따라서 결정화 시간을 줄이고 결정화 온도를 낮추는 것이 매우 중요하다.
금속유도 결정화 방법에 의하면 금속 오염을 줄이기 위하여 금속 측면 유도 방법이 제안되고 있는데, 이 방법은 비정질 실리콘 박막의 표면에 두 개의 Ni전극을 코팅한 후, 어닐링하여 비정질 실리콘 박막을 금속 유도화에 의하여 결정화하는 것이다. 그러나 이 방법은 금속 오염을 줄일 수는 있지만 다른 통상적인 실리콘 결정화 방법과 같이 결정화 속도가 낮다는 단점이 있다.
본 발명은 비정질 실리콘 박막에 전계를 가한 상태에서 금속유도화 공정을 진행함으로서, 낮은 온도에서 큰 결정화 속도로 비정질 실리콘 박막을 결정화하는 방법을 제공하고자 하는 것이다.
본 발명은 실리콘 박막에 두 개 이상의 전극과 얇은 코발트층을 형성한 후, 어닐링을 진행하는 도중에 두 전극 사이에 전계를 인가하여 실리콘 박막의 결정화 속도를 증가시키고 결정화 온도를 낮추려 하는 것이다.
본 발명은 기판 상에 제 1 및 제 2 전극 및 전극 사이에 얇은 코발트층을 구비하는 비정질 실리콘 박막을 형성하는 단계와, 상기 제 1 및 제 2 전극 사이에 소정의 전압을 인가한 상태로 상기 비정질 실리콘 박막에 어닐링 공정을 진행하는 단계를 포함하는 비정질 실리콘 박막을 결정화하는 방법이다.
이때, 본 발명에서 상기 제 1 및 제 2 전극 및 얇은 코발트층을 구비하는 비정질 실리콘 박막의 형성은 상기 기판 상에 비정질 실리콘 박막을 형성한 후, 상기 비정질 실리콘 박막상에 제 1 및 제 2 전극 및 얇은 코발트층을 형성하거나 ; 상기 기판 상에 제 1 비정질 실리콘 박막을 형성한 후, 상기 제 1 비정질 실리콘 박막상에 제 1 및 제 2 전극과 얇은 코발트층을 형성한 다음, 상기 제 1 및 제 2 전극과 제 1 비정질 실리콘 박막을 덮도록 제 2 비정질 실리콘 박막을 형성하거나 ; 상기 기판 상에 제 1 및 제 2 전극 및 얇은 코발트층을 형성한 후, 상기 제 1 및 제 2 전극과 상기 기판을 덮도록 비정질 실리콘 박막을 형성함으로써, 이루어질 수 있다.
이때, 제 1 전극을 코발트 혹은 타금속층으로 형성하고, 제 2 전극을 코발트 혹은 타금속으로 형성할 수 있다.
도 1a부터 도 1c는 본 발명에 따른 제1, 제2, 제3 실시예를 나타낸 도면
도 2a부터 도 2c는 본 발명의 실시예의 결과를 나타낸 도면
도 3은 본 발명에 의하여 결정화한 다결정 실리콘 박막의 라만(Raman) 스 펙트럼
도 4는 본 발명에 의하여 결정화한 다결정 실리콘 박막의 투과전자현미경 (TEM)사진
도 5는 본 발명에 의하여 결정화한 다결정 실리콘 박막의 온도에 따른 전 기전도도
도 1a부터 도 1c는 본 발명의 실시예를 설명하기 위한 것으로, 코발트 전극을 이용하여 비정질 실리콘을 결정화하기 위한 세 가지 양태를 제시한 것이다.
도 1a는 절연기판(11)상에 비정질 실리콘박막(13)을 형성한 후, 전극(15)과 얇은 코발트층(14)을 코팅법(coating)에 의하여 비정질 실리콘(13)상의 양쪽에 형성한 단면을 나타낸 것이다. 절연기판(11)은 석영이나 유리 또는 산화막 등이 이용될 수 있다. 이 때, 비정질 실리콘 결정화 공정에서 절연기판(11)의 불순물이 비정질 실리콘(13)사이에 완충막(12)을 형성할 수 있으며, 통상적인 경우, 산화절연막이 완충막으로 이용된다.
도 1b는 절연기판(11) 상에 완충막(12)을 형성하고, 비정질 실리콘(13)을 형성한 다음, 코팅법에 의하여 얇은 코발트층(14)을 형성한 후, 그 위로 다시 비정질 실리콘 박막(13)을 형성한 후 그 위에 전극(15)을 형성한 단면을 나타낸다. 즉, 비정질 실리콘 박막(13) 부에 얇은 코발트(14)가 개재된 상태이다.
도 1c는 절연기판(11) 상에 완충막(12)을 형성한 후, 얇은 코발트층(14)을 코팅법에 의하여 완충막(12) 위에 형성한 다음, 노출된 기판의 표면에 비정질 실리콘 박막(13)과 그 위에 전극을 형성한 단면을 나타낸다.
상기에서 비정질 실리콘 박막은 PECVD(Plasma Enhanced Chemical Vapor Deposition), CVD(Chemical Vapor Deposition), 혹은 스퍼터링(sputtering) 등에 의한 증착기술에 의하여 비정질 실리콘을 증착하여 100∼100,000정도, 바람직하기로는 100∼10,000정도의 두께로 형성한다.
코발트 전극은 코팅법(coating)법에 의하여 코발트를 도포함으로써, 0.1∼50두께의 얇은 코발트층을 형성하고, 코발트 양쪽에 전극을 형성한다. 이때, 두 코발트 전극 사이의 간격은 0.0001∼500cm, 바람직하기로는 0.01∼100cm, 더 바람직하기로는 1∼50cm 정도로 하여 형성하는 것이 유리하다.
상기에서 설명되는 기판을 진공중에서 혹은 질소분위기에서 약 300∼800℃의 온도를 유지하고 약 1∼20분간 어닐링 공정을 진행하되, 양 전극에 1∼1,000 ,000V, 바람직하기로는 10∼10,00OV의 전압을 인가하면, 결정화된 비정질 실리콘 박막을 얻을 수 있다. 이때, 두 전극 사이에 인가되는 전압은 상기 범위에서 시간에 따라 변화를 주도록 설정할 수 있다.
도 2a부터 도 2c는 도 1a부터 도 1c에 나타낸 단면구조를 가진 각각의 기판을 본 발명에 의하여 비정질 실리콘 박막을 결정화한 결과를 나타낸 것이다. 도 2a는 도 1a에 보인 비정질 실리콘 박막을 결정화한 결과이고, 도 2b는 도 1b에 보인 비정질 실리콘 박막을 결정화한 결과이며, 도 2c는 도 1c에 보인 비정질 실리콘 박막을 결정화한 결과이다.
각 도면에 보인 바와 같이, 절연기판(11) 상에 완충막(12)이 위치하여 있고, 완충막(12) 상에는 결정화된 실리콘 박막(23)이 형성되어 있다. 전극(15)과 접하는 부분에는 실리사이드(24)가 형성되어 있다. 즉 본 발명이 실시예에서는 전극(15)과 이에 접하는 비정질 실리콘 부분에서는 실리사이드(24)가 형성되고, 두 전극 사이에 비정질 실리콘이 결정화되어 다결정 실리콘 박막(23)을 형성한 결과를 보여준다.
본 발명의 실시예에서는 언급한 바와 같이, 금속 유도화에 의하여 코발트 실리사이드의 마지막 상인 CoSi2가 결정화 핵으로 작용하여 비정질 실리콘을 결정화한다. 이때, 비정질 실리콘 박막에 형성된 전극에 전계를 인가함으로써, 종래에 비하여 훨씬 단축된 시간내에 낮은 온도에서 비정질 실리콘 박막을 결정화하도록 하였다.
상기에서 보인 본 발명의 실시예의 양태는 얇은 코발트층이 비정질 실리콘 박막에 접하도록 형성한 단면을 보여 준다. 따라서 본 발명은 비정질 실리콘 박막에 얇은 코발트층을 접하게 하는 양태이면 어느 구조든지 적용이 가능하다.
본 발명은 산소, 질소, 탄소 등의 불순물이 1O22/cm3이하로 포함되어 있는 비정질 실리콘 박막을 결정화하는 경우에도 이용될 수 있다.
또한, 본 발명은 비정질 실리콘 박막에 얇은 코발트층을 형성하여 전계를 인가한 실시예를 보여 주었지만, 얇은 코발트층 대신에 코발트용액을 코팅한 층을 사용하여도 본 발명의 목적을 성취할 수 있다.
또한 전극의 형상은 비정질 실리콘 박막과 접촉하면 되므로 단면이 사각형이나 다른 기하학적인 형태를 가져도 상관이 없다.
도 3은 본 발명에 의하여 100V/cm의 전계를 비정질 실리콘에 인가한 상태에서 400℃, 10분간 어닐링하여 결정화된 다결정 실리콘 박막의 라만(Raman)세기를 나타낸 것이다.
480cm-1에서의 피크가 발견되지 않고, 520cm-1에서 최대 피크를 나타내고 있다. 따라서 본 발명의 결과, 비정질상은 보이지 않고, 결정질 상만을 보여준다. 즉 비정질 실리콘이 본 발명에 의하여 거의 결정화되어 있음을 나타낸다.
도 4는 본 발명에 의하여 100V/cm의 전계를 비정질 실리콘에 인가한 상태에서 400℃, 10분간 어닐링하여 결정화된 다결정 실리콘 박막의 TEM <111> 명시야상이다. 사진에서 비정질상이 없으며 <111> 방향으로 실리콘이 성장되었음을 보여준다.
도 5는 본 발명에 의하여 100V/cm의 전계를 비정질 실리콘에 인가중에 500℃, 10분간 어닐링하여 결정화된 다결정 실리콘 박막의 전기전도도 측정결과이다. 전기전도도는 여기 형태를 보이고 있으며, 직선의 기울기에서 얻은 여기 에너지(activation energy)는 O.54eV로 양질의 다결정 실리콘에서의 수치와 동일하다.
도 3에서 도 5까지의 실험 결과로부터 본 발명에 의한 비정질 실리콘의 결정화 방법이 매우 우수함을 보여준다.
상술한 바와 같이, 본 발명은 500℃ 이하의 저온에서 비정질 실리콘을 결정화할 수 있다. 또한, 본 발명은 비정질 실리콘 박막을 결정화하는 공정중에 비정질 실리콘 박막에 형성된 전극에 전계를 인가함으로써, 실리콘 결정화 속도를 현저히 증가시키고 결정화 온도를 낮출 수 있다.
본 발명의 결과는 액정표시장치의 구동소자인 박막트랜지스터의 제작에 응용될 수 있다. 또한 SRAM, 태양전지 등의 전자소자 제작에 응용될 수 있다.

Claims (20)

  1. 기판 상에 얇은 코발트막을 구비하는 비정질 실리콘 박막을 형성하는 단계를 포함하는 비정질 실리콘을 결정화하는 방법.
  2. 기판 상에 제 1 및 제 2 전극 및 전극 사이에 얇은 코발트막을 구비하는 비정질 실리콘 박막을 형성하는 단계와,
    상기 제 1 및 제 1 전극 사이에 소정의 전압을 인가한 상태로 상기 비정질 실리콘 박막에 어닐링 공정을 진행하는 단계를 포함하는 비정질 실리콘 박막을 결정화하는 방법.
  3. 청구항 2에 있어서, 상기 제 1 및 제 2 전극 및 전극 사이에 얇은 코발트막을 구비하는 비정질 실리콘 박막을 형성하는 단계는,
    상기 기판 상에 비정질 실리콘 박막을 형성하는 공정과,
    상기 비정질 실리콘 박막 상에 제 1 및 제 2 전극 및 전극 사이에 얇은 코발트막을 형성하는 공정을 포함하는 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  4. 청구항 2에 있어서, 상기 제 1 및 제 2 전극 및 전극 사이에 얇은 코발트막을 구비하는 비정질 실리콘 박막을 형성하는 단계는,
    상기 기판 상에 제 1 비정질 실리콘 박막을 형성하는 공정과,
    상기 제 1 비정질 실리콘 박막 상에 제 1 및 제 2 전극 및 전극 사이에 얇은 코발트막을 형성하는 공정과,
    상기 제 1 및 제 2 전극과 상기 제 1 비정질 실리콘 박막을 덮도록 제 2 비정질 실리콘 박막을 형성하는 공정을 포함하는 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  5. 청구항 2에 있어서, 상기 제 1 및 제 1 전극을 구비하는 비정질 실리콘 박막을 형성하는 단계는,
    상기 기판 상에 제 1 및 제 2 전극 및 전극 사이에 얇은 코발트막을 형성하는 공정과,
    상기 제 1 및 제 2 전극과 상기 기판을 덮도록 비정질 실리콘 박막을 형성하는 공정을 포함하는 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  6. 청구항 2 내지 청구항 5에 있어서,
    상기 제 1 전극은 코발트 또는 코발트 합금으로 형성하는 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  7. 청구항 6에 있어서,
    상기 제 2 전극은 코발트 또는 코발트 합금으로 형성하는 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  8. 청구항 2 내지 청구항 5에 있어서,
    상기 제 1 전극과 상기 제 2 전극의 간격을 0.0001∼500cm로 하는 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  9. 청구항 8에 있어서,
    상기 제 1 전극과 상기 제 2 전극의 간격을 0.01∼100cm로 하는 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  10. 청구항 9에 있어서,
    상기 제 1 전극과 상기 제 2 전극의 간격을 1∼50cm로 하는 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  11. 청구항 2 내지 청구항 5에 있어서,
    상기 제 1 전극 및 상기 제 2 전극 사이에 인가하는 전압은 1∼1,000,000V인 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  12. 청구항 11에 있어서,
    상기 제 1 전극 및 상기 제 1 전극 사이에 인가하는 전압은 10∼10,00OV인 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  13. 청구항 11에 있어서,
    상기 제 1 전극 및 상기 제 2 전극 사이에 인가하는 전압은 시간에 따라 변화하는 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  14. 청구항 1 내지 청구항 5에 있어서,
    상기 비정질 실리콘 박막은 산소, 질소, 탄소의 불순물이 1O22/cm3이하로 포함되어 있는 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  15. 청구항 1 내지 청구항 5에 있어서,
    상기 얇은 코발트층 대신에 코발트가 포함된 용액을 코팅하여 어닐링하는 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  16. 청구항 1 내지 청구항 5에 있어서,
    상기 얇은 코발트층 대신에 코발트합금층 또는 코발트과 금속의 적층을 코팅하여 어닐링하는 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  17. 청구항 1 내지 청구항 5에 있어서,
    상기 얇은 코발트층의 두께가 0.001∼5인 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  18. 청구항 2 내지 청구항 5에 있어서,
    상기의 제 1 전극 및 제 2 전극의 두께가 1∼10000인 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  19. 청구항 2 내지 청구항 5에 있어서,
    상기의 제 1 전극 및 제 2 전극이 금속막대인 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
  20. 청구항 2 내지 청구항 5에 있어서,
    상기의 제 1 전극과 제 2 전극을 금속이 코팅된 물질을 상부에서 접촉에 의하여 형성하는 것을 특징으로 하는 비정질 실리콘 박막을 결정화하는 방법.
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