KR19990087868A - 반도체장치의제조방법및그구조,이방법에사용되는리드프레임 - Google Patents

반도체장치의제조방법및그구조,이방법에사용되는리드프레임 Download PDF

Info

Publication number
KR19990087868A
KR19990087868A KR1019990007841A KR19990007841A KR19990087868A KR 19990087868 A KR19990087868 A KR 19990087868A KR 1019990007841 A KR1019990007841 A KR 1019990007841A KR 19990007841 A KR19990007841 A KR 19990007841A KR 19990087868 A KR19990087868 A KR 19990087868A
Authority
KR
South Korea
Prior art keywords
semiconductor device
bond pad
lead
semiconductor element
semiconductor
Prior art date
Application number
KR1019990007841A
Other languages
English (en)
Other versions
KR100345621B1 (ko
Inventor
오기야마켄지
후지하라테루히사
우에다타모츠
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR19990087868A publication Critical patent/KR19990087868A/ko
Priority to KR1020020002925A priority Critical patent/KR100689726B1/ko
Application granted granted Critical
Publication of KR100345621B1 publication Critical patent/KR100345621B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01057Lanthanum [La]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

탑재할 반도체 소자의 사양에 상관없이, 동일한 리드 프레임을 사용하여 반도체 소자의 수지밀봉을 행하는 반도체 장치의 제조방법 및, 방열특성, 고주파 특성이 우수한 소형, 경량화가 가능한 반도체 장치를 제공하는 것을 목적으로 한다. 동일 평면 내에 대략 평행하게 설치된 복수의 리드를 갖는 리드 프레임에, 복수의 반도체 소자를 탑재하고, 전체를 일괄해서 수지밀봉한 후에, 각 반도체 장치로 분할한다.

Description

반도체 장치의 제조방법 및 그 구조, 이 방법에 사용되는 리드 프레임{METHOD OF PRODUCING SEMICONDUCTOR DEVICE AND CONFIGURATION THEREOF, AND LEAD FRAME USED IN SAID METHOD}
본 발명은, 반도체 장치의 제조방법 및 그 구조에 관한 것으로, 특히, 소형화, 박형화, 경량화, 저가격화를 가능하게 하는 수지밀봉형의 반도체 장치의 제조방법 및 그 구조에 관한 것이다.
도 15는 종래 구조의 걸윙(gull-wing)형 반도체 장치로서, 도 15a에 단면도를, 도 15b에 평면도를 나타낸 것이다.
이러한 반도체 장치는, 일반적으로는, 도 16에 나타낸 것 같은 공정에 따라 제조된다. 즉, 도 17에 나타낸 것과 같은 아일랜드(24)와 리드(1)를 구비한 리드 프레임(6)의 아일랜드(24) 위에, 반도체 소자(3)가 다이본드재(2)에 의해 고정된다. 이어서, 아일랜드(24)의 주위의 리드(1)의 인너리드부와 반도체 소자(3) 상의 전극패드가 금선 등의 와이어(4)를 사용한 와이어 본딩에 의해 접속된 후, 밀봉용 수지(5)를 사용하여, 리드 프레임(6)의 양측으로부터, 각 소자마다 개별적으로 수지밀봉이 행해진다. 도 18은, 수지 밀봉후의 종래 구조에 관한 반도체 장치의 평면도이다. 마지막으로, 리드(1)의 아우터리드부에는, 주석 등의 도금이 수행되고, 리드 프레임(6)으로부터 절단되며, 걸윙형으로 성형되어, 도 15에 도시된 것 같은 반도체 장치로 된다.
종래의 제조방법에서는, 미리, 반도체 소자(3)의 크기에 맞는 아일랜드(24) 등을 구비한 리드 프레임(6)을 준비할 필요가 있으며, 또한, 각 반도체 소자(3) 마다 수지밀봉용의 몰드금형(미도시)이 필요하게 된다. 따라서, 사양이 다른 반도체 소자(3)를 사용하는 경우, 각각의 사양에 따른 리드 프레임(6) 및 몰드금형을 준비하는 것이 필요하게 된다.
또한, 도 15에 나타낸 것과 같은 종래의 반도체 장치에서는, 리드 프레임(6)의 양면에 수지가 형성되기 때문에, 반도체 장치의 소형화, 경량화에 일정한 한계가 있었다.
더구나, 반도체 소자(3)의 방열이 리드(6)를 통해 행해지기 때문에, 방열량이 큰 고출력용 트랜지스터 등에 사용하는 것이 곤란한 동시에, 반도체 소자(3)와 마더보드의 접속거리도 비교적 길어지기 때문에, 고주파 트랜지스터 등에 사용하는 것도 곤란하였다.
이것에 대해, 예를 들면, 일본국 특개소 62-134945호 공보에는, 리드의 일면에만 수지몰드된 몰드 트랜지스터가 제안되어 있지만, 이러한 몰드 트랜지스터의 제조에는, 종래와 같이, 사양에 따른 리드 프레임이 필요하게 되는 동시에, 수지몰드도 각 반도체 소자마다 개별적으로 행해지기 때문에, 몰드용 금형도 각 사양에 따라 준비하는 것이 필요해져, 전술한 문제점을 해결한 것은 아니다.
또한, 평탄한 리드를 사용하여 마더보드에 실장되지만, 리드 면적이 비교적 좁기 때문에, 열방출량이 큰 소자에의 적용은 곤란하였다.
따라서, 본 발명은, 반도체 소자의 사양에 상관없이, 동일한 리드 등을 사용하여 반도체 소자의 수지밀봉을 행하는 반도체 장치의 제조방법 및, 방열특성, 고주파 특성이 우수하고, 소형, 경량화가 가능한 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 관한 반도체 장치,
도 2는 본 발명의 실시예 1에 관한 반도체 장치의 제조공정도,
도 3은 본 발명의 실시예 1에 관한 반도체 장치의 제조공정도,
도 4는 본 발명의 실시예 2에 관한 반도체 장치,
도 5는 본 발명의 실시예 2에 관한 반도체 장치,
도 6은 본 발명의 실시예 2에 관한 반도체 장치,
도 7은 본 발명의 실시예 3에 관한 반도체 장치,
도 8은 본 발명의 실시예 3에 관한 반도체 장치,
도 9는 본 발명의 실시예 4에 관한 반도체 장치의 제조공정도,
도 10은 본 발명의 실시예 5에 관한 반도체 장치의 제조공정도,
도 11은 본 발명의 실시예 6에 관한 반도체 장치의 제조공정도,
도 12는 본 발명의 실시예 7에 관한 반도체 장치의 제조공정도,
도 13은 본 발명의 실시예 8에 관한 반도체 장치의 제조공정도,
도 14는 본 발명의 실시예 8에 관한 반도체 장치의 제조공정도,
도 15는 종래 구조에 관한 반도체 장치,
도 16은 종래 구조에 관한 반도체 장치의 제조공정도,
도 17은 종래 구조에 관한 반도체 장치의 제조에 사용되는 리드 프레임,
도 18은 종래 구조에 관한 반도체 장치의 제조공정도,
도 19는 종래 구조에 관한 또 다른 반도체 장치,
도 20은 종래 구조에 관한 또 다른 반도체 장치의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 리드 2 : 다이본드재
3 : 반도체 소자 4 : 와이어
5 : 밀봉수지 6 : 리드 프레임
7 : 마크
결국, 본 발명자들은 예의 연구를 거듭한 결과, 대략 평행하게 설치한 리드를 갖는 리드 프레임에 복수의 반도체 소자를 탑재하고, 전체를 수지밀봉한 후에, 각 반도체 장치로 절단함으로써, 반도체 소자의 사양에 관계없이 동일한 리드 프레임을 사용하여 반도체 장치를 제작할 수 있는 것과, 이러한 반도체 장치에서는, 방열 특성, 고주파 특성의 향상이 가능하게 되는 것을 발견하고, 본 발명을 완성하였다.
즉, 본 발명은, 다이본드 패드 및 와이어본드 패드와, 이 다이본드 패드 상에 탑재된 반도체 소자와, 이 반도체 소자를 매립하는 밀봉수지로 이루어진 반도체 장치의 제조방법에 있어서, 간격을 두고 서로 대략 평행하게 종렬 배치된 복수의 리드를 동일 평면 내부에 구비하는 리드 프레임을 준비하고, 상기 리드 프레임의 적어도 한 개의 리드 표면에, 복수의 반도체 소자를 횡렬로 고정하고, 각 반도체 소자의 전극과, 종방향으로 인접한 다른 리드를 각각 전기적으로 접속하여, 상기 리드의 이면이 노출하도록, 이 리드의 표면 위로부터 상기 복수의 반도체 소자를 일체로 매립하는 상기 밀봉수지를 충전하고, 상기 리드 및 상기 밀봉수지를 상기 반도체 소자 사이에서 종방향으로 절단하여, 상기 반도체 소자가 탑재된 해당 리드를 다이본드 패드로 하고, 이 반도체 소자의 전극과 접속된 해당 리드를 와이어본드 패드로 하는 것을 특징으로 하는 반도체 장치의 제조방법이다.
이러한 반도체 소자의 제조방법에서는, 탑재되는 반도체 소자의 사이즈 등에 맞추어 리드 프레임을 준비할 필요가 없고, 리드 프레임의 공유화가 가능하게 되기 때문에, 제조공정의 간략화, 제조비용의 저감이 가능해진다.
또한, 반도체 소자를 고정한 리드 프레임을 일괄해서 수지밀봉하기 때문에, 반도체 장치마다, 그 크기에 따른 수지밀봉용 몰드금형을 준비하는 것이 불필요하게 되어, 제조공정의 간략화, 제조비용의 저감이 가능하게 된다.
특히, 이러한 제조방법에서는, 연속해서 반도체 소자를 고정한 리드 프레임을 절단하여 반도체 장치를 제작하기 때문에, 리드 프레임에 쓸데없는 부분이 발생하지 않아, 리드 프레임의 단위면적당 제품수량이 향상되고, 제조비용의 저감을 꾀하는 것이 가능해진다.
또한, 본 발명은, 상기 리드의 이면에 수지 시이트를 접착하여, 상기 밀봉수지를 충전하는 것을 특징으로 하는 반도체 장치의 제조방법이기도 하다.
이러한 공정을 구비하는 것에 의해, 수지 밀봉시에 리드의 사이에서 리드 이면으로 밀봉수지가 스며들어가는 것을 방지할 수 있어, 반도체 장치를 마더보드 상에 접속하는 경우의 접속불량의 발생을 방지하는 것이 가능해진다.
이때, 수지 시이트는, 리드의 이면 전체면에 설치하여도 좋고, 또한 일부에만 설치하더라도 좋다.
또한, 상기 리드의 측면 사이를 마스크재로 매립하여, 상기 밀봉수지를 충전하는 것이더라도 좋다.
리드의 측면 사이에 마스크재를 설치하는 것에 의해서도 리드 이면으로의 밀봉수지의 스며듬을 방지할 수 있기 때문이다.
또한, 본 발명은, 상기 밀봉수지를 충전한 후에, 상기 리드의 이면에 스며든 해당 밀봉수지를 제거하는 것을 특징으로 하는 반도체 장치의 제조방법이기도 하다.
이러한 공정을 구비하는 것에 의해, 리드 이면으로 스며든 밀봉수지에 의한 접속불량을 방지하는 것이 가능해진다.
또한, 본 발명은, 상기 리드가, 동일 평면 내에 간격을 두어 대략 평행하게 설치된 도전성 리드가 틀체로 고정된 리드 프레임으로서 공급되는 것을 특징으로 하는 반도체 장치의 제조방법이기도 하다.
이와 같이, 소위 발(簾) 형태의 리드가 설치된 리드 프레임을 사용하는 것에 의해, 제조공정에 있어서의 취급을 용이하게 할 수 있다.
상기한 반도체 소자가 탑재되는 상기 리드의 종방향의 폭은, 이 반도체 소자의 종방향의 폭과 동일하거나 또는 보다 좁은 것이 바람직하다.
리드 사이의 간격을, 반도체 소자의 폭과 동일하거나 또는 보다 좁게 함으로써, 반도체 장치를 소형화한 경우에도, 리드 사이의 거리를 보다 넓게 할 수 있어, 반도체 장치를 마더보드 상에 접속하는 경우의 리드 사이의 단락을 방지하는 것이 가능하게 된다.
상기 반도체 소자는, 상기 리드의 표면 상에 도전성 또는 절연성 접합재로 고정되는 것이어도 좋다.
특히, 도전성 수지로 고정함으로써, 반도체 소자와 다이본드 패드를 전기적으로 접속하는 것이 가능하게 된다.
또한, 본 발명은, 상기 리드에 수직인 방향으로 배치된 복수의 상기 반도체 소자가, 동일한 상기 밀봉수지에 매립되도록, 복수의 해당 반도체 소자의 외측에서 이 밀봉수지를 절단하는 것을 특징으로 하는 반도체 장치의 제조방법이기도 하다.
이러한 방법을 사용하는 것에 의해, 복수의 반도체 소자가, 한 개의 밀봉수지 중에 매립된 어레이 형태의 반도체 장치를 용이하게 제작하는 것이 가능해진다.
또한, 본 발명은, 간격을 두고 서로 대략 평행하게 종렬 배치된 복수의 리드를 동일 평면 내에 구비한 것을 특징으로 하는 리드 프레임이기도 하다.
또한, 본 발명은, 반도체 소자를 상면에 탑재한 다이본드 패드와, 이 다이본드 패드를 사이에 끼워 대략 평행하게 종렬 배치된 와이어본드 패드와, 이 반도체 소자를 매립하는 밀봉수지로 이루어진 반도체 장치에 있어서, 상기 밀봉수지가, 상기 다이본드 패드와 상기 와이어본드 패드의 이면이 노출하도록, 이 다이본드 패드와 이 와이어본드 패드의 상면 위로부터 충전되고, 이 다이본드 패드와 이 와이어본드 패드의 측면 사이에도 충전되어 이루어진 것을 특징으로 하는 반도체 장치이기도 하다.
이러한 반도체 장치에서는, 반도체 장치의 표면 만이 수지밀봉되고, 이면으로 리드를 절단하여 형성된 다이본드 패드와 와이어본드 패드가 노출된 구조로 되어 있기 때문에, 반도체 장치의 이면을 사용하여 직접 마더보드에 접속하는 것이 가능해져, 실장면적, 실장 높이를 작게 할 수 있어, 소형화, 경량화에 기여하는 것이 가능해진다.
또한, 마더보드 상에 직접 다이본드 패드와 와이어본드 패드가 접속되기 때문에, 반도체 소자로부터의 방열특성을 향상시킬 수 있어, 발열량이 큰 고출력 소자에 적용하는 것도 가능해진다.
또한, 마더보드와 반도체 소자와의 접속거리의 단축이 가능해지기 때문에, 반도체 소자로 고주파 소자를 사용한 경우에도, 양호한 고주파 특성을 얻는 것이 가능해진다.
또한, 다이본드 패드, 와이어본드 패드를 사용하여, 반도체 장치를 땜납 등으로 마더보드에 고정하는 경우의 고정면적도 커져, 고정강도의 향상을 도모하는 것도 가능하게 된다.
상기 다이본드 패드와 상기 와이어본드 패드는, 상기 반도체 장치의 횡방향으로, 이 반도체 장치의 양측면의 사이에 걸치도록 설치되는 것이 바람직하다.
이러한 구조로 함으로써, 반도체 장치의 이면의 다이본드 패드 및 와이어본드 패드의 면적을 넓게 할 수 있어, 방열특성의 향상이나, 고정강도의 향상이 가능해진다.
상기 다이본드 패드와 상기 와이어본드 패드의 측면 사이에, 상기 밀봉수지 대신에, 마스크재를 매립한 것이어도 좋다.
이러한 마스크재를 설치하는 것에 의해, 리드 이면으로의 밀봉수지의 스며듬을 방지하는 것이 가능하게 된다.
상기 다이본드 패드 및/또는 상기 와이어본드 패드는, 그것의 상면 및/또는 저면에 복수의 오목부를 구비하는 것이 바람직하다.
이와 같이, 리드가 오목부를 구비하는 것에 의해, 그 위에 충전된 밀봉수지, 또는 마더보드와의 접속에 사용되는 땜납재와의 접촉면적이 커져, 양자의 밀착성이 높아지고, 반도체 장치의 신뢰성의 향상을 도모할 수 있다.
또한, 이러한 구조에서는, 리드의 절단면의 단면적을 작게 할 수 있기 때문에, 다이싱 때의 절단면적이 감소하여, 절단시의 스트레스를 경감할 수 있고, 다이싱용 블레이드의 마모도 적게 하는 것이 가능하게 된다.
상기한 다이본드 패드 및/또는 상기 와이어본드 패드의 측면은, 복수의 오목부를 구비하는 것이 바람직하다.
이러한 구조에서도 리드와 밀봉수지와의 접촉면적을 크게 할 수 있기 때문이다.
상기 오목부는, 이 오목부를 설치한 상기 다이본드 패드 또는 상기 와이어본드 패드의 종방향의 절단면이 어느 한 개의 이 오목부를 가로지르도록 설치된 것이 바람직하다.
상기 다이본드 패드 및/또는 상기 와이어본드 패드의 종방향의 단면 형상은, 상면이 이면보다 큰 사다리꼴인 것이 바람직하다.
상기 다이본드 패드의 종방향의 폭은, 이 다이본드 패드에 탑재된 상기 반도체 소자의 종방향의 폭과 동일하거나 또는 보다 좁은 것이 바람직하다.
반도체 장치의 소형화에 따라, 다이본드 패드와 와이어본드 패드와의 거리가 작아진 경우에도, 이러한 구조를 사용함으로써, 양자의 거리를 크게 유지하여, 땜납 브릿지의 발생을 방지할 수 있기 때문이다.
또한, 본 발명은, 상기 반도체 소자와, 이 반도체 소자가 탑재된 상기 다이본드 패드에 대해 종렬 배치된 다른 다이본드 패드에 탑재된 반도체 소자가, 동일한 상기 밀봉수지로 매립되어 이루어진 반도체 장치이기도 하다.
복수의 반도체 소자를 일체화함으로써, 반도체 장치의 소형화가 가능해지기 때문이다.
(실시예 )
실시예 1
본 발명의 실시예 1에 관해 도 1∼도 3을 참조하면서 설명한다.
도 1은 본 발명에 관한 반도체 장치로서, 도 1a는 A-A'에 있어서의 단면도, 도 1b는 평면도, 도 1c는 이면도를 나타낸 것이다. 도면 중에서, 1은 외부전극(와이어본드 패드), 2는 다이본드재, 3은 반도체 소자, 4는 금선 등의 와이어, 5는 밀봉용 수지이다.
다음에, 도 1의 반도체 장치의 제조방법에 관해 도 2 및 도 3을 사용하여 설명한다.
먼저, 도 2에 도시된 것과 같은, 복수의 리드가 간격을 두고 평행하게 배치되어, 소위 발 형태로 연속된 리드 프레임(6)을 준비한다. 도 2a 중에서, 우측 도면은 리드 프레임(6)의 평면도, 좌측 도면은 B-B'에 있어서의 단면도이다. 이하, 도 2 및 도 3에 있어서, 우측 도면은 평면도, 좌측 도면은 B-B' 해당 위치에 있어서의 단면도이다. 이러한 리드 프레임(6)의 재료로는, 구리, 4·2 알로이 등을 사용하는 것이 바람직하다.
다음에, 도 2b의 다이본드 공정에 나타낸 것 같이, 복수의 반도체 소자(3)를 에폭시 수지 등의 다이본드재(2)로 리드 프레임(6) 상에 접착하여 고정한다.
다음에, 도 2c의 와이어본드 공정에 나타낸 것 같이, 금선 등의 와이어(4)를 사용하여, 개별 반도체 소자(3)의 전극(미도시)과, 반도체 소자(3)를 고정된 리드 프레임에 인접한 리드 프레임(6)을 접속하여 배선한다.
다음에, 도 3a의 수지밀봉 공정에 나타낸 것 같이, 열경화성 에폭시수지 등의 밀봉용 수지(5)로, 복수의 반도체 소자(3)가 탑재되어 배선된 리드 프레임(6)의 일면을 덮는다. 이러한 공정에서는, 각 반도체 소자(3)마다 수지 밀봉용 몰드금형을 사용하여 수지밀봉을 행하는 것은 아니라, 복수의 반도체 소자(3) 전체를 1개의 수지 밀봉용 몰드금형을 사용하여 밀봉한다.
다음에, 도 3b의 마킹공정에 나타낸 것 같이, 밀봉수지(5)의 소정의 위치에 레이저 등에 의해 마크(7)를 시행한다. 이러한 마킹공정은, 예를 들면, YAG 레이저 등을 사용하여 밀봉수지(5)의 소정 부위를 변질시킴으로써 행해진다.
다음에, 도 3c의 분할공정에 나타낸 것 같이, 동일한 밀봉수지(5)로 밀봉된 반도체 소자(11)를 분할하여, 개개의 반도체 장치를 제작한다. 여기에서는, 다이싱장치를 사용한 절단에 의해, 각 반도체 장치로의 분할을 행하고 있다.
이러한 공정에서는, 우선, 수지밀봉된 반도체 소자는, 고정용 프레임(10)에 고정된 염화비닐 등의 점착테이프(9) 상에 부착된다. 이와 같이 고정함으로써, 각 반도체 장치로 분할한 때의 흩어짐을 방지할 수 있다.
이어서, 다이싱 장치(미도시)에 의해, 절단라인(8)으로 절단되어 각 반도체 소자로 분할된다. 이러한 다이싱 공정에서는, 밀봉수지(5)를 절단함과 동시에, 리드 프레임(6)의 리드도 동시에 절단된다. 이에 따라, 반도체 소자(3)가 고정된 리드는 다이본드 패드가 되고, 또한, 반도체 소자(3)와 와이어(4)로 접속된 리드는 와이어본드 패드가 된다. 분할된 반도체 장치는, 점착테이프(9)에 부착된 상태로 전기적 특성의 테스트가 행해진다.
이어서, 점착테이프(9)로부터 각 반도체 장치를 분리하는 것에 의해, 반도체 장치가 완성된다.
한편, 점착테이프(9)로부터 반도체 장치를 분리한 후에, 전기적 특성의 테스트를 행하더라도 좋다.
마지막으로, 도 3d의 포장공정에 나타낸 것 같이, 반도체 장치를 종이 등의 테이핑용 엠보스 테이프(12) 또는 트레이 등에 나란하게 패키징한다. 이러한 상태로 제품으로서 출하가 가능해진다.
이와 같이, 본 실시예에 관한 반도체 장치는, 반도체 장치의 표면 만이 수지밀봉되고, 이면에 리드를 절단하여 형성된 다이본드 패드와 와이어본드 패드가 노출한 구조로 되어 있다.
따라서, 도 12에 도시된 종래 구조의 반도체 장치와 같이, 아우터리드(1b)를 사용하여 마더보드에 접속되는 것이 아니고, 반도체 장치의 이면을 사용하여 직접 접속되기 때문에, 실장면적, 실장 높이를 작게 할 수 있어, 소형화, 경량화에 기여하는 것이 가능해진다.
또한, 마더보드 상에 직접 다이본드 패드와 와이어본드 패드가 접속되기 때문에, 종래 구조에 비해, 반도체 소자로부터의 방열특성을 향상시킬 수 있다. 이에 따라, 반도체 소자(3)에 발열량이 큰 고출력 소자를 사용한 경우에도 안정된 동작을 확보하는 것이 가능하게 된다.
또한, 인너리드(1a), 아우터리드(1b)를 사용하여 마더보드와 접속하는 종래 구조에 비해, 마더보드와 반도체 소자(3)의 접속거리의 단축이 가능해지기 때문에, 반도체 소자(3)에 고주파 소자를 사용한 경우에도, 양호한 고주파 특성을 얻는 것이 가능해진다.
또한, 밀봉수지(5)와 다이본드 패드, 와이어본드 패드와의 접속면적이, 도 12의 종래 구조의 반도체 장치에 비해 커지기 때문에, 양자 사이에 가해지는 열 스트레스 등에 의한 밀봉수지(5)와 다이본드 패드 등의 박리를 방지하는 것이 가능해져, 반도체 장치의 신뢰성의 향상을 도모하는 것도 가능해진다.
또한, 다이본드 패드, 와이어본드 패드를 사용하여, 반도체 장치를 땜납 등으로 마더보드에 고정하는 경우의 고정면적도 커져, 고정강도의 향상을 도모하는 것도 가능해진다.
특히, 도 20a에 나타낸 것 같이, 반도체 장치를 마더보드(17) 상에 고정하는 경우에는, 땜납 페이스트(26)를 마더보드(17)의 전극패드(27)에 전사하고, 그 위에 반도체 장치를 탑재한 후, 리플로우하여 페이스트(26)를 용융시켜 땜납(15)으로 하는 것에 의해, 반도체 장치를 전극패드(27) 상에 고정한다. 이러한 경우에, 전극패드(27) 사이에서의 브릿지의 발생을 방지하기 위해, 일반적으로는, 땜납 페이스트(26)의 전사위치의 간격을 될 수 있는 한 떨어지도록 형성한다.
따라서, 본 실시예에 관한 반도체 장치에서는, 다이본드 패드, 와이어본드 패드의 면적이 넓기 때문에, 예를 들면, 도 8a에 나타낸 것 같이, 땜납 페이스트(26)를 패드전극(27)의 외측으로 전사하고, 땜납 페이스트(26) 사이의 거리(다이본드 패드 상에 전사된 땜납 페이스트(26)와, 와이어본드 패드 상에 전사된 땜납 페이스트(26)와의 거리)를 크게 할 수 있기 때문에, 패드전극(27) 사이에서의 브릿지의 발생을 방지하는 것이 가능하게 된다. 이에 따라, 제품의 수율의 향상을 도모할 수 있다.
또한, 본 실시예에 관한 반도체 소자의 제조방법에서는, 소위 발 형태의 리드 프레임(6)에 복수의 반도체 소자를 고정하고, 수지밀봉한 후 절단하여 반도체 장치를 형성한다.
이 때문에, 도 17에 나타낸 것과 같은, 탑재되는 반도체 소자에 맞는 아일랜드(24)를 구비한 리드 프레임(6)을 준비하는 종래의 방법과 비교하여, 리드 프레임(6)의 공유화를 도모하는 것이 가능해져, 제조공정의 간략화, 제조비용의 저감이 가능해진다.
또한, 반도체 소자(3)를 고정한 리드 프레임을 일괄하여 수지밀봉하기 때문에, 각 반도체 장치마다 수지밀봉을 행하고 있는 종래 방법과 같이, 반도체 장치마다 그 크기에 따른 수지 밀봉용 몰드금형이 필요하게 되지 않아, 제조비용의 저감이 가능해진다.
또한, 다이싱 위치를 변경함으로써, 용이하게 반도체 장치의 형상의 변경을 행할 수 있어, 반도체 장치의 설계변경에 용이하게 대응하는 것이 가능해진다.
특히, 양산공정에 있어서는, 도 3a와 같이, 연속해서 반도체 소자를 고정한 리드 프레임(6)을 절단하여 반도체 장치를 제작하기 때문에, 리드 프레임(6)에 쓸데없는 부분이 발생하지 않아, 리드 프레임(6)의 단위면적당 제품수량이 향상되고, 제조비용의 감소를 도모하는 것이 가능해진다.
또한, 예를 들면, 일본국 특개소 62-134945호 공보에는, 도 19b 및 도 19c에 나타낸 것과 같은 몰드 트랜지스터가 기재되어 있지만, 이러한 몰드 트랜지스터는, 반도체 소자(3)에 따른 리드 프레임(6)(도 19a)을 사용하여, 각 반도체 장치마다 몰드금형을 사용하여 수지밀봉되는 점에서, 본 실시예에 관한 반도체 장치와 제조방법이 다르다.
또한, 도 1의 본 실시예에 관한 반도체 장치에서는, 다이본드 패드 및 와이어본드 패드가, 상기 반도체 장치의 상기 리드에 대해 수직인 방향의 양 측면의 사이에 걸치도록 설치되어 있는 점에서, 도 19에 나타낸 종래 구조의 반도체 장치와는, 구성을 달리하고 있다. 즉, 도 19에 기재된 반도체 장치에서는, 방열특성의 향상을 특히 의도하고 있지 않고, 다이본드 패드와 와이어본드 패드의 면적을 넓혀 방열특성의 향상, 마더보드에의 고정강도의 향상 등을 목적으로 하는 본 실시예에 관한 반도체 장치와는 다르다.
실시예 2
본 발명의 또 다른 실시예에 관한 반도체 장치에 대해 도4∼도 6을 참조하면서 설명한다.
도 4는, 리드의 상면에 복수의 오목부를 구비한 반도체 장치로서, 우측 도면이 평면도(투시도), 좌측 도면이 E-E'에 있어서의 단면도이다. 도면 중에서, 도 1과 동일한 부호는 동일 또는 해당되는 부분을 나타낸다. 특히, 도 4에서는, 다이싱 위치가 어떤 장소라도, 리드(1)의 상면에 설치한 오목부가 절단되는 구조로 되어 있다.
또한, 도 5는, 리드의 측면이 요철을 구비한 반도체 장치로서, 우측 도면이 평면도(투시도), 좌측 도면이 상기 E-E' 해당 부분에 있어서의 단면도이다. 도면 중에서, 도 1과 동일한 부호는 동일 또는 해당 부분을 나타낸다. 도 5에서는, 다이싱 위치가 어떤 장소라도, 리드(1)의 측면에 설치된 오목부가 절단되는 구조로 되어 있다.
또한, 도 6은, 리드의 단면 형상이, 상면이 저면보다 큰 사다리꼴인 반도체 장치로서, 우측 도면이 평면도(투시도), 좌측 도면이 상기 E-E' 해당 부분에 있어서의 단면도이다. 도면 중에서, 도 1과 동일한 부호는 동일 또는 해당 부분을 나타낸다.
이와 같이, 본 실시예에 관한 리드(1)를 사용하는 것에 의해, 리드(1)와, 그 위에 충전된 밀봉수지(5)와의 접촉면적이 커져, 양자의 밀착성이 높아지고, 반도체 장치의 신뢰성의 향상을 도모하는 것이 가능해진다.
또한, 이러한 구조에서는, 리드(1)의 절단면의 단면적이, 종래 구조와 비교하여 작게 할 수 있기 때문에, 예를 들면, 도 3c의 분할공정에서 다이싱 장치 등으로 반도체 장치의 분할을 행하는 경우에, 리드(1)의 절단면적이 감소하여, 절단시에 반도체 장치에 부가되는 스트레스를 경감시킬 수 있는 동시에, 다이싱용 블레이드의 마모도 적게 하는 것이 가능해진다.
특히, 도 6에 나타낸 형태에서는, 각 리드(1) 사이의 거리(20)를, 종래 구조의 리드를 사용하는 경우에 비해 크게 할 수 있기 때문에, 반도체 장치를 마더보드 상에 땜납으로 접속하는 경우의, 리드(1) 사이에서의 브릿지의 발생을 방지하는 것이 가능해진다.
실시예 3
본 발명의 또 다른 실시예에 관한 반도체 장치에 대해 도 7 및 도 8을 참조하면서 설명한다.
도 7은, 리드의 이면에 복수의 오목부를 구비한 반도체 장치로서, 우측 도면이 평면도(투시도), 좌측 도면이 E-E' 해당 부분에 있어서의 단면도이다. 도면 중에서, 도 1과 동일한 부호는, 동일 또는 해당 부분을 나타낸다. 특히, 도 7에서는, 다이싱 위치가 어떤 장소라도, 리드(1)의 이면에 설치된 오목부가 절단되는 구조로 되어 있다.
도 8은, 본 실시예에 관한 반도체 장치를 마더보드(17)에 고정하는 경우의 개략도이다. 도면 중에서, 26은 전사형성된 땜납 페이스트, 27은 마더보드 상에 형성된 패드전극, 15는 땜납 페이스트를 리플로우하여 형성된 땜납, 23은 리드에 형성된 땜납 필렛(fillet)이다.
이와 같이, 리드 이면이 오목부를 구비하는 것에 의해, 마더보드(17) 상의 반도체 장치를 땜납(15)으로 전극패드(27)에 고정하는 경우, 도 8a에 나타낸 것 같이, 땜납(15)의 젖음성(wettability)이 양호한 땜납 필렛(23)을 갖는 것에 의해, 땜납붙임을 견고하게 하는 것이 가능해진다.
또한, 땜납 접속부의 양·불량을 육안 검사하는 경우에 있어서도, 땜납(15)의 접속상태가 파악하기 쉬어, 양·불량 판정을 용이하게 행하는 것이 가능하게 된다.
특히, 리드(1)의 재료로 구리를 사용한 경우에는, 리드(1)의 표면에 금의 와이어(4) 등이 접속하기 쉽게 하기 위해, 리드(1)의 표면에 금 도금 등이 행해진다. 따라서, 리드(1)의 오목부의 홈에도 금 도금이 시행되고 있는 것으로 되어, 땜납(15) 등의 접합재가 용이하게 그 홈에 젖음성이 양호한 땜납(15) 등의 필렛이 형성된다. 이에 따라, 마더보드와 반도체 장치를 견고하게 접합하는 것이 가능해진다.
또한, 본 실시예에서도, 리드의 절단면이 오목부를 통과하기 때문에, 리드의 절단 단면적이 작아져, 상기 실시예 2와 동일한 효과를 얻는 것도 가능해진다.
실시예 4
본 발명의 또 다른 실시예에 관해 도 9를 참조하면서 설명한다.
실시예 1의 도 3a에 나타낸 수지밀봉 공정에서, 와이어본드가 완료한 반도체 장치를 밀봉수지(5)로 밀봉하는 경우, 리드 프레임의 변형 등으로 리드(1)의 이면에 밀봉수지(5)가 유입하여, 수지 돌기(bur)(14)가 발생하는 일이 있다(도 9a).
수지 돌기(14)가 발생하면, 마더보드(17)와 반도체 장치를 땜납(15)으로 전기접속하는 경우, 16에 나타낸 것과 같이, 땜납의 젖음성이 나쁜 부분이 발생하여, 접속불량을 일으키는 경우가 있다(도 9c).
따라서, 본 실시예에서는, 수지밀봉 공정의 후에 수지돌기 제거공정(도 9b)을 설치하여, 리드(1)의 이면에 부착된 불필요한 수지 돌기를 제거하는 것으로 하고 있다. 이러한 수지 돌기의 제거에는, 예를 들면, 물 내부에서 교반된 글라스 비드 가루를 고압으로 리드(1)에 내뿜는 방법을 사용할 수 있다.
이와 같이, 수지밀봉 공정의 후에 수지돌기 제거공정을 설치함으로써, 마더보드(17)와 반도체 장치를 접속하는 땜납(15)의 충분한 젖음성을 확보할 수 있다.
실시예 5
본 발명의 또 다른 실시예에 관해 도 10을 참조하면서 설명한다.
본 실시예는, 실시예 1의 도 3a의 수지밀봉 공정의의 앞에 마스킹공정을 설치하는 것이다.
즉, 실시예 4에 나타낸 것과 같이, 수지밀봉 공정에서는, 리드(1)의 이면에 밀봉수지가 돌아들어가 땜납 불량의 발생원인이 되는 경우가 있었다.
따라서, 본 실시예에서는, 도 10a에 도시된 것과 같이, 수지밀봉 공정에 앞서서, 마스킹재(18)를 리드(1)의 이면 전체면(도 10의 중앙) 또는 일부(도 10의 우측)에 형성하여(도 14에 마스킹 형성 후의 상태도를 나타내었다), 수지 밀봉시의 수지의 침입을 방지하는 것이다.
이에 따라, 리드(1)의 이면을 보호하여, 반도체 장치와 마더보드와의 접속불량의 발생을 방지할 수 있다.
마스킹재(18)로는, 폴리이미드 테이프 등을 사용하여, 수지밀봉 후에 박리 또는 용해 등에 의해 제거한다(도 10c).
또한, 도 10의 우측 도면과 같이, 마스킹재(18)를 부분적으로 형성한 경우에는, 수지밀봉 공정에서, 밀봉용 수지(5)가 리드(1)의 이면에 부분적으로 들어가기 때문에, 리드(1)를 포함하는 것 같은 형상이 되어, 밀봉용 수지(5)와 리드(1)의 밀착성을 향상시켜, 신뢰성을 향상시키는 것이 가능하게 된다.
실시예 6
본 발명의 또 다른 실시예에 관해 도 11을 참조하면서 설명한다.
본 실시예는, 실시예 1의 도 3a의 수지밀봉 공정의 앞에, 프레임 사이에의 수지형성공정을 설치한 것이다.
즉, 도 11a에 나타낸 것과 같이, 리드(1)의 사이(19)에 아크릴이나 에폭시 수지 등의 마스크재(18)를 미리 인쇄 등에 의해 충전하여 형성하는 것이다.
이러한 공정을 구비하는 것에 의해, 도 11b에 나타낸 것과 같이, 수지밀봉 공정에서의 리드(1)의 사이(19)로부터의 수지가 새는 것을 방지하여, 리드(1)의 이면에의 수지의 침입을 방지하는 것이 가능해진다.
실시예 7
본 발명의 또 다른 실시예에 관해 도 12를 참조하면서 설명한다.
본 실시예에서는, 도 3c의 분할공정에 있어서, 다이싱 위치를 바꾸어, 복수의 반도체 소자(3a, 3b)가 동일한 밀봉수지(15)로 밀봉된 반도체 장치를 얻는 것이다(도 12).
즉, 리드(1)에 평행한 방향의 다이싱 위치는, 리드 프레임(6)의 절단을 따르지 않기 때문에, 임의로 선택할 수 있으므로, 복수의 반도체 소자(3)의 주위에 다이싱 위치를 선택함으로써, 도 12와 같은 복수의 반도체 소자(3)가 어레이 형태로 배치된 반도체 장치를 제작하는 것이 가능해진다.
이러한 경우, 반도체 소자(3)의 개수는, 설계 등에 따라 선택할 수 있고, 또한 종류가 서로 다른 반도체 소자(3)를 구비한 반도체 장치를 제작하는 것도 가능하게 된다.
실시예 8
본 발명의 또 다른 실시예에 관해 도 13을 참조하면서 설명한다.
리드(1)의 간격(20)이 좁은 경우에는, 반도체 장치를 마더보드(17) 상에 접속할 때에, 도 14의 좌측 도면에 나타낸 것과 같은, 브릿지(21)가 발생하여, 접속불량을 일으키는 경우가 있다.
따라서, 본 실시예에 관한 반도체 장치에서는, 반도체 소자(3)를 고정한 리드(1)(다이본드 패드)의 폭 치수(도 14의 횡 방향)를 반도체 소자(3)의 폭 치수와 동일하거나 또는 보다 좁게 함으로써, 리드(1)의 간격(20)을 넓게 잡는 수 있어, 접속불량을 예방할 수 있다(도 13).
이상의 설명으로부터 명백한 것 같이, 본 발명에 관한 반도체 소자의 제조방법에서는, 탑재되는 반도체 소자에 맞추어 리드 프레임을 준비할 필요가 없고, 리드 프레임의 공유화가 가능해지기 때문에, 제조공정의 간략화, 제조비용의 저감이 가능해진다.
또한, 반도체 소자를 고정한 리드 프레임을 일괄해서 수지밀봉하기 때문에, 반도체 장치마다, 그 크기에 따른 수지밀봉용 몰드금형을 준비하는 것이 불필요하게 되어, 제조공정의 간략화, 제조비용의 저감이 가능해진다.
특히, 이러한 제조방법에서는, 연속하여 반도체 소자를 고정한 리드 프레임을 절단하여 반도체 장치를 제작하기 때문에, 리드 프레임에 쓸데없는 부분이 발생하지 않아, 리드 프레임의 단위면적당의 제품수량이 향상되어, 제조비용의 저감을 꾀하는 것이 가능해진다.
또한, 리드가 오목부를 구비하는 것에 의해, 그 위에 충전된 밀봉수지, 또는 마더보드와의 밀착성을 높여, 반도체 장치의 신뢰성의 향상을 도모할 수 있다.
또한, 리드의 절단면의 단면적을 작게 하여, 절단시에 반도체 장치에 관한 스트레스를 경감하고, 다이싱용 블레이드의 마모를 적게 하는 것이 가능해진다.
또한, 반도체 장치의 소형화에 따라, 다이본드 패드와 와이어본드 패드의 거리가 작아진 경우에도, 양자의 거리를 크게 유지하여, 땜납 브릿지의 발생을 방지할 수 있다.
또한, 본 발명에 관한 반도체 장치에서는, 반도체 장치의 표면만이 수지밀봉되고, 이면에 리드를 절단하여 형성된 다이본드 패드와 와이어본드 패드가 노출된 구조로 되어있기 때문에, 반도체 장치의 이면을 사용하여 직접 마더보드에 접속하는 것이 가능해져, 실장면적, 실장 높이를 작게 할 수 있어, 소형화, 경량화에 기여하는 것이 가능해진다.
또한, 마더보드 상에 직접 다이본드 패드와 와이어본드 패드가 접속되기 때문에, 반도체 소자로부터의 방열특성을 향상시키는 수 있어, 발열량이 큰 고출력 소자에 적용하는 것도 가능해진다.
또한, 마더보드와 반도체 소자와의 접속거리의 단축이 가능해지기 때문에, 반도체 소자에 고주파 소자를 사용한 경우에도, 양호한 고주파 특성을 얻는 것이 가능하게 된다.
또한, 다이본드 패드, 와이어본드 패드를 사용하여, 반도체 장치를 땜납 등으로 마더보드에 고정하는 경우의 고정면적도 커져, 고정강도의 향상을 도모하는 것도 가능해진다.

Claims (3)

  1. 다이본드 패드 및 와이어본드 패드와, 이 다이본드 패드 상에 탑재된 반도체 소자와, 이 반도체 소자를 매립하는 밀봉수지로 이루어진 반도체 장치의 제조방법에 있어서,
    간격을 두어 서로 평행하게 종렬 배치된 복수의 리드를 동일 평면 내에 구비하는 리드 프레임을 준비하고,
    상기 리드 프레임의 적어도 한 개의 리드 표면에, 복수의 반도체 소자를 횡렬로 고정하여, 각 반도체 소자의 전극과, 종방향으로 인접하는 다른 리드를 각각 전기적으로 접속하고,
    상기 리드의 이면이 노출하도록, 이 리드의 표면 상으로부터 상기 복수의 반도체 소자를 일체로 매립하는 상기 밀봉수지를 충전하고,
    상기 리드 및 상기 밀봉수지를 상기 반도체 소자의 사이에서 종방향으로 절단하여, 상기 반도체 소자가 탑재된 해당 리드를 다이본드 패드로 하고, 이 반도체 소자의 전극과 접속된 해당 리드를 와이어본드 패드로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 간격을 두어 서로 평행하게 종렬 배치된 복수의 리드를 동일 평면 내에 구비하는 것을 특징으로 하는 청구항 1 기재의 제조방법에 사용되는 리드 프레임.
  3. 반도체 소자를 상면에 탑재한 다이본드 패드와, 이 다이본드 패드를 사이에 끼워 평행하게 종렬 배치된 와이어본드 패드와, 이 반도체 소자를 매립하는 밀봉수지로 이루어진 반도체 장치에 있어서,
    상기 밀봉수지가, 상기 다이본드 패드와 상기 와이어본드 패드의 이면이 노출하도록, 이 다이본드 패드와 이 와이어본드 패드의 상면 위로부터 충전되고, 이 다이본드 패드와 이 와이어본드 패드의 측면 사이에도 충전되어 이루어진 것을 특징으로 하는 반도체 장치.
KR1019990007841A 1998-05-12 1999-03-10 반도체 장치의 제조방법 및 그 방법에 사용되는 리드 프레임 KR100345621B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020002925A KR100689726B1 (ko) 1998-05-12 2002-01-18 반도체 장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP128896 1998-05-12
JP12889698A JP3862410B2 (ja) 1998-05-12 1998-05-12 半導体装置の製造方法及びその構造

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020020002925A Division KR100689726B1 (ko) 1998-05-12 2002-01-18 반도체 장치

Publications (2)

Publication Number Publication Date
KR19990087868A true KR19990087868A (ko) 1999-12-27
KR100345621B1 KR100345621B1 (ko) 2002-07-27

Family

ID=14996039

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1019990007841A KR100345621B1 (ko) 1998-05-12 1999-03-10 반도체 장치의 제조방법 및 그 방법에 사용되는 리드 프레임
KR1020020002925A KR100689726B1 (ko) 1998-05-12 2002-01-18 반도체 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020020002925A KR100689726B1 (ko) 1998-05-12 2002-01-18 반도체 장치

Country Status (4)

Country Link
US (2) US6252306B1 (ko)
JP (1) JP3862410B2 (ko)
KR (2) KR100345621B1 (ko)
TW (1) TW409375B (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110884A (ja) * 2000-10-02 2002-04-12 Nitto Denko Corp リードフレーム積層物
US20070004092A1 (en) * 2003-08-29 2007-01-04 Hiromichi Suzuki Semiconductor device manufacturing method
US7056766B2 (en) * 2003-12-09 2006-06-06 Freescale Semiconductor, Inc. Method of forming land grid array packaged device
US7462317B2 (en) 2004-11-10 2008-12-09 Enpirion, Inc. Method of manufacturing an encapsulated package for a magnetic device
US7426780B2 (en) 2004-11-10 2008-09-23 Enpirion, Inc. Method of manufacturing a power module
US7688172B2 (en) * 2005-10-05 2010-03-30 Enpirion, Inc. Magnetic device having a conductive clip
US8701272B2 (en) 2005-10-05 2014-04-22 Enpirion, Inc. Method of forming a power module with a magnetic device having a conductive clip
US8139362B2 (en) * 2005-10-05 2012-03-20 Enpirion, Inc. Power module with a magnetic device having a conductive clip
US8631560B2 (en) 2005-10-05 2014-01-21 Enpirion, Inc. Method of forming a magnetic device having a conductive clip
US8133529B2 (en) 2007-09-10 2012-03-13 Enpirion, Inc. Method of forming a micromagnetic device
US8018315B2 (en) 2007-09-10 2011-09-13 Enpirion, Inc. Power converter employing a micromagnetic device
US7955868B2 (en) 2007-09-10 2011-06-07 Enpirion, Inc. Method of forming a micromagnetic device
US7952459B2 (en) 2007-09-10 2011-05-31 Enpirion, Inc. Micromagnetic device and method of forming the same
US7920042B2 (en) 2007-09-10 2011-04-05 Enpirion, Inc. Micromagnetic device and method of forming the same
US8541991B2 (en) 2008-04-16 2013-09-24 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US9246390B2 (en) 2008-04-16 2016-01-26 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8686698B2 (en) 2008-04-16 2014-04-01 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8692532B2 (en) 2008-04-16 2014-04-08 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8153473B2 (en) 2008-10-02 2012-04-10 Empirion, Inc. Module having a stacked passive element and method of forming the same
US8339802B2 (en) 2008-10-02 2012-12-25 Enpirion, Inc. Module having a stacked magnetic device and semiconductor device and method of forming the same
US8266793B2 (en) 2008-10-02 2012-09-18 Enpirion, Inc. Module having a stacked magnetic device and semiconductor device and method of forming the same
US9054086B2 (en) 2008-10-02 2015-06-09 Enpirion, Inc. Module having a stacked passive element and method of forming the same
US8698463B2 (en) 2008-12-29 2014-04-15 Enpirion, Inc. Power converter with a dynamically configurable controller based on a power conversion mode
US9548714B2 (en) 2008-12-29 2017-01-17 Altera Corporation Power converter with a dynamically configurable controller and output filter
US8867295B2 (en) 2010-12-17 2014-10-21 Enpirion, Inc. Power converter for a memory module
JP5549612B2 (ja) * 2011-01-31 2014-07-16 三菱電機株式会社 半導体装置の製造方法
WO2012120568A1 (ja) 2011-03-09 2012-09-13 パナソニック株式会社 半導体装置
US9509217B2 (en) 2015-04-20 2016-11-29 Altera Corporation Asymmetric power flow controller for a power converter and method of operating the same
JP6630390B2 (ja) * 2018-03-29 2020-01-15 アオイ電子株式会社 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5636145A (en) 1979-08-31 1981-04-09 Hitachi Ltd Thin semiconductor integrated circuit device and its manufacture
JPH0783074B2 (ja) 1985-12-06 1995-09-06 ソニー株式会社 モ−ルドトランジスタ
JPH01145837A (ja) * 1987-12-02 1989-06-07 Toshiba Corp 半導体装置
DE68927295T2 (de) * 1988-07-08 1997-05-07 Oki Electric Ind Co Ltd Kunstharzversiegeltes halbleiterbauelement
US5442228A (en) * 1992-04-06 1995-08-15 Motorola, Inc. Monolithic shielded integrated circuit
JPH0621305A (ja) 1992-06-30 1994-01-28 Matsushita Electron Corp 半導体装置
KR100247908B1 (ko) * 1992-12-30 2000-03-15 윤종용 반도체장치
JP2960283B2 (ja) * 1993-06-14 1999-10-06 株式会社東芝 樹脂封止型半導体装置の製造方法と、この製造方法に用いられる複数の半導体素子を載置するためのリードフレームと、この製造方法によって製造される樹脂封止型半導体装置
JP3304705B2 (ja) * 1995-09-19 2002-07-22 セイコーエプソン株式会社 チップキャリアの製造方法
US5977613A (en) * 1996-03-07 1999-11-02 Matsushita Electronics Corporation Electronic component, method for making the same, and lead frame and mold assembly for use therein
KR0185512B1 (ko) * 1996-08-19 1999-03-20 김광호 칼럼리드구조를갖는패키지및그의제조방법
US6107676A (en) * 1997-03-21 2000-08-22 Rohm Co., Ltd. Leadframe and a method of manufacturing a semiconductor device by use of it
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
MY118338A (en) * 1998-01-26 2004-10-30 Motorola Semiconductor Sdn Bhd A leadframe, a method of manufacturing a leadframe and a method of packaging an electronic component utilising the leadframe.

Also Published As

Publication number Publication date
US6252306B1 (en) 2001-06-26
JP3862410B2 (ja) 2006-12-27
KR100689726B1 (ko) 2007-03-08
KR100345621B1 (ko) 2002-07-27
TW409375B (en) 2000-10-21
US20010041384A1 (en) 2001-11-15
US6372546B2 (en) 2002-04-16
KR20020033654A (ko) 2002-05-07
JPH11330313A (ja) 1999-11-30

Similar Documents

Publication Publication Date Title
KR100345621B1 (ko) 반도체 장치의 제조방법 및 그 방법에 사용되는 리드 프레임
US7655506B2 (en) Leadless type semiconductor package, and production process for manufacturing such leadless type semiconductor package
US7224045B2 (en) Leadless type semiconductor package, and production process for manufacturing such leadless type semiconductor package
EP1187202A2 (en) Semiconductor package
CN100568498C (zh) 半导体器件及其制造方法
CN107039387B (zh) 引线框架、半导体装置及引线框架的制造方法
JP2000294715A (ja) 半導体装置及び半導体装置の製造方法
JPH11121644A (ja) 個別半導体装置およびその製造方法
JP3072291B1 (ja) リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2000223622A (ja) 半導体装置およびその製造方法並びにそれを使用した実装構造体
TW202126134A (zh) 具有選擇性模製物的用於鍍覆的封裝製程
KR100387171B1 (ko) 반도체 장치의 제조방법 및 그 구조
JP2007201324A (ja) 電子装置の実装構造および電子部品の実装方法
KR100491657B1 (ko) 리드 프레임, 이를 사용하는 반도체 디바이스 및 반도체디바이스의 제조 방법
US7572674B2 (en) Method for manufacturing semiconductor device
KR100692325B1 (ko) 반도체 장치 및 그 제조 방법
JP2003273309A (ja) リードフレーム及び半導体装置並びにそれらの製造方法
KR20020093250A (ko) 리드 노출형 리드 프레임 및 그를 이용한 리드 노출형반도체 패키지
JP3938525B2 (ja) 半導体装置の製造方法
US20240145351A1 (en) Method of manufacturing semiconductor devices, corresponding semiconductor device, assembly and support substrate
JP4651218B2 (ja) 半導体装置の製造方法
JP2002164496A (ja) 半導体装置およびその製造方法
CN116364686A (zh) 引线框架和单相模块
JP2000077433A (ja) 半導体装置およびその製造方法
KR100723211B1 (ko) 집적회로 칩 패키징 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
A107 Divisional application of patent
AMND Amendment
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20150619

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20160617

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20180619

Year of fee payment: 17

EXPY Expiration of term