KR100247908B1 - 반도체장치 - Google Patents
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Abstract
본 발명은 반도체장치에 관한 것으로, 반도체소자, 상기 반도체소자와 외부와의 전기접속용의 리이드군, 상기 리이드군의 각 리이드와 상기 반도체소자의 상면에 배치된 대응하는 각 본딩패드 사이를 전기적으로 접속하는 접속부재, 상기 접속부재와 반도체소자 및 각 리이드들의 일부를 수지로 봉지하여 이루어진 반도체장치에 있어서, 각 리이드들의 수지로 봉지되지 않은 다른 부분은 굴곡형상없이, 봉지된 수지의 외부방향으로 소정의 간격을 가지며 수평하게 돌출되어 있는 것을 특징으로 한다.
따라서 본 발명은 종래의 패키지 기술에서는 반드시 사용되는 고가의 설비인 아웃터리이드절곡설비와 리이드 재형성설비가 필요하지 않고, 종래의 매우 어려웠던 리이드의 균일성을 유지하는 것을 매우 용이하게 할 수 있으며, 기존 패키지와 대체 호화사용이 간편하고 패키지 제조 공정을 단축화시키며 리이드변형에 따른 패키지 제조공정 및 실장 품질저하문제를 개선하여 수율을 향상시키고 또한 패키지의 취급이 용이해지며 제조원가의 절감을 꾀할 수 있다.
Description
제1도는 종래의 기술에 의한 걸윙구조의 아웃터리이드를 구비한 표면 실장형 패키지를 도시한 것이고,
제2도는 종래의 기술에 의한 J구조의 아웃터리이드를 구비한 표면 실장형 패키지를 도시한 것이고,
제3a도 내지 제3d도는 종래의 표면실장형 패키지의 절곡 공정을 도시한 것이고.
제4도는 불량한 리이드 형상의 발생시 이를 교정하기 위한 공정을 도시한 것이고,
제5a도 및 제5b도는 EMC 성형 및 트리밍 후 리이드프레임 스트립의 부분을 도시한 것이고,
제6도는 본 발명의 제1실시예의 표면실장형 패키지를 도시한 것이고,
제7도는 제6도의 표면실장형 패키지를 입체적으로 도시한 것이고,
제8도는 본 발명의 제2실시예의 표면실장형 패키지를 도시한 것이고,
제9도는 본 발명의 제3실시예의 표면실장형 패키지를 도시한 것이고,
제10a도 내지 제10c도는 본 발명의 테이프의 부착형태를 도시한 것이고,
제11도는 본 발명에 따른 표면실장형 패키지의 아웃터리이드형상을 도시한 것이고,
제12a도 내지 제12c도는 본 발명의 표면실장형 패키지의 실장접속부의 아웃터리이드형상을 도시한 것이며,
제13a도 내지 제13c도는 본 발명의 표면실장형 패키지의 EMC결합부의 리이드형상을 도시한 것이다.
본 발명은 반도체장치에 관한 것으로, 특히 플래트형(flat lead type) 표면실장패키지(surface mount package)의 아웃터 리이드(outer lead) 형상에 관한 것이다.
통상의 표면실장형 패키지는 걸윙(gull wing) 리이드형상의 QFP(Quad Flat Package), SOP(Small Outline Package) 또는 "J" 리이드 형상의 SOJ, PLCC(Plastic Leaded Chip Carrier) 등이 가장 널리 사용되고 있다.
상기한 걸윙 리이드형상의 표면실장 패키지와 "J"형 리이드형상의 표면실장 패키지를 제1도 및 제2도를 참조하여 설명하면 다음과 같다.
편이상 수지로 봉지된 내부에 위치하는 리이드들의 일부는 인너리이드(inner lead)라 하고 다른 일부는 아웃터리이드(outter lead)한다.
상기의 걸윙 또는 J형 리이드 형상의 표면실장패키지들은 절곡설비를 사용하여 상기 패키지들의 몸체 측면 중심부에서 2방향 또는 4방향으로 일정 간격을 두고 돌출된 아웃터리이드(1)를 실장되는 방향으로 걸윙 또는 J형으로 굴곡시키고, 굴곡된 상기 아웃터리이드(1)의 끝단을 PCB(Printed Circuit Board)(2) 또는 테스트 소켓과 납땜(3)을 하거나 접속시킨다. 반도체 칩(chip)(4)은 접착제를 이용하여 리드프레임(8)상에 접착시킨 후 수지(EMC: Epoxy Mold Compound)(5)로 봉지하여 성형시킨다. 이때 상기 반도체 칩(4) 상면에 위치하며 상기 아웃터리이드(1)와 대응되는 본딩패드(6)들은 상기 인너리이드와 금속세선(7)으로 연결되어 전기적으로 통전된다.
통상, 상기 아웃터리이드의 끝단은 패키지 밑면보다 낮게 위치하는데, 이것은 단자 접속부와 상기 아웃터리이드 끝단과의 납땜 또는 접속공정시 패키지 몸체로 인한 간섭을 방지하려는 것이다.
제3a도 내지 제3d도에서는 종래의 걸윙 구조의 아웃터리이드의 절곡 공정을 도시하고 있는데, 제3a도는 걸윙 아웃터 리이드 형상 패키지에 있어서, 패키지의 몸체(10)와 슬롯바(slot bar)(9)로 연결된 아웃터리이드(1)만을 측면에서 도시한 것이고, 제3b도는 실장되는 방향으로 1회 또는 수회에 걸쳐 각(angle)을 준 것이며, 제3c도는 접속부 리이드형상이 나오도록 완전히 굴곡시킨 것이며, 제3d도는 일정길이의 리이드 접속부만 남도록 슬롯바 및 일부 아웃터리이드를 절단하여 완전한 형태의 아웃터리이드(1)를 최종 형성한 것이다.
제4도는 불량한 리이드 형상의 발생 시 이를 교정하기 위한 공정을 도시한 것으로 제4도를 참조하면, 상기 아웃터리드(1)의 형성시 제3d도의 참조부호 1'과 같은 아웃터리이드 들뜸이나 기타 불량 리이드형상이 발생하면, 아웃터리이드 쇼울더(shoulder)(11)를 스트립퍼(stripper)(12)로 상하 맞물리게하여 고정시키고 리이드 접속부를 형성모루(forming anvil)(13)위에 올려놓은 다음 스큐 리이드 코렉션 콤브(skew lead correction comb)(14)로 아웃터 리이드를 교정한 후 형성 펀치(forming punch)(15)로 완전한 형태의 아웃터 리이드형상을 완성시킨다.
제5a도 및 제5b도는 EMC(5)로 성형된 리이드프레임 스트립의 일부분을 도시한 것으로서 참조하면, EMC 성형으로 리이드프레임 댐바(dambar)(21)까지 수지가 잔류하고, 슬롯바(9)로 상호 연결되는 아웃터 리이드(23)와, 절단, 절곡 등의 공정을 원활히 해주기 위해 설치한 슬롯 구멍(24)이 있다. 후에 상기 잔류하는 수지와 댐바(21), 최외곽 아웃터리이드 슬롯바(9)는 제거되며 패키지 몸체는 서포트바(support bar)(26)에 의해 리이드프레임 스트립(25)과 연결된다.
상기와 같이 형성된 표면실장형 패키지는, 현재 가장 널리 이용되고 있으나, 1개 이상의 아웃터 리이드가 규정된 임의의 위치에서 들뜨거나 처지게 되고, 굴곡각도의 불균형, 리이드의 뒤틀림 및 리이드 접속길이의 불균형 등등, 여러가지 문제로 인해 반도체 패키지 제조공정상의 외관품질저하 및 실장품질이 저하되는 어려움이 있다.
특히 절곡된 아웃터 리이드는 패키지 상면에서 보았을 때, 실제의 납땜 또는 테스트 소켓 단자 결속 위치까지의 리이드 길이 보다 굴곡에 의해 실제 길이는 길게 됨으로써 취급시 미세한 충격이나 힘 등으로 인해 쉽게 리이드 변형이 되어 이의 방지를 위한 각별한 주의가 필요하며, 또한 패키지 공정에서 리이드 변형 없이 완제품을 제작해도 PCB 실장간 또는 테스트장비를 이용해서 반도체소자의 특성검사간의 리이드 접속시 가해지는 힘으로 인해 아웃터 리이드 변형이 되어 이를 방지하기 위해 아웃터 리이드의 균일성을 유지하기 위한 별도의 재형성공정 및 설비가 필요하게 되므로 패키지의 제조원가를 상승시키게 된다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 아웃터리이드 형상 및 돌출위치를 변경함으로써 형성공정 및 형성장비를 감축하고 수율을 향상시킴과 동시에 외부와 연결할 때 접착되는 결속력을 강화시킬 수 있는 반도체장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는, 반도체소자, 상기 반도체소자와 외부와의 전기적 접속을 위한 리이드군, 상기 리이드군의 각 리이드와 상기 반도체소자의 상면에 배치된 대응하는 각 본딩패드 사이를 전기적으로 접속하는 접속부재, 상기 접속부재와 반도체소자 및 각 리이드들의 일부를 수지로 봉지하여 이루어진 반도체장치에 있어서, 각 리이드들의 수지로 봉지되지 않은 다른 부분은 굴곡형상없이 소정의 간격을 가지며, 봉지된 수지의 외부방향으로 상기 봉지된 수지의 밑면과 수평하게 돌출되어 있는 것을 특징으로 한다.
또한 본 발명의 반도체장치는, 인너리드 및 아웃터리드가 칩 접착 방향의 반대방향에 위치하며 EMC로 성형된 후에도 인너리드가 외부로 노출되며, 아웃터리드는 그 가장자리가 상기 반도체소자의 배면 가장자리 보다 밖으로 더 연장되어 있는 도전성 부재, 외부회로와 전기적 접속으로 제공되는 일측단부가 굴곡이 없이 곧고, 타측 단부가 상기 도전성 부재의 하면까지 연장되어 상기 반도체소자와 전기적 접속으로 제공되며, 상기 반도체소자 상면의 본딩패드들과 대응되는 복수의 리이드들이 소정간격으로 평행하게 배열된 리이드군, 상기 리이드군의 각 리이드와 상기 반도체소자 상면의 본딩 패드들 사이를 전기적으로 접속하는 접속부재, 및 상기 외부회로와 전기적으로 접속으로 제공되는 일측 단부를 제외한 리이드군과, 반도체소자와, 도전성부재 및 접속부재를 수지로 봉입하여 된 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.
제6도는 본 발명의 제1실시예를 도시한 것이고, 제7도는 제6도를 입체적으로 도시한 것이다.
제6도 및 제7도를 참조하면, 아웃터리이드(31)와 동일 수평선상에 위치한 리이드프레임 패드(pad)(8) 위에 반도체 칩(chip)(4)을 접착시키고, 상기 반도체 칩(4)과 인너리이드간을 금속세선(7)을 이용하여 연결시킨 후 상기 반도체 칩(4)과 인너리이드를 EMC(5)로 봉지하여 성형시킨다. 미설명부호 26은 서포트바(suport bar)이다.
따라서 실장되는 방향의 패키지 면과 수평하게 돌출시키고 인너리드도 패키지 밑면 및 아웃터리드와 수평하게 위치함으로써 일체의 굴곡공정이 필요하지 않으며 PCB(2)와 리이드 접속부의 납땜(3)시 리이드의 어느 부위에서든 납땜이 가능하므로, 제1도 또는 제2도의 종래의 아웃터리이드 접속부 납땜의 경우보다 접속리이드 길이 및 하나의 접속 리이드와 다른 접속리이드간의 간격을 크게 제한받지 않는다. 즉, 아웃터 리이드(31)에서 PCB와의 납땜은 패키지 몸체 측면에서 돌출된 리이드나 패키지 몸체 밑면으로 돌출된 리이드의 어느 부위에서든 가능하다.
제8도는 본 발명의 제2실시예이다.
제8도를 참조하면, 상기 제6도와 패키지의 외관은 동일하나 내부구조가 다르다. 즉, 제6도의 리이드프레임 패드(제6도의 참조부호 8) 없이 인너리이드 위에 도전성 부재(32)로서, 폴리이미드 테이프(polyimide tape) 또는 유사재질의 테이프를 붙이고 그 위에 반도체 칩(4)을 접착한 후 금속선(7)을 연결하는 것으로, 기존의 COL(Chip On Lead) 구조와 기본구성은 유사하나 실장되는 아웃터리이드의 형성 및 배열은 제6도와 같다.
제9도는 본 발명의 제3실시예이다.
제9도를 참조하면, 제8도의 구조에서 인너리이드 위에 절연물질(33)을 접착시키고 그 위에 도전성부재(32)로서 폴리이미드 테이프를 올려서 접착시킨 다음, 반도체 칩(4)을 접착시키고 금속선(7)을 연결한 상태를 보여준다. 이 구조는 칩접착 반대방향의 테이프면과 EMC로 성형된 패키지 밑면간의 EMC 두께가 절연물질 및 리이드프레임 두께를 합한 만큼 되는 것을 보여준다.
제10a도 내지 제10c도는 상기 제8도 및 제9도의 테이프의 부착형태를 도시한 것이다.
제10a도는 접착되는 반도체칩 배면 전면에 판(板)형(32a)으로 부착한 것이고, 제10b도는 창틀 형태(32b)로 부착한 것이며, 제10c도는 2열로 배열된 레일(rail) 형태(32c)로 부착한 것으로, 상기 테이프의 형태는 아웃터리이드의 배열상태, 즉 배열방향 또는 수에 따라 적합하게 조절될 수 있다.
제11도는 본 발명에 따른 표면실장형 패키지의 아웃터리이드형상을 나타낸 것이다.
제11도를 제4도와 비교하여 설명하면, 본 발명에서는 패키지 밑면에서 돌출된 아웃터리이드를 실장길이만큼 맞물리게하는 스트리퍼(41)로 고정시키고 트리밍 펀치(trimming punch)(42)로 트리밍 모루(trimming anvil)(43)위에 있는 슬롯 바 연결 외곽리이드(45)를 절단하는 것으로 일체의 굴곡 공정을 배제시킨 후 매우 간단한 작업방법에 의해 공정이 종료된다.
제12a도 내지 제12c도는 본 발명에 따른 패키지의 실장접속부의 아웃터리이드 형상도로서, 제12a도는 트리밍 후 아웃터리이드에 PCB 납땜 또는 소켓과의 리이드접속시 보다 확실한 결합이 접속부위에 실장방향으로 너치(notch)(50)를 형성시킨 것이고, 제12b도는 원형의 관통홀(51)을, 제12c도는 장방형의 관통 홀(52)을 각 리이드에 형성시킨 것으로 이것은 너치와 동일한 효과를 갖는다.
제13a도 내지 제13c도는 본 발명의 표면실장형 패키지의 EMC결합부의 리이드형상도로서, 제13a도는 아웃터리이드가 패키지 몸체로부터 쉽게 이탈되지 못하도록 EMC 접속 리이드부위에 원형홀(60)을, 제13b도는 장방형 홀(61)을 형성시킨 것이며, 제13c도는 아웃터리이드와 EMC간의 접착 면적을 증대시켜 결합력을 높이기 위해 리이드 측면에 굴곡 형상(62)을 준 것으로 이또한 아웃터리이드의 이탈을 방지하기 위한 것이다.
종래의 제5a도 및 제5b도의 EMC 성형 및 트리밍 공정의 진행 순서는 기존의 표면실장형 패키지나 본 발명의 패키지에 공통적으로 적용할 수 있으나, 본 발명의 패키지의 경우 리이드 프레임 스트립 구조상의 슬롯바 슬롯 홀을 형성시키지 않아도 무방하다.
따라서 본 발명은 종래의 패키지 기술에서는 반드시 사용되는 고가의 설비인 아웃터리이드 절곡설비와 리이드 재형성설비가 필요하지 않고, 종래의 매우 어려웠던 리이드의 균일성을 유지하는 것을 매우 용이하게 할 수 있으며, 기존 패키지와 대체 및 호환사용이 간편하고 패키지 제조공정을 단축화시키며 리이드변형에 따른 패키지 제조공정 및 실장 품질저하문제를 개선하여 수율을 향상시키고 또한 패키지의 취급이 용이해지며 제조원가의 절감을 꾀할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당분야의 통상의 지식을 가진자에 의한 다양한 응용이 가능함은 물론이다.
Claims (9)
- 반도체소자, 상기 반도체소자와 외부와의 전기적 접속을 위한 리이드군, 상기 리이드군의 각 리이드와 상기 반도체소자의 상면에 배치된 대응하는 각 본딩패드 사이를 전기적으로 접속하는 접속부재, 상기 접속부재와 반도체소자 및 각 리이드들의 일부를 수지로 봉지하여 이루어진 반도체장치에 있어서, 상기 각 리이드들의 수지로 봉지되지 않은 다른 부분은 굴곡형상없이 소정의 간격을 가지며, 상기 각 리이드들은 봉지된 수지의 외부에서 상기 봉지된 수지의 밑면과 수평하게 돌출되어 있고, 상기 각 리이드들은 일측단부에 외부회로와의 결속력을 강화하기 위한 수단을 구비하는 것을 특징으로 하는 반도체장치.
- 상면 중앙부에 길이 방향으로 배열되거나 또는 장방향으로 배열된 복수의 본딩패드를 가진 반도체소자; 상기 반도체소자의 배면에 부착되며, 그 가장자리가 상기 반도체소자의 배면 가장자리 보다 밖으로 더 연장되어 있는 도전성 부재; 외부회로와 전기적 접속으로 제공되는 일측단부가 굴곡이 없이 곧고, 타측 단부가 상기 도전성 부재의 하면까지 연장되어 상기 반도체소자와 전기적 접속으로 제공되며, 상기 반도체소자 상면의 본딩패드들과 대응되는 복수의 리이드들이 소정간격으로 평행하게 배열된 리이드군; 상기 리이드군의 각 리이드와 상기 반도체소자 상면의 본딩 패드들 사이를 전기적으로 접속하는 접속부재; 및 상기 외부회로와 전기적으로 접속으로 제공되는 일측 단부를 제외한 리이드군과, 반도체소자와, 도전성부재 및 접속부재를 수지로 봉입하여 된 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 도전성부재는 폴리이미드 테이프임을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 도전성 부재는 판(板)형, 창틀형 또는 레일(rail)형임을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 도전성 부재와 리이드군 사이에 절연성 부재를 더 포함하는 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 접속부재는 금속세선임을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 리이드들의 일측단부는 외부회로와의 결속력을 향상시키기 위해 소정부분에 너치(notch)나 원형 또는 장방형의 구멍을 가지는 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 리이드들의 타측 단부는 반도체장치의 봉지시 봉지되는 다른 부분과의 결속을 향상시키기 위해 봉지되는 소정부분에 원형 또는 장방형의 구멍을 형성하거나 소정모양으로 형성하여 접촉면적을 증가시키는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 각 리이드들은 일측단부에 외부회로와의 결속력을 강화하기 위한 수단은 너치(notch)나 원형 또는 장방형의 구멍인 것을 특징으로 하는 반도체 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920026598A KR100247908B1 (ko) | 1992-12-30 | 1992-12-30 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920026598A KR100247908B1 (ko) | 1992-12-30 | 1992-12-30 | 반도체장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016635A KR940016635A (ko) | 1994-07-23 |
| KR100247908B1 true KR100247908B1 (ko) | 2000-03-15 |
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ID=19347740
Family Applications (1)
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Country Status (1)
| Country | Link |
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| KR (1) | KR100247908B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3862410B2 (ja) * | 1998-05-12 | 2006-12-27 | 三菱電機株式会社 | 半導体装置の製造方法及びその構造 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02240940A (ja) * | 1989-03-15 | 1990-09-25 | Matsushita Electric Ind Co Ltd | 集積回路装置の製造方法 |
| JPH0342847A (ja) * | 1989-07-11 | 1991-02-25 | Sony Corp | 半導体装置 |
-
1992
- 1992-12-30 KR KR1019920026598A patent/KR100247908B1/ko not_active IP Right Cessation
Patent Citations (2)
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| Publication number | Publication date |
|---|---|
| KR940016635A (ko) | 1994-07-23 |
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