KR19990029671A - 정보 기록 방법 및 장치 및 정보 기록 매체 - Google Patents

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Abstract

정보 기록 장치에서는, 소프트웨어 제어에 의해 변속 재생이 가능하다. 이를 위해서는, 정보 기록 장치는 논리 섹터를 액세스 단위로 하여 오디오/비주얼 데이터 스트림을 기록하기 위한 HDD와, AV 마이크로컴퓨터 시스템(10)을 갖는다. 이 AV 마이크로컴퓨터 시스템(10)은, 기록 데이터 단위로서, 프레임 길이의 정수배에 상당하는 고정 길이의 오디오/비주얼 디지털 데이터 스트림을 갖는다. AV 마이크로컴퓨터 시스템(10)은 기록 데이터 단위를, 상기 기록 데이터 단위를 전부 기록할 수 있는 최소수의 논리 섹터에 할당하고, 상기 디지털 데이터 스트림의 논리 섹터의 나머지 부분에 더미(dummy) 데이터를 스터핑(stuffing)한다.

Description

정보 기록 방법 및 장치 및 정보 기록 매체
본 발명은 디스크 형태의 기록 매체에 오디오 및/또는 비주얼(visual) 디지털 데이터 스트림을 기록하는 장치 정보 기록 방법 및 장치 및 기록 매체에 관한 것이다.
하드 디스크 드라이브는 퍼스널 컴퓨터의 주변 장치로서 발전되어 왔기 때문에, 소위 이산(discrete) 텍스트 데이터를 높은 신뢰성으로 가능한 한 빨리 램덤하게 액세스하는 방향으로 하드 디스크 드라이브의 기술 향상이 이루어졌다.
최근 멀티미디어의 발달에 따라, 예를 들어, 28.6Mbps의 전송 속도를 갖는 디지털 비디오(DV 방식 SD) 규격이나 15Mbps의 최대 전송 속도를 갖는 MPEG2(동화상 전문가 그룹 2) 규격용의 오디오 비주얼(AV) 디지털 데이터 스트림 뿐만 아니라 AV 디지털 스트림 이외의 랜덤 액세스 데이터를 디스크에 뜻대로 취급할 수 있는 소위 AV HDD 시스템의 염가의 구성을 가능케 하는 HDD 및 호스트 시스템이 필요성이 대두되었다.
AV 디지털 데이터 스트림, 특히 압축 AV 디지털 데이터 스트림을 디스크형 기록 매체에 기록하는 경우, 변속 재생을 고려한 정보 기록 장치가 지금까지 부족하였다.
따라서, 논리 섹터 단위로 데이터를 판독/기록하는 디스크형 기록 매체의 특성을 이용하여, AV 디지털 데이터 스트림을 기록/재생하는 경우에, 호스트측의 애플리케이션 소프트웨어만으로 변속 재생이 용이하게 실현될 수 있도록 데이터의 기록이 가능한 것이 기대되었다.
AV 디지털 데이터 스트림용의 기록/재생 매체로서는, 자기 기록 테이프가 널리 사용되고 있다. 테이프에 기록된 AV 디지털 데이터 스트림상에 각종 유형의 변속 재생을 실현하기 위해서는, 각각의 변속 재생에 대해 상이한 유형의 하드웨어의 제어가 필요하다.
따라서, 각종 변속 재생을 실현하기 위해서, 처음에 하드웨어 제어 장치를 설계하는 것이 필요 불가결하며, AV 데이터 기록/재생 장치에 있어서, 가변 재생 속도를 선택적으로 변화시키거나 가변 재생 속도를 연속으로 변화시키는 기능을 실현하는데는 개발에 필요한 시간이나 회로의 규모, 비용 면에서의 어려움이 따랐다.
따라서, 본 발명의 목적은 기록된 데이터 스트림의 변속 재생에 대응하도록, AV 디지털 데이터 스트림을 HDD 등의 디스크형 기록 매체에 기록하는 것이 가능한 정보 기록 방법 및 장치 및 기록 매체를 제공하는데 있다.
본 발명의 또 다른 목적은 재생 속도를 연속 변속으로 설정 가능한 재생 방법 및 장치를 제공하는데 있다.
본 발명의 한 형태는 액세스 단위로서 논리 섹터를 갖는 기록 매체에 데이터를 기록하는 정보 기록 장치를 제공한다. 상기 기록 장치는 프레임 길이의 정수배와 같은 고정 길이를 갖는 데이터를 입력하기 위한 입력 수단과, 소정수의 연속하는 섹터에 입력 데이터를 할당하기 위한 제어 수단을 포함한다. 특히, 본 발명의 기록 장치는, 액세스 단위로서의 논리 섹터를 갖는 기록 매체에 데이터를 기록한다. 프레임 길이의 정수배에 상응하는 데이터의 고정 길이가 기록 단위로서 사용된다. 상기 기록 단위를 완전히 기록 가능한 최소수의 논리 섹터에 상기 기록 단위를 할당하기 위한 제어 수단이 상기 기록 장치에 제공된다.
본 발명의 또 다른 형태는, 프레임 길이의 정수배와 같은 고정 길이를 갖는 데이터를 입력하는 단계와 소정수의 연속하는 섹터에 입력 데이터를 할당하는 단계를 포함하는 정보 기록 방법을 제공한다. 특히, 본 발명에 따른 정보 기록 방법은, 논리 섹터를 액세스 단위로서 갖는 기록 매체에 데이터를 기록한다. 프레임 길이의 정수배에 상응하는 데이터의 고정 길이를 기록 단위로서 사용된다. 기록 단위를 완전히 기록 가능한 최소수의 논리 섹터에 상기 기록 단위를 할당하기 위한 제어 단계가 상기 정보 기록 방법에 제공된다.
본 발명의 또 다른 형태는, 프레임 길이의 정수배와 같은 고정 길이를 갖는 데이터가 소정수의 연속하는 섹터에 할당되는 것에 의해 기록되는 기록 매체를 제공한다. 특히, 본 발명의 기록 매체는, 액세스 단위로서 논리 섹터를 갖는 기록 매체에 데이터를 기록한다. 프레임 길이의 정수배에 상응하는 데이터의 고정 길이가 기록 단위로서 상용된다. 기록 단위를 완전히 기록 가능한 최소수의 논리 섹터에 기록하는 것에 의해 상기 기록 매체에 데이터를 기록한다.
본 발명에 따르면, 호스트측으로부터의 논리 섹터 단위의 판독 명령만을 보내어 소정의 AV 디지털 데이터 스트림을 얻을 수 있기 때문에, 호스트측 애플리케이션 소프트웨어만의 구성에 의해, 큐-리뷰(cue-review), 저속(slow), 스틸(still), 고속 검색(fast search), 고속 액세스(fast access), 비선형 편집 등의 AV 디지털 데이터 스트림 재생의 변속 재생이 용이하게 실현될 수 있다.
프레임 길이의 정수배와 같은 고정 길이를 갖는 고정AV 디지털 데이터 스트림이 HDD에 기록되고 재생되는 본 발명의 재생 장치에서는, 프레임 길이의 정수배에 상응하는 데이터가 HDD의 소정의 논리 섹터에 할당되고, 기록/재생 기능을 성취하기 위해 단지 소프트웨어에 기초한 데이터 전송 제어에 의한 각종 방법으로 기록 단위의 임의의 제1 섹터로부터 데이터가 판독되어, 하드웨어를 사용한 데이터 전송 제어에 의해 기록/재생 기능을 성취하도록 설계된 종래의 방법을 사용하는 것보다 훨씬 용이하게 변속 재생 기능이 성취될 수 있다.
또한, 변속 재생 속도는 자유로이 변화될 수 있기 때문에, 변속 재생 속도를 연속 제어하는 것이 가능하게 된다.
도 1은 본 발명에 따른 정보 기록 장치의 일례의 구조를 도시한 블록도.
도 2는 본 발명에 따른 정보 기록 장치의 HDD의 일례의 구조를 도시한 블록도.
도 3은 본 발명에 따른 실제의 정보 기록 장치의 일례의 구조를 도시한 블록도.
도 4는 본 발명에 따른 정보 기록 장치의 ATA 어댑터의 일례의 구조를 도시한 블록도.
도 5는 본 발명에 따른 정보 기록 장치에서의 데이터 흐름의 일례를 도시한 도면.
도 6은 본 발명에 따른 정보 기록 장치의 2 뱅크 RAM에서의 데이터 전송 타이밍을 도시한 도면.
도 7은 SD 사양의 데이터 스트림을 기록하는 HDD의 포맷을 도시한 도면.
도 8은 고압축 SD 사양의 데이터 스트림을 기록하는 HDD의 포맷을 도시한 도면.
도 9는 HD 사양의 데이터 스트림을 기록하는 HDD 포맷을 도시한 도면.
도 10은 본 발명에 따른 정보 기록 장치에서 일련의 재생 단계를 도시한 흐름도.
도 11은 본 발명에 따른 정보 기록 장치에서 일련의 화상 기록 단계를 도시한 도면.
도 12는 GOP 단위의 MPEG 신호를 도시한 도면.
도 13은 본 발명에 따른 정보 기록 장치의 다른 변형을 도시한 블록도.
도 14는 상기 정보 재생 방법의 변속 재생 처리의 일련의 단계를 도시한 도면.
도 15는 상기 정보 재생 방법의 일련의 스킵(skip) 단계를 도시한 도면.
도 16은 상기 정보 재생 방법의 일련의 스틸(still) 단계를 도시한 도면.
도 17은 상기 정보 재생 방법의 일련의 저속(slow) 단계를 도시한 도면.
도 18은 상기 정보 재생 방법의 일련의 리뷰(review)/저속(slow) 단계를 도시한 도면.
도 19는 상기 재생 장치의 디스플레이 화면에 디스플레이된 조작부의 일례를 도시한 도면.
도 20은 상기 재생 장치에 사용된 일례의 데이터 구조를 도시한 도면.
도 21은 상기 재생 장치에 사용된 AAUX 데이터 구조를 도시한 도면.
도 22는 상기 재생 장치에 사용된 VAUX 데이터 구조를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명*
1 : DV 비디오 카메라 2 : 인터페이스 버퍼
3 : RICC CPU 6 : HDD
도면을 참조하여, 본 발명에 따른 정보 기록 방법, 정보 기록 장치 및 기록 매체를 상세히 설명한다.
정보 기록 장치는 도 1에 도시된 바와 같이, 소니(주) 에 의해 제조된 DCR-TRV7, DV 규격에 따르는 비디오 카메라 등, DV 신호로서 촬상된 피사체의 화상을 공급하는 DV 비디오 카메라 (1)와, DV 비디오 카메라(1)로부터 수신된 DV 신호FMF 처리하는 AV 마이크로컴퓨터 시스템(10)과, AV 마이크로컴퓨터 시스템(10)의 RISC CPU(3)에 모드 설정을 명령하는 모드 설정 커맨더(8)와, DV 비디오 카메라(1)의 화상을 모니터하는 모니터(7)를 갖는 디스크 카메라 시스템이다.
상기 DV 비디오 카메라(1)는 렌즈나 CCD 등의 광학 시스템에 의해 피사체를 촬상하여 얻은 화상 신호를 엔코더/디코더(1a)로 엔코드하여 DV 단자에서 출력하는 카메라이다.
AV 마이크로컴퓨터 시스템(10)은 정보 전송을 위한 통상의 버스로서의 호스트 버스(4)와, DV 비디오 카메라(1)와 호스트 버스(4)간의 정보 전송을 조정하는 인터페이스 버퍼(2)와, 정보를 기록하는 HDD(6)와, 호스트 버스(4)와 HDD(6)간의 정보 전송을 조정하는 소위 ATA(AT 부착) 어댑터(5)를 포함한다.
호스트 버스(4)는 AV 마이크로컴퓨터 시스템(10)의 각 부분들간의 정보 전송용 병렬 라인의 전송선이다.
인터페이스 버퍼(2)는 DV 비디오 카메라(1)와 호스트 버스(4)간의 오디오 및/또는 비주얼 디지털 데이터 스트림(AV 디지털 데이터 스트림)의 전송을 조정한다. 예를 들면, 인터페이스 버퍼(2)는 AV 디지털 데이터 스트림용 전송 속도를 변환하거나 전송 타이밍을 조정한다. 상기 인터페이스 버퍼(2)는 정보 전송을 조정하기 위해서 교대로 스위치된 2개의 RAM2 뱅크로 구성된 내부 2 뱅크 RAM(2a)을 갖는다.
HDD(6)는 입력된 디지털 데이터 스트림을 기록하는 고정 디스크 장치이다. HDD(6)상의 기록 포맷은 후술한다. ATA 어댑터(5)는 호스트 버스(4)의 병렬 데이터(parallel data)로부터의 AV 디지털 데이터 스트림을 HDD(6)의 데이터 포맷의 데이터로 변환하기 위해 호스트 버스(4)와 HDD(6)간에 개재된다.
AV 마이크로컴퓨터 시스템(10)은 집중 정보 처리를 위한 중앙 처리 장치인 RISC CPU(3)와, 휘발성 메모리로서의 RAM(17)과, 불휘발성 메모리로서의 ROM(9)을 포함한다.
RISC CPU(3)는 현 AV 마이크로컴퓨터 시스템(10)에서 정보 기록 방법의 일련의 동작을 제어하기 위해 호스트 버스(4)에 접속되어 있다. 상기 일련의 동작은 예를 들면, ROM(9)에 기록되어, 필요에 따라 실행을 위해 판독된다. RISC는 CPU를 제어하는 기본 명령이 처리 속도를 향상하기 위해 명령을 축소하기 위해 단순화된 축소 명령 세트 컴퓨터를 의미한다.
RAM(17)은 데이터를 임의로 저장하기 위해 호스트 버스(4)에 접속된 휘발성 메모리이다. ROM(9)은 소정의 프로그램 등이 저장되어 있으며 호스트 버스(4)에 접속된 불휘발성 메모리이다. 상기 ROM(9)에는 정보 처리 방법의 일련의 동작에 관한 제어 코드가 기록되어 있다.
상기 모니터(7)는 디스플레이 화면과 스피커(7a)를 가지며 DV 비디오 카메라(1)에 의해 얻은 화상 및 음성을 출력한다. AV 마이크로컴퓨터 시스템(10)에 기록된 화상 및 음성이 DV 비디오 카메라(1)를 통해 상기 모니터(7)에 출력되거나, AV 마이크로컴퓨터 시스템(10)에 의해 재생된다.
기록시에 입력 신호의 흐름을 설명한다. 우선, DV 비디오 카메라(1)에 의해 비디오 전기 신호로 변환된 화상 신호는 비디오 압축하는 엔코더/디코더(1a)에 의해 매우 효율적으로 엔코드된다. 오디오 데이터는 DV 시스템에 규정된 DIF 블록으로 구성된 AV 디지털 데이터 스트림을 형성하기 위해 다중화된다. AV 디지털 데이터 스트림은 표준 해상도(SD), 고압축 SD, 고해상도 텔레비전(HDTV)에 대응하는 고행상도(HD) 등의 3개의 사양에 의한 규격으로서 규정된다.
SD 사양은 데이터 스트림의 프레임을 119.2kByte의 고정 길이로 압축하기 위해 제공된다. 상기 고압축 SD 사양은 프레임을 59.6kByte로 하고, HD 사양은 프레임을 238.4kByte로 하기 위해 제공된다.
상기 AV 디지털 데이터 스트림은 인터페이스 버퍼(2)를 통해 RISC CPU(3)에 접속된 호스트 버스(4)에 보내진다. 호스트 버스(4)에 보내진 AV 디지털 데이터 스트림은 RISC CPU(3)의 소프트웨어에 의해 제어된 데이터 전송을 가지며, ATA 어댑터(5)를 통해 섹터 단위로 HDD(6)에 기록된다.
도 2를 참조하여, 정보 기록 장치에 제공된 HDD(6)의 구조를 설명한다.
회전 구동부(121)는 스핀들 모터(121A)와 그 회전 속도를 검출하기 위한 센서(121B)로 구성되고, 자기 디스크(122)(저장 수단)를 회전시키기 위해 구성된다. 헤드부(123)는 자기 디스크(122)에 기록 신호를 기록하고 자기 디스크(122)에 기록된 신호를 판독하기 위해 구성된다.
기록시에, 기록/재생 신호 처리 회로(124)는 자기 디스크(122)에 기록된 기록 신호에 대해 채널 코딩(기록 엔코딩)을 실행하고 에러 검출 및 에러 보정을 실행하기 위해 재생시에 자기 디스크(122)로부터 판독된 재생 신호에 대해 기록시의 역(逆)의 변환을 실행한다. 헤드 아암 구동 제어 회로(125)는 자기 헤드를 자기 디스크(122)의 소정 트랙 위치로 이동시키기 위해 자기 헤드를 지탱하는 아암을 제어한다. 회전 스핀들 구동 제어 회로(126)는 회전 구동부(121)의 스핀들 모터(121A)를 구동 제어한다.
디스크 제어기(127)는 기록/재생 신호 처리 회로(124)와 헤드 아암 구동 제어 회로(125)와 회전 스핀들 구동 제어 회로(126)를 제어한다. 디스크 제어기(127)를 구성하는 디스크 인터페이스부(131)는 기록/재생 신호 처리 회로(124), 헤드 아암 구동 제어 회로(125), 회전 스핀들 구동 제어 회로(126), 디스크 포맷 제어기(133), 내부 시스템 버스간의 인터페이스 처리를 실행한다.
디스크 포맷 제어기(133)는 자기 디스크(122)상에 데이터의 어드레스 맵을 유지하는 어드레스 맵부(133-1)에 따라 어드레스 맵 제어를 실행하고, 자기 디스크(122)의 포맷 처리를 행한다. 디스크 데이터 타이밍 제어 회로(132)는 기록/재생 신호 처리 회로(124)에 대해, 회전 속도에 상응하는 클럭 신호를 공급한다. 데이터 버스 내부 시스템 타이밍 제어기(134)는 디스크 제어기(127)의 다른 성분들에 대해 클럭 신호를 공급한다.
멀티플렉서/디멀티플렉서(138)는 데이터 FIFO(136)를 통해 공급된 데이터와 레지스터(114a)로부터의 명령을 다중화하여, 다중화된 데이터를 ATA 어댑터(5)에 공급하거나, ATA 어댑터(5)를 통해 보내진 외부 데이터를 데이터 및 레지스터 명령으로 분리한다.
데이터 FIFO(136)는 멀티플렉서/디멀티플렉서(138)로부터 공급된 데이터를 순차 기억하여 기억된 순번으로 내부 시스템 버스(135)에 출력하고, 내부 시스템 버스(135)로부터 보내진 데이터를 순차 기억하여 멀티플렉서/디멀티플렉서(138)에 보내도록 구성된다. 레지스터(114a)는 멀티플렉서/디멀티플렉서(138)로부터 수신된 명령이나 스테이터스를 기억하여 내부 시스템 버스(135)에 상기 명령이나 스테이터스를 출력하고, 내부 시스템 버스(135)으로부터 출력된 명령이나 스테이터스를 기억하여 멀티플렉서/디멀티플렉서(138)에 보내도록 구성된다.
CPU(142)는 ROM(141)에 저장된 제어 프로그램에 따라 각 부분을 제어하여, 각종 디스크 파라미터, 실행 명령, 실행 스테이터스에 따라 데이터의 기록/재생, 구동 시스템의 구동 제어, 호스트 컴퓨터와의 통신 제어를 실행하도록 구성된다. RAM(140)은 CPU(142)에 의한 처리에 필요한 데이터와 다른 데이터를 기억하도록 구성된다.
인터페이스(113)를 통해 외부로부터의 데이터와 기록 명령이 공급될 때, 멀티플렉서/디멀티플렉서(138)는 데이터와 기록 명령을 분리하여 데이터를 데이터 FIFO(136)로 보내고 명령과 스테이터스를 레지스터(114a)에 보낸다. 데이터 재생 명령이 인터페이스(113)를 통해 외부로부터 보내지면, 상기 명령은 레지스터(114a)에 공급된다. 판독/기록 호스트 인터페이스(143)는 상기 호스트에 따라 인터페이스 처리를 실행한다.
도 3을 참조하여, 상기 정보 기록 장치의 구체적인 예를 설명한다. 이 구체적인 예에서는, 도 1의 정보 기록 장치에서의 AC 마이크로컴퓨터 시스템(10)의 블록이 인터페이스 버퍼 보드(19)와 RISC CPU(20)으로 분리되어 있다. 인터페이스 버퍼 보드(19)와 RISC CPU 보드(20)의 내부 구조는 도 3에 보다 상세히 도시되어 있다.
인터페이스 버퍼 보드(19)는 네트워크에 따라 인터페이스를 행하는 네트워크 인터페이스(11)와 데이터 전송을 조정하는 2 뱅크 RAM(2a)을 가지고 있다. 인터페이스 버퍼 보드(19)와 RISC CPU 보드(20)는 호스트 버스(4)를 통해 상호 접속되어 있다.
네트워크 인터페이스(11)는 DV 비디오 카메라(1)로부터의 네트워크와 2 뱅크 RAM(2a)에 접속되어, 상기 네트워크를 통해 입력된 데이터를 인터페이스한다. 2 뱅크 RAM(2a)은 한 끝과 다른 한 끝이 네트워크 인터페이스(11)와 호스트 버스(4)에 각각 접속되어 있다. 2 뱅크 RAM(2a)의 1 RAM(33) 및 제2 RAM(34)은 제1 전환 스위치(31)와 제2 전환 스위치(32)에 의해 전환되어, 교대로 기록 및 판독을 허용하여 데이터 전송을 조정하도록 한다.
인터페이스 버퍼 보드(19)는 각 RAM을 제어하는 제어 RAM 레지스터(14)와 I/O를 제어하는 제어 I/O 레지스터(15)를 가진다.
제어 RAM 레지스터(14)와 제어 I/O 레지스터(15)는 호스트 버스(4)에 접속되어 일시적인 데이터 저장을 위한 휘발성 레지스터이다.
RISC CPU 보드(20)는 압축 명령 세트를 갖는 CPU인 RISC CPU(3)와, 불휘발성 메모리인 ROM(9)과, 휘발성 메모리인 SRAM(17)을 가진다. RISC CPU(3), ROM(9), SRAM(17)은 호스트 버스(4)DOP 접속되어 있다.
ROM(9)은 예를 들면, IBM에 의해 제조된 것일 수 있다. SRAM(17)은 한 번 기록한 데이터를 전원을 끄기까지 유지하고, 재기록이 불필요한 RAM이다. ROM은 예를 들면, 2MB 용량의 것일 수 있다.
RISC CPU 보드(20)는 ATA 어댑터(5), HDD(6), 수정 발진기(21)를 가진다.
IDE로서 알려진 ATA 어댑터(5)는 호스트 버스(4)를 HDD(6)에 직접 결합하기 위한 인터페이스이다. ATA 어댑터(5)와 HDD(6)는 ANSI(American National Standards Institute)에 의해 규정된 바와 같이, EIDE(enhanced intelligent drive electronics)로 알려진 ATA 표준 시스템에 의해 상호 접속되어 있다. 상기 EIDE는 IDE 호환성 인터페이스이며, 각 데이터 전송 속도의 모드를 가지며, 그 최대 전송 속도는 33Mbyte/초이다. 예를 들면, 13.3Mbyte/초의 데이터 전송 속도이면 충분하다.
EIDE는 디스크에 모든 데이터 섹터에 대해 섹터 어드레스를 행함에 있어서, 종래의 실린더/헤더/섹터의 번호로 섹터를 액세스하는 시스템이외에, 전체 데이터 섹터를 논리 블록으로 취급하여 논리 블록 번호(LBA)로 섹터를 액세스하는 시스템을 갖는다.
HDD(6)는 AV 디지털 데이터 스트림을 기록하기 위한 고정 디스크 장치이며, 예를 들면, 디스크 직경이 3.5 인치인 3.5 인치 HDD일 수 있다.
수정 발진기(21)는 일정 주파수의 기준 신호를 공급하는 발진기이다. 수정 발진기(21)는 RISC CPU(3)에 보내지는 28MHz의 기준 신호를 발생하도록 도면에 도시되어 있다.
본 실시예는 ATA 시스템 인터페이스를 갖는 하드 디스크를 사용하여, ATA 프로토콜에 의한 제어하에서 AV 디지털 데이터를 기록/재생하는 것이 설명되어 있다. ATA 프로토콜에 필요한 ATA 디바이스 전용 어드레스 신호, 액세스 대기 제어 신호, 인터럽트 신호, 데이터 바이트 버퍼 제어 신호의 생성을 행하여, RISC CPU와 ATA 시스템 인터페이스를 갖는 하드 디스크를 상호 접속하는 ATA 어댑터(5)의 회로 구조는 도 4를 참조하여 간략히 설명한다.
본 실시예의 ATA 어댑터(5)는 CPU의 호스트 버스(4)에 대해 복수의 디바이스들을 접속하도록 외부 벡터 인터럽트 시스템을 사용하고 있다.
ATA 어댑터(5)는 내부에 제1 ATA 인터페이스(101)와 제2 ATA 인터페이스(111)를 갖는다. 제1 ATA 인터페이스(101)는 내부에 어드레스 디코딩 회로(102)와 액세스 대기부(104)와 쌍방향 버퍼(103)를 갖는다.
제1 ATA 인터페이스(101)는 호스트 버스(4)의 어드레스 버스(4a)로부터 32 비트 상당의 풀-어드레스 데이터를 갖는 어드레스 데이터가 공급되어, 내장된 어드레스 디코딩 회로(102)에 선택(102a), 선택(102b), 선택(102c)을 행한다. 선택(102a)은 ATA 인터페이스 어드레스를 선택하고, 선택(102b)은 16 비트 길이의 워드 데이터의 ATA 데이터 어드레스를 선택하고, 선택(102c)은 8 비트 레지스터 설정 데이터의 ATA 레지스터 어드레스를 선택한다.
상기 어드레스 디코딩 데이터로부터, 각종 제어 신호가 생성되어 하드 디스크의 ATA 커넥터 인터페이스로 보내진다. CPU로부터의 입력은 32 비트에 상응하는 어드레스 신호, CPU의 READ(판독), WRITE(기록) 제어 신호, 벡터 페치(vector fetch) 제어 신호, 상기 CPU 소유의 데이터 버스 중 ATA 어댑터(5)에 향하여 CPU에 의해 데이터 버스 폭이 설정된 16 비트 데이터 버스 폭의 상위 바이트와 하위 바이트이다.
32 비트에 상당하는 어드레스 신호는 실질적으로 CPU의 32 비트 어드레스 정보를 갖는 어드레스 신호를 의미한다. 어드레스 신호는 32 비트 어드레스 버스의 몇몇 상위 비트에 대해서, CPU의 액세스 가능한 전체 어드레스 맵 중 소정의 어드레스 에어리어 부분 영역 액세스 범위를 선택하는 영역 선택 어드레스 신호로서 갖는 어드레스 신호를 포함할 수 있다.
제2 ATA 인터페이스(111)는 그 내부에 우선 순위(priority) 엔코더(112)와 외부 벡터 생성 회로(113)를 갖는다.
제1 ATA 인터페이스(101)는 하드 디스크에 대한 ATA 표준 신호의 입출력으로서, RISC CPU의 32 비트 상당의 어드레스 신호를 풀-어드레스 디코드하여 ATA 디바이스 및 ATA 디바이스 내부의 각각의 레지스터와 데이터 레지스터를 선택하는 어드레스 디코딩 회로(102)를 갖는다. ATA 디바이스에 대한 출력 어드레스 신호로서, CSO-, CS1-, 32 비트 상당의 호스트 버스의 하위 어드레스의 ADR[3..1]을 1비트 씩 어드레스 비트 시프트시킨 DA[2..0]의 각 어드레스 신호 출력이 ATA 디바이스에 입력된다.
또한, 제1 ATA 인터페이스(101)는 CPU 측으로부터의 IOR-, IOW-의 판독/기록 신호에 부가하여, 디스크 드라이브의 제어 레지스터 설정 또는 데이터 전송 처리중의 호스트 CPU에 대한 ATA 디바이스로부터의 액세스 대기 요청 신호(IORDY)와, ATA 표준 프로토콜에 의한 디스크 드라이브의 제어 레지스터 설정 또는 데이터 전송 처리 흐름에서의 인터럽트 처리 요청 신호(INTOQ)를 포함하는 제어 입력 신호에 대하여, 고속 처리 속도의 RISC CPU를 ATA 프로토콜의 타이밍에 맞추기 위한 액세스 대기 회로(104)를 포함한다.
또한, 액세스 대기 회로(104)는 외부 인터럽트 요청에 대하여, CPU에 의한 외부 벡터 번호 데이터의 검색시에 후술하는 외부 벡터 생성 회로(113)에서의 벡터 번호 데이터 생성 시간에 대한 액세스 대기를 발생시키기 위해 벡터 검색 스테이터스 제어나 스트로브(strobe) 신호인 벡터 페치 신호용 벡터 페치 제어 신호 입력을 포함하고 있다.
데이터 입력 및 출력으로서는, ATA 표준 하드 디스크 드라이브의 내부에 제공된 제어 블록 레지스터와 명령 블록 레지스터에 대하여, ATA 프로토콜에 따라 레지스터의 판독/기록 설정값으로 사용된 하위 데이터 바이트 [7.. 0], 및 16 비트 워드의 데이터 전송 중에 하위 데이터 바이트와 함께 사용된 상위 데이터 바이트 DD[15..8]의 입출력이 제공되어 있다.
제2 ATA 인터페이스(111)는 외부 벡터 인터럽트이며, 그 내부에는, 인터럽트 요청을 받는 디바이스의 CPU에 대한 인터럽트 처리의 우선 순위를 설정하는 우선 순위 엔코더(112)와, 인터럽트 요청을 받는 디바이스의 우선 순위 정보를 어드레스 데이터에 부여하여 벡터 번호 데이터를 생성하여 프로그램에 의해 액세스 프로그래밍을 실행하는 CPU에 생성된 벡터 번호 데이터를 공급하는 외부 벡터 생성 회로(113)를 갖는다.
우선 순위 엔코더(112)에는 디바이스 단위의 인터럽트 요청 신호가 공급되어, 디바이스로부터의 각 인터럽트 입력에 미리 할당된 우선 순위를 CPU에 보내진다. 우선 순위 엔코더(112)는 ATA 표준 디스크 드라이브로부터 인터럽트 요청 신호(INTRQ)를 수신하여, 상기 디스크 드라이브의 우선 순위를, 예를 들면, 4개의 인터럽트 레벨 신호(IRL0- 내지 IRL3)로 엔코드하여 호스트 버스(4)의 제어 버스(4c)에 엔코드된 신호를 출력하여 CPU에서 검색되도록 한다.
또한, 외부 벡터 생성 회로(113)에는 인터럽트 요청을 받는 디바이스에 할당된 상술한 인터럽트 레벨 신호에 응답하는 CPU에 의해 발행된 벡터 페치 스트로브 신호(스테이터스 제어 신호)와 판독(READ) 신호가 공급되고, 상기 상태에서 인터럽트 우선 신호(IRL0- 내지 IRL3)에 응답하여 CPU가 그 내부에서 변환시켜 출력한 인터럽트 우선 레벨 번호가 공급된다. 상기 인터럽트 우선 레벨 번호는 ADR[3.. 0]의 하위 4 비트에 입력된다.
벡터 페치 스트로브 신호(스테이터스 제어 신호)가 발행되는 동안, CPU로부터의 인터럽트 우선 레벨 번호에 대해 어드레스 버스의 하위 4 비트가 사용된다. 외부 벡터 생성 회로(113)에는 이들 2개의 입력 제어 신호 및 하위 4 비트 어드레스 입력이 공급되어 데이터 버스의 하위 4 비트 바이트에 대한 바이트 길이로서의 외부 벡터가 출력되어 선택된 디바이스에 대해 할당된 외부 벡터 번호 데이터를 CPU가 검색하도록 한다.
32 비트 RISC CPU와 ATA 시스템 인터페이스를 갖는 디스크 드라이브는 상술한 바와 같은 방식으로 상호 접속되어 있다.
본 실시예에서는, 정보 기록 장치는 모드 설정 커맨더(8)로서 디스플레이부 일체형 PC를 사용하고 있다. PC의 표시 보드에 표시된 바와 같이, 모드 설정 커맨더(8)를 통해, 적어도 기록, 재생, 저속, 스틸, 검색의 조작이 실행될 수 있다.
상기 정보 기록 장치의 개략적인 데이터 흐름은 도 5를 참조하여 설명한다. DV 비디오 카메라(1)의 엔코더/디코더(1a)와 EIDE 규격의 HDD(6)는 네트워크 인터페이스와 전술한 2 뱅크 RAM(2a)을 통해 정보를 교환한다. 엔코더/디코더(1a) 및 네트워크 인터페이스와 HDD(6)간의 정보 전송은 HDD(6)와 2 뱅크 RAM(2a)간의 전송 채널을 접속하는 RISC CPU(3)에 의해 제어된다.
엔코더/디코더(1a)로부터 2 뱅크 RAM(2a)로는, 네트워크 인터페이스를 통해 28.6Mbps의 전송 속도로 IEEE1394 규격에 따르는 AV 디지털 데이터 스트림의 형태로 데이터가 전송된다. 2 뱅크 RAM(2a)으로부터 HDD(6)에 입력되는 데이터는 34Mbps의 전송 속도로 전송되어 기록된다.
역으로, HDD(6)로부터 판독된 데이터는 34Mbps의 동일 전송 속도로 2 뱅크 RAM(2a)에 전송되어 기록된다. 2 뱅크 RAM(2a)로부터 엔코더/디코더(1a)로는, 네트워크 인터페이스를 통해 예를 들어 28.6Mbps의 전송 속도로 IEEE1394 규격에 따르는 AV 디지털 데이터 스트림의 형태로 데이터가 전송된다.
엔코더/디코더(1a)와 네트워크 인터페이스와 2 뱅크 RAM(2a)간의 전송 채널상의 데이터 전송 속도는 HDD(6)와 2 뱅크 RAM(2a)간의 전송 채널상의 데이터 전송 속도와는 다르다. HDD(6)로의 입력 데이터는 속도가 빠르며 데이터 연속성을 나타내며, 네트워크 인터페이스의 입출력은 그렇게 빠르지는 않으나 더 높은 데이터 연속성을 나타낸다.
2 뱅크 RAM(2a)은 제1 프레임 메모리(33)와 제2 프레임 메모리(34)의 2개의 프레임 메모리를 가지며, 제1 프레임 메모리(33)와 제2 프레임 메모리(34)를 스위칭하여 기록 및 판독을 교대로 실행하여 데이터 전송 속도의 차이를 조정한다.
즉, 2 뱅크 RAM(2a)의 프레임 메모리 중 하나로 프레임 시간내에서 데이터를 기록하고, 다른 프레임 메모리로부터는 1 프레임 시간내에 데이터를 판독하면, 데이터 전송 속도나 데이터 연속성의 차이에도 불구하고 1 프레임 시간내의 각 메모리로의 기록 및 판독을 종료하는 것에 의해 데이터의 연속성이 유지되어 연속적인 데이터 전송을 보장한다.
2 뱅크 RAM(2a)내의 데이터 전송은 도 4에 도시된 데이터 타이밍도를 참조하여 설명한다.
HDD(6)로부터 네트워크 인터페이스 및 엔코더/디코더(1a)로 정보가 전송될 때의 데이터 판독시에는, 2 뱅크 RAM(2a)내의 화살표(A)에 의해 표시된 바와 같이 데이터가 전송된다.
제1 프레임(FO)에서는, 데이터(A1)가 제1 프레임 RAM(33)에 기록되고 데이터(B0)가 제2 프레임 RAM(34)로부터 판독된다. 제1 프레임 RAM(33) 및 제2 프레임 RAM(34)에 기록된 데이터는 각각 지표(A, B)로 각각 표시된다.
RISC CPU(3)는 항상 스테이터스(status) 레지스터를 감시하여, CPU는 스테이터스 레지스터를, 제1 프레임 RAM(33)으로의 데이터(A1)의 기록이 종료될 때 1로 설정하고, 제2 프레임 RAM(34)으로부터 데이터의 판독이 종료될 때 0으로 설정한다. 제1 프레임 RAM(33)에서 데이터(A1)를 기록하는데 필요한 시간이 제2 프레임 RAM(34)에서 데이터(B0)를 판독하는데 필요한 시간보다 짧기 때문에, 스테이터스 레지스터는, 데이터(A1)의 기록이 종료될 때의 타이밍에서는 1로 설정하고 그 후에 데이터(B0)의 판독이 종료될 때는 0으로 설정한다.
2 뱅크 RAM(2a)에서의 데이터 전송은 도 6의 데이터 전송 타이밍도를 참조하여 설명한다.
HDD(6)로부터 네트워크 인터페이스 및 엔코더/디코더(1a)로 정보가 전송되는 데이터 판독시에, 도면의 A로 표시된 바와 같이 2 뱅크 RAM(2a)내에서 데이터가 전송된다.
제1 프레임(FO)에서는, 제1 프레임 RAM(33)에서 데이터(A1)가 기록되고, 제2 프레임 RAM(34)로부터 데이터(BO)가 판독된다. 제1 프레임 RAM(33) 및 제2 프레임 RAM(34)내에 기록된 데이터는 지표(A, B)로 각각 표시된다.
RISC CPU(3)는 스테이터스 레지스터를 항상 감시하고, CPU는 스테이터스 레지스터를, 제1 프레임 RAM(33)으로의 데이터(A1)의 기록이 종료될 때는 1로 설정하고 제2 프레임 RAM(34)으로부터 데이터 판독이 종료될 때는 0으로 설정한다. 제1 프레임 RAM(33)에서의 데이터(A1)의 기록에 필요한 시간이 제2 프레임 RAM(34)에서의 데이터(B0)의 판독에 필요한 시간보다 더 짧기 때문에, 스테이터스 레지스터는 데이터(A1)의 기록이 종료될 때 1로 설정하고 그 후에 데이터(B0)의 판독이 종료될 때 0으로 설정한다.
스테이터스 레지스터가 0으로 설정되는 경우, 제1 프레임 메모리(33)와 제2 프레임 메모리(34)의 동작 상태는, 데이터가 제1 프레임 메모리(33)로부터 판독되고 제2 프레임 메모리(34)에 기록되도록 전환된다.
따라서, 최초 프레임(F0)에 후속하는 제1 프레임(F1)에서는, 최초 프레임(F0)에 기록된 데이터(A1)는 제1 프레임 메모리(33)로부터 판독되고, 데이터(B1)는 제2 프레임 메모리(34)에 기록된다.
제1 프레임 메모리(33)에서의 데이터(B1)의 기록과 제2 프레임 메모리(34)로부터의 데이터(A1)의 판독은, 도 6의 화살표(42)로 표시된 바와 같이, 로우(low) 레벨로부터 하이(high) 레벨로 프레임 펄스가 상승하는 타이밍에서 스테이터스 레지스터가 0 상태에서 개시된다.
상기 프레임 펄스는 상승(rising) 시간에서 소정의 시간 경과 후에 쇠퇴한다.
제1 프레임(F1)에 후속하는 제2 프레임(F2)에서는, 제1 프레임에 기록된 데이터(B1)가 제2 프레임 메모리(34)에서 판독되고 데이터(A2)가 제1 프레임 메모리(33)에 기록된다.
제1 프레임(F1)과 제2 프레임(F2)에서의 기록 및 판독 타이밍은 최초 프레임(F0)에서와 동일하다.
기록시에는, CPU(3)는 1 프레임에 상당하는 19.2KByte를 RAM에 기록한 후에, 스테이터스 레지스터를 0에서 1로 설정한다. 데이터 판독시에는, 판독 종료 후에 CPU(3)는 스테이터스 레지스터를 1에서 0으로 설정한다.
전술한 전체의 프레임 데이터 흐름은 A0, B0, A1, B1, A2, B2, A3, B3, A4, B4,...이다. 제1 프레임 메모리(33) 및 제2 프레임 메모리(34)의 프레임 데이터의 판독 타이밍 및 기록 타이밍을 조정하고 조정된 프레임 데이터를 전송함으로써 전송 속도가 변화된다.
정보가 엔코더/디코더(1a)로부터 HDD(6)로 전송될 때, 2 뱅크 RAM(2a)에서 화살표(B)로 표시된 바와 같이 데이터가 전송된다.
제1 프레임(F0)에서는, 데이터(A1)가 제1 프레임 메모리(33)에 기록되고, 데이터(B0)는 제2 프레임 메모리(34)로부터 판독된다.
RISC CPU(3)는 항상 스테이터스 레지스터를 감시하여, CPU는 스테이터스 레지스터를, 제2 프레임 메모리(34)로부터의 데이터(B0)의 판독이 종료될 때 1로 설정하고 제1 프레임 메모리(33)에 데이터 기록이 종료될 때 0으로 설정한다. 제2 프레임 메모리(34)로부터의 데이터(B0)의 판독에 필요한 시간이 제1 프레임 메모리(33)로의 데이터(A1)의 기록에 필요한 시간보다 더 짧기 때문에, 스테이터스 레지스터는, 데이터(B0)의 판독이 종료되는 타이밍에서는 1로 설정되고 그 후에 데이터(A1)의 기록이 종료되는 타이밍에서는 0으로 설정된다.
스테이터스 레지스터가 0으로 설정될 때, 제1 프레임 메모리(33)와 제2 프레임 메모리(34)의 동작 상태는, 데이터가 제1 프레임 메모리(33)로부터 판독되고 제2 프레임 메모리(34)에 기록되도록 전환된다.
따라서, 최초 프레임(F0)에 후속하는 제1 프레임(F1)에서는, 최초 프레임(F0)에 기록된 데이터(A1)가 제1 프레임 메모리(33)로부터 판독되고, 데이터(B1)는 제2 프레임 메모리(34)에 기록된다.
제1 프레임 메모리(33)로의 데이터(B1)의 기록과 제2 프레임 메모리(34)로부터의 데이터(A1)의 판독은, 프레임 펄스가 도 6의 화살표(42)로 표시된 바와 같이, 로우 레벨에서 하이 레벨로 상승하는 타이밍에서 스테이터스 레지스터의 0 상태에서 개시된다.
상기 펄스는 상승 시간으로부터 소정의 시간 경과 후에 쇠퇴한다.
제1 프레임(F1)에 후속하는 제2 프레임(F2)에서는, 제1 프레임 메모리(33)에 기록된 데이터(B1)가 제2 프레임 메모리(34)로부터 판독되고, 데이터(A2)가 제1 프레임 메모리(33)에 기록된다. 제1 프레임(F1)과 제2 프레임(F2)에서의 기록 및 판독은 최초 프레임(F0)에서와 동일하다.
기록시에는, CPU(3)는 1 프레임에 상당하는 19.2KByte를 RAM에 기록하고, 그 후 스테이터스 레지스터를 0에서 1로 설정한다. 데이터 판독시에는, CPU(3)는 판독 종료 후에 스테이터스 레지스터를 1에서 0으로 설정한다.
이하, AV 디지털 데이터 스트림을 기록하는 기록 매체를 설명한다.
기록 매체로서의 HDD의 기록 포맷은 512byte 섹터(24)를 단위로서 구성된다. DV 시스템이 표준 해상도의 SD 신호를 따르는 SD 사양이면, 119.3kByte의 AV 디지털 데이터 스트림이 1 프레임이 된다. 따라서, AV 디지털 데이터 스트림은 119.2kByte에 상당하는 연속하는 233 섹터의 개시부(beginning portion)로부터 AV 디지털 데이터 스트림이 연속하여 기록되고, AV 디지털 데이터 스트림이 기록되지 않는 최종 섹터의 여백부(marginal portion)(23)에는 임의의 데이터가 스터핑된다(stuffing).
DV 시스템이 고압축 SD 신호에 대응하는 고압축 SD 사양이면, 59.6kByte의 1 프레임의 고압축 SD 사양의 DV 신호가 117개의 연속된 512byte 섹터(24)로 구성된 59.904kByte의 영역의 선두로부터 기록되고, AV 디지털 데이터 스트림이 기록되지 않는 최종 섹터의 여백부(23)는 스터핑된다. 즉, 고압축 SD 사양의 AV 디지털 데이터 스트림은 117개 섹터 단위로 기록된다. 이 117개 섹터는 AV 디지털 데이터 스트림이 기록되는 부분(22)과 스터핑된 여백부(23)로 구성된다.
DV 시스템이 HD 신호에 대응하는 HD 사양이면, 238.4kByte의 1 프레임의 HD 사양의 DV 신호가 466개의 연속된 512byte 섹터(24)로 구성된 238.592kByte의 선두로부터 연속으로 기록되고, AV 디지털 데이터 스트림이 기록되지 않은 최종 섹터의 여백부(23)가 스터핑된다. 즉, HD 사양의 AV 디지털 데이터 스트림이 466 섹터 단위로 기록된다. 상기 466 섹터는 AV 디지털 데이터 스트림은 AV 디지털 데이터 스트림이 기록되는 부분(22)과 스터핑된 여백부(23)로 구성된다.
전술한 정보 기록 방법의 일련의 동작을 흐름도를 참조하여 설명한다.
전술한 기록 포맷에 따라 SD 사양이 DV 시스템의 AV 디지털 데이터 스트림이 기록되어 있는 HDD를 재생하는 경우, 도 10에 도시된 동작의 순서가 사용된다.
단계(S11)에서는, 제0 프레임의 AV 디지털 데이터 스트림이 판독된다. SD 사양의 DV 시스템의 경우에, 각 프레임의 AV 디지털 데이터 스트림이 233 섹터를 단위로하여 기록되어, AV 디지털 데이터 스트림의 기록 개시점이 제S 섹터이면, AV 디지털 데이터 스트림에 대응하는 233 섹터 영역이 제S 섹터로부터 판독되고, 처리는 단계(S12)로 진행된다.
단계(S12)에서는, AV 디지털 데이터 스트림의 제1 프레임이 판독된다. 여기서, AV 디지털 데이터 스트림의 1개 프레임에 대응하는 233 섹터 영역은 제0 프레임의 AV 디지털 데이터 스트림의 제(S+233) 섹터의 기록 종료점의 다음 섹터에 대응하는 제(S+233) 섹터로부터 판독된다.
이하 동일한 동작 순서로, 제2 프레임으로부터 제(n-2) 프레임의 DV 신호가 판독된다. 그 후, 제(n-1) 프레임에 대응하는 단계(S13)로 처리가 옮겨진다.
단계(S13)에서는, 제(n-1) 프레임의 AV 디지털 데이터 스트림이 판독된다. 여기서, 1 프레임 AV 디지털 데이터 스트림에 대응하는 233 섹터 영역이 제(n-2) 프레임의 AV 디지털 데이터 스트림의 기록의 종료점 다음에 대응하는 제(S+233*(n-1)) 섹터로부터 판독된다. 그 후 처리는 단계(S14)로 옮겨진다.
단계(S14)에서는, 제n AV 디지털 데이터 스트림이 판독된다. 여기서 1 프레임의 AV 디지털 데이터 스트림에 대응하는 233 섹터 영역은 제(n-1) 프레임의 AV 디지털 데이터 스트림의 종료점 다음의 섹터에 대응하는 제(S+233*n) 섹터로부터판독된다. 이로서, 제0 프레임에서 제n 프레임까지의 AV 디지털 데이터 스트림의 판독이 종료되기 때문에, AV 디지털 데이터 스트림을 재생하기 위한 동작 순서가 종료된다.
도 11의 흐름도를 참조하여, 전술한 SD 사양의 DV 시스템에 따라 HDD에 AV 디지털 데이터 스트림을 기록하기 위한 동작 순서를 설명한다.
우선, 단계(S21)에서는, 제0 프레임의 AV 디지털 데이터 스트림이 기록된다. 여기서, SD 사양의 AV 디지털 데이터 스트림의 1 프레임에 대응하는 233 섹터 영역은 AV 디지털 데이터 스트림의 기록의 개시점에 있는 제S 섹터의 선두로부터 기록된다. 그 후 처리는 단계(S22)로 옮겨진다.
단계(S22)에서는, 제1 프레임의 AV 디지털 데이터 스트림이 기록된다. 여기서, 제1 프레임의 AV 디지털 데이터 스트림은 제0 프레임의 AV 디지털 데이터 스트림의 기록의 종료점 다음의 섹터에 대응하는 제(S+233) 섹터로부터 1프레임의 SD 신호에 대응하는 233 섹터에 기록된다.
제2 프레임으로부터 제(n-2) 프레임까지의 AV 디지털 데이터 스트림이 기록된다. 그 후, 처리는 단계(S23)로 옮겨진다.
단계(S23)에서는, 제(n-1) 프레임의 AV 디지털 데이터 스트림이 기록된다. 여기서, 제(n-1) 프레임의 AV 디지털 데이터 스트림이 제(n-1) 프레임의 233 섹터에 기록된다. 그 후, 처리는 단계(S24)로 옮겨진다.
단계(S24)에서는, 제n 프레임의 AV 디지털 데이터 스트림이 기록된다. 여기서, 제n 프레임의 AV 디지털 데이터 스트림은 제n 프레임의 233 섹터에 기록된다. 제n 프레임의 AV 디지털 데이터 스트림이 기록도는 경우, AV 디지털 데이터 스트림의 기록 동작은 종료된다.
전술한 설명에서는, SD 사양이 DV 시스템의 설명으로서 주어졌다. 고압축 SD 사양의 AV 디지털 데이터 스트림은 판독/기록 단위를 117 섹터로 전환하는 것에 의해 대응하는 것이 가능하고, HD 사양의 AV 디지털 데이터 스트림은 HDD에서의 판독/기록 단위를 466 섹터로 전환하는 것에 의해 대응하는 것이 가능하다.
정보 기록 방법의 전술한 동작 순서는 정보 기록 장치의 전술한 각 부분의 동작과 관련하여 설명한다.
재생시에, 도 10에 도시된 처리와 같이 소프트웨어의 제어하에서, HDD(6)로부터 섹터 단위로 AV 디지털 데이터 스트림을 판독하고 ATA 어댑터(5)와 호스트 버스(4)를 통해 인터페이스 버퍼(2)의 2 뱅크 RAM(2a)에 교대로 기록하고 프레임 펄스 단위로 데이터를 교대로 판독함으로써, AV 디지털 데이터 스트림을 실시간에 얻을 수 있다. 재생된 동화상은 DV 비디오 카메라(1)의 고능률 엔코더/디코더(1a)에 보내져서 모니터(7)에 디스플레이된다. 엔코더/디코더(1a)를 통해 오디오 데이터가 보내지고, 스피커(SP)(7a)로부터 재생 오디오 데이터가 얻어진다.
논리 블록 어드레스(LBA)가 호스트측(HOST)에서 소프트웨어에 의해 설정되면, 섹터 단위로 임의의 판독/기록이 실행될 수 있으며, 전술한 기록 포맷에 의해 AV 디지털 데이터 스트림이 기록되고 인터페이스 버퍼(2)의 2 뱅크 RAM(2a)에서 기록 또는 판독을 위해 지정된 섹터로부터 판독되면, 불필요한 스터핑 데이터를 제거하는 것이 가능하다. 소프트웨어에 의해 판독 섹터를 가변 제어하고, 호스트 버스(4)를 통해 판독 데이터를 인터페이스 버퍼(2)의 2 뱅크 RAM(2a)에 기록하는 것에 의해, RISC CPU(3)의 소프트웨어 제어만으로 변속 재생이 실현될 수 있다.
모드 설정 커맨더(8)는 기록/재생/변속 재생 모드에 대응하는 제어 모드의 ID를 RS-232C를 통해 RISC CPU(3)에 전송한다. RISC CPU(3)에서는, 결합된 애플리케이션 소프트웨어 항목이 이들 커맨더 ID에 기초하여 개시되어, 드라이버 소프트웨어에 의해 HDD(6)의 기록/판독을 제어한다.
모드 명령 신호는 본 발명에 채용된 디지털 인터페이스인 IEEE1394의 비동기 모드를 사용하여 외부로부터 RISC CPU(3)로 공급될 수 있다. 물론, RISC CPU(3)는 종래의 축소 명령 세트와는 다른 명령 세트를 갖는 CISC일 수 있다.
본 실시예의 AV 마이크로컴퓨터 시스템(10)에서는, 도 1에 도시된 바와 같이, 인터페이스 버퍼(2)의 2 뱅크 RAM(2a), HDD(6)의 레지스터, RAM(17), ROM(9)의 전체가 RISC CPU(3)의 메인 메모리에 매핑되어 있는 단일 포맷(uni-format)이 사용된다. 이는 공급된 데이터(AV 디지털 데이터 스트림과 IT 데이터)를 RISC CPU(3)의 데이터 전송 제어 소프트웨어만으로 HDD(6)에서 판독이나 기록을 임의로 할 수 있게 한다.
전술한 실시예에서는, 데이터는 DV 규격에 따라 프레임 단위로 기록하기 위해 데이터 길이가 고정되어 있다. 또한, MPEG 규격에 따라 압축된 화상, 음성 신호인 MPEG 신호는 압축률을 제어하는 조건으로, 도 12에 도시된 바와 같이 512kB/1024sct로 구성된 GOP(group-of-pictures) 단위로 길이가 고정될 수 있고 이 고정 길이로 기록될 수 있다.
즉, 전술한 실시예가 DV 비디오 카메라를 이용하여, 하드 디스크의 논리 섹터의 배수로 기록/재생 DV 신호에 의해 양호한 액세스로 변속 재생을 실현하는 것이 가능하게 기술되었을지라도, DV 비디오 카메라를 대신하여 MPEG 신호를 수신하고 출력하는 디바이스를 사용하여 전술한 AV 마이크로컴퓨터 시스템(10)과 유사한 시스템을 구성하기를 원할 때, 출력 MPEG 신호의 GOP 및/또는 I 프레임의 데이터의 최대수를 고정하도록 제어하고 이것을 하드 디스크의 논리 섹터의 수의 정수배와 같게 맞추면, MPEG 신호로 입력된 디바이스에서도 양호한 액세스 속도로 변속 재생이 유사하게 실현될 수 있다.
도 13을 참조하면, 기록/재생 MPEG 신호용 정보 기록 장치는 아날로그 시스템의 비디오 신호 및 오디오 신호를 수신하는 안테나(150)를 통해 신호가 공급된 튜너(151)와, 튜너(151)에 입력된 비디오 신호를 디지털 데이터로 변환하는 A/V 변환 회로(152)와, NTSC 디코더(153)에 의해 베이스 밴드 신호로 변환된 비디오 신호가 공급되는 MPEG2 엔코더(154)와, 디지털 시스템 MPEG 데이터가 공급되는 멀티플렉서(155)로 구성된다.
또한, 정보 기록 장치는 튜너(151)로 보내진 오디오 신호가 공급되는 A/V 변환 회로(156)와, A/V 변환 회로(156)에 의해 디지털 시스템 신호로 변환된 오디오 신호가 공급되는 MPEG1 엔코더(157)를 포함한다.
튜너(151)에는 예를 들면, 안테나(15)를 통해 수신된 NTSC(National Television System Committee) 시스템의 신호가 공급된다. 이 튜너(151)는 안테나(15)를 통해 수신된 비디오 및 오디오 신호를 수신하고 검파한다. 이 튜너(151)는 검파된 비디오 신호를 A/V 변환 회로(152)에 출력하고 오디오 신호를 A/V 변환 회로(156)에 출력한다.
A/V 변환 회로(152)는 비디오 입력 단자나 튜너(151)로부터 비디오 신호를 변환하여 비디오 데이터를 생성한다. A/V 변환 회로(152)는 예를 들면, NTSC 시스템의 비디오 데이터를 NTSC 디코더(153)에 출력한다.
NTSC 디코더(153)는 A/V 변환 회로(152)로부터의 NTSC 시스템의 비디오 데이터가 공급된다. 이 NTSC 디코더(153)는 입력 비디오 데이터를 확장하여 베이스밴드 신호를 생성한다. 이 NTSC 디코더(153)는 스위치(158)의 단자(1)를 통해 MPEG2 엔코더(154)에 베이스밴드 신호를 출력한다.
MPEG2 엔코더(154)는 NTSC 디코더(153)로부터의 베이스밴드 신호를 압축한다. 이 때, MPEG2 엔코더(154)는 입력 베이스밴드 신호를 MPEG2 시스템의 디지털 데이터로 변환한다. 이 MPEG2 엔코더(154)는 소정의 압축으로 입력 베이스밴드 신호를 엔코드하여 데이터량이 하드 디스크의 논리 섹터의 수의 정수배에 되도록 한다. 즉, MPEG2 엔코더(154)는 입력 화상 신호가 하드 디스크의 논리 섹터의 수의 정수배에 대응하는 데이터량이 되도록 압축 엔코드한다. 또한, 압축률은 I 프레임으로서 압축된 엔코드 데이터의 최대 데이터량이 하드 디스크의 논리 섹터의 수의 정수배와 같게 되도록 제어될 수 있다.
또한, MPEG2 엔코더(154)에는 스위치(158)의 단자(2)와 스위치(162)의 단자(2)를 통해 MPEG2 디코더(160)로부터의 베이스밴드 신호가 공급된다. MPEG2 디코더(160)는 MPEG2 디코더(160)로부터 베이스밴드 신호를 소정의 압축률로 엔코드한다.
안테나(15)에서의 입력 신호 중, 오디오 신호가 튜너(151)에 의해 A/V 변환 회로(156)에 출력된다. A/V 변환 회로(156)는 입력 오디오 신호를 오디오 데이터로 변환하여 MPEG1 엔코더(157)에 출력한다.
MPEG1 엔코더(157)는 MPEG2 엔코더(154)로부터의 비디오 데이터와 MPEG1 엔코더(157)로부터의 오디오 데이터를 다중화한다. 비디오 데이터와 오디오 데이터가 각각 V와 A이면, 멀티플렉서(155)는 MPEG 신호의 GOP 시간 단위로 VAVAVA...으로 데이터 아날로그 시간축을 압축하여 디지털 데이터 스트림을 생성한다. 멀티플렉서(155)는 다중화된 디지털 데이터 스트림을 인터페이스 버퍼(2)에 출력한다.
멀티플렉서(155)에는 HDD(6)의 하드 디스크에 기록된 디지털 데이터 스트림이 인터페이스 버퍼(2)로부터 공급된다. 이 멀티플렉서(155)는 인터페이스 버퍼(2)로부터 보내진 디지털 데이터 스트림을 비디오 데이터와 오디오 데이터로 분리한다. 멀티플렉서(155)는 분리하여 얻은 비디오 데이터를 스위치(171)의 단자(2)를 통해 멀티플렉서(169)에 출력하는 한편, 스위치(159)의 단자91)를 통해 MPEG2 디코더(160)에 비디오 데이터를 출력한다. 멀티플렉서(169)는 분리하여 얻은 오디오 데이터를 지연 회로(170)를 통해 멀티플렉서(169)에 출력하는 한편, 오디오 데이터를 MPEG1 디코더(161)에 출력한다.
또한, 본 정보 기록 장치는 MPEG 시스템 디지털 데이터를 수신하기 위한 안테나(166)와, 세트 톱 박스(STB)(167)와, 디지털 I/F 회로(168)와, 멀티플렉서(169)와, 지연 회로(170)를 포함한다.
안테나(166)에는 예를 들면, MPEG 시스템의 디지털 데이터가 공급된다. 이 안테나(166)는 RF 신호로서 수신된 디지털 데이터를 STB(167)에 출력한다.
STB(167)는 안테나(166)를 통해 프론트 엔드(front end)에 의해 디지털 데이터를 수신하고 수신된 디지털 데이터를 검파한다. 이 STB(167)는 스크램블 디지털 신호를 디스크램블하여 디스크램블된 디지털 신호를 디지털 I/F 회로(168)에 출력한다.
또한, STB(167)에는 디지털 I/F 회로(168)로부터 디지털 데이터가 공급된다. STB(167)에는 MPEG 디코더가 내장되어 있다. STB(167)는 MPEG 디코더를 이용하여 디지털 I/F 회로(168)로부터의 디지털 데이터를 디코드하고 압축된 비디오 및 오디오 데이터를 화상 신호와 음향 신호로 확장한다.
디지털 I/F 회로(168)는 물리층/링크층 처리 회로를 포함하며, STB(167)로부터의 디지털 데이터를 변환 처리 등을 행하여 처리된 신호를 멀티플렉서(169)에 출력한다. 디지털 I/F 회로(168)는 STB(167)에 디지털 데이터를 출력한다.
멀티플렉서(169)는 디지털 I/F 회로(168)로부터의 디지털 데이터를 비디오 데이터 및 오디오 데이터로 분리한다. 이 멀티플렉서(169)는 분리한 결과의 비디오 데이터를 스위치(171)의 단자(1)와 스위치(159)의 단자(2)를 통해 MPEG2 디코더(160)에 출력한다. 또한 멀티플렉서(169)는 오디오 데이터를 지연 회로(170)에 출력한다.
이 멀티플렉서(169)에는 스위치(171)를 통해 멀티플렉서(155)로부터의 비디오 데이터가 공급되고 지연 회로(170)를 통해 오디오 데이터가 공급된다. 이 멀티플렉서(169)는 입력 비디오 및 오디오 데이터를 다중화하여 다중화된 데이터를 디지털 I/F 회로(168)에 출력한다.
지연 회로(170)는 멀티플렉서(169)로부터의 오디오 데이터의 지연을 조정한다. 이 지연 회로(170)는 입력 비디오 데이터에 대한 입력 오디오 데이터의 시간차를 조정다도록 오디오 데이터를 지연 처리하여 지연 처리된 데이터를 멀티플렉서(155)에 출력한다.
멀티플렉서(155)에 의해 분리된 비디오 데이터 및 오디오 데이터 중, 오디오 데이터만이 지연 회로(170)에 보내진다. 이 지연 회로(170)는 비디오 데이터에 대해 오디오 데이터를 지연 조정하여 이 오디오 데이터를 멀티플렉서(169)에 출력한다.
정보 기록 장치는 스위치(159)의 단자(2)를 통해 비디오 데이터가 공급되는 MPEG2 디코더(160)와, 멀티플렉서(155)에 의해 분리되어 얻은 오디오 데이터가 공급되는 MPEG1 디코더(161)와, 스위치(161)의 단자(1)를 통해 MPEG2 디코더(160)에 의해 디코드된 비디오 데이터가 공급되는 NTSC 엔코더(163)와, NTSC 엔코더(163)에 의해 엔코드된 데이터가 공급되는 D/A 변환 회로(164)와, MPEG1 디코더(161)에 의해 디코드된 오디오 데이터가 공급되는 D/A 변환 회로(165)를 포함한다.
MPEG2 디코더(160)에는 RISC CPU(3)의 데이터 전송 소프트웨어에 의해 HDD(6)상에 기록된 디지털 데이터 스트림을 판독하여, 판독된 디지털 데이터 스트림을 ATA 어댑터(5), 호스트 버스(4), 인터페이스 버퍼(2)를 통해 멀티플렉서(155)에 의해 분리하여 얻은 비디오 데이터가 스위치(159)의 단자(1)를 통해 공급된다. 이 MPEG2 디코더(160)는 압축된 입력 비디오 데이터를 확장한다. MPEG2 디코더(160)에는 멀티플렉서(169)로부터의 비디오 데이터가 스위치(159)의 단자(2)를 통해 공급된다. MPEG2 디코더(160)는 확장된 비디오 데이터를 스위치(162)에 출력한다.
스위치(159)는 멀티플렉서(169)로부터의 비디오 데이터가 MPEG2 디코더(160)에 입력되는 경우나 멀티플렉서(155)로부터의 비디오 데이터가 MPEG2 디코더(160)에 입력되는 경우에 단자(2) 또는 단자(1)에 각각 접속되도록 제어된다.
스위치(162)는 MPEG2 디코더(160)로부터의 비디오 데이터가 스위치(158)에 출력되는 경우나 MPEG2 디코더(160)로부터의 비디오 데이터가 NTSC 엔코더(163)에 출력되는 경우에 단자(2) 또는 단자(1)에 각각 접속되도록 제어된다.
NTSC 엔코더(163)에는 MPEG2 디코더(160)에 의해 디코드된 비디오 데이터가 스위치(162)의 단자(1)를 통해 공급된다. 이 NTSC 엔코더(163)는 NTSC 시스템에 따라 입력 비디오 데이터를 압축하여 압축된 비디오 데이터를 D/A 변환 회로(164)에 출력한다.
D/A 변환 회로(164)는 NTSC 엔코더(163)로부터의 비디오 데이터를 비디오 신호로 변환한다. D/A 변환 회로(164)는 비디오 신호를 이 비디오 출력 단자에 출력한다.
MPEG1 디코더(161)에는 멀티플렉서(155)로부터 분리하여 얻은 오디오 데이터가 공급된다. 이 MPEG1 디코더(161)는 확장된 오디오 데이터를 D/A 변환 회로(165)에 출력한다.
D/A 변환 회로(165)는 MPEG1 디코더(161)로부터의 오디오 데이터를 D/A 변환하여, 그 오디오 출력 단자에 출력되는 오디오 신호를 형성한다.
안테나(166)를 통해 HDD(6)의 하드 디스크에 수신된 MPEG 시스템의 디지털 데이터를 기록하는 경우, 정보 기록 장치는 우선 STB(167)와 디지털 I/F 회로(168)를 통해 디지털 데이터를 멀티플렉서(169)에 출력한다.
멀티플렉서(169)는 입력 디지털 데이터를 비디오 데이터 및 오디오 데이터로 분리한다. 멀티플렉서(169)는 이 오디오 데이터를 지연 회로(170)에 출력한다.
멀티플렉서(169)는 스위치(171, 159)를 통해 비디오 데이터를 MPEG2 디코더(160)에 출력한다. 이 때, 스위치(171, 159)는 단자(1)와 단자(2)에 각각 접속되도록 제어된다.
그 후, MPEG2 디코더(160)는 압축된 비디오 데이터를 확장하여 확장된 비디오 데이터를 스위치(162, 158)를 통해 MPEG2 엔코더(154)에 출력한다. 이 때, 스위치(162, 158)는 각각 단자(2)와 단자(2)에 각각 접속되도록 제어된다.
MPEG2 엔코더(154)는 HDD(6)의 하드 디스크의 논리 섹터의 정수배에 대응하는 압축률로 GOP 및/또는 I 화상을 압축한다. 따라서, 안테나(166)를 통해 입력되고 소정의 압축률로 엔코드된 MPEG2 비디오 스트림은 MPEG2 ENC(154)에 의해 변환된 압축률을 갖는다.
지연 회로(170)에 의해 지연된 오디오 데이터는 제어된 타이밍으로 멀티플렉서(155)에 출력되고, MPEG2 엔코더(154)로부터의 비디오 데이터는 멀티플렉서(155)에 출력된다.
멀티플렉서(155)는 입력 오디오 및 비디오 데이터를 다중화하여 인터페이스 버퍼(2), 호스트 버스(4), ATA 어댑터(5)를 통해 HDD(6)의 하드 디스크에 후에 기록되는 디지털 데이터 스트림을 생성한다. 따라서, 본 정보 기록 장치를 이용하여, 하드 디스크의 논리 섹터 단위로 MPEG 데이터가 기록된다.
본 정보 기록 장치에서는, 안테나(150)를 통해 수신된 NTSC 시스템의 아날로그 신호가 HDD(6)의 하드 디스크에 기록되면, NTSC 시스템의 아날로그 신호는 우선 튜너(151)에 출력된다.
그 후, 튜너(151)는 안테나(150)로부터의 아날로그 신호를 검파하여 출력 비디오 신호를 A/V 변환 회로(152)에 출력하며, 출력되는 오디오 신호를 A/V 변환 회로(156)에 출력한다. 이 때, A/V 변환 회로(152)에는 그 비디오 입력 단자로부터 비디오 신호가 공급될 수 있으며, A/V 변환 회로(156)에는 그 오디오 입력 단자로부터 오디오 신호가 공급될 수 있다.
A/V 변환 회로(152)는 입력 비디오 신호를 A/D 변환에 의해 A/D 변환하여 비디오 데이터를 NTSC 디코더(153)에 출력한다.
NTSC 디코더(153)는 A/V 변환 회로(152)로부터의 비디오 데이터를 확장하여 비디오 데이터를 베이스밴드 신호로 변환하여 MPEG2 엔코더(154)에 출력한다. 이 때, 스위치(158)는 단자(1)에 접속되도록 제어된다.
MPEG2 엔코더(154)에는 스위치(158)를 통해 베이스밴드 신호가 공급된다. 이 MPEG2 엔코더(154)는 입력 베이스밴드 신호를 소정의 압축률로 엔코드하여 MPEG 데이터를 MPEG2 시스템 비디오 데이터를 형성한다. MPEG2 엔코더(154)는 HDD(6)의 하드 디스크의 논리 섹터의 수의 정수배로 입력 베이스밴드 신호를 엔코드하여, GOP 및/또는 I 프레임을 압축하도록 한다. 이 MPEG2 엔코더(154)는 이 비디오 데이터를 멀티플렉서(155)에 출력한다.
오디오 신호가 튜너(151)로부터 공급되는 A/V 변환 회로(156)는 오디오 신호를 변환하여 MPEG1 엔코더(157)에 출력되는 오디오 데이터를 형성한다.
MPEG1 엔코더(157)는 MPEG1 시스템에 따라 A/V 변환 회로(156)로부터 오디오 데이터를 엔코드하여 엔코드된 오디오 데이터를 멀티플렉서(155)에 출력한다.
멀티플렉서(155)는 MPEG2 엔코더(154)로부터 입력된 비디오 데이터와 MPEG1 엔코더(157)로부터 입력된 오디오 데이터를 다중화하여 디지털 데이터 스트림을 출력한다.
멀티플렉서(155)는 생성된 디지털 데이터 스트림을 인터페이스 버퍼(2), 호스트 버스(4), ATA 어댑터(5)를 통해 HDD(6)의 하드 디스크에 기록한다. 따라서, 본 정보 기록 장치에서는, MPEG 시스템 디지털 데이터 스트림이 하드 디스크의 논리 섹터의 수를 단위로하여 기록된다.
본 정보 기록 장치에서는, HDD(6)의 하드 디스크에 기록된 디지털 데이터 스트림이 재생되면, 하드 디스크의 논리 섹터 단위로 HDD(6)에 저장된 디지털 데이터 스트림은 RISC CPU(3)에 의해 움직이기 시작한 데이터 전송 소프트웨어에 의해 판독된다. 이 때, RISC CPU(3)는 각종 변수 재생 모드 등에 의한 소프트웨어 제어하에서 HDD(6)에 저장된 디지털 데이터 스트림을 판독할 수 있다.
그 후, 본 정보 기록 장치에서는, HDD(6)로부터 판독된 디지털 데이터 스트림이 ATA 어댑터(5), 호스트 버스(4), 인터페이스 버퍼(2)를 통해 멀티플렉서(155)에 입력된다. 멀티플렉서(155)는 입력 디지털 데이터 스트림을 분리하여 비디오 및 오디오 데이터를 생성한다.
본 정보 기록 장치에서는, 하드 디스크에 기록된 디지털 데이터 스트림이 디지털 데이터로서 재생되면, 멀티플렉서(155)로부터 출력되는 비디오 데이터가 스위치(171)를 통해 멀티플렉서(169)에 출력되고, 오디오 데이터는 지연 회로(170)에 의해 지연 조정되어 멀티플렉서(169)에 출력된다.
멀티플렉서(169)는 입력 오디오 데이터와 비디오 데이터를 다중화하여 다중화된 데이터를 디지털 I/F 회로(168)에 출력한다. 오디오 데이터 및 비디오 데이터는 STB(167)에 공급되고 STB(167)내의 MPEG 디코더에 의해 음성 및 비디오 신호로 변환되어, RISC CPU(3)의 소프트웨어 제어하에서 변속 재생, 심리스(seamless) 재생, 비선형 재생된다.
한편, 본 정보 기록 장치에서는, 하드 디스크에 기록된 디지털 데이터 스트림이 아날로그 신호로서 재생되면, 멀티플렉서(155)로부터의 비디오 데이터가 스위치(159)의 단자(1)를 통해 MPEG2 디코더(160)에 출력된다.
그후, MPEG2 디코더(160)는 멀티플렉서(155)로부터의 비디오 데이터를 엔코드하여 엔코드된 비디오 데이터를 스위치(162)의 단자(1)를 통해 NTSC 엔코더(163)에 출력한다.
그 후, NTSC 엔코더(163)는 MPEG2 디코더(160)로부터의 디지털 데이터를 NTSC 시스템 비디오 데이터로 변환한다. NTSC 엔코더(163)는 NTSC 시스템의 비디오 데이터를 D/A 변환 회로(164)에 출력한다.
그 후, D/A 변환 회로(164)는 NTSC 엔코더(163)로부터의 비디오 데이터를 변환하여 변환된 데이터를 NTSC 시스템의 비디오 신호로서 비디오 출력 단자에 출력한다.
또한, 멀티플렉서(155)는 오디오 데이터를 MPEG1 디코더(161)에 출력한다. 이 MPEG1 디코더(161)는 멀티플렉서(155)로부터의 오디오 데이터를 디코드하여 디코드된 데이터를 D/A 변환 회로(165)에 출력한다.
D/A 변환 회로(165)는 MPEG1 디코더(161)로부터의 오디오 신호를 변환하여 변환된 오디오 신호를 오디오 단자에 출력한다.
따라서, MPEG 시스템에 의해 압축된 디지털 데이터를 기록할 때, 본 정보 기록 장치는 MPEG2 디코더(160)와 MPEG2 엔코더(154)에 의해 상기 데이터를 디코드하고 상기 데이터를 소정의 압축률로 HDD(6)의 하드 디스크의 논리 섹터의 수의 정수배로 되도록 엔코드하여 기록한다. NTSC 시스템 신호가 공급되면, MPEG2 엔코더(154)는 상기 신호를 엔코드한다. 그 결과, 데이터 전송 소프트웨어 등을 사용하여 하드 디스크의 어드레스 정보를 간단히 지정함으로써, 기록된 디지털 데이터가 재생될 수 있고, 이는 하드 디스크의 용이한 액세스를 가능케 한다. 따라서, 본 정보 기록 장치에 사용하면, 가변 판독 속도의 재생이 용이하게 되어 각종 재생 시스템의 채용을 가능케 한다.
전술한 정보 기록 장치에서는, MPEG2 엔코더(154)는 하드 디스크의 논리 섹터의 수의 정수배와 같은 인수로 데이터를 압축하지만, MPEG2 엔코더(154)는 복수의 고정 비율로 압축을 하는 것이 가능하다. 특히, MPEG2 엔코더(154)를 사용하여, 하드 디스크에 압축 기록된 디지털 데이터 스트림이 편집용, SP(standard play)용, LP(long play)용으로 사용되면, 각각 8Mbps, 4Mbps, 2Mbps의 압축 인자가 사용될 수 있다. 하드 디스크에 기록된 디지털 데이터 스트림을 정보 기록 장치에 의해 재생하는 동안에는, 판독될 데이터 용량이 RISC CPU(3)의 데이터 전송 소프트웨어에 의해 제어되어 전술한 바와 동일한 방법으로 재생을 행한다.
흐름도를 참조하여 전술한 각종 재생 방법을 설명한다.
통상의 재생을 행하는 경우에는, 도 14에 도시된 동작 순서가 사용된다.
우선, 단계(S511)에서는, 제0 프레임의 AV 디지털 데이터 스트림이 판독된다. SD 사양의 DV 시스템에서는, 1 프레임의 AV 디지털 데이터 스트림이 233 섹터를 단위로 하여 기록된다. 따라서, 이 AV 디지털 데이터 스트림의 기록 시작점이 제S 섹터이면, 그 후 처리는 단계(S512)로 옮겨진다.
단계(S512)에서는, 제1 프레임의 AV 디지털 데이터 스트림이 판독된다. 이 단계에서는, 제0 프레임의 AV 디지털 데이터 스트림의 기록 종료점 다음의 제(S+233) 섹터로부터 1 프레임의 AV 디지털 데이터 스트림에 대응하는 233 섹터 영역이 판독된다.
유사한 동작 순서에 의해, 제2 프레임으로부터 제(n-2) 프레임까지의 DV 신호가 판독된다. 그 후, 처리는 제(n-1) 프레임을 위해 단계(S513)로 옮겨진다.
단계(S513)에서는, 제(n-1) 프레임의 AV 디지털 데이터 스트림이 판독된다. 이 단계에서는, 제(n-2) 프레임의 AV 디지털 데이터 스트림의 종료점 다음의 제(S+233*(n-1) 섹터로부터 1 프레임 AV 디지털 데이터 스트림에 대응하는 233 섹터 영역이 판독된다. 그 후, 처리는 단계(S514)로 옮겨진다.
단계(S514)에서는, 제n 프레임의 AV 디지털 데이터 스트림이 판독된다. 이 단계에서는, 제(n-1) 프레임의 AV 디지털 데이터 스트림의 기록 종료점 다음의 제(S+233*n) 섹터로부터 1 프레임 AV 디지털 데이터 스트림에 대응하는 233 섹터 영역이 판독된다. 이로써, 제0 프레임으로부터 제n 프레임까지 AV 디지털 데이터 스트림의 판독을 종료되므로, AV 디지털 데이터 스트림을 재생하는 동작이 종료된다.
따라서, 통상의 재생 기능은 기록 데이터 단위의 인터럽션 지점을 나타내는 HDD의 현 섹터로부터 233 섹터씩 순차 판독하고 판독된 데이터를 화면에 순차 디스플레이하는 것에 의해 실현된다.
다음에, 스키핑(skipping) 동작 순서를 설명한다. 이 스키핑은 도 15에 도시된 동작 순서로 실행된다.
우선, 단계(S615)에서는, DV 데이터의 개시점인 제S 섹터로부터 SD 사양의 1 프레임 먼저의 AV 디지털 데이터 스트림에 대응하는 제(S+233) 섹터의 데이터가 휘발성 메모리인 SRAM에 기록된다.
단계(S616)에서는, 단계(S615)에서 SRAM에 기록된 AV 디지털 데이터 스트림의 플래그가 재기록되고, 처리는 단계(S617)로 옮겨진다.
이 단계(S617)에서는, 단계(S615)에서 SRAM에 기록되고 단계(S616)에서 그의 플래그가 재기록된 상기 AV 디지털 데이터 스트림은 화면에 디스플레이된다. 그 후, 처리는 단계(S618)로 옮겨진다. AV 디지털 데이터 스트림의 재기록된 플래그에 대해서는 후술한다.
단계(S618)에서는, 다음 명령이 발행됐는가의 여부에 따라 분기된다. 다음 명령이 발행되면(YES), 이 단계의 동작은 종료되어 다음의 제어로 진행된다. 다음의 명령이 발행되면(NO), 이전의 단계(S617)로 처리가 되돌아간다.
따라서, 스키핑의 기능은, 스킵(skip) 버튼이 눌려질 때마다 기록 데이터 단위의 인터럽션 지점인 HDD의 현 섹터로부터 1 프레임이나 233 섹터 이전의 데이터를 판독하고 판독된 데이터를 SRAM에 세이브하고 SRAM에 세이브된 프레임 데이터를 화면에 연속으로 디스플레이함으로써 실현된다.
이어서, 도 16에 도시된 스틸 동작을 실행하기 위한 동작 순서를 설명한다.
우선, 단계(S721)에서는, SD 사양의 1 프레임의 AV 디지털 데이터 스트림에 대응하는 233 섹터 데이터가 DV 데이터의 개시점으로서의 제S 섹터로부터 SRAM에 기록된다.
단계(S722)에서는, 단계(S721)에서 SRAM에 기록된 AV 디지털 데이터 스트림의 플래그가 재기록되고, 처리는 단계(S723)로 옮겨진다.
단계(S723)에서는, 단계(S721)에서 SRAM에 기록되고 그 플래그가 단계(S722)에서 재기록된 AV 디지털 데이터 스트림이 화면에 디스플레이된다. 그 후, 처리는 단계(S724)로 옮겨진다.
단계(S724)에서는, 다음 명령이 발행됐는가의 여부에 따라 흐름이 분기된다. 즉, 다음 명령의 발행되었으면(YES), 이 단계의 동작은 종료되어 제어는 다음 처리로 진행된다. 다음 명령이 발행되지 않았으면(NO), 처리는 이전의 단계(S723)로 되돌아간다.
이와 같은 방법으로, 스틸 기능은, 기록 데이터 단위의 기능을 나타내는 HDD의 현 섹터로부터 233 섹터를 판독하고 판독된 섹터를 SRAM에 저장하고 SRAM에 저장된 프레임 데이터를 화면에 연속으로 디스플레이함으로써 실현된다.
저속(slow) 동작의 동작 순서를 설명하면, 재생 속도는 1/5 속도로 떨어진다고 가정한다. 이 저속 동작 동안에는, 도 17에 도시된 동작 순서가 사용된다.
우선, 단계(S831)에서는, DV 데이터의 개시점에 대응하는, SD 사양의 1 프레임의 AV 디지털 데이터 스트림에 대응하는 233 섹터 데이터가 SRAM에 기록되고, 처리는 단계(S832)로 옮겨진다.
단계(S832)에서는, 단계(S831)에서 SRAM에 기록된 AV 디지털 데이터 스트림의 플래그가 재기록되고, 처리는 단계(S833)로 옮겨진다.
단계(S833)에서는, 단계(S831)에서 SRAM에 기록되고 단계(S832)에서 그 플래그가 재기록된 데이터가 화면에 5회 디스플레이되고, 처리는 단계(S834)로 옮겨진다.
단계(S834)에서는, 저속 재생 여부에 따라 흐름이 분기하여 순방향(+1/5)이나 역방향(-1/5)으로 진행된다. 저속 재생이 순방향이면, 처리는 단계(S835)로 옮겨지고, 그렇지 않으면, 처리는 단계(S844)로 옮겨진다.
단계(S835)에서는, 제0 프레임의 AV 디지털 데이터 스트림의 종료점이 속하는 섹터의 다음 섹터인 제(S+233) 섹터로부터 SD 사양의 1 프레임에 대응하는 233 섹터 데이터가 판독되어 SRAM에 기록된다. 그 후, 처리는 단계(S836)로 옮겨진다.
단계(S836)에서는, 단계(S835)에서 SRAM으로 기록된 AV 디지털 데이터 스트림의 플래그가 재기록되고, 처리는 단계(S837)로 옮겨진다. 이 단계(S837)에서는, 단계(S835)에서 SRAM에 기록되고 그 플래그가 단계(S836)에서 재기록된 데이터가 화면에 5회 디스플레이된다.
유사한 방법으로, 제2 프레임으로부터 제(n-2) 프레임까지의 동작 순서가 연속으로 실행되고, 처리는 단계(S838)로 옮겨진다.
이 단계(S838)에서는, 제(n-2) 단계의 AV 디지털 데이터 스트림의 종료점이 속하는 섹터의 다음 섹터인 제(S+233*(n-1) 섹터로부터 SD 사양의 1 프레임에 대응하는 233 섹터 데이터가 SRAM에 기록된다. 그 후, 처리는 단계(S839)로 옮겨진다.
단계(S839)에서는, 단계(S838)에서 SRAM에 기록된 AV 디지털 데이터 스트림의 플래그가 재기록되고, 처리는 단계(S840)로 옮겨진다.
이 단계(S840)에서는, 단계(S838)에서 SRAM에 기록되고 그 플래그가 단계(S839)에서 재기록된 데이터가 화면에 5회 디스플레이되고, 처리는 단계(S841)로 옮겨진다.
이 단계(S841)에서는, 제(n-1) 단계의 AV 디지털 데이터 스트림의 종료점이 속하는 다음 섹터인 제(S+233*n) 섹터로부터, SD 사양의 1 프레임에 대응하는 233 섹터의 AV 디지털 데이터 스트림이 SRAM에 기록된다. 그 후, 처리는 단계(S842)로 옮겨진다.
단계(S842)에서는, 단계(S841)에서 SRAM에 기록된 AV 디지털 데이터 스트림의 플래그가 재기록되고, 처리는 단계(S843)로 옮겨진다.
이 단계(S843)에서는, 단계(S840)에서 SRAM에 기록되고 그 플래그가 단계(S842)에서 재기록된 데이터가 화면에 5회 디스플레이된다. 제n 프레임까지 AV 디지털 데이터 스트림의 디스플레이가 종료되므로, 동작 단계의 순서가 종료된다.
단계(S844)에서는, 제0 프레임의 AV 디지털 데이터 스트림의 이전 프레임인 개시 섹터인 제(S-233) 섹터로부터 SD 사양의 1 프레임에 대응하는 AV 디지털 데이터 스트림의 233 섹터 데이터가 SRAM으로 기록된다. 그 후, 처리는 단계(S845)로 옮겨진다.
단계(S845)에서는, 단계(S844)에서 SRAM에 기록된 AV 디지털 데이터 스트림의 플래그가 재기록되고, 그 후, 처리는 단계(S846)로 옮겨진다. 이 단계(S846)에서는, 단계(S844)에서 SRAM에 기록되고 그 플래그가 단계(S845)에서 재기록된 데이터가 화면에 5회 디스플레이된다.
유사한 방법으로, 제2 프레임으로부터 제(n-2) 프레임까지의 동작 순서가 실행되고, 처리는 제(n-1) 프레임을 위해 단계(S847)로 옮겨진다.
단계(S847)에서는, 제(n-2) 프레임의 AV 디지털 데이터 스트림의 이전 프레임의 개시 섹터인 제(S-233*(n-1)) 섹터로부터, SD 사양의 1 프레임에 대응하는 233 섹터의 AV 디지털 데이터 스트림이 SRAM에 기록된다. 그 후, 처리는 단계(S848)로 옮겨진다.
단계(S848)에서는, 단계(S847)에서 SRAM에 기록된 AV 디지털 데이터 스트림의 플래그가 재기록되고, 처리는 단계(S849)로 옮겨진다.
단계(S849)에서는, 단계(S847)에서 SRAM에 기록되고 그 플래그가 단계(S848)에서 재기록된 데이터가 화면에 5회 디스플레이되고, 그 후 처리는 단계(S850)로 옮겨진다.
단계(S850)에서는, 제(n-1) 프레임의 AV 디지털 데이터 스트림의 이전 프레임의 개시 섹터인 제(S-233*n) 섹터로부터, SD 사양의 1 프레임에 대응하는 233 섹터의 AV 디지털 데이터 스트림이 SRAM에 기록된다. 그 후, 처리는 단계(S851)로 옮겨진다.
단계(S851)에서는, 단계(S850)에서 SRAM에 기록된 AV 디지털 데이터 스트림의 플래그가 재기록되고, 그 후 처리는 단계(S852)로 옮겨진다.
단계(S852)에서는, 단계(S850)에서 SRAM에 기록되고 그 플래그가 단계(S851)에서 재기록된 데이터가 화면에 5회 디스플레이된다. 이로서, 제n 프레임까지 AV 디지털 데이터 스트림의 디스플레이가 종료되므로, 일련의 동작이 종료된다.
이와 같은 방법으로, 저속 기능은 프레임 인터럽션의 현 섹터로부터 233 섹터를 판독하여 판독된 섹터를 SRAM에 저장하고, SRAM에 세이브된 플래그를 재기록하고, 프레임 데이터를 화면에 5회 디스플레이한다. 저속 재생 속도의 지정은 화면에 디스플레이하는 임의 회수를 지정함으로써 실현될 수 있다.
이어서, 큐-리뷰(cue-review) 동작 순서를 설명한다. 이 큐-리뷰 동작은 도 18에 도시된 동작 순서에 의해 실현된다.
이 큐-리뷰 동작 순서에서는, 상기한 저속 재생 동작과 유사하게, AV 디지털 데이터 스트림의 판독, AV 디지털 데이터 스트림을 SRAM에 기록, RAM에 기록된 AV 디지털 데이터 스트림을 화면에 디스플레이하는 동작이 실행된다. 간단하게 하기 위해, 이들 동작은 1개의 블록으로 표시되어 있다.
우선, 단계(S961)에서는, AV 디지털 데이터 스트림의 개시점인 제S 섹터로부터, SD 사양의 1 프레임의 AV 디지털 데이터 스트림이 SRAM에 기록되고, 이렇게 SRAM에 기록된 AV 디지털 데이터 스트림이 화면에 디스플레이된다. 그 후, 처리는 단계(S962)로 옮겨진다.
이 단계(S962)에서는, 동작이 큐(cue)인지 리뷰(review)인지에 따라 흐름이 분기된다. 전자의 경우(YES)이면, 처리는 단계(S963)로 옮겨지고, 후자의 경우(NO)이면, 처리는 단계(S966)로 옮겨진다.
단계(S963)에서는, 제1 프레임에 대해 디스플레이가 실행된다. 여기서, 제0 프레임으로부터 6 프레임 이전의 프레임에 대응하는 제(S+233*6) 섹터로부터, 233 섹터의 AV 디지털 데이터 스트림이 판독되어, 이렇게 판독된 AV 디지털 데이터 스트림은 화면에 디스플레이된다.
유사한 방법으로, 제2 프레임으로부터 제(n-2) 프레임까지 순차적으로 디스플레이된 후, 처리는 단계(S964)로 옮겨진다.
단계(S964)에서는, 제(n-1) 프레임에 대해 디스플레이가 행해진다. 여기서, 제(n-2) 프레임으로부터 6 프레임 이전의 프레임에 대응하는 제(S+233*(n-1) 섹터로부터, 233 섹터의 AV 디지털 데이터 스트림이 판독되고, 이렇게 판독된 AV 디지털 데이터 스트림이 화면에 디스플레이된 후, 처리는 단계(S965)로 옮겨진다.
단계(S965)에서는, 제n 프레임에 대해 디스플레이가 행해진다. 여기서, 제(n-1) 프레임으로부터 6 프레임 이전의 프레임에 대응하는 제(S+233*n*6) 섹터로부터, 233 섹터의 AV 디지털 데이터 스트림이 판독되고, 이렇게 판독된 AV 디지털 데이터 스트림이 화면에 디스플레이된다.
제n 프레임까지 화상의 디스플레이가 종료되는 경우, 일련의 동작이 종료된다.
단계(S966)에서는, 제1 프레임에 대해 디스플레이가 행해진다. 여기서, 제0 프레임으로부터 6 프레임 이전의 프레임에 대응하는 제(S-233*6) 섹터로부터, 233 섹터의 AV 디지털 데이터 스트림이 판독되고, 이렇게 판독된 AV 디지털 데이터 스트림이 화면에 디스플레이된다.
유사한 방법으로, 제2 프레임으로부터 제(n-2) 프레임까지 순차적으로 디스플레이된 후, 처리는 단계(S967)로 옮겨진다.
단계(S967)에서는, 제(n-1) 프레임에 대해 디스플레이가 행해진다. 여기서, 제(n-2) 프레임으로부터 6 프레임 이전의 프레임에 대응하는 제(S-233*(n-1)*6) 섹터로부터, 233 섹터의 AV 디지털 데이터 스트림이 판독되고, 이렇게 판독된 AV 디지털 데이터 스트림이 화면에 디스플레이된 후, 처리는 단계(S968)로 옮겨진다.
단계(S968)에서는, 제n 프레임에 대해 디스플레이가 행해진다. 여기서, 제(n-1) 프레임으로부터 6 프레임 이전의 프레임에 대응하는 제(S-233*n*6) 섹터로부터, 233 섹터의 AV 디지털 데이터 스트림이 판독되고, 이렇게 판독된 AV 디지털 데이터 스트림이 화면에 디스플레이된다.
제n 프레임까지 디스플레이가 실행될 때, 일련의 동작이 종료된다. 특히, 큐-리뷰 기능은 프레임 인터럽션을 나타내는 임의의 섹터로부터 233 섹터의 6배에 대응하는 섹터수를 스킵하여 판독된 AV 디지털 데이터 스트림을 화면에 디스플레이한다. 큐-리뷰 재생 속도는 스킵될 섹터의 임의의 정수를 조정함으로써 실현될 수 있다.
전술한 설명에서는, SD 사양은 DV 시스템의 일례로서 도시되었다. 고압축 SD 사양의 AV 디지털 데이터 스트림과 HD 사양의 AV 디지털 데이터 스트림은 판독/기록 단위를 117과 466으로 각각 변경함으로써 대응이 가능하다.
저속 검색 및 고속 검색 기능은 유사한 방법으로 실행된다. 저속 검색 기능은 프레임 인터럽션을 나타내는 현 섹터로부터 233 섹터를 판독하고 판독된 섹터를 SRAM에 저장한다. 그 후, 저속 검색은 SRAM에 저장된 프레임 데이터를 화면에 임의의 회수로 디스플레이한 후, 화면에 프레임 단위로 임의의 회수씩 순차 디스플레이한다. 재생 속도는 RS-233C에 접속된 커맨더의 제어 화면에 의해, 화면에 반복 디스플레이되는 임의 회수의 값을 연속으로 변화시킴으로써 연속으로 변경될 수 있다.
고속 검색 기능은, 프레임 인터럽션에 대응하는 임의의 섹터로부터 233 섹터의 임의 정수배의 섹터수를 스킵하고, 프레임 데이터를 판독하여 화면에 디스플레이한다. 재생 속도는 RS-232C에 접속된 커맨더의 제어 화면에 의해, 스킵된 섹터의 수를 연속으로 변화시킴으로써 연속으로 변경될 수 있다.
이제, 상기 기능을 제어하기 위한 모드 설정 커맨더(8)의 제어 화면을 설명한다. 이 모드 설정 커맨더(8)는 RS-232C를 통해 RISC CPU 보드(20)에 접속되며, 변속 재생 속도의 연속적인 변화가 그 제어 화면에서 감각적으로 제어될 수 있도록 콘트롤 바에 의해 제어되도록 맞추어져 있다.
이 제어 화면은 도 19에 도시된 바와 같이, 복수의 버튼과, 실질적으로 직사각형 윈도에 수직으로 연장되어 구성된 윈도로 구성되어 있다. 즉, 도 19의 상부에서 하부로 보면, Play Back(71)의 단(段), Step(72), Slow(73), Rec(74)의 단, Fast Search(78)의 단, Fast Access(75)의 단, Edit Test(76), Emulation Window(77)의 단이 배치되어 있다.
Play Back(71)은 ← Play, →, Pre, Top, Stop, Next 등의 버튼을 가지며, 각종 재생 기능을 선택 가능케 한다. 이들 버튼은 마우스에 의해 화면상의 커서를 버튼상에 위치시켜 마우스를 클릭함으로써 선택될 수 있다.
Step(72)은 좌향 버튼 ＜과 우향 버튼 ＞을 가지며, 각각이 역방향 및 순방향으로 단계(step)를 선택할 수 있다.
Slow(73)은 -1/5, 1/5, 1/10의 버튼을 가지며, 역방향으로 1/5, 순방향으로 1/5 및 1/10의 선택을 가능케 한다. Rec(74)는 지정 항목의 기록을 가능케 한다.
Fast Search(78)단은 수평 방향으로 속도 관련 버튼을 이동하기 위한 제어기를 갖는다. 이 버튼을 지정 속도와 관련하여 이동시킴으로써, 재생 속도가 -50에서 50까지, 즉 역방향으로 50배의 재생 속도로부터 순방향으로의 50배의 재생 속도까지 연속으로 변경될 수 있다.
Fast Access(75)단은 온-오프 스위칭용의 소위 토글 버튼인 Go to와 Preview Scan과, 토글 버튼에 의해 선택된 기능을 실행하기 위한 AAA, BBB, Camera, CCC 등의 스크롤(scrolling) 선택 가능한 윈도와, 상기 항목에 대해서 토글 버튼에 의해 선택된 기능을 실행하기 위한 Go 버튼을 갖는다.
Edit Test(76)단은 편집 기능을 테스트하는 버튼을 가지며, Emulation Window(77)단은 RISC CPU에 보내진 명령의 실내용을 디스플레이하기 위한 윈도를 갖는다.
상기 설명이 DV 시스템의 SD 사양과 관련하여 예시되었지만, 본 발명은 고압축 DS 및 HD 사양에도 유사하게 적용될 수 있다.
참조를 위해 SD 사양의 데이터 구조를 설명한다. SD 사양의 데이터 스트림의 1 프레임에 대응하는 데이터량은, 도 20에 도시된 바와 같이 119200byte이다. 각 프레임은 제0 트랙에서 제9 트랙까지 10개의 트랙으로 구성되며, 각 트랙은 11920byte이다. 각 트랙은 헤더, 서브 코드(sub-code), VAUX, 오디오/비주얼의 데이터로 구성된다.
상기한 데이터 구조의 플래그에 있어서는, 음성 출력을 정지시키는 뮤트(mute) 기능의 온-오프 제어 플래그가, 1 프레임에 대한 데이터 스트림을 구성하는 10개의 트랙에 포함된 AAUX의 데이터 구조중의 Speed에 결합되어 있다. 이 Speed는 통상의 값 100000을 가지면, 음성이 출력되고, 반면, 그렇지 않으면, 음성 출력을 정지시키는 뮤트 상태가 설정된다. 상기 재생 장치가 통상의 재생 상태 이외의 상태에 있으면, 뮤트 상태로 된다.
필드 스틸(field still) 및 프레임 스틸간의 스위칭 제어용 플래그는, 각 n트랙에 제공된 VAUX의 데이터 구조 중 FF, FC와 결합된다. 여기서, FF와 FC는 각각 프레임 필드 플래그와 퍼스트 세컨드 플래그(first second flag)를 나타낸다.
FF가 1이면, 1 프레임을 구성하는 2개의 필드가 출력되고, 반면 FF가 0이면, 2개의 필드 중 한 개가 끝에서 2회 출력된다. FF가 1이거나 0이면, 제1 필드 FS나 제2 필드가 연속으로 출력된다.
재생 상태가 스틸 재생, 프레임의 제1 및 제2 필드가 끝에 출력되어 있는 소위 프레임 스틸로부터, 제1 및 제2 필드 중 하나가 출력되어 있는 소위 필드 스틸로 스위칭된다. 이는 골프 클럽의 스윙시 발생하는 뜻밖의 움직임이 화면에 디스플레이될지라도 화상의 흐림을 방지한다.
한편, HDD의 고속 액세스 특성을 이용하는 심리스(seamless) 반복 기능은 반복될 AV 데이터에 대응하는 섹터를 지정함으로써 용이하게 실현될 수 있다.
전술한 설명이, 하드 디스크의 섹터의 정수배의 비율로 DV 신호를 기록/재생함으로써 액세스가 양호한 갖는 변속 재생이 실현되는 것을 설명하였지만, GOP의 데이터수와 MPEG 신호의 1 프레임 데이터수를 고정시키고, 고정된 수의 데이터를 섹터의 정수배에 맞추는 것에 의해 MPEG에서도 액세스가 양호한 유사한 변속 재생이 실현될 수 있다.
본 발명에 의하면, 논리 섹터 단위로 데이터를 판독/기록하는 디스크형 기록 매체의 특성을 이용하여, AV 디지털 데이터 스트림을 기록/재생하는 경우에, 호스트측의 애플리케이션 소프트웨어만으로 변속 재생이 용이하게 실현될 수 있도록 데이터의 기록이 가능하다.

Claims (23)

  1. 프레임 길이의 정수배와 같은 고정 길이를 갖는 데이터를 입력하기 위한 입력 수단과,
    소정수의 연속하는 섹터들에 상기 입력 데이터를 할당하기 위한 제어 수단과,
    상기 소정수의 연속하는 섹터들에 상기 고정 길이의 데이터를 기록하기 위한 기록 수단을 포함하는 정보 기록 장치.
  2. 제 1 항에 있어서,
    상기 데이터는 적어도 화상 데이터 및/또는 오디오 데이터를 포함하는 정보 기록 장치.
  3. 제 2 항에 있어서,
    상기 화상 데이터는 DV 규격에 기초하여 엔코드된 데이터인 정보 기록 장치.
  4. 제 2 항에 있어서,
    상기 화상 데이터는 MPEG 규격에 기초하여 엔코드된 데이터인 정보 기록 장치.
  5. 제 1 항에 있어서,
    상기 입력 수단에 의해 입력된 데이터의 모드에 따라 할당된 섹터들의 수를 스위칭하기 위한 스위칭 수단을 더 포함하는 정보 기록 장치.
  6. 제 4 항에 있어서,
    상기 입력 수단은 GOP 단위의 고정 길이를 갖는 데이터를 입력하는 정보 기록 장치.
  7. 프레임 길이의 정수배와 같은 고정 길이를 갖는 데이터를 입력하는 단계와,
    소정수의 연속하는 섹터들에 상기 입력 데이터를 할당하는 단계와,
    상기 소정수의 연속하는 섹터들에 상기 고정 길이의 데이터를 기록하는 단계를 포함하는 정보 기록 방법.
  8. 제 7 항에 있어서,
    상기 데이터는 적어도 화상 데이터 및/또는 오디오 데이터를 포함하는 정보 기록 방법.
  9. 제 8 항에 있어서,
    상기 화상 데이터는 DV 규격에 기초하여 엔코드된 데이터인 정보 기록 방법.
  10. 제 8 항에 있어서,
    상기 화상 데이터는 MPEG 규격에 기초하여 엔코드된 데이터인 정보 기록 방법.
  11. 제 7 항에 있어서,
    상기 입력 수단에 의해 입력된 데이터의 모드에 따라 할당된 섹터들의 수를 스위칭하는 단계를 더 포함하는 정보 기록 방법.
  12. 제 10 항에 있어서,
    상기 입력 수단은 GOP 단위의 고정 길이를 갖는 데이터를 입력하는 정보 기록 방법.
  13. 프레임 길이의 정수배와 같은 고정 길이를 갖는 데이터가 소정수의 연속하는 섹터들에 할당되어 기록된 기록 매체에서 데이터를 재생하기 위한 재생 수단을 포함하는 정보 재생 장치.
  14. 제 13 항에 있어서,
    제1 섹터로부터 고정 길이의 1 프레임의 데이터를 판독하고, 이렇게 판독된 1 프레임 데이터를 버퍼에 세이브하고, 상기 버퍼에 세이브된 1 프레임 데이터를 디스플레이하기 위한 스틸(still)/스텝(step) 수단을 더 포함하는 정보 재생 장치.
  15. 제 13 항에 있어서,
    상기 제1 섹터로부터 고정 길이의 1 프레임의 데이터를 판독하고, 이렇게 판독된 1 프레임 데이터를 프레임 버퍼에 세이브하고, 상기 버퍼에 세이브된 1 프레임 데이터를 반복 디스플레이하여 재생을 통해 재생 속도를 변경하기 위한 변속 재생 수단을 더 포함하는 정보 재생 장치.
  16. 제 13 항에 있어서,
    복수회 정수 프레임의 상기 고정 길이의 데이터를, 상기 제1 섹터로부터 단일/복수 섹터들을 스킵(skip)하여 복수회 판독하고, 이렇게 판독된 섹터들을 화면에 디스플레이하기 위한 변속 큐/리뷰(cue/review) 수단을 더 포함하는 정보 재생 장치.
  17. 제 13 항에 있어서,
    상기 제1 섹터로부터 1 프레임의 상기 고정 길이 데이터를 판독하고, 이렇게 판독된 1 프레임 데이터를 버퍼에 세이브하고, 상기 버퍼에 세이브된 상기 1 프레임 데이터의 반복 디스플레이 회수를 연속으로 변경하기 위한 저속 검색 수단을 더 포함하는 정보 재생 장치.
  18. 제 13 항에 있어서,
    상기 제1 섹터로부터 단일/복수 섹터들을 스킵함으로써 정수 프레임의 상기 고정 길이 데이터를 복수회 판독하여 이렇게 판독된 섹터들을 화면에 디스플레이할 때, 스킵될 섹터의 수를 연속으로 변경하기 위한 고속 검색 수단을 더 포함하는 정보 재생 장치.
  19. 제 15 항에 있어서,
    상기 변속 재생 수단은 상기 디스플레이 화면상의 콘트롤 바(control bar)를 이용하여 상기 변속 재생 속도를 설정하기 위한 제1 설정 수단을 갖는 정보 재생 장치.
  20. 제 15 항에 있어서,
    상기 변속 큐/리뷰 수단은 상기 디스플레이 화면상의 콘트롤 바를 이용하여 상기 큐/리뷰 속도를 설정하기 위한 제2 설정 수단을 포함하는 정보 재생 장치.
  21. 제 13 항에 있어서,
    음성 출력을 정지시키는 뮤트(mute) 기능의 온/오프 제어를 위한 플래그와, 필드 스틸(field still)와 프레임 스틸(frame still)간의 스위칭을 제어하기 위한 또 다른 플래그를 더 포함하는 정보 재생 장치.
  22. 프레임 길이의 정수배와 같은 고정 길이를 갖는 데이터가 소정수의 연속하는 섹터들에 할당되어 기록되어 있는 기록 매체에서 데이터를 재생하는 단계와,
    상기 재생된 데이터를 순차적으로 출력하는 단계를 포함하는 정보 재생 방법.
  23. 프레임 길이의 정수배와 같은 고정 길이를 갖는 데이터가 소정수의 연속하는 섹터들에 할당되어 기록되어 있는 기록 매체.
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