KR19990023265A - 구조화 방법 - Google Patents

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디어터 크리스트, 베르너 뵈켈
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Abstract

본 발명에 따라 구조화될 층상에 마스크를 제공하는 단계, 마스크를 사용해서 구조화될 층을 구조화하는 단계, 마스크를 제거하는 단계; 이 단계에서 구조화될 층 재료의 재증착물이 남게되고, 구조화될 층 재료의 재증착물을 기계적 폴리싱 또는 화학적 기계적 폴리싱에 의해 제거하는 단계를 포함하는 적어도 하나의 층의 구조화 방법이 제공된다.

Description

구조화 방법
본 발명은 구조화 방법, 특히 플라즈마- 또는 건식-화학적으로 에칭되기 어려운 또는 에칭될 수 없는 층, 예컨대 높은 유전 상수를 가진 귀금속, 강유전 물질 및 유전 물질로 이루어진 층의 구조화 방법에 관한 것이다.
고집적 메모리 모듈, 예컨대 DRAM 또는 FRAM의 개발에 있어 소형화시 셀 용량이 유지되거나 또는 개선되어야 한다. 이러한 목표를 이루기 위해 점점 더 얇은 유전층 및 폴디드 커패시터 전극(트렌치-셀, 스택-셀)이 사용된다. 최근에는 종래의 실리콘 산화물 대신에 새로운 물질, 특히 상류전체 및 강유전체가 메모리셀의 커패시터 전극 사이에 사용된다. 예컨대, 바륨 스트론튬 티타네이트(BST, (Ba,Sr)TiO3), 납 지르코네이트 티타네이트(PZT, Pb(Zr,Ti)O3) 또는 란탄 도핑된 납 지르코네이트 티타네이트 또는 스트론튬 비스무트 탄탈레이트(SBT, SrBi2Ta2O9)가 DRAM 또는 FRAM의 메모리셀 커패시터에 사용된다.
상기 물질은 통상적으로 기존의 전극(바닥 전극)상에 증착된다. 공정이 높은 온도에서 이루어지므로, 통상적으로 커패시터 전극을 구성하는 재료, 예컨대 도핑된 폴리실리콘이 쉽게 산화되고 그것의 도전 특성을 잃어버린다. 이것은 메모리 셀의 고장을 일으킬 수 있다.
양호한 산화 안정성 및/또는 도전성 산화물의 형성으로 인해, 4d 및 5d 전이 금속, 특히 백금류 금속(Ru, Rh, Pd, Os, Ir, Pt) 및 특히 백금 자체, 그리고 레늄이 바람직한 재료 후보로서 그리고 도핑된 실리콘이 전극 재료로 전술한 메모리셀에 사용될 수 있다.
소자의 소형화 추세에 따라 최근에 스트립 도체에 사용되는 알루미늄에 대한 대체 물질이 필요하게 되었다. 상기 대체 물질은 알루미늄 보다 낮은 비저항 및 알루미늄 보다 낮은 일렉트로 마이그레이션을 가져야 한다. 바람직한 대체 물질로는 구리가 있다.
또한, 자기적 랜덤 액세스 메모리(MRAM)의 개발은 초소형 전자 회로에서 자기 층(예컨대, Fe, Co, Ni 또는 퍼멀로이)의 집적을 필요로 한다.
반도체 기술에서 지금까지 사용되지 않았던 상기 물질로 메모리셀을 구성하기 위해, 상기 물질의 얇은 층이 구조화되어야 한다.
지금까지 사용된 재료의 구조화는 일반적으로 소위 플라즈마 지지 비등방성 에칭 방법에 의해 이루어진다. 이 경우, 통상적으로 물리학적-화학적 방법이 사용되는데, 이 방법에서는 하나 또는 다수의 반응성 가스, 예컨대 산소, 염소, 브롬, 염화수소, 브롬화수소 또는 할로겐화 탄화수소 및 희유 가스(예컨대, Ar, He)로 이루어진 가스 혼합물이 사용된다. 상기 가스 혼합물은 일반적으로 전자(electromagnetic) 교번 자장에서 적은 압력으로 여기된다.
도 4은 평행 플레이트(parallel plate) 반응기(20)로서 도시된 에칭 챔버의 기본적인 작동 원리를 나타낸다. 가스 혼합물, 예컨대 Ar 및 Cl2는 가스 유입구(21)를 통해 반응기 챔버(22)에 공급되고, 펌프에 의해 가스 배출구(29)를 통해 빨려 나간다. 팽행 플레이트 반응기의 하부 플레이트(24)는 커패시터(27)를 통해 고주파 소오스(28)에 접속되고 기판 홀더로 사용된다. 고주파 전기 교번 자장을 평행 플레이트 반응기의 상부 및 하부 플레이트(23), (24)에 인가함으로써, 가스 혼합물이 플라즈마(25)내로 흐른다. 전자의 운동이 가스 양이온의 운동 보다 크기 때문에, 상부 및 하부 플레이트(23), (24)가 플라즈마(25)에 대해 네가티브하게 충전된다. 따라서, 2개의 플레이트(23), (24)에 의해 높은 견인력이 포지티브하게 충전된 가스 양이온으로 가해지므로, 상기 이온, 예컨대 Ar+이 상기 플레이트를 영구적으로 때리게 된다. 가스 압력이 낮게, 통상적으로 0.1 - 10 Pa로 유지되기 때문에, 이온 서로 간에 그리고 중성 입자에서 미미한 표유가 일어나고, 이온은 팽행 플레이트 반응기의 하부 플레이트(24)상에 고정된 기판(26)의 표면으로 수직으로 부딪친다. 이로 인해, 마스크(도시되지 않음)의 패턴이 그 밑에 놓인, 기판(26)의 에칭될 층으로 양호하게 트랜스퍼될 수 있다.
마스크 재료로는 통상적으로 포토레지스트가 사용되는데, 그 이유는 포토레지스트가 노광 단계 및 현상 단계에 의해 비교적 간단히 구조화될 수 있기 때문이다.
에칭의 물리적 부분은 펄스 및 발생한 이온(예컨대, Cl2+, Ar+)의 운동 에너지에 의해 야기된다. 부가로, 그로 인해 기판과 반응성 가스 입자(이온, 분자, 원자, 라디칼) 사이의 화학적 반응이 휘발성 반응 생성물의 형성 하에 개시되거나 또는 증폭된다(에칭의 화학적 부분). 기판 입자와 가스 입자 사이의 이러한 화학적 반응으로 인해 에칭 공정의 높은 선택성이 주어진다.
그러나, 집적 회로에 새로 사용되는 전술한 물질은 건식 화학적으로 에칭되기 어렵거나 또는 에칭될 수 없는 재료에 속한다. 이러한 재료에서 에칭 제거는 반응성 가스의 사용시에도 주로 또는 거의 에칭의 물리적 부분에 의한다.
에칭의 화학적 성분이 적거나 없음으로 인해, 구조화될 층의 에칭 제거가 마스크 또는 지지층(에칭 스톱 층)의 에칭 제거와 동일하다. 즉, 에칭 마스크 또는 지지층의 에칭 선택성이 일반적으로 작다(약 0.3 내지 3.0). 그 결과, 경사진 측면을 가진 마스크의 침식 및 마스크의 불가피한 깍은 면 형성에 의해 낮은 치수 정확도의 구조화만이 보장될 수 있다. 상기 깍은면 형성은 구조화시 가장 작은 구조물 크기 및 구조화될 층에서 프로필 에지의 경사도를 제한한다.
마스크상의 깍은 면 형성 및 구조화될 층의 깍은 면 형성은 플라즈마-화학적 에칭 공정 동안 사용되는 가스 혼합물 중의 반응성 가스(특히 염소)의 양이 많을 수록 커진다. 따라서, 반응성 가스를 적게 함유하는 가스 혼합물, 예컨대 순수한 아르곤 플라즈마에 의해 구조화될 층에서 가장 급경사의 측면이 형성될 수 있다.
구조화될 층의 상기 깍은 면 형성에 부가해서, 구조화시 구조화될 층 재료가 재층착될 수 있다. 상기 재증착물은 예컨대 레지스트 마스크의 측벽에 생기고, 후속하는 단계에서 종종 많은 비용을 들여 제거될 수 있다. 상기 재증착물은 플라즈마 화학적 에칭 공정 동안 사용되는 가스 혼합물 중의 반응성 가스의 양이 적을 수록, 더 자주 발생한다. 따라서, 공정 제어가 지금까지는 대개 예컨대 염소-아르곤-플라즈마 중의 적은 아르곤량에 국한되었다. 그러나, 에칭 가스 혼합물 중의 많은 염소량은 마스크의 깍은 면 형성을 증가시킨다.
레지스트 마스크에 의한 백금 에칭의 경우 염소 또는 Hbr과 같은 반응성 가스의 사용으로 인해, 에칭 공정시 다시 사라지는 매개체 재증착물이 형성된다. 이러한 구조화는 CD-확대 및 평평한 백금 측면을 야기시킨다. 이것은 염소 및 레지스트 마스크를 사용하는 공정의 가장 큰 단점이다.
레지스트 마스크 대신에, 소위 하드 마스크가 층의 구조화를 위해 사용되면, 전술한 많은 어려움이 현저히 감소된다. 그러나, 하드 마스크의 구조화는 전체 공정 비용을 증가시키는 부가의 단계를 필요로 한다.
본 발명의 목적은 전술한 단점을 갖지 않거나 또는 감소시킬 수 있는 구조화 방법을 제공하는 것이다.
도 1 내지 3은 본 발명에 따른 방법의 개략도.
도 4는 평행 플레이트 반응기 형태의 에칭 챔버의 개략도.
도면의 주요 부분에 대한 부호의 설명
1: 기판 2: SiO2-층
3: 접착 또는 배리어층 4: 백금층
5: 마스크 6: 재증착물
상기 목적은 청구범위 제 1항 또는 3항에 따른 방법에 의해 달성된다. 본 발명의 바람직한 실시예는 청구범위 종속항, 상세한 설명 및 첨부한 도면에 제시된다.
본 발명에 따라 구조화될 층상에 마스크를 제공하는 단계,
마스크를 사용해서 구조화될 층을 구조화하는 단계,
마스크를 제거하는 단계; 이 단계에서 구조화될 층 재료의 재증착물이 남고,
구조화될 층 재료의 재증착물을 기계적 폴리싱 또는 화학적 기계적 폴리싱에 의해 제거하는 단계를 포함하는 적어도 하나의 층을 구조화하기 위한 방법이 제공된다.
통상의 화학적 방법에 의해서는 어렵게 제거되는, 구조화될 층 재료의 재증착물이 기계적 폴리싱에 의해, 웨이퍼상에 형성된 구조물을 손상시키거나 파괴하지 않으면서 비교적 간단히 그리고 확실하게 제거될 수 있는 것으로 나타났다. 따라서, 본 발명에 따른 방법은 구조화될 층의 고유의 구조화를 위해 사용되는 방법, 예컨대 플라즈마 화학적 에칭 방법을, 이 방법이 재증착물을 증가시키는지의 여부를 고려할 필요 없이 선택할 수 있다는 장점을 갖는다. 즉, 예컨대 순수한 아르곤 플라즈마를 가진 플라즈마 화학적 에칭 방법이 사용될 수 있다. 그 결과, 반응성 가스의 사용시와 같이 마스크상에 과도한 깍은 면 형성이 생기지 않으면서, 통상의 레지스트 마스크가 사용될 수 있다.
또한, 본 발명에 따라
구조화될 층상에 마스크를 제공하는 단계,
마스크를 사용해서 구조화될 층을 구조화하는 단계,
마스크 및 구조화될 층 재료의 재증착물을 화학적 기계적 폴리싱에 의해 제거하는 단계를 포함하는 적어도 하나의 층을 구조화 하기 위한 방법이 제공된다.
마스크와 재증착물의 동시 제거에 의해, 한 단계가 절약될 수 있다. 이러한 가능성은 특히 마스크로서 소위 하드 마스크가 사용되는 경우에 제공된다. 이러한 마스크는 바람직하게는 실리콘, 실리콘 산화물, 특히 SiO2, 금속, 특히 알루미늄 또는 텅스텐, 금속 질화물, 바람직하게는 티탄 질화물, 특히 TiNx(0.8 x 1.2) 또는 금속 규화물을 함유한다.
바람직하게는 재증착물의 제거 후에 스크러버-세척이 수행된다. 부가로 또는 대안으로서 재증착물의 제거 후에 특히 음파 작용(초음파, 미세 음파)에 의해 지지되는 습식 화학적 세척이 수행될 수 있다.
바람직하게는 구조화될 층이 구리, 철, 코발트, 니켈, 4d 또는 5d 전이 금속, 특히 백금류 금속을 함유한다.
또한, 구조화될 층이 비교적 높은 유전 상수( 20)를 가진 강유전 물질, 유전 물질, 희티탄석 또는 상기 물질의 전구 물질을 함유한다. 상기 전구 물질은 경우에 따라 산소의 공급 하에 적합한 열처리(예컨대, 템퍼링)에 의해 상기 물질로 바뀔 수 있는 재료를 의미한다.
구조화될 층이 스트론튬 비스무트 탄탈레이트(SBT, SrBi2Ta2O9), 스트론튬 비스무트 니오베이트 탄탈레이트(SBNT, SrBi2Ta2-xNbxO9, x=0-2), 납 지르코네이트 티타네이트(PZT, Pb(Zr,Ti)O3) 또는 유도체 및 바륨 스트론튬 티타네이트(BST, BaxSr1-xTiO3, x=0-1), 납 란탄 티타네이트(PLT, (Pb,La)TiO3), 납 란탄 지르코네이트 티타네이트(PLZT, (Pb, La)(Zr, Ti)O3) 또는 유도체를 함유하는 것이 바람직하다.
또한, 구조화될 층이 백금, 금, 은, 구리, 이리듐, 팔라듐, 루테늄, 레늄 또는 그 산화물을 함유하는 것이 바람직하다.
바람직하게는 구조화될 층의 구조화를 위해 건식 에칭 방법, 특히 플라즈마 에칭 방법이 사용된다.
특히, 구조화될 층의 건식 에칭 동안 반응성 가스를 함유하지 않은 가스 혼합물이 제공되는 것이 바람직하다.
또한, 구조화될 층의 건식 에칭 동안 희유 가스, 특히 아르곤이 제공되는 것이 바람직하다.
본 발명을 첨부한 도면을 참고로 구체적으로 설명하면 하기와 같다.
도 1 내지 3은 본 발명에 따른 방법의 개략도이다. 기판(1)상에 SiO2-층(2)이 제공된다. 후속해서, 티탄 또는 티탄 질화물로 이루어진 접착 또는 배리어층(3)이 제공된다. 접착 또는 배리어층(3)상에 구조화될 층으로서 백금층(4)이 예컨대 스퍼터링에 의해 제공된다. 백금층(4)상에는 레지스트층이 형성된다. 상기 레지스트층은 나중에 백금층(4)의 구조화를 위한 마스크(5)로 사용된다. 레지스트 층은 노광 및 현상 단계에 의해 구조화된다. 이것으로 부터 얻어지는 구조가 도 1에 도시된다.
후속해서, 이온 에칭 또는 스퍼터링 에칭이 수행됨으로써, 백금층(14)이 물리적 건식 에칭된다. 에칭 가스로서 순순한 아르곤 가스가 사용된다. 이온 에칭 대신에 예컨대 반응성 이온 에칭(RIE, Reactive Ion Etching), 자기장 지지 반응성 이온 에칭(MERIE, Magnetically Enhanced RIE), ECR 에칭(ECR, Electron Cyclotron Resonance) 또는 유도 결합된 플라즈마 에칭(ICP, TCP)과 같은 다른 플라즈마 에칭 방법이 사용될 수도 있다.
에칭 가스로 순수한 아르곤이 사용되기 때문에, 마스크(5)의 너무 심한 깍은 면 형성이 생기지 않는다. 따라서, 마스크(5)의 침식도 적다. 더 적은 마스크 침식에 의해 구조화의 보다 높은 치수 정확도가 얻어진다. 또한, 구조화될 층의 보다 급경사의 에칭 측면이 얻어질 수 있다. 80°이상의 측면 각을 가진 에칭 측면이 형성될 수 있다.
화학적 성분이 없음으로 인해, 건식 에칭 동안 레지스트 마스크(5)의 측벽에 백금의 재증착물(6)이 생긴다. 상기 재증착물(6)은 지금까지는 통상의 화학적 방법에 의해 어렵게 제거되었다.
레지스트 마스크(5)의 제거를 위해 레지스트 회화(灰化)가 이루어진다. 이 때, 구조화된 백금층(4)의 표면상에 백금 재증착물(6)이 남는다. 이것으로부터 얻어진 구조가 도 2에 도시된다.
후속해서, 재증착물(6)이 기계적 폴리싱에 의해 제거된다. 이것을 위해 예컨대 Logitech 사의 연마기가 사용될 수 있다. 연마포(예컨대, Chemcloth ELCON 136)가 도 2에 도시된 구조물에 접촉된다. 도 2에 도시된 구조물 및 연마포는 서로 10 rpm의 속도로 3분 동안 이동된다. 동시에 수성 현탁액 중의 약 0.25 ㎛ 크기의 Al2O3-입자가 공급된다.
그 다음에 스크러버-세척이 이루어진다. 부가로 또는 대안으로서 재증착물(6)의 제거 후에 바람직하게는 음파 작용에 의해 지지되는, 예컨대 강력히 희석된 HF-산에 의한 습식 화학적 세척이 이루어진다. 이것은 백금 구조물 사이에 노출된 SiO2-표면의 화학적 용해 및 기계적으로 지지되는, 상기 영역으로부터의 입자 제거를 야기시킨다. 이로부터 얻어지는 구조는 도 3에 도시된다.
본 발명에 의해 선행 기술의 단점을 갖지 않은 구조화 방법이 제공된다.

Claims (14)

  1. 구조화될 층상에 마스크를 제공하는 단계,
    마스크를 사용해서 구조화될 층을 구조화하는 단계,
    마스크를 제거하는 단계; 이 단계에서 구조화될 층 재료의 재증착물이 남고,
    구조화될 층 재료의 재증착물을 기계적 폴리싱 또는 화학적 기계적 폴리싱에 의해 제거하는 단계를 포함하는 적어도 하나의 층을 구조화하기 위한 방법.
  2. 제 1항에 있어서, 마스크가 회화(灰化)에 의해 제거되는 레지스트 마스크인 것을 특징으로 하는 방법.
  3. 구조화될 층상에 마스크를 제공하는 단계,
    마스크를 사용해서 구조화될 층을 구조화하는 단계,
    마스크 및 구조화될 층 재료의 재증착물을 화학적 기계적 폴리싱에 의해 제거하는 단계를 포함하는 적어도 하나의 층을 구조화하기 위한 방법.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서, 재증착물의 제거 후에 스크러버-세척이 수행되는 것을 특징으로 하는 방법.
  5. 제 1항 내지 4항 중 어느 한 항에 있어서, 재증착물의 제거 후에 습식 화학적 세척이 수행되는 것을 특징으로 하는 방법.
  6. 제 4항 또는 5항에 있어서, 세척이 음파 작용에 의해 지지되는 것을 특징으로 하는 방법.
  7. 제 1항 내지 6항 중 어느 한 항에 있어서, 구조화될 층이 구리, 철, 코발트, 니켈, 4d 또는 5d 전이 금속, 특히 백금류 금속을 함유하는 것을 특징으로 하는 방법.
  8. 제 1항 내지 6항 중 어느 한 항에 있어서, 구조화될 층이 높은 유전 상수를 가진 강유전 물질, 유전 물질, 희티탄석 또는 상기 물질의 전구 물질을 함유하는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서, 구조화될 층이 스트론튬 비스무트 탄탈레이트(SBT, SrBi2Ta2O9), 스트론튬 비스무트 니오베이트 탄탈레이트(SBNT, SrBi2Ta2-xNbxO9, x=0-2), 납 지르코네이트 티타네이트(PZT, Pb(Zr,Ti)O3) 또는 유도체 및 바륨 스트론튬 티타네이트(BST, BaxSr1-xTiO3, x=0-1), 납 란탄 티타네이트(PLT, (Pb, La)TiO3), 납 란탄 지르코네이트 티타네이트(PLZT, (Pb, La)(Zr, Ti)O3) 또는 유도체를 함유하는 것을 특징으로 하는 방법.
  10. 제 7항에 있어서, 구조화될 층이 백금, 금, 은, 이리듐, 팔라듐, 루테늄, 레늄 또는 그 산화물을 함유하는 것을 특징으로 하는 방법.
  11. 제 1항 내지 10항 중 어느 한 항에 있어서, 구조화될 층의 건식 에칭 동안 반응성 가스를 함유하지 않은 가스 혼합물이 제공되는 것을 특징으로 하는 방법.
  12. 제 1항 내지 11항 중 어느 한 항에 있어서, 구조화될 층의 건식 에칭 동안 희유 가스 및 질소와 더불어 산소만을 함유하는 가스 혼합물이 제공되는 것을 특징으로 하는 방법.
  13. 제 1항 내지 12항 중 어느 한 항에 있어서, 구조화될 층의 건식 에칭 동안 희유 가스, 특히 아르곤이 제공되는 것을 특징으로 하는 방법.
  14. 제 1항 내지 13항 중 어느 한 항에 있어서, 마스크가 실리콘, 실리콘 산화물, 특히 SiO2, 금속, 특히 알루미늄 또는 텅스텐, 금속 질화물, 바람직하게는 티탄 질화물, 특히 TiNx(0.8 x 1.2) 또는 금속 규화물을 함유하는 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100629021B1 (ko) * 1997-09-03 2006-11-30 지멘스 악티엔게젤샤프트 반도체기판에서의층구조화방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3974697B2 (ja) * 1997-11-28 2007-09-12 ローム株式会社 キャパシタおよびその製法
DE10022656B4 (de) * 2000-04-28 2006-07-06 Infineon Technologies Ag Verfahren zum Entfernen von Strukturen
DE10109328A1 (de) 2001-02-27 2002-09-12 Infineon Technologies Ag Verfahren zur Entfernung einer Maskenschicht von einem Halbleitersubstrat
DE10118422B4 (de) 2001-04-12 2007-07-12 Infineon Technologies Ag Verfahren zur Herstellung einer strukturierten metallhaltigen Schicht auf einem Halbleiterwafer
DE10147929C1 (de) 2001-09-28 2003-04-17 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterstruktur und Verwendung des Verfahrens
KR100615600B1 (ko) * 2004-08-09 2006-08-25 삼성전자주식회사 고집적 자기램 소자 및 그 제조방법
US6952364B2 (en) * 2003-03-03 2005-10-04 Samsung Electronics Co., Ltd. Magnetic tunnel junction structures and methods of fabrication
US7067016B1 (en) * 2003-03-31 2006-06-27 Lam Research Corporation Chemically assisted mechanical cleaning of MRAM structures
KR100831572B1 (ko) * 2005-12-29 2008-05-21 동부일렉트로닉스 주식회사 반도체 소자의 배선 형성방법
US20090115060A1 (en) * 2007-11-01 2009-05-07 Infineon Technologies Ag Integrated circuit device and method
DE102007061485A1 (de) * 2007-12-20 2009-06-25 Altis Semiconductor Snc Verfahren zum Herstellen einer integrierten Schaltung
US7799696B2 (en) 2007-12-20 2010-09-21 Qimonda Ag Method of manufacturing an integrated circuit
DE102008032509A1 (de) * 2008-07-10 2010-01-14 Epcos Ag Heizungsvorrichtung und Verfahren zur Herstellung der Heizungsvorrichtung
CN103811655A (zh) * 2012-11-06 2014-05-21 华邦电子股份有限公司 非易失性存储器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5616676A (en) 1979-07-21 1981-02-17 Hokuriku Denki Kogyo Kk Preparation of minute pattern
NL8703039A (nl) * 1987-12-16 1989-07-17 Philips Nv Werkwijze voor het patroonmatig vervaardigen van een dunne laag uit een oxidisch supergeleidend materiaal.
EP0425787A3 (en) * 1989-10-31 1993-04-14 International Business Machines Corporation Method for fabricating high circuit density, self-aligned metal lines to contact windows
US5981454A (en) * 1993-06-21 1999-11-09 Ekc Technology, Inc. Post clean treatment composition comprising an organic acid and hydroxylamine
US5244538A (en) 1991-07-26 1993-09-14 Microelectronics And Computer Technology Corporation Method of patterning metal on a substrate using direct-write deposition of a mask
DE69333877T2 (de) * 1992-07-09 2006-06-14 Ekc Technology Inc Reinigungsmittelzusammensetzung, das einem Redox Aminverbindung enthält
US5275974A (en) 1992-07-30 1994-01-04 Northern Telecom Limited Method of forming electrodes for trench capacitors
DE59402986D1 (de) 1993-07-27 1997-07-10 Siemens Ag Verfahren zur Herstellung eines Halbleiterschichtaufbaus mit planarisierter Oberfläche und dessen Verwendung bei der Herstellung eines Bipolartransistors sowie eines DRAM
US5585661A (en) 1993-08-18 1996-12-17 Harris Corporation Sub-micron bonded SOI by trench planarization
JPH07130702A (ja) * 1993-11-08 1995-05-19 Fujitsu Ltd 白金又はパラジウムよりなる金属膜のパターニング方法
US5545289A (en) * 1994-02-03 1996-08-13 Applied Materials, Inc. Passivating, stripping and corrosion inhibition of semiconductor substrates
JP3438446B2 (ja) * 1995-05-15 2003-08-18 ソニー株式会社 半導体装置の製造方法
JP2953369B2 (ja) * 1996-01-17 1999-09-27 日本電気株式会社 半導体装置の構造およびその製造方法
US6004839A (en) * 1996-01-17 1999-12-21 Nec Corporation Semiconductor device with conductive plugs
EP0865079A3 (en) * 1997-03-13 1999-10-20 Applied Materials, Inc. A method for removing redeposited veils from etched platinum surfaces
US5976928A (en) * 1997-11-20 1999-11-02 Advanced Technology Materials, Inc. Chemical mechanical polishing of FeRAM capacitors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100629021B1 (ko) * 1997-09-03 2006-11-30 지멘스 악티엔게젤샤프트 반도체기판에서의층구조화방법

Also Published As

Publication number Publication date
DE19733391C2 (de) 2001-08-16
DE19733391A1 (de) 1999-04-15
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DE59813289D1 (de) 2006-01-26
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KR100538910B1 (ko) 2006-03-07
EP0901157A3 (de) 2000-09-13
JPH11126778A (ja) 1999-05-11
CN1207578A (zh) 1999-02-10
TW574424B (en) 2004-02-01

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