KR19990013561A - 구조화 방법 - Google Patents

구조화 방법 Download PDF

Info

Publication number
KR19990013561A
KR19990013561A KR1019980026718A KR19980026718A KR19990013561A KR 19990013561 A KR19990013561 A KR 19990013561A KR 1019980026718 A KR1019980026718 A KR 1019980026718A KR 19980026718 A KR19980026718 A KR 19980026718A KR 19990013561 A KR19990013561 A KR 19990013561A
Authority
KR
South Korea
Prior art keywords
layer
structured
mask
base
dry etching
Prior art date
Application number
KR1019980026718A
Other languages
English (en)
Inventor
지크프리트 슈바르츨
만프레트 엥엘하르트
Original Assignee
빌헬름에핑
지멘스악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빌헬름에핑, 지멘스악티엔게젤샤프트 filed Critical 빌헬름에핑
Publication of KR19990013561A publication Critical patent/KR19990013561A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material
    • CCHEMISTRY; METALLURGY
    • C04CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04BLIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B41/00After-treatment of mortars, concrete, artificial stone or ceramics; Treatment of natural stone
    • C04B41/53After-treatment of mortars, concrete, artificial stone or ceramics; Treatment of natural stone involving the removal of at least part of the materials of the treated article, e.g. etching, drying of hardened concrete
    • C04B41/5338Etching
    • C04B41/5346Dry etching
    • CCHEMISTRY; METALLURGY
    • C04CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04BLIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B41/00After-treatment of mortars, concrete, artificial stone or ceramics; Treatment of natural stone
    • C04B41/80After-treatment of mortars, concrete, artificial stone or ceramics; Treatment of natural stone of only ceramics
    • C04B41/91After-treatment of mortars, concrete, artificial stone or ceramics; Treatment of natural stone of only ceramics involving the removal of part of the materials of the treated articles, e.g. etching
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23FNON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F4/00Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Organic Chemistry (AREA)
  • Structural Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

구조화될 적어도 하나의 층을 구조화하기 위한 방법은 본 발명에 따라, 구조화될 층을 베이스상에 제공하는 단계, 구조화될 층상에 마스크를 제공하는 단계, 구조화될 층을 건식 에칭하는 단계를 포함하며, 이 때 적어도 하나의 반응성 물질이 제공된다. 본 발명에 따른 방법은, 상기 반응성 물질 및 마스크 및/또는 베이스의 재료가 건식 에칭 동안 마스크 및/또는 베이스의 표면에서 반응하여 비휘발성 화합물을 형성하는 것을 특징으로 한다.

Description

구조화 방법
본 발명은 구조화 방법, 특히 예컨대 귀금속, 강유전성 재료 및 높은 허용성을 갖는 유전체 재료로 이루어진 층과 같은 플라즈마 화학적으로 에칭하기 어렵거나 또는 에칭 불가능한 층을 구조화하기 위한 방법에 관한 것이다.
예컨대 DRAM 또는 FRAM과 같은 고집적 메모리 소자의 개발에 있어 소형화가 진행됨에 따라 셀용량이 유지되거나 심지어는 개선되어야 한다. 이러한 목적을 달성하기 위해서 점점 더 얇은 유전체층 및 폴디드 커패시터 전극(트렌치-셀, 스택-셀)이 사용된다. 최근에는 종래의 실리콘 산화물 대신에 새로운 재료, 특히 상유전체 및 강유전체가 메모리셀의 커패시터 전극 사이에 사용된다. 예를 들어 바륨 스트론튬 티타네이트(BST, (Ba,Sr)TiO3), 납 지르코늄 티타네이트(PZT, Pb(Zr,Ti)O3) 또는 란탄 도핑된 납 지르코늄 티타네이트 또는 스트론튬 비스무트 탄탈레이트(SBT, SrBi2Ta2O9)가 DRAM 또는 FRAM의 메모리셀의 커패시터에 사용된다.
상기 재료들은 통상적으로 미리 제공된 전극(바닥 전극)상에 증착된다. 처리가 고온에서 이루어지기 때문에, 예컨대 도핑된 폴리실리콘과 같은 커패시터 전극을 형성하는 재료들은 통상적으로 쉽게 산화되어 도전성 특성을 상실하게 되는데, 이것은 결과적으로 메모리셀의 고장을 야기시킬 수 있다.
우수한 산화 안정성 및/또는 도전성 산화물의 형성으로 인해, 4d 및 5d 전이 금속, 특히 백금류 금속(Ru, Rh, Pd, Os, Ir, Pt) 및 특히 백금 자체, 및 레늄이 도핑된 실리콘을 전술한 메모리 셀내에 전극 재료로서 사용할 수 있는 유망한 후보 재료로서 적합하다.
소자의 점진적인 소형화도 또한 근래에 스트립 도체용으로 사용된 알루미늄의 대체 재료를 요구하게 되는 결과를 낳았다. 이 경우, 대체 재료들은 알루미늄 보다 더 적은 특유의 저항 및 더 적은 전기 이동을 가져야 한다. 유망한 후보로서는 구리가 있다.
또한, 자기성 Random Access Memories(MRAMs)의 개발은 마이크로 전기 회로내에 자성층(예를 들어 Fe, Co, Ni 또는 퍼멀로이)의 집적을 요구한다.
지금까지 반도체 기술에는 보급되지 않은 전술한 재료로 집적 회로를 구성할 수 있기 위해서는, 상기 재료의 얇은 층을 구조화해야 한다.
지금까지 사용된 재료의 구조화는 일반적으로 소위 플라즈마 보호된 이방성 에칭 방법에 의해 이루어진다. 상기 방법에서는 통상적으로 물리적-화학적 방법이 이용되는데, 예를 들어 산소, 염소, 브롬, 염화수소, 브롬화수소 또는 할로겐화 탄화수소와 같은 하나 또는 다수의 반응성 가스 및 불활성 기체(예컨대 Ar, He)로 이루어진 가스 혼합물이 사용된다. 상기 가스 혼합물은 일반적으로 전자(electromagnetic) 교번 자장에서 적은 압력으로 여기된다.
도 4는 평행 플레이트 반응기(20)의 예에 도시된 에칭 챔버의 기본적인 작동 방식을 보여준다. 예를 들어 Ar 및 Cl2와 같은 가스 혼합물은 가스 유입구(21)를 통해 반응기 챔버(22)에 공급되고, 펌프에 의해 가스 배출구(29)를 통해 재차 빼내진다. 평행 플레이트 반응기의 하부 평행 플레이트(24)는 커패시터(27)를 통해 고주파수 소스(28)에 접속되고 기판 홀더로 사용된다. 고주파 전기 교번 자장을 평행 플레이트 반응기의 상부 및 하부 평행 플레이트(23, 24)에 인가함으로써 가스 혼합물이 플라즈마(25)내로 흐른다. 전자의 운동은 가스 양이온의 운동보다 더 크기 때문에, 상부 및 하부 평행 플레이트(23, 24)는 플라즈마(25)에 대해 네거티브하게 충전된다. 따라서 2개 평행 플레이트를 통해 포지티브하게 충전된 가스 양이온상에 높은 인력이 가해지며, 결과적으로 평행 플레이트는 예컨대 Ar+와 같은 이온에 의해 영구적으로 충격을 받는다. 가스 압력도 또한 통상적으로 0.1 - 10 Pa로 낮게 유지되기 때문에, 이온 서로 간에 그리고 중성 입자에서는 약간의 이온 분산만이 나타나며, 상기 이온들은 평행 플레이트 반응기의 하부 평행 플레이트(24)상에 지지되어 있는 기판(26) 표면에 거의 수직으로 부딪친다. 그에 의해, 마스크(도시되지 않음)의 패턴이 그 하부에 배치되어 있는, 기판(26)의 에칭할 층으로 양호하게 트랜스퍼될 수 있다.
마스크 재료로서는 통상적으로 포토 레지스트가 사용되는데, 그 이유는 상기 포토 레지스트는 노광 단계 및 현상 단계에 의해 비교적 간단하게 구조화될 수 있기 때문이다.
에칭의 물리적 부분은 펄스 및 충돌하는 이온(예컨대 Cl2 +, Ar+)의 역학 에너지에 의해 영향을 받는다. 그로 인해, 기판과 반응성 가스 입자(이온, 분자, 원자, 기) 사이의 화학적 반응이 휘발성 반응 생성물의 형성하에서 부가적으로 개시되거나 또는 강화된다(에칭의 화학적 부분). 기판과 가스 입자 사이의 이러한 화학 반응에 의해 에칭 공정의 높은 에칭 선택성이 얻어진다.
그러나 유감스럽게도, 집적 회로에 새롭게 사용된 전술한 재료들은 화학적으로 에칭하기 어렵거나 또는 에칭 불가능한 재료에 속한다고 알려졌다. 상기 재료에서 에칭 제거는 반응성 가스를 사용하는 경우에도 주로 또는 거의 독점적으로 에칭의 물리적인 부분에 기인한다.
에칭의 화학적 성분이 적거나 또는 없음으로 인해, 구조화될 층의 에칭 제거는 마스크 또는 베이스(에칭 정지층)의 에칭 제거와 동일한 크기로 이루어진다. 즉, 에칭 마스크 또는 베이스에 대한 에칭 선택성은 일반적으로 작다(약 0.3 내지 3.0). 그 결과, 경사진 에지를 갖는 마스크의 부식 및 불가피한 마스크의 플래팅(flatting)에 의해 크기 정확성이 낮은 구조화만이 보장될 수 있다. 또한, 베이스가 강하게 에칭됨으로써 에칭 측면이 제어할 수 없게 제거된다.
본 발명의 목적은, 지금까지의 방법에서 나타난 전술한 단점들이 나타나지 않거나 그러한 단점들을 줄일 수 있는 구조화 방법을 제공하는 것이다.
도 1 내지 도 3은 본 발명에 따른 방법의 개략도이다.
도 4는 평행 플레이트 반응기의 형태로 된 에칭 챔버의 개략도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 베이스
3 : 백금층 4 : 알루미늄층
5 : 레지스트층 20 : 평행 플레이트 반응기
21 : 가스 유입구 22 : 반응기 챔버
23 : 상부 평행 플레이트 24 : 하부 평행 플레이트
25 : 플라즈마 26 : 기판
27 : 커패시터 28 : 고주파수 소스
29 : 가스 배출구
상기 목적은, 구조화될 층을 베이스상에 제공하는 단계, 구조화될 층상에 마스크를 제공하는 단계, 적어도 하나의 반응성 물질이 제공되는, 구조화될 층을 건식 에칭하는 단계를 포함하는 방법에 의해 달성된다. 본 발명의 다른 바람직한 실시예 및 관점들은 명세서의 종속항 및 첨부된 도면에서 제시된다.
적어도 하나의 구조화될 층을 구조화하기 위한 방법은 본 발명에 따라, 구조화될 층을 베이스상에 제공하는 단계, 구조화될 층상에 마스크를 제공하는 단계, 구조화될 층을 건식 에칭하는 단계를 포함하며, 이 때 적어도 하나의 반응성 물질이 제공된다. 본 발명에 따른 방법은, 상기 반응성 물질 및 마스크 및/또는 베이스의 재료가 건식 에칭 동안 마스크 및/또는 베이스의 표면에서 반응하여 비휘발성 화합물을 형성하는 것을 특징으로 한다.
본 발명은, 건식 에칭 동안 에칭에 노출된 마스크 및/또는 베이스의 표면이 마스크 및/또는 베이스의 에칭 제거가 감소될 정도로 변형된다는 장점을 갖는다. 그 결과, 에칭 공정의 선택성이 증가된다. 그에 따라 마스크가 더 적게 부식됨으로써 치수 정확성이 더 높은 구조화가 이루어진다. 또한, 본 발명에 따른 방법에 의해 구조화될 층에서 더 경사진 에칭 측면이 얻어진다. 85° 이상의 에지각을 갖는 에칭 측면이 형성될 수 있다.
반응성 물질의 물질량을 적절하게 선택함으로써 또한 에지각이 목표한대로 세팅될 수 있다. 그럼으로써, 에칭 공정 동안 에칭 측면에서 증착되는 재증착 부분을 재차 제거하는 데 영향을 미칠 수 있다.
또한, 반응성 물질을 달리 선택함으로써 필요한 경우에는 마스크 또는 베이스를 재차 손쉽게 제거할 수 있다.
반응성 물질은 반응성 가스인 것이 바람직하다. 이 경우에는, 산소(O2), 질소(N2), 수소(H2), NF3또는 CF4와 같은 불소 화합물, 염소(Cl2)와 같은 가스 또는 상기 가스들의 혼합물로 구성된 그룹으로부터 반응성 가스를 선택하는 것이 특히 바람직하다.
또한, 구조화될 층이 구리, 강자성체, 특히 철, 코발트, 니켈 또는 퍼멀로이, 4d 또는 5d 전이 금속, 특히 백금류 금속을 포함하면 더욱 바람직하다.
그 밖에, 구조화될 층이 강유전성 재료, 높은 허용성( 20)을 갖는 유전체 재료, 상기 재료들의 페로브스카이트(perovskite) 또는 예비 단계를 포함하면 바람직하다. 이 경우, 적절한 열처리(예컨대 텀퍼링)에 의해, 경우에 따라서는 산소의 공급하에서 전술한 재료로 변환될 수 있는 재료는 전술한 재료의 예비 단계에서 이해되어야 한다.
따라서, 구조화될 층은 스트론튬 비스무트 탄탈레이트(SBT, SrBi2Ta2O9), 스트론튬 비스무트 니오브산 탄탈레이트(SBNT, SrBi2Ta2-xNbxO9, x=0-2), 납 지르코늄 티타네이트(PZT, Pb(Zr,Ti)O3) 또는 그 유도체 및 바륨 스트론튬 티타네이트(BST, (Bax,Sr1-xTiO3, x=0-1), 납 란탄 티타네이트(PLT, (Pb, La)TiO3), 납 란탄 지르코늄티타네이트(PLZT, (Pb, La)(Zr, Ti)O3) 또는 그 유도체를 포함하는 것이 바람직하다.
또한, 구조화될 층이 백금, 금, 은, 이리듐, 팔라듐, 루테늄 또는 그것들의 산화물을 포함하는 것이 바람직하다.
마스크 및/또는 베이스는 바람직하게 금속, 특히 알루미늄, 티탄, 탄탈, 몰리브덴 또는 텅스텐, 금속 규화물, 금속 질화물, 금속 산화물 또는 실리콘을 포함한다.
또한, 건식 에칭 동안에는 불활성 기체, 특히 아르곤이 구조화될 층에 제공되는 것이 바람직하다.
구조화될 층을 건식 에칭하기 위해서는 플라즈마 에칭 방법을 사용하는 것이 바람직하다.
본 발명은 도면을 참조하여 하기에 자세히 기술된다.
도 1 내지 도 3은 본 발명에 따른 방법의 개략도이다. 실리콘 기판(1)상에는 티탄 베이스(2)(확산 배리어, 에칭 정지층)가 형성된다. 상기 베이스(2)상에는 구조화될 층으로서의 백금층(3)이 예를 들어 스퍼터링 공정에 의해 제공된다. 백금층(3)상에는 알루미늄층(4)이 형성된다. 상기 알루미늄층(4)도 마찬가지로 스퍼터링 공정에 의해 형성될 수 있다. 그 다음에 알루미늄층(4)상에 레지스트층(5)이 제공된다. 결과적으로 얻어지는 구조물은 도 1에 도시되어 있다.
알루미늄층이 그 다음에 이루어지는 백금층(3)의 구조화를 위한 마스크로서 사용될 수 있도록 하기 위해, 알루미늄층은 통상적인 방법으로 상기 레지스트층(5)에 의해 구조화된다. 그 결과 얻어지는 구조물은 도 2에 도시되어 있다.
그 다음에, 백금층(3)을 화학적-물리적으로 건식 에칭하기 위해 반응성 이온 에칭(RIE, Reactive Ion Etching)이 실시된다. 이 때 에칭 가스로서는 산소(O2) 또는 예컨대 아르곤과 같은 다른 가스와 O2의 혼합물이 사용된다. 반응성 이온 에칭 대신에, 예를 들어 자기적으로 강화된 반응성 이온 에칭(MERIE, Magnetically Enhanced RIE), ECR-에칭(ECR, Electron Cyclotron Resonance) 또는 유도성으로 결합된 플라즈마 에칭 방법(ICP, TCP)과 같은 다른 건식 에칭 방법들도 이용될 수 있다.
백금층(3)의 건식 에칭 동안 알루미늄 마스크(4)의 표면상에는 비휘발성 산화 알루미늄(Al2O3)-표면층이 연속적으로 형성된다. 그럼으로써 알루미늄 마스크(4)의 에칭율은 2 내지 8팩터만큼 떨어지고, 결과적으로 알루미늄 마스크(4)에 대한 백금층(3)의 높은 선택성(18 내지 45)이 얻어질 수 있다.
티탄 베이스(2)에 도달될 때까지 건식 에칭 공정이 진행되면, 티탄 베이스(2)의 표면상에도 비휘발성 산화 티탄층(TiXOY)이 형성되고, 그럼으로써 티탄 베이스(2)의 에칭율은 대략 한 치수만큼 떨어진다. 결과적으로 얻어지는 구조물은 도 3에 도시되어 있다.
따라서, 전체적으로 볼 때 에칭 공정의 선택성은 분명하게 증가된다. 그것과 연관된 적은 마스크 부식에 의해 치수 정확성이 더 높은 구조화가 이루어진다. O2-농도를 적합하게 선택함으로써 백금층에 있는 에칭 에지의 에지각은 넓은 범위에 걸쳐 설정된다. 85° 이상의 에지각을 갖는 에칭 에지가 형성될 수 있다.
또한, 트렌치 에칭시 베이스(에칭 정지층)의 표면에서 형성되는 비휘발성 화합물은, 트렌치의 하부 에지로부터 재료를 거의 완전히 제거하기 위해 사용될 수 있다. 트렌치 에칭시에는 종종 에칭할 재료가 트렌치의 하부 에지로부터 제거되지 않는 문제가 생기는데, 그 이유는 제거에 필요한 오버 에칭이 에칭 정지층을 지나치게 강하게 부식시킬 수 있기 때문이다. 그러나 에칭 정지층의 표면에 비휘발성 화합물이 형성됨으로써, 에칭 정지층을 손상시키지 않으면서도 좀 더 오랫동안 오버 에칭을 실시할 수 있다. 그에 상응하게 에칭할 재료가 트렌치의 하부 에지로부터 제거될 수 있다.
전술한 알루미늄 대신에 다른 재료들도 마스크로서 또는 베이스로서 사용될 수 있다. 예를 들어 탄탈을 마스크 재료로서 사용하면, O2를 함유하는 가스 혼합물의 사용 및 그에 의해 형성된 Ta2O5-표면층에 의해 Ta-마스크의 에칭율이 2이상의 팩터만큼 감소될 수 있다. 실리콘을 마스크 재료로서 사용하면, O2또는 N2를 함유하는 가스 혼합물의 사용 및 그에 의해 형성된 SiO2- 또는 Si3N4-표면층에 의해 Si-마스크의 에칭율도 마찬가지로 약 팩터 2만큼 감소될 수 있다. 티탄을 마스크 재료로서 사용하면, N2,O2또는 H2를 함유하는 가스 혼합물의 사용 및 그에 의해 형성된 Ti2N-, TiO2- 또는 TiH2-표면층에 의해 Ta-마스크의 에칭율이 팩터 3만큼 감소될 수 있다.
본 발명에 따른 구조화 방법에 의해 지금까지의 방법에서 나타난 전술한 단점들이 나타나지 않거나 감소되었다.

Claims (11)

  1. - 구조화될 층을 베이스상에 제공하는 단계,
    - 구조화될 층상에 마스크를 제공하는 단계,
    - 적어도 하나의 반응성 물질이 제공되는, 구조화될 층을 건식 에칭하는 단계를 포함하는, 적어도 하나의 구조화될 층을 구조화하는 방법에 있어서,
    상기 반응성 물질 및 마스크 및/또는 베이스의 재료는 건식 에칭 동안 마스크 및/또는 베이스의 표면에서 반응하여 비휘발성 화합물을 형성하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 반응성 물질은 반응성 가스인 것을 특징으로 하는 방법.
  3. 제 2항에 있어서, 상기 반응성 가스는 산소(O2), 질소(N2), 수소(H2), 가스 형태의 불소 화합물, 염소(Cl2)와 같은 가스 또는 상기 가스들의 혼합물로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 구조화될 층은 구리, 강자성체, 특히 철, 코발트, 니켈 또는 퍼멀로이, 4d 또는 5d 전이 금속, 특히 백금류 금속을 포함하는 것을 특징으로 하는 방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 구조화될 층은 강유전성 재료, 높은 허용성( 20)을 갖는 유전체 재료, 상기 재료들의 페로브스카이트(perovskite) 또는 예비 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 5항에 있어서, 구조화될 층은 스트론튬 비스무트 탄탈레이트(SBT, SrBi2Ta2O9), 스트론튬 비스무트 니오브산 탄탈레이트(SBNT, SrBi2Ta2-xNbxO9, x=0-2), 납 지르코늄 티타네이트(PZT, Pb(Zr,Ti)O3) 또는 그 유도체 및 상유전성 바륨 스트론튬 티타네이트(BST, (Bax,Sr1-xTiO3, x=0-1), 납 란탄 티타네이트(PLT, (Pb, La)TiO3), 납 란탄 지르코늄티타네이트(PLZT, (Pb, La)(Zr, Ti)O3) 또는 그 유도체를 포함하는 것을 특징으로 하는 방법.
  7. 제 4항에 있어서, 구조화될 층은 백금, 금, 은, 이리듐, 팔라듐, 루테늄 또는 그것들의 산화물을 포함하는 것을 특징으로 하는 방법.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서, 마스크 및/또는 베이스가 금속, 금속 규화물, 금속 질화물, 금속 산화물 또는 실리콘을 포함하는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서, 마스크 및/또는 베이스가 알루미늄, 티탄, 탄탈, 몰리브덴 또는 텅스텐을 포함하는 것을 특징으로 하는 방법.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서, 건식 에칭 동안에는 구조화될 층에 불활성 가스, 특히 아르곤이 제공되는 것을 특징으로 하는 방법.
  11. 제 1항 내지 제 10항 중 어느 한 항에 있어서, 건식 에칭을 위해 플라즈마 에칭 방법이 이용되는 것을 특징으로 하는 방법.
KR1019980026718A 1997-07-03 1998-07-03 구조화 방법 KR19990013561A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19728472.8 1997-07-03
DE19728472A DE19728472A1 (de) 1997-07-03 1997-07-03 Strukturierungsverfahren

Publications (1)

Publication Number Publication Date
KR19990013561A true KR19990013561A (ko) 1999-02-25

Family

ID=7834559

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980026718A KR19990013561A (ko) 1997-07-03 1998-07-03 구조화 방법

Country Status (6)

Country Link
EP (1) EP0889506A3 (ko)
JP (1) JPH11111701A (ko)
KR (1) KR19990013561A (ko)
CN (1) CN1209651A (ko)
DE (1) DE19728472A1 (ko)
TW (1) TW384507B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4605554B2 (ja) * 2000-07-25 2011-01-05 独立行政法人物質・材料研究機構 ドライエッチング用マスク材
US20030143853A1 (en) * 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
US6911346B2 (en) 2002-04-03 2005-06-28 Applied Materials, Inc. Method of etching a magnetic material
JP4534664B2 (ja) * 2004-08-24 2010-09-01 ソニー株式会社 磁気記憶装置の製造方法
KR20090008240A (ko) * 2006-03-16 2009-01-21 테갈 코퍼레이션 Mram 디바이스 구조체에서 전기적 단락을 제거하기 위한 건식 식각정지 방법
WO2007129732A1 (ja) * 2006-05-10 2007-11-15 Ulvac, Inc. エッチング方法
WO2007139379A1 (en) 2006-05-30 2007-12-06 Fujifilm Manufacturing Europe B.V. Method and apparatus for deposition using pulsed atmospheric pressure glow discharge
EP2109876B1 (en) 2007-02-13 2015-05-06 Fuji Film Manufacturing Europe B.V. Substrate plasma treatment using magnetic mask device
EP2235735B1 (en) 2008-02-01 2015-09-30 Fujifilm Manufacturing Europe B.V. Method and apparatus for plasma surface treatment of a moving substrate
JP5473946B2 (ja) 2008-02-08 2014-04-16 フジフィルム マニュファクチュアリング ヨーロッパ ビー.ヴィ. Wvtrバリア性を改善した多層スタック構造体の製造方法
JP6878154B2 (ja) * 2017-06-05 2021-05-26 東京エレクトロン株式会社 エッチング方法およびエッチング装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3975252A (en) * 1975-03-14 1976-08-17 Bell Telephone Laboratories, Incorporated High-resolution sputter etching
JPS5593225A (en) * 1979-01-10 1980-07-15 Hitachi Ltd Forming method of minute pattern
JPS6320079A (ja) * 1986-07-11 1988-01-27 ヤンマー農機株式会社 穀粒などの粒状体の感知センサ−装置
JP2544396B2 (ja) * 1987-08-25 1996-10-16 株式会社日立製作所 半導体集積回路装置の製造方法
US5122225A (en) * 1990-11-21 1992-06-16 Texas Instruments Incorporated Selective etch method
US5254217A (en) * 1992-07-27 1993-10-19 Motorola, Inc. Method for fabricating a semiconductor device having a conductive metal oxide
US5350705A (en) * 1992-08-25 1994-09-27 National Semiconductor Corporation Ferroelectric memory cell arrangement having a split capacitor plate structure
US5443688A (en) * 1993-12-02 1995-08-22 Raytheon Company Method of manufacturing a ferroelectric device using a plasma etching process
US5562801A (en) * 1994-04-28 1996-10-08 Cypress Semiconductor Corporation Method of etching an oxide layer
JP3122579B2 (ja) * 1994-07-27 2001-01-09 シャープ株式会社 Pt膜のエッチング方法
US5585300A (en) * 1994-08-01 1996-12-17 Texas Instruments Incorporated Method of making conductive amorphous-nitride barrier layer for high-dielectric-constant material electrodes
KR100413649B1 (ko) * 1996-01-26 2004-04-28 마츠시타 덴끼 산교 가부시키가이샤 반도체장치의제조방법

Also Published As

Publication number Publication date
TW384507B (en) 2000-03-11
EP0889506A2 (de) 1999-01-07
DE19728472A1 (de) 1999-01-07
JPH11111701A (ja) 1999-04-23
CN1209651A (zh) 1999-03-03
EP0889506A3 (de) 1999-03-10

Similar Documents

Publication Publication Date Title
KR100567748B1 (ko) 구조화방법
US6942813B2 (en) Method of etching magnetic and ferroelectric materials using a pulsed bias source
JPH0697121A (ja) 半導体装置を製造する方法
KR100538910B1 (ko) 구조화방법
KR20020093049A (ko) 납 지르코늄 티타네이트 및 바륨 스트론튬 티타네이트를패터닝하는 방법
KR19990013561A (ko) 구조화 방법
KR100629021B1 (ko) 반도체기판에서의층구조화방법
US6670233B2 (en) Methods of patterning a multi-layer film stack and forming a lower electrode of a capacitor
KR19980018385A (ko) 금속, 금속 산화물 및 이들의 혼합물의 플라즈마 강화 비등방성 에칭 방법
KR100446580B1 (ko) 전극장치
US6210595B1 (en) Method for producing structures having a high aspect ratio and structure having a high aspect ratio
US6730562B2 (en) Method of patterning ferroelectric layers
JP2000349253A (ja) 強誘電体キャパシタ構造体の乾式蝕刻方法
JP4399195B2 (ja) 強誘電体メモリ素子のキャパシタ形成方法
US6495415B2 (en) Method for fabricating a patterned layer
US20020090450A1 (en) Method for fabricating a precious-metal electrode
KR20020014228A (ko) 하드마스크를 이용한 캐패시터 전극 형성 방법
JP2005012230A (ja) 誘電体素子の製造方法
DE19906814A1 (de) Verfahren zur Entfernung von Material von einer Oberfläche
KR20030002014A (ko) 강유전체 메모리 소자에서의 캐패시터의 제조방법
KR20010018060A (ko) 강유전체 커패시터의 상부 전극을 노출하는 콘택홀 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination