KR19990003884A - 반도체 장치의 게이트 전극 형성 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 제조 분야에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
미세한 크기를 갖는 고집적 반도체 장치의 게이트 형성 방법에 있어서 비교적 간단한 마스크 공정으로 형성되며 식각 손상을 방지할 수 있는 반도체 장치의 게이트 전극 제조 방법을 제공한다.
3. 발명의 해결 방법의 요지
소자분리막에 의해 발생하는 단차를 유동성이 좋은 절연막으로 평탄화시키고, 절연막을 식각하여 형성한 홀에 게이트 전극을 형성하기 위하여 전도막내에 전도층을 일부 형성시키고 전도층 상에만 형성되는 선택적 텅스텐을 이용한 고집적 반도체 장치의 게이트 전극을 형성한다.
4. 발명의 중요한 용도
반도체 장치 제조 공정에 이용됨
Description
본 발명은 일반적으로 반도체 장치 제조 방법에 관한 것으로, 특히 고집적 반도체 장치의 게이트 전극 형성 방법에 관한 것이다.
게이트를 형성하는 종래의 기술은 게이트 전극을 형성하기 위한 전도막을 증착한 후 사진식각 공정으로 게이트 전극을 형성한다.
0.20 ㎛이하의 미세 패턴이 필요한 디램인 경우에는 몇가지 공정 기술상에 있어서 어려운 점이 있는데, 첫째로 하부 절연막이 평탄하지 못하기 때문에 마스크를 이용한 사진식각 작업이 매우 어렵다. 따라서, 건조 현상(dry development) 기술 중에 삼중감광막 (three layer resist)방법을 사용한다. 그러나, 공정이 복잡하고, 원하는 패턴을 마스킹 층을 통해 식각하고자 하는 박막 위로 전이할 때 손실이 매우 크다. 또한, 게이트 절연막이 55Å 이하로 매우 얇기 때문에 게이트 전극을 형성하기 위한 식각 공정에서 고식각 선택비를 요구한다. 이때 너무 선택비가 높으면 식각이 정지되고, 선택비가 낮으면 식각 손상이 발생하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 비교적 간단한 고집적 반도체 장치의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 반도체 장치의 게이트 전극 형성 공정 단면도
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 필드산화막
13 : 제1 질화막 14 : 산화막
15 : 감광막 16 : 제2 질화막
17 : 스페이서 18 : 게이트 절연막
19 : 폴리실리콘막 20 : 선택 텅스텐막
h : 홀
상기 목적을 달성하기 위한 본 발명은 반도체 장치의 게이트 전극 형성 방법에 있어서, 소정의 하부층이 형성된 반도체 기판 상에 소자분리막을 형성하는 단계, 상기 전체 구조 상에 제1 질화막을 형성하는 단계, 상기 전체 구조 상에 단차를 제거하기 위한 절연막을 형성하는 단계, 상기 절연막을 선택적으로 식각하여 게이트 전극이 형성될 홀을 형성하는 단계, 상기 전체 구조 상부에 제2 질화막을 형성하는 단계, 상기 제2 질화막을 전면 식각하여 상기 홀 측면에 스페이서를 형성함과 동시에 상기 홀 바닥의 반도체 기판이 노출되도록 하는 단계, 상기 홀의 바닥에 게이트 절연막을 형성하는 단계, 상기 홀의 일부분에 전도막을 형성하는 단계, 상기 전도막에만 증착되는 선택 텅스텐 막을 형성하는 단계, 상기 산화막을 제거하는 단계, 상기 소자분리막 상에 형성된 제1 질화막을 제거하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 반도체 장치의 게이트 전극 형성 방법을 도시한 것이다.
먼저, 도 1a에 도시한 바와 같이 소정의 하부층이 형성된 실리콘 기판(11) 상에 소자분리를 위한 필드 산화막(12)을 형성한다.
다음으로, 도 1b에 도시한 바와 같이 상기 전체 구조 상에 제1 질화막(13)을 형성하고 상기 필드 산화막(12)에 의한 단차를 제거하기 위하여 유동성이 큰 산화막(14)막을 증착시킨다. 이어서, 상기 산화막(14) 상에 음성 감광막을 도포하고 종래의 게이트 전극을 형성하기 위한 마스크를 이용하여 상기 감광막을 패터닝하여 게이트 전극이 형성될 영역 상부의 상기 산화막(14)을 노출하는 감광막 패턴(15)을 형성한다.
다음으로, 도 1c에 도시한 바와 같이 상기 감광막 패턴(15)을 식각 장벽으로하여 상기 산화막(14)과 상기 제1 질화막(13)을 순차적으로 식각하여 게이트 전극이 형성될 홀(h)을 형성한다. 이어서 상기 감광막 패턴(15)을 02플라즈마로 제거하고 제2 질화막(16)을 얇게 증착한다.
다음으로, 도 1d에 도시한 바와 같이 상기 질화막(16)을 전면 식각하여 상기 홀(h) 측면에 스페이서(17)를 형성함과 동시에 활성영역을 노출하고, 상기 홀(h)의 바닥의 노출된 활성영역에 게이트 절연막(18)을 형성한다. 이어서, 게이트 전극을 형성하기 위하여 도핑된 폴리실리콘막(19)을 두껍게 형성한다. 여기서 상기 폴리실리콘막(19)을 상기 홀(A) 내부에 보이드 없이 형성한다.
다음으로, 도 1e에 도시한 바와 같이 상기 폴리실리콘막(19)을 전면식각하여 상기 폴리실리콘막(19)이 상기 홀(h) 내부에만 남도록 한다. 이어서, 도전층 위에만 증착되는 선택적 텅스텐(selective tungsten)막(20)을 증착시킨다.
다음으로, 도 1f에 도시한 바와 같이 습식공정으로 상기 산화막(14)을 제거한다, 이때 상기 스페이서(17)는 습식식각으로 인한 게이트 절연막의 손실을 막고, 상기 제1 질화막(13)은 필드산화막(12)을 보호하는 역할을 한다, 이어서, 상기 산화막(14)막이 완전히 제거되면 질화막과 산화막에 대한 식각선택비가 매우 큰 식각제로 전면 식각을 하여 필드산화막 상에 형성된 제1 질화막(13)을 비등방성 건식 식각 방법으로 제거한다. 이 과정에서 제2 질화막으로 상기 홀(h)의 측벽에 형성된 상기 스페이서(17)는 그대로 남게 된다.
본 발명은 55Å 두께 이하의 얇은 게이트 절연막 상에 게이트 전극을 형성하는 방법에 있어서 증착되는 막의 특성을 이용하는 것으로 식각 과정에서 야기되는 문제점을 극복할 수 있다. 또한 하부의 소자분리막에 의하여 발생하는 단차를 평탄화시킴으로써 간단한 마스크 공정을 실시하는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 4G 디램급 이상에서 0.20 ㎛ 이하의 미세 패턴 형성시 하부 구조의 차를 극복하여 보다 간단한 마스크 공정으로 실시할 수 있고, 도전체 물질 위에만 증착되는 선택적 텅스텐의 특성을 이용하여 게이트 전극을 형성하기 때문에 소자의 신뢰성을 향상시킬 수 있다. 또한, 게이트 전극의 측벽에 스페이서가 자동 정렬 방식으로 형성되므로 공정의 단계를 줄일 수 있다.
Claims (4)
- 소정의 하부층이 형성된 반도체 기판 상에 소자분리막을 형성하는 단계, 상기 전체 구조 상에 제1 질화막을 형성하는 단계, 상기 전체 구조 상에 단차를 제거하기 위한 절연막을 형성하는 단계, 상기 절연막을 선택적으로 식각하여 게이트 전극이 형성될 홀을 형성하는 단계, 상기 전체 구조 상부에 제2 질화막을 형성하는 단계, 상기 제2 질화막을 전면 식각하여 상기 홀 측면에 스페이서를 형성함과 동시에 상기 홀 바닥의 반도체 기판을 노출하는 단계, 상기 홀의 바닥에 게이트 절연막을 형성하는 단계, 상기 홀의 일부분에 전도막을 형성하는 단계, 상기 전도막에만 증착되는 선택 텅스텐 막을 형성하는 단계, 상기 산화막을 제거하는 단계, 상기 소자분리막 상에 형성된 제1 질화막을 제거하는 단계를 포함하여 이루어지는 반도체 장치의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 산화막을 제거하는 단계는 습식식각 공정으로 실시하는 반도체 장치의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 제1 질화막을 제거하는 단계는 건식식각을 전면에 실시하는 반도체 장치의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 게이트 절연막을 게이트 전극이 형성될 홀의 바닥에만 형성하는 반도체 장치의 게이트 전극 형성 방법.
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