KR920005347B1 - Fet의 게이트전극 미세패턴 형성방법 - Google Patents
Fet의 게이트전극 미세패턴 형성방법 Download PDFInfo
- Publication number
- KR920005347B1 KR920005347B1 KR1019890004573A KR890004573A KR920005347B1 KR 920005347 B1 KR920005347 B1 KR 920005347B1 KR 1019890004573 A KR1019890004573 A KR 1019890004573A KR 890004573 A KR890004573 A KR 890004573A KR 920005347 B1 KR920005347 B1 KR 920005347B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- gate electrode
- gate
- photosensitive material
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 19
- 238000000151 deposition Methods 0.000 claims abstract 3
- 239000000463 material Substances 0.000 claims description 25
- 239000004020 conductor Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 5
- 239000004642 Polyimide Substances 0.000 claims description 4
- 229920001721 polyimide Polymers 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 2
- 239000011521 glass Substances 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Weting (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
내용 없음.
Description
제1a도 및 제1b도는 종래기술에 의한 게이트전극 미세패턴 형성방법을 나타내는 단면도.
제2a도 및 제2b도는 종래기술의 일실시예에 의한 게이트전극 미세패턴 형성방법을 나타내는 단면도.
제3a도 내지 제3f도는 본 발명의 제조과정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 소자분리 산화막
3 : 게이트 산화막 4 : 게이트 전극용 전도물질
5 : 감광물질 6 : 산화막
7 : 산화막 스페이서 8 및 9 : 산화막
10 : 질화막 11 : 감광물질
12 : 소오스 및 드레인영역
본 발명은 고집적 반도체의 FET에 관한 것으로 특히, FET의 게이트전극의 미세패턴으로 짧은 채널(Short channEl)형성을 위한 FET 게이트 전극의 미세패턴 형성방법에 관한 것이다.
반도체 장치의 집적도 증가에 따라 일정한 칩크기(chip SizE)내에 보다 많은 수의 반도체 소자를 만들어야 하는데, 일반적으로 반도체 장치에 사용되는 소자중에 면적을 많이 차지하는 것을 주로 FET이다. 일정한 칩크기내에 보다 많은 수의 FET를 만들기 위해서는 게이트 전극의 선폭을 미세화함으로써 FET 게이트 전극의 크기를 줄여야 한다.
그러나, 사진현상 기술에 의해 형성되는 패턴의 미세화는 그 한계가 있고 그 한계치에 가까울수록 공정은 매우 까다롭게 된다. 또한, 사진현상 장치의 종류에 따라 패턴미세화 한계에 차이가 있고, 현재 대량생산에 사용되는 것에 비해 더 미세한 패턴을 형성할 수 있는 장치가 개발되고 있으나 그 장치의 가격이 비쌀 뿐만 아니라 그 장치를 운용하는 비용은 더 비싸게 되어 결과적으로 제조비용을 증가시키게 된다.
종래에는 게이트 전극의 미세한 선폭을 얻기 위해 사진식각 기술에 의해 게이트 전극을 형성한 후 등방성 식각으로 그 선폭을 줄이고자 하였다. 그러나 등방성 식각의 경우 전도물질내에서 결정조직에 따라 식각률 차이가 생겨 게이트 선폭의 균일도가 고르지 못하고, 또한 제조공정상 공정제어를 하기가 매우 까다로웠다.
종래의 또다른 방법으로, 게이트 영역에 홈 모양의 스텝을 만들어 그 측벽에 스페이서를 형성한후 게이트 전도물질을 침착하고 감광물질을 코팅하여 에치백 함으로써 처음 형성한 홈 크기보다 측벽에 형성된 스페이서 크기 만큼 줄어든 게이트 전극의 선폭을 얻는 방법을 사용하였다. 그러나 이 경우는 게이트 전극의 측면의 경사도가 완전 수직이지 못하고 네가티브 경사(NEgativE SlopE)가 생겨 차후 침착하는 물질의 스텝커버리지(StEp-covEragE) 문제가 발생되고, 또한 게이트 전극의 표면적이 커서 이로인해 회로내에서 기생 캐패시턴스(Parasitic capacitancE)가 증가하게 되며, 제조공정상 재현성이 떨어지게 되는 문제점이 있었다.
따라서, 본 발명은 게이트 영역에 홈 모양의 스텝(StEo)을 만들고 그 상부에 게이트 전도물질 및 산화막을 각각 침착하고 그 상부에 감광물질을 평탄화하게 코팅한 다음, 상기 산화막과 감광물질의 식각선택비를 동일하게하여 식각함으로서 홈의 하부에만 상기 산화막이 남게하고 상기 산화막을 마스크로 하여 상기 게이트 전도물질을 비등방성으로 식각하면 매우 미세한 선폭의 게이트 전극을 형성할 수 있는데, 이와같은 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 매우 균일한 게이트 선폭을 얻을 수 있고, 게이트 전극 측면의 경사도를 완전수직으로 할 수 있어 기생 캐패시턴스를 최소로 할 수 있으며, 제조공정상 공정제어를 쉽게하고, 공정의 재현성을 향상시킬 수 있다.
이하, 첨부한 도면을 참고하여 상세히 설명하면 다음과 같다.
제1a도 내지 제1b도는 종래의 기술에 따라 게이트 전극 미세패턴을 형성하는 방법을 나타낸 단면도로써, 제1a도는 실리콘기판(1) 일정 상부에 소자분리 산화막(2)을 형성하고, 중앙의 실리콘기판(1) 상부에는 게이트 산화막(3), 게이트 전도물질 및 감광물질(5)을 순차적으로 형성한 다음, 상기 감광물질(5)을 마스크 패턴공정으로 형성될 게이트전극 상부에 일정 부분만 남기고 제거하고, 등방성 식각으로 게이트 전도물질 및 게이트 산화막(3)을 식각하여 게이트 전극(4')을 형성한 상태의 단면도를 도시하고 있는데, 게이트 전도물질 및 게이트 산화막(3)의 두께 만큼 감광물질(5)측면에서 안쪽까지 게이트 전도물질 및 게이트 산화막(3)이 식각된 것을 알 수 있다.
제1b도는 상기 감광물질(5)을 완전히 제거하여 게이트 전극(4')을 형성한 상태의 단면도로써, 제1a도 공정에서 등방성 식각을 함으로 인하여 게이트 전도물질에서 식각율차이가 발생하며 선폭균일도가 고르지 못하는 문제점이 야기된다.
또한, 제2a도 내지 제2b도는 종래기술의 일실시예를 따라 게이트 전극 미세패턴을 형성하는 방법을 나타낸 단면도로써, 제1도와 같이 실리콘기판(1) 일정상부에 소자분리 산화막(2)을 형성하고, 전영역 상부에 산화막(6)을 형성한다음, 일정부분 상기 산화막(6)을 제거하여 홈을 형성하고, 홈측벽에 산화막 스페이서(7)를 형성한다음 홈 및 산화막(6)상부에 게이트 전도물질을 형성시켜 에치백(Etch back)공정으로 홈내부에만 게이트 전극(4')을 남기고 제거한 상태의 단면도인데, 여기서 상기 산화막(6) 및 산화막 스페이서(7)를 식각하여 게이트 전극(4')을 형성한 것이 제2b도이다.
상기의 제2b도는 게이트 전극(4')측벽이 실리콘 기판(1)에 수직으로 형성되지 않고 비스듬히 이루어져 후공정을 실시하기 어려울 뿐만아니라 게이트 전극(4')의 표면이 커서 기생캐패시턴스가 발생되는 또 다른 문제점이 발생한다.
이상의 설명한 종래공정의 문제점을 해결하고 게이트 전극 미세패턴을 형성하는 방법으로 제3a도 내지 제3F도에 나타낸 본 발명의 기술을 설명하고자 한다.
제3a도는 실리콘기판(1)일정상부에 소자분리 산화막(2)을 형성하고 전영역상부에 얇은 산화막(9)을 성장한후 질화막(10)을 침착한다음, 홈모양의 스텝(StEp)을 만들기 위한 산화막(6)을 일정두께 침착한 상태의 단면도이다.
제3b도는 홈모양의 스텝을 만들기 위해 게이트 영역의 일정부분의 산화막(6)과 질화막(10) 그리고 얇은 산화막(9)을 식각한 상태의 단면도이다.
제3c도는 게이트영역에 게이트 산화막(3)을 성장시키고, 게이트 전도물질(4)과 산화막(8)을 순서대로 침착한후 에치백 공정을 위한 감광물질(11)(또는 PolyimidE, 또는 SOG)을 평탄하게 도포한 상태의 단면도이다.
제3d도는 감광물질(11)(또는 PolyimidE, 또는 SOG)과 그 하부의 산화막(8)의 식각선택비(Etch SElEctivity)를 동일하게 하여 에치백 함으로써 홈내부에만 산화막(8)이 남도록한 상태의 단면도이다.
여기서 상기 감광물질(11)과 산화막(8)의 식각선택비를 동일하게 하는 것은 진공도가 50mTorr인 챔버내에 RF파워(PowEr)를 공급하되 웨이퍼에 약 -650V 정도를 인가하고 cHF3; 70 SccM, O2; 50 SccM 정도로 혼합하여 식각함으로써 이루어진다.
제3e도는 홈내부에 있는 산화막(8)을 마스크로 하여 노출된 게이트 전도물질(4)을 비등방성 식각으로 식각하여 게이트전극(4')을 형성한 상태의 단면도이다.
제3f도는 질화막(10) 및 게이트전극(4)을 식각 스토핑층으로하여 스텝(StEp)을 형성하기 위한 산화막(6)을 식각한후 다시 질화막(10)을 식각한 다음 소오스 및 드레인영역(12)에 불순물 주입을 한상태의 단면도이다.
본 발명의 일실시예로서 도면에 예시되지는 않았지만 게이트 전극 미세패턴을 형성하기 위하여, 상기의 제3b도의 공정후에 게이트 산화막(3)을 노출된 실리콘 기판(1)에 성장시키고 전영역 상에 게이트 전도물질(4)을 침착한후 감광물질(11)을 도포시킨다음, 스텝하부의 감광물질(11)만을 남기고 에치백 공정으로 제거하고 제3e도와 같이 감광물질(11)을 마스크층으로하여 상기 노출된 게이트 전도물질(4)을 식각한다음 제3f도와 같이 게이트 전극(4'), 산화막(9) 및 게이트 산화막(3)을 남기고 제거하고 소오스 및 드레인영역(12)을 형성할 수 있다.
상기한 설명과 같이 본 발명의 제조방법을 사용함으로써 사진식각 기술에 의한 게이트전극 한계치보다도 더 미세한 게이트전극의 선폭을 얻을수 있으며 제조공정도 쉽게 할 수 있어서 공정의 재현성을 향상시킬 수 있고, 게이트 전극의 측면이 수직에 가가운 전극을 얻을 수 있는 커다란 효과가 있다.
Claims (5)
- FET 게이트 전극의 미세패턴 형성방법에 있어서, 실리콘 기판(1)의 일정상부에 소자분리 산화막(2)을 형성하고 노출된 실리콘기판(1)상에 얇은 산화막(9), 질화막(10) 및 산화막(6)을 순차적으로 형성하는 공정단계와, 게이트 전극이 형성될 부분에 상기 산화막(6), 질화막(10) 및 산화막(9)을 식각하여 홈모양의 스텝을 형성하는 단계와, 노출된 실리콘기판(1) 상부에 게이트 산화막(3)을 형성하고 전체적으로 게이트 전도물질(4)을 침착한 후, 그 상부에 산화막(8) 및 감광물질(11)을 차례로 형성하는 단계와, 상기 감광물질(11) 및 산화막(8)을 에치백 공정으로 제거하되 스텝하단에만 상기 산화막(8)이 남도록 모두 제거한 후 이를 게이트전극 마스크층으로 한상태에서 노출된 게이트 전도물질(4)을 식각하여 게이트전극(4')을 형성하는 단계 및, 상기 산화막(6) 및 게이트전극 마스크용 산화막(8)을 식각하고 상기 질화막(10)을 식각하는 단계로 이루어지는 것을 특징으로 하는 FET 게이트전극의 미세패턴 형성방법.
- 제1항에 있어서, 게이트전극 미세패턴 형성방법으로, 게이트 전도물질(4)을 침착한 후 그 상부에 산화막(8) 및 감광물질(11)을 차례로 형성단계를 상기 게이트 전도물질(4)을 침착한후 그 상부에 감광물질(11)만을 형성하는 단계로하고, 그후 상기 감광물질(11)을 에치백 공정으로 스텝하단에만 남기고 제거한후, 남은 감광물질(11)을 게이트전극 마스크층으로 한상태에서 노출된 게이트 전도물질(4)을 식각하여 게이트전극(4')을 형성하는 단계를 포함하는 것을 특징으로 하는 FET 게이트전극의 미세패턴 형성방법.
- 제1항 또는 제2항에 있어서, 상기 감광물질(11)을 폴리이마이드(PolyimidE)로 대치하여 형성하는 것을 특징으로 하는 FET게이트전극의 미세패턴 형성방법.
- 제1항 또는 제2항에 있어서, 상기 감광물질(11)을 SOG(Spin-On-Glass)로 대치하여 형성하는 것을 특징으로 하는 FET게이트전극의 미세패턴 형성방법.
- 제1항에 있어서, 상기 산화막(8) 및 감광물질(11)을 에치백 공정으로 제거하는 공정은 감광물질(11)과 산화막(8)의 식각 선택비(Etch SElEctivity)를 동일하게 선택하여 식각하는 것을 특징으로 하는 FET게이트전극의 미세패턴 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890004573A KR920005347B1 (ko) | 1989-04-07 | 1989-04-07 | Fet의 게이트전극 미세패턴 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890004573A KR920005347B1 (ko) | 1989-04-07 | 1989-04-07 | Fet의 게이트전극 미세패턴 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900017103A KR900017103A (ko) | 1990-11-15 |
| KR920005347B1 true KR920005347B1 (ko) | 1992-07-02 |
Family
ID=19285166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890004573A KR920005347B1 (ko) | 1989-04-07 | 1989-04-07 | Fet의 게이트전극 미세패턴 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR920005347B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413043B1 (ko) * | 1997-06-26 | 2005-05-24 | 주식회사 하이닉스반도체 | 반도체 장치의 게이트 전극 형성 방법 |
-
1989
- 1989-04-07 KR KR1019890004573A patent/KR920005347B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900017103A (ko) | 1990-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2661089B2 (ja) | 材料層の平坦化方法 | |
| US5308784A (en) | Semiconductor device and method for making the same | |
| US6740574B2 (en) | Methods of forming DRAM assemblies, transistor devices, and openings in substrates | |
| US5227014A (en) | Tapering of holes through dielectric layers for forming contacts in integrated devices | |
| US6380588B1 (en) | Semiconductor device having uniform spacers | |
| KR920005347B1 (ko) | Fet의 게이트전극 미세패턴 형성방법 | |
| KR100280539B1 (ko) | 반도체 장치 제조방법 | |
| KR950006311B1 (ko) | Soi구조를 갖는 반도체 장치 제조방법 | |
| KR0166824B1 (ko) | 반도체 소자의 제조방법 | |
| KR100307541B1 (ko) | 모스 트랜지스터 제조방법 | |
| US6451706B1 (en) | Attenuation of reflecting lights by surface treatment | |
| KR100256809B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR980012266A (ko) | 반도체장치의 소자분리방법 | |
| KR100256808B1 (ko) | 반도체소자의 미세패턴 형성방법 | |
| KR100302616B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR920007356B1 (ko) | 트렌치(trench)를 이용한 소자간 격리방법 | |
| KR100498436B1 (ko) | 전계효과트랜지스터소자의트랜치의측벽이온주입방법 | |
| KR100336766B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR0131731B1 (ko) | 반도체소자 제조방법 | |
| KR100259822B1 (ko) | 반도체 소자 제조방법 | |
| JPH05152342A (ja) | 電界効果トランジスタの製造方法 | |
| KR100275940B1 (ko) | 반도체장치의층간절연층형성방법 | |
| KR0167884B1 (ko) | 에스오아이 금속 산화물 실리콘 전계 효과 트랜지스터 아이솔레이션 방법 | |
| KR100206962B1 (ko) | 수직형 채널을 갖는 트랜지스터 제조방법 | |
| KR19990050380A (ko) | 수직 채널 트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050621 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |