KR900017103A - Fet의 게이트전극 미세패턴 형성방법 - Google Patents

Fet의 게이트전극 미세패턴 형성방법 Download PDF

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Abstract

내용 없음.

Description

FET의 게이트전극 미세패턴 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3a도 내지 제3f도는 본 발명의 제조과정을 나타내는 단면도.

Claims (5)

  1. FET 게이트 전극의 미세패턴 형성방법에 있어서, 실리콘 기판(1)의 일정상부에 소자분리 산화막(2)을 형성하고 노출된 실리콘기판(1)상에 얇은 산화막(9), 질화막(10) 및 산화막(6)을 순차적으로 형성하는 공정단계와, 게이트 전극이 형성될 부분에 상기 산화막(6), 질화막(10) 및 산화막(9)을 식각하여 홈모양의 스텝을 형성하는 단계와, 노출된 실리콘기판(1) 상부에 게이트 산화막(3)을 형성하고 전체적으로 게이트 전도물질(4)을 침착한 후, 그 상부에 산화막(8) 및 감광물질(11)을 차례로 형성하는 단계와, 상기 감광물질(11) 및 산화막(8)을 에치백 공정으로 제거하되 스텝하단에만 상기 산화막(8)이 넘도록 모두 제거한 후 이를 게이트전극 마스크층으로 한상태에서 노출된 게이트 전도물질(4)을 식각하여 게이트전극(4')을 형성하는 단계 및, 상기 산화막(6) 및 게이트전극 마스크용 산화막(8)을 식각하고 상기 질화막(10)을 식각하는 단계로 이루어지는 것을 특징으로 하는 FET 게이트전극의 미세패턴 형성방법.
  2. 제1항에 있어서, 게이트전극 미세패턴 형성방법으로, 게이트 전도물질(4)을 침착한 후 그 상부에 산화막(8) 및 감광물질(11)을 차례로 형성단계를 상기 게이트 전도물질(4)을 침착한후 그 상부에 감광물질(11)만을 형성하는 단계로하고, 그후 상기 감광물질(11)을 에치백 공정으로 스텝하단에만 남기고 제거한후, 남은 감광물질(11)을 게이트전극 마스크층으로 한상태에서 노출된 게이트 전도물질(4)을 식각하여 게이트전극(4')을 형성하는 단계를 포함하는 것을 특징으로 하는 FET 게이트전극의 미세패턴 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 감광물질(11)을 폴리이마이드(PolyimidE)로 대치하여 형성하는 것을 특징으로 하는 FET게이트전극의 미세패턴 형성방법.
  4. 제1항 또는 제2항에 있어서, 상기 감광물질(11)을 SOG(Spin-On-Glass)로 대치하여 형성하는 것을 특징으로 하는 FET게이트전극의 미세패턴 형성방법.
  5. 제1항에 있어서, 상기 산화막(8) 및 감광물질(11)을 에치백 공정으로 제거하는 공정은 감광물질(1)과 산화막(8)의 식각 선택비(Etch SElEctivity)를 동일하게 선택하여 식각하는 것을 특징으로 하는 FET게이트전극의 미세패턴 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890004573A 1989-04-07 1989-04-07 Fet의 게이트전극 미세패턴 형성방법 KR920005347B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100413043B1 (ko) * 1997-06-26 2005-05-24 주식회사 하이닉스반도체 반도체 장치의 게이트 전극 형성 방법

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KR100413043B1 (ko) * 1997-06-26 2005-05-24 주식회사 하이닉스반도체 반도체 장치의 게이트 전극 형성 방법

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