KR19980079508A - 플라스틱 기판 상에 제조된 박막 트랜지스터 - Google Patents
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Abstract
본 발명은 게이트 전극, 게이트 절연층, 게이트 절연층 상단에 증착된 반도전(半導電)(semiconducting) 채널층, 채널층 상에 위치하는 절연 캡슐화층(encapsulation layer), 소스 전극, 드레인 전극, 및 소스 및 드레인 전극 각각의 아래에서 최소한 채널층과 접촉하는 콘택층을 합체하며 또 상기 각각의 구성 요소들이 모두 플라스틱 기판 상에 놓인 박막 트랜지스터를 개시한다. 낮은 유리 전이 온도(glass transition temperature)를 가지는 플라스틱을 기판으로서 사용하는 것을 가능하게 함으로써, 종래의 유리 기판 상에 제조된 디스플레이보다 더 큰 유연성(flexibility)을 가지며, 무게가 가볍고, 또 충격에 보다 잘 견디는 이미지 표시(imaging)용 정보 디스플레이 및 감광성 어레이(light sensitivity array)와 같은 대면적 전자장치(large area electronics)에서 박막 트랜지스터가 사용될 수 있다. 박막 트랜지스터는 플라스틱 기판이 가시광선 스펙트럼(visible spectrum)에서 투명한 액티브 매트릭스 액정 디스플레이(active matrix liquid crystal display)에 유용하게 사용된다. 후속 처리 공정 이전에 플라스틱 기판의 표면을 코팅하기 위해 고분자 캡슐화막(polymeric encapsulation film)을 사용하고 또 박막 트랜지스터 구조의 증착을 위해 신규한 저온 처리 공정을 사용함으로써 상기와 같은 플라스틱을 사용하는 것이 가능해진다.
Description
본 발명은 이미지 표시용 정보 디스플레이 및 감광성 어레이와 같은 대면적(大面積) 전자 장치에서 사용되는 특히 박막 트랜지스터에 관한 것이다. 보다 상세하게, 본 발명은 플라스틱 기판 상에 제조됨으로써 종래의 유리 기판 상에 제조된 디스플레이보다 더 큰 유연성을 가지며, 무게가 가볍고 또 충격에 보다 잘 견디는 디스플레이를 제공하는 박막 트랜지스터에 관한 것이다.
박막 트랜지스터(TFT)는 이미지 표시용 정보 디스플레이 및 감광성 어레이와 같은 많은 대면적 전자 장치에 사용된다. 디스플레이 및 이미지 표시 어레이에서는 TFT가 스위치로서 사용된다. 이러한 TFT가 가장 일반적으로 응용되는 분야로는 랩탑 컴퓨터에서 바람직한 디스플레이인 액티브 매트릭스 액정 디스플레이(AMLCD)가 있다. 상기와 같은 디스플레이에서는 디스플레이 소자 어레이가 수평 및 수직 버스 바(bus bar)를 통해 TFT와 함께 상호접속될 수 있다. 예를 들어, 상기와 같은 디스플레이에서는 다수의 TFT들로 이루어진 하나의 로우(row)의 게이트들은 수평 버스 바에 접속되는 반면에, 소스들은 수직 버스 바에 접속된다. 전압이 소정의 수평 버스 바 및 소정의 수직 버스 바에 인가되는 경우, 특정 TFT를 형성하는 게이트, 소스 및 드레인들에 에너지가 공급(energizing)된다. 액정 디스플레이의 경우, 에너지가 공급된 트랜지스터에 대응하는 액정 부분이 투명해져 디스플레이 뒷면에 있는 광원(source)으로부터 방출되는 광(光)이 상기 액정 부분을 통과할 수 있게 된다.
보다 구체적으로, 액티브 매트릭스 디스플레이의 경우 TFT는 전류를 온(on) 및 오프(off) 스위칭시킨다. 온 상태인 경우, 전류가 흘러 디스플레이의 개별 픽셀과 관련된 커패시터를 소망(所望) 전압까지 충전(charge)시킨다. 오프 상태인 경우, 커패시터는 격리되어 픽셀이 다음에 어드레싱(addressing)될 때까지 선택된 충전 상태를 유지한다. 전압 레벨은 픽셀과 관련된 액정을 통하여 투과되는 광량(光量)을 결정한다(즉, 그레이 레벨(gray level)을 결정함). 광 이미징(light imaging) 어레이(센서(sensor))의 경우, TFT는 역시 전류를 온 및 오프 스위칭시킨다. 오프 상태인 경우, 감광 다이오드로부터 커패시터가 충전된다(광량이 클수록 충전량도 많아짐). TFT가 온 상태인 경우, 형성된 충전(built-up charge)이 판독되어 어드레싱 회로에 전달된다. 충전량은 인텐시티(intensity)(즉, 그레이 레벨)를 결정한다. 상이한 설계의 이미징 어레이인 경우, TFT는 감광성 저항(photosensitive resistor)을 어드레싱하는데 사용된다. TFT에 기초한 화학적 센서(chemical sensor)도 역시 가능하다.
2개의 일반적인 TFT 구조가 도 1에 도시된다. 도 1a를 참조하면, TFT (10)은 에치 스토퍼(etch-stopper) 구조를 가지며 또 유리판 (12) 상에 형성된다. 게이트 금속 (14)는 게이트 유전체 (20)을 가로질러 게이트 전압을 인가한다. 전류는 콘택층 (26)을 통하여 소스 전극 (16)과 드레인 전극 (18) 사이의 채널층 (22)(비정질(非晶質)(amorphous) 또는 다결정 실리콘(polycrystalline silicon)) 내로 흐른다. 부식 방지 절연체(passivating insulator) (24)는 소스 (16) 및 드레인 (18)을 분리시키며, 공기에 의해 열화(atmospheric degrading)되는 것을 방지한다.
도 1b에서, TFT (30)은 백 채널 컷(back channel cut) 구조를 가지며 유리판 (32) 상에 형성된다. 게이트 금속 (34)는 게이트 유전체 (40)을 가로질러 게이트 전압을 인가한다. 전류는 콘택층(contact layer) (46)을 통하여 소스 전극 (36)과 드레인 전극 (38) 사이의 채널층 (42)(비정질(非晶質) 또는 다결정 실리콘) 내로 흐른다. 부식 방지 절연체 (44)는 소스 (36) 및 드레인 (38)을 분리시키며, 공기에 의해 열화되는 것을 방지한다.
지금까지 위에서 설명한 디스플레이 및 광 센서들은 유리 기판 상에 제조되었으며 또 약 250-400 ℃ 사이의 공정 처리 온도가 요구된다. 예를 들어, 질화규소층 (20), (24), (40) 및 (44)와 수소화된 비정질 규소(a-Si:H)층 (22), (42)들은 통상 플라즈마 강화형 화학 증기 증착(PE CVD) 방법에 의해 증착되며 통상 PE CVD 단계가 수행되는 동안의 증착 온도는 250 ℃를 초과한다. 따라서, 평면 정보 시스템(flat information system)으로 가능한 것은 모두 비교적 무겁고 깨지기 쉬운(fragile) 것들이었다. 만일 무게가 더 가볍고, 충격(파손(shatter))에 잘 견디며, 또 큰 유연성을 갖는 디스플레이를 만들 수 있다면 매우 바람직할 것이다. 커브형 디스플레이(curved display)에서는 사용자가 머리에 디스플레이 장치를 착용하지 않고서도 가상 현실(virtual reality)을 경험할 수 있으며, 커브형 광 센서(curved photosensor)에서는 센서 어레이를 이동하지 않으면서도 한 번에 많은 방향으로부터 디지털 이미지를 검출하는 것이 가능하다. 충격에 잘 견디고 무게가 가벼운 디스플레이는 랩탑 컴퓨터 및 개인 내비게이션 시스템(personal navigation system)과 같은 휴대용 인포메이션 제품(portable information product)용 장치들을 가능케 하는 핵심(key)이다.
액티브 매트릭스 액정 디스플레이(AMLCD) 제조시 한 번에 다수의 디스플레이를 제조함으로써 디스플레이당 원가(cost)를 감소시키기 위하여 점점 더 큰 유리판(glass sheet)이 사용된다. 얇은 플라스틱 기판 및 연속한 롤-투-롤(roll-to-roll) 제조 방법을 사용할 수 있다면, AMLCD 제조 원가를 크게 감소시킬 수 있을 것이다.
플라스틱 기판 상에 TFT를 제조하기 위하여는 다음의 문제들이 해결되어야 한다. 상업적으로 판매되는 투명 플라스틱은 반도체 장치를 제조하는데 사용되는 표준적 화학물질(standard chemicals)중의 상당수에 의해 용해(dissolve), 연화(soften) 또는 침식(attack)되므로, 플라스틱 기판은 강산(strong acid)(불화수소(HF) 포함), 염기(base) 및 탄화수소계 용제(hydrocarbon solvent)에 대해 잘 견딜 수 있게 제조되어야 한다. 비용이 비싸지 않은 투명 플라스틱(clear plastic)은 (통상 약 250-350 ℃ 사이의) TFT 제조를 위한 표준 처리 공정 온도에서 연화 또는 분해된다. 모든 플라스틱은 통상 유리의 10 배에 해당하는 열팽창 계수(coefficient of thermal expansion: CTE)를 가지기 때문에, 플라스틱 상에 형성된 다층 TFT 구조는 기판의 열팽창에 기인하여 표준 처리 공정 온도에서 적층체가 분해되기 쉽다.
지금까지 상기 문제들에 대한 해결책은 진전되지 못하고 있다. 본 발명은 상기 문제들에 대한 해결책을 제시하며 또 플라스틱 기판 상의 3가지 예시적인 TFT 구조를 개시한다.
본 발명은 게이트 전극, 게이트 절연층, 게이트 절연층 상단에 증착된 반도전(半導電)(semiconducting) 채널층, 채널층 상에 위치하는 절연 캡슐화층(encapsulation layer), 소스 전극, 드레인 전극, 및 소스 및 드레인 전극 각각의 아래에서 최소한 채널층과 접촉하는 콘택층을 포함하며, 또 상기 각각의 구성 요소들이 모두 플라스틱 기판 상에 놓인 박막 트랜지스터를 개시한다. 낮은 유리 전이 온도(glass transition temperature)를 가지는 플라스틱을 기판으로서 사용하는 것을 가능하게 함으로써, 종래의 유리 기판 상에 제조된 디스플레이보다 더 큰 유연성(flexibility)을 가지며, 무게가 가볍고, 또 충격에 보다 잘 견디는 이미지 표시(imaging)용 정보 디스플레이 및 감광성 어레이(light sensitivity array)와 같은 대면적(大面積) 전자장치에 박막 트랜지스터가 사용될 수 있다. 박막 트랜지스터는 플라스틱 기판이 가시광선 스펙트럼(visible spectrum)에서 투명한 액티브 매트릭스 액정 디스플레이(active matrix liquid crystal display)에 유용하게 사용된다.
후속 처리 공정 이전에 플라스틱 기판의 표면을 코팅하기 위한 고분자 캡슐화막(polymeric encapsulation film)을 사용하고 또 박막 트랜지스터 구조의 증착을 위한 신규한 방법을 사용함으로써 상기와 같은 플라스틱을 사용하는 것이 가능해진다.
상기한 본 발명의 장점 및 다른 장점들은 첨부 도면들과 관련하여 행해진 다음의 설명으로부터 보다 잘 이해될 것이다.
도 1a는 종래 기술의 에치-스토퍼(etch-stopper) TFT의 단면도.
도 1b는 종래 기술의 백 채널 컷(back channel cut) TFT의 단면도.
도 2는 본 발명의 에치-스토퍼 TFT의 단면도.
도 3은 본 발명의 백 채널 컷 TFT의 단면도.
도 4는 도전성 고분자 전극(conducting polymer electrode)을 가지는 본 발명의 반전 스태거형(inverted, staggered) 에치 스토퍼 TFT의 단면도.
도 5는 2,670 옹스트롬(Angstrom) 두께의 질화규소(SiNitride)층을 가지며 면적이 0.053 ㎠인 알루미늄 게이트 커패시터(capacitor)에 대한 전류 대 전압 그래프.
도 6은 PE CVD 반응기(reactor) 내에서의 H2/SiH4비율에 대한 수소화된 비정질 규소(a-Si:H) 층의 도전성 비율(포토/다크(photo/dark: Ph/Dk))을 도시한 그래프.
도 7a는 도 2에 따른 TFT인 경우 3가지 게이트 값에 대한 드레인 전류(ID) 대 드레인-소스 전압(VDS) 그래프.
도 7b는 도 2에 따른 TFT인 경우 1 V(곡선 a) 및 10 V(곡선 b)인 드레인-소스 전압(VDS)에 대한 로그 스케일의 드레인 전류(ID) 대 게이트 전압(VG) 그래프.
* 도면의 주요부분에 대한 부호의 설명
50 : TFT 구조 52 : 기판
54 : 캡슐화막 56 : 게이트 금속
58 : 게이트 유전체(절연층) 60 : 반도전(半導電) 채널층
62 : 절연 캡슐화층 64 : 콘택층
66 : 금속 박막층
본 발명에 의하면 플라스틱 기판 상에 TFT 구조를 제조하는 것이 가능하다. 도 2는 플라스틱 기판 (52) 상에 제조된 반전(反轉)된 스태거형(staggered) 에치 스토퍼 TFT 구조 (50)을 도시한다. 플라스틱을 보호하는 것은 비정질 캡슐화막 (54)인데, 이는 기판 (52)의 상단, 하단 및 에지를 둘러싸고 있다. 플라스틱 기판 (52)에 사용될 수 있는 적절한 플라스틱은 GE Plastics사로부터 구입 가능한 LEXAN(TM)과 같은 폴리카보네이트(polycarbonate) 및 Hoechst Celanese사로부터 구입 가능한 TOPAS(TM)또는 BF Goodrich사로부터 구입 가능한 Zeonex(TM)와 같은 고리형 올레핀 공중합체(cyclic olefin copolymer)이다. 상기와 같은 투명 플라스틱(즉, 전체 가시광선 스펙트럼의 90 % 이상을 투과시킴)은 약 120 ℃와 200 ℃ 사이의 유리 전이 온도(glass transition temperature: Tg)를 가진다. 용융 온도(melting temperature)도 역시 가지는 재료들인 경우(예를 들어, 준결정성 플라스틱(semi-crystalline plastic)), 그 용융 온도는 유리 전이 온도보다 더 높다. 어느 경우에도, 상기 온도들은 통상의 붕화규소 윈도우 유리(borosilicate window glass)의 유리 전이 온도(Tg≒ 600-700 ℃)에 비해 낮은 온도이며, 또 낮은 유리 전이 온도를 가지는 플라스틱을 사용한다는 점이 본 발명의 신규한 점이다. 본 발명에서는 약 200 ℃보다 높은 유리 전이 온도를 가지는 불투명한 플라스틱(opaque plastic)도 역시 사용 가능하다. 상기 불투명한 플라스틱들도 예를 들어 특히 붕화규소 윈도우 유리와 비교해 낮은 유리 전이 온도를 가진다.
캡슐화막 (54)는 다음의 특성을 모두 가져야 한다. 상기 캡슐화막 (54)는 전기적으로 절연성을 가져야 하며, (AMLCD의 경우) 가시광선 스펙트럼에서 투명하고, (강산, 강염기 및 용재를 포함하는) 공정 화학 물질에 대해 잘 견딜 수 있어야 하며, 긁힘(scratching)에 잘 견디고, 매끄럽고 핀-홀이 없어야 하며(pin-hole free), 또 약 125-150 ℃에 달하는 가열 공정(thermal cycling) 동안 플라스틱 기판에 양호하게 부착되어야 한다. GE Silicones사로부터 구입 가능한 열경화형(thermally cured) SHC 1200 Hard Coat 및 자외선 경화형(ultraviolet cured) UVHC 8558 Hard Coat 및 Metroline Industries사로부터 구입 가능한 Vitrinite(TM)가 상기 언급된 특성을 가진다. 또한, Hard Coat를 도포하기 전에 기판을 마련하기 위하여 GE Silicones사의 SHP 401 프라이머(primer)를 사용하므로써, GE Silicones사의 Hard Coat가 잘 부착될 수 있다는 것도 알려져 있다. 캡슐화막 (54)는 (GE Silicones사의 Hard Coat들을) 디핑 또는 스핀 코팅(dipping or spin coating) 또는 (Vitrinite를) 진공 코팅하여 도포될 수 있다.
도 2에서, 게이트 금속층 (56)(게이트 전극)이 증착되어 패터닝(patterning)된다. 게이트 전극을 형성하는데 사용될 수 있는 금속들은 Cr, Ta, Mo, W, 및 Cu와 이들의 합금이며, 현재 널리 쓰이는 바람직한 금속은 Cr이다. M이 상기 나열된 금속들로부터 선택되는 경우 Cr/M/Cr의 층형 구조(layered structure)(3층임)가 사용 가능하며, 현재 널리 쓰이는 바람직한 금속 구조는 크롬이 입혀진 알루미늄(Cr/Al/Cr)이다. Ti/M/Ti로 된 3층 구조도 역시 사용 가능하다. 게이트 금속 (56)이 구비되고 캡슐화막 (54)로 둘러싸인 기판 (52)는 반응기 내에 위치되어 층 (58), (60) 및 (62)들이 순차적으로 증착된다. 층 (58)은 바람직하게는 비정질 질화규소인 게이트 유전체(절연층)이며, 이는 아래에서 설명되는 본 발명의 바람직한 질화규소의 PE CVD 공정에 의해 약 125 ℃ 이상의 온도에서 증착된다. 층 (60)은 본 발명에서는 수소화된 비정질 규소(hydrogenated amorphous Si)(a-Si:H)인 반도전성 채널층이며, 이는 아래에서 설명되는 본 발명의 바람직한 수소화된 비정질 규소(a-Si:H) PE CVD 공정에 의해 약 125 ℃ 이상의 온도에서 증착된다.
층 (62)는 층 (58)을 형성하는데 사용되는 PE CVD 공정과 동일한 공정에 의해 증착될 수 있는 비정질 질화규소로 된 절연 캡슐화층이다. 그 다음으로 층 (62)는 리쏘그라피 방법으로(lithographically) 패터닝된다. 그 다음으로 콘택층(contact layer) (64)가 증착된다. 콘택층 (64)는 바람직하게는 인(燐)이 도핑된 수소화된 비정질 규소(a-Si:H)인 n-형 반도체이며, 이는 PE CVD와 같은 적절한 공정에 의해 형성된다. 경우에 따라서, 층 (64)는 마그네슘 또는 이트륨(yttrium)과 같은 낮은 일 함수(work function)를 갖는 금속일 수 있다. 그 다음으로 알루미늄, 크롬 또는 탄탈륨(tantalum)과 같은 금속 박막(metal thin film)으로 된 층 (66)은 증발(evaporation) 또는 스퍼터링(sputtering)에 의해 증착된다. 그 다음으로 층 (64) 및 (66)은 리쏘그라피 방법으로 패터닝된다. 부식 방지층(도시하지 않음)이 장치 (50)의 상부에 부가될 수 있다.
백 채널 컷(back channel cut) TFT인 제 2 구조 (70)이 도 3에 도시된다. 층 (72), (74), (76), (78), (80), (84) 및 (86)들은 각각 상기에서 설명한 장치 (50)의 층 (52), (54), (56), (58), (60), (64) 및 (66)과 동일한 공정과 동일한 재료로 형성된다. 층 (84) 및 (86)이 층 (86)을 노출시키도록 리쏘그라피 방법으로 증착되어 패터닝된 후 절연 캡슐화층 (82)가 증착되어 패터닝된다. 부식 방지층(도시하지 않음)은 장치 (70)의 상부에 증착될 수 있다.
도 4는 투명 플라스틱 기판 (92) 상에 제조된 도전성 고분자 전극을 가지는 반전 스태거형 에치-스토퍼 TFT (90)을 도시한다. 플라스틱을 보호하기 위하여, 상단 및 하단 표면과 측면을 둘러싸는 비정질 캡슐화막 (94)가 사용된다.
도 4에서, 게이트층 (96)(게이트 전극)은 도전성 고분자이다. 층 (96)으로 사용하기에 적합한 도전성 고분자 게이트 재료로는 예를 들어 폴리아닐린(polyaniline), 폴리아세틸렌(polyacetylene) 및 폴리페닐렌비닐렌(polyphenylenevinylene) 등이 있다. 고분자 게이트 (96)은 처리 공정이 이루어지는 동안 층 (98)에 의해 보호된다. 이러한 보호층으로 바람직한 재료는 약 1000 Ω-㎝ 이하의 비저항(resistivity), 바람직하게는 약 10-100 Ω-㎝의 비저항을 가지는 도핑된 N-형 수소화된 비정질 규소(a-Si:H) 또는 얇은 크롬층이 사용된다. 층 (98)은 얇고 도전성을 가져야 하며 또 기계적으로 강해야 한다. 기판 (92)에 층 (94) (96) 및 (98)들이 처리된 후 그 결과물은 적절한 반응기 내에 위치되어 층 (100), (102) 및 (104)들이 순차적으로 증착된다. 층 (100)은 바람직하게는 층 (58)을 형성하는데 사용되는 공정과 동일한 공정에 의해 약 125 ℃에서 증착되는 비정질 질화규소인 게이트 유전체이다. 층 (102)는 층 (60)을 형성하는데 사용되는 공정과 동일한 공정에 의해 약 125 ℃에서 증착되는 수소화된 비정질 규소(a-Si:H) 채널층이다.
층 (104)는 절연 캡슐화층인데 층 (100)을 형성하는데 사용되는 PE CVD 공정과 동일한 공정에 의해 증착될 수 있다. 그 다음으로 층 (104)가 리쏘그라피 방법에 의해 패터닝된다. 그 다음으로 콘택층 (106)이 증착된다. 층 (106)은 바람직하게는 인으로 도핑된 수소화된 비정질 규소(a-Si:H)인 n-형 반도체이며, 이는 PE CVD와 같은 적절한 증착 공정에 의해 형성된다. 경우에 따라서, 층 (106)은 마그네슘 또는 이트륨과 같은 낮은 일함수를 갖는 금속일 수 있다. 그 다음으로 도전성 고분자로 된 층 (108)이 스핀-온(spin-on) 또는 딥 코팅(dip coating) 공정에 의해 증착된 후 고분자(polymer) 내의 용제(solvent)가 증발된다. 그 다음으로 층 (106) 및 (108)이 리쏘그라피 방법에 의해 패터닝된다.
도 2, 도 3 및 도 4의 유전층들은 각각 참조번호 (58)과 (62), (78)과 (82), 및 (100)과 (104)로 표시된다. 상기 막들은 절연성을 가져야 하며, 누설 전류 밀도는 약 1×10-8Amps/㎠보다 작고 또 브레이크다운(breakdown) 전기장은 5 MV/㎝보다 큰 특성을 가져야 한다. 또한, 상기 막들은 150 ℃보다는 작은 처리 공정 온도, 바람직하게는 약 125 ℃ 이하의 처리 공정 온도에서 증착되어야 한다. 하나의 적절한 공정의 예로는 아래에서 설명되는 본 발명의 저온 질화규소 PE CVD 공정이 있다.
도 2, 도 3 및 도 4의 비정질 규소층들은 참조번호 (60), (80) 및 (102)로 각각 표시된다. 상기 막들은 1016/㎤ 이하 정도의 중간-갭 결함 밀도(mid-gap defect density)를 가지는 반도전성을 가져야 한다. 또한, 상기 막들은 150 ℃미만인 처리 공정 온도, 바람직하게는 약 125 ℃ 이하의 처리 공정 온도에서 증착되어야 한다. 하나의 적절한 공정의 예로는 아래에서 설명되는 특히 저온으로 행해지는 수소화된 비정질 규소(a-Si:H) PE CVD 공정이 있다.
유전체층 (58), (62), (78), (82), (100) 및 (104)를 증착하기 위한 신규한 플라즈마 강화형 화학 증기 증착(PE CVD) 공정이 질화규소 공정 다음에 행해진다. 유전체는 비정질 Si, N, H의 합금이 될 수 있다. 바람직한 공정은 0.1 내지 1 Torr(최적 압력은 0.6 Torr) 범위의 압력을 갖는 혼합 기체(gas mixture) 내에서 125 ℃ 온도 상태에서 패터닝된 게이트층을 포함하는 플라스틱 기판을 반응기에 위치시키는 것이다. 혼합 기체는 헬륨, 질소, 암모니아 및 실란(silane)을 포함하며, 전체 개스 흐름은 약 500 sccm 내지 2000 sccm 사이이다(최적값은 약 875 sccm). 헬륨/실란의 경우, 그 유량비(流量比)(flow ratio)는 약 20/1 내지 100/1 사이의 값으로, 바람직하게는 약 60/1이며, 질소/실란의 경우는 유량비가 약 15/1 내지 25/1 사이의 값으로, 바람직하게는 약 20/1이고, 또 암모니아/실란의 경우는 유량비가 약 1.2/1 내지 2/1인 값으로, 바람직하게는 1.5/1이다. 바람직한 RF 전력/면적은 약 0.05 Watts/㎠이고, 0.03 내지 0.1 Watts/㎠ 범위도 가능하다. 본 발명의 공정을 사용하여 2,670 옹스트롬 두께를 가지는 질화규소 유전체막을 구비한 알루미늄 게이트 커패시터 구조(Al/질화규소/Al)가 형성되었다. 상기 커패시터는 6.4 MV/㎝의 브레이크다운 전기장 및 1.1 MV/㎝의 전기장에서 6 × 10-9Amps/㎠인 누설 전류를 나타내었다. 도 5는 상기 커패시터의 경우의 누설 전류(곡선 (120)) 및 전류 브레이크다운(곡선 (122))를 도시하는데, 이 경우 6.4 MV/㎝에서 브레이크다운이 발생한다. 상기 데이터들은 본 발명의 신규한 저온 PE CVD 공정이 상이한 개스 혼합체 및 다른 공정 파라메타들을 사용하며 보다 고온에서 행해지는 PE CVD 공정에 의해 형성된 특성과 동등한 유전 특성을 가지는 질화규소를 증착시킬 수 있음을 나타낸다.
수소화된 비정질 규소(a-Si:H) 채널층 (60), (80) 및 (102)를 증착시키기 위한 신규한 PE CVD 공정은 다음과 같다. 바람직한 공정은 125 ℃의 온도와 0.5 내지 1.5 Torr 범위(최적 압력은 1.0 Torr)의 압력을 갖는 혼합 기체에서 플라스틱 기판을 반응기 내에 위치시키는 것이다. 혼합 기체는 헬륨, 수소 및 실란을 포함하며, 전체 개스 흐름은 약 300 sccm 내지 500 sccm 사이이다(최적값은 약 350 sccm). 헬륨/실란의 경우, 그 유량비(flow ratio)는 약 10/1 내지 50/1 사이의 값으로, 바람직하게는 약 20/1이며, 수소/실란의 경우는 유량비가 약 3/1 내지 8/1 사이의 값으로, 바람직하게는 약 7/1이다. 바람직한 RF 전력/면적은 약 0.03 Watts/㎠이고, 0.02 내지 0.05 Watts/㎠ 범위도 가능하다. 그 결과 수소화된 비정질 규소(a-Si:H)층은 1.85 eV의 광학적 갭(optical gap), 3.86의 굴절률(refractive index), 및 적외선 흡수 분광(infrared absorption spectroscopy) 특성을 나타내는 단량체수화물 결합(monohydride bonding)만을 가지는 20 %의 수소 함량을 가지며 또 100,000보다 큰 포토/다크(photo/dark: Ph/Dk) 전도도를 일관되게 나타낸다. 상기와 같은 측정값은 모두 여러 달에 걸친 시간(several months time) 동안 변화되지 않았다. 도 6은 수소/실란 비율에 대한 Ph/Dk 전도도의 비를 나타낸다. 광 전도도(photoconductivity)는 약 0.1 Watts/㎠인 광량(light fluence)으로 측정되었다. 다크 전도도는 광밀폐 금속 박스(light tight metal box) 내에서 측정되었다. 참조번호 (130)으로 표시되는 데이터 지점(data point)은 바람직한 수소/실란 비율을 나타낸다. 참조번호 (132)로 표시되는 파선(dashed line)은 헬륨(He)을 사용하지 않을 때(즉, 수소만 사용함) 결과적으로 얻어지는 Ph/Dk 전도도 비율을 나타낸다. 참조번호 (134)로 표시된 데이터 지점은 수소를 사용하지 않을 때(즉, 헬륨만 사용함) 결과적으로 얻어지는 Ph/Dk 전도도 비율을 도시한다. 상기 데이터들은 본 발명의 신규한 저온 PE CVD 공정이 상이한 혼합 기체 및 다른 공정 파라메타들을 사용하는 보다 고온에서 행해지는 PE CVD 공정에 의해 형성된 특성과 동등한 유전 특성을 가지는 수소화된 비정질 규소(a-Si:H)층을 증착시킬 수 있음을 나타낸다.
앞서 설명한 신규한 저온 PE CVD 공정에 있어서, 기판이라는 용어는 중합체 캡슐화막 (54)가 코팅된 기판 (52)와 같은 플라스틱 기판을 의미하지만, 상기 기판은 플라스틱에 반드시 제한되지 않는다는 사실을 이해해야 한다. 또한, 상기 공정은 막 (54)가 코팅된 기판 (52) 상에 게이트 전극 (56) 및 게이트 유전체 (58)이 이미 형성된 구조와 같은 다른 구조에도 응용될 수 있다. PE CVD 공정은 본질적으로 본 발명의 일부를 구성하는 것은 아니다. 즉 신규한 공정은 본 발명에 참조되어 본 발명의 일부를 구성하는 Kluwer Academic Publishers사에 의해 출판된 제목이 Glow-Discharge Hydrogenated Amorphous Silicon(K. Tanaka 편집)인 Matsuda 및 Hata의 책 Chapter 2(Deposition Process and Growth Mechanism)에서 설명되는 종래의 PE CVD 공정으로 수행될 수 있다.
또한, 상기 설명한 신규한 저온 PE CVD 공정은 플라스틱 또는 다른 기판 상에 기타 다른 장치를 형성하는데 사용될 수 있다. 예를 들어, 액티브 매트릭스 디스플레이는 TFT 대신에 각각의 픽셀 상에서 박막 금속/절연체/금속 다이오드(thin film metal/insulator/metal diode)를 사용할 수 있다. 본 발명의 질화규소 PE CVD 공정은 절연층을 형성하는데 사용될 수 있다. 광 센서 어레이에 대한 한 실시예에서는, 전극/수소화된-비정질-규소(a-Si:H)/전극 광감성 저항(photosensitive resistor)이 사용된다. 본 발명의 수소화된 비정질 규소(a-Si:H) PE CVD 공정은 수소화된 비정질 규소(a-Si:H)층을 형성하는데 사용될 수 있다.
유전층 (58), (62), (78), (82), (100) 및 (104)를 증착시키기 위한 대안적인 공정은 McCormick 등에 의한 An Amorphous Silicon Thin Film Transistor Fabricated at 125 ℃ by DC Reactive Magnetron Sputtering, Appl. Phys. Lett. 70(2), 1997년 1월 13, pp.226-227에 기술된 약 125 ℃에서 Si 타겟(target) 및 아르곤, 질소 및 수소의 적절한 압력을 사용하는 반응성 마그네트론 스퍼터링(Reactive Magnetron Sputtering)이며, 상기 문헌은 본 발명에 참조되어 본 발명의 일부를 구성한다. 비정질 규소층 (60), (80) 및 (102)를 증착시키기 위한 대안적인 공정은 상기 언급된 Appl. Phys. Lett. 기술 논문(technical article)에 설명된 반응성 마그네트론 스퍼터링이다.
다음의 예들에 의해 본 발명을 더욱 상세히 설명하지만, 이는 단지 예시적인 것으로 본 발명을 제한하려는 것은 아니다.
제 1 실시예
GE Plastics사로부터 구입 가능한 Lexan 폴리카보네이트(Lexan polycarbonate)(0.75 ㎜ 두께)가 Vitrinite(TM)코팅을 사용하여 Metroline Company사에서 코팅되었다. 코팅된 기판은 5 ㎝ × 5 ㎝ 정사각형으로 절단되어 1 시간 동안 오븐(oven)에서 120 ℃로 구워지고, 플라즈마 반응기 내에 위치되어 Vitrinite 코팅의 고착성을 개선하기 위하여 0.4 Torr 압력 및 0.36 W/㎠ 전력 밀도에서 20 분 동안 아르곤 플라즈마(Argon plasma)에 노출되었다. 그 다음으로 코팅된 기판은 진공 챔버(vacuum chamber) 내에 위치되고, 게이트 금속 (56)이 3개의 연속층으로 증발 과정을 통하여 증착되었다. 본 실시예에서(다음의 실시예에서도 동일함), 층 (56)이 TFT 크기와 유사한 폭을 갖는 금속 라인 처럼 보이는 도 2의 장치의 경우와 같이 패터닝되지 않고, 전체 기판을 덮는 블랭킷(blanket)층을 형성한다. 이는 전기적 속성을 가지는 데이터에 영향을 주지는 않으나, 공정을 더 간단하게 만든다. 그 다음으로 200 옹스트롬 두께의 크롬층(고착층)이 증착된다. 다음으로 600 옹스트롬 두께의 알루미늄층(도전층)이 증착된다. 마지막으로, 200 옹스트롬 두께의 크롬층(고착층)이 증착된다.
게이트 금속을 포함하는 기판이 플라즈마 화학 증기 증착 반응기 내에 위치되어 125 ℃로 가열되었고, 또 층 (58), (60) 및 (62)들이 공기에 노출되지 않은 상태로 순차적으로 증착되었다. 게이트 유전체 (58)은 0.036 W/㎠인 RF 전력 밀도 및 13.6 MHz 주파수를 사용하여 0.6 Torr 압력에서 25 분 동안 증착되어, 결과적으로 약 3,000 옹스트롬 두께의 막이 형성되었다. 개스 및 유량비는 실란(10 sccm), 암모니아(15 sccm), 질소(250 sccm) 및 헬륨(600 sccm)이었다. 반응기는 펌핑 아웃(pumping out)되었고, 또 수소화된 비정질 규소(a-Si:H)층 (60)이 0.026 W/㎠ 전력 밀도를 사용하여 15 분 동안 1.0 Torr 압력에서 증착되었으며, 그 결과 약 750 옹스트롬 두께의 막이 형성되었다. 개스 및 유량비는 실란(20 sccm), 수소(140 sccm) 및 헬륨(200 sccm)이다. 도 6은 수소화된 비정질 규소(a-Si:H)층을 형성하기 위한 가장 양호한 H2/실란 비율을 7/1로 선택하는 것이 최적임을 도시한다. 반응기는 펌핑 아웃되고 캡슐화 (에치 스톱) 질화규소층 (62)가 층 (58)을 형성하기 위해 상기에서 기술한 동일한 공정을 사용하여 33 분 동안 증착되었으며, 그 결과 약 4,000 옹스트롬 두께의 막이 형성되었다. 샘플(sample)들은 반응기 내에서 실온(room temperature)으로 냉각된 후 반응기로부터 제거되었다. 제 1 리쏘그라피 단계는 TFT 소스 및 드레인 비어(via)들을 패터닝하기 위해 수행되었다. 기판을 30 초 동안 3,000 rpm으로 스피닝(spinning)함으로써 기판이 포토리지스트(photoresist)(Shipley 1813)로 스핀 코팅되었다. 그 다음으로 포토리지스트(PR)는 오븐 내에서 약 20 분 동안 90 ℃로 경화(curing)되었다. PR은 Harl Suss MJB-3 정렬기(Aligner)를 사용하여 패터닝되었다. 노출 시간은 20 초이며 또 광량은 9.5 mW/㎠이었다. PR은 Shipley MFP-321 현상기(developer) 내에서 60 초 동안 현상되었고, 탈이온화 된 물(deionized water: DW)로 씻겨진(rinsing) 다음 오븐 내에서 20 분 동안 120 ℃에서 완전히 경화되었다. 그 다음으로 소스 및 드레인 비어들이 1 % 불화수소산(hydrofluoric acid: HF) 내에서 60 초 동안 에칭되었으며, 그 다음으로 기판이 DW로 씻겨진 후 건조되었다. PR이 0.1 Watt 및 10 sccm의 산소 유량을 사용하여 산소 플라즈마 에칭 수단(oxygen plasma etching tool) 내에서 9 분 동안 제거되었다.
금속 소스 및 드레인 전극을 증착시키기 전에, 기판을 0.1 % HF 내에 20 초 동안 놓으므로써 층 (60)의 노출된 표면이 세척(cleaning)되었다. 기판은 건조 질소(dry nitrogen)로 분무 건조된 후, 즉시 진공 챔버 내에 놓여졌다. 금속 소스 및 드레인층 (64) 및 (66)은 증발(evaporation)에 의해 증착되었다. 먼저, 콘택층 (64)(1,000 옹스트롬의 마그네슘)이 증착된 다음 전극층 (66)(1,500 옹스트롬의 알루미늄)이 증착되었다.
제 2 리쏘그라피 단계가 제 1 리쏘그라피 단계에서의 프로씨저(procedure)와 동일한 프로씨저를 사용하여 TFT 소스 및 드레인 전극을 패터닝하기 위해 수행된다. 금속층 (64) 및 (66)은 Transene Co.(Rowley, MA.)로부터 구입 가능한 Aluminum 에칭재 A(etchant A) 내에서 35 ℃에서 45 초 동안 에칭된다. PR은 100 Watts 및 10 sccm 산소 유량을 사용하여 산소 플라즈마 내에서 9 분 동안 제거된다. 그 다음으로 기판은 흐르는 DW 내에서 30 분 동안 씻겨지고, 분무 건조된 후, 오븐 내에서 120 ℃로 30 분 동안 구워진다. 그 다음으로 완성된 TFT는 건조 질소 분위기 내에 저장된다.
빛을 배제하기 위해 금속 박스 내의 프로우브 스테이션(probe station) 상에서 기판에 대해 HP 4145A 파라메타 분석기(Parameter Analyzer)를 사용하여 전기적 특성이 측정되었다. 폭/길이 비율(width/length ratio)이 7인 TFT에 대한 전형적인 특성들은 도 7a 및 도 7b에 도시된다. 도 7a는 게이트 전압이 15, 20 및 25 볼트(각각 곡선 (a), (b) 및 (c))인 경우의 드레인-소스 전압(VDS)에 대한 드레인 전류(ID)를 도시한다. 도 7b는 VDS가 1 및 10 볼트인 경우의 게이트 전압(VG)에 대한 드레인 전류(ID)의 로그 스케일(logarithmic scale)을 도시한다. 상기 데이터들로부터, 본 발명의 플라스틱 상의 TFT들은 전형적인 TFT 특성을 나타내는 것을 알 수 있고, 또 필드 효과 이동도(field effect mobility)가 0.2 내지 0.3 ㎠/Vs 범위에 속하는 것으로 평가되었다.
제 2 실시예
GE Plastics사로부터 구입 가능한 Lexan 폴리카보네이트(Lexan polycarbonate)(0.75 ㎜ 두께)가 5 ㎝ × 5 ㎝ 정사각형으로 절단되어 탈이온화된 물(DW)과 비누(soap)로 세척된 다음 흐르는 DW 내에서 씻겨졌다. 기판은 DW 내에서 초음파를 사용하여(ultrasonically) 3번 더 씻겨졌으며, 이소프로필 알콜(isopropyl alcohol) 내에서 씻겨졌고, 또 오븐 내에서 1 시간 동안 120 ℃로 구워졌다. 세척된 기판은 GE Silicones사로부터 구입 가능한 LHP100PM 프라이머(고착 촉진제) 내에 잠겨진 후, 공기 중에서 30 분 동안 건조되며, 또 120 ℃에서 1 시간 동안 구워졌다. 그 다음으로 기판은 GE Silicones사로부터 구입 가능한 SHC1200 Hardcoat 내에 잠겨졌고, 하룻밤 동안(overnight) 공기 중에서 건조되었으며 또 120 ℃에서 1 시간 동안 구워졌다.
그 다음으로 코팅된 기판이 진공 챔버 내에 놓여져 게이트 금속 (56)이 증발에 의해 증착되었다. 먼저, 200 옹스트롬의 크롬(고착층)이 증착되었다. 그 다음으로, 600 옹스트롬의 알루미늄(도전층)이 증착되었다. 마지막으로, 200 옹스트롬의 크롬(고착층)이 증착되었다.
게이트 금속을 포함하는 기판이 플라즈마 화학 증기 증착 반응기 내에 위치되어 125 ℃로 가열되었고, 또 층 (58), (60) 및 (62)들이 공기에 노출되지 않은 상태로 순차적으로 증착되었다. 게이트 유전체 (58)은 0.036 W/㎠인 RF 전력 밀도 및 13.6 MHz 주파수를 사용하여 0.6 Torr 압력에서 25 분 동안 증착되어, 결과적으로 약 3,000 옹스트롬 두께의 막이 형성되었다. 개스 및 유량비는 실란(10 sccm), 암모니아(15 sccm), 질소(250 sccm) 및 헬륨(600 sccm)이었다.
반응기는 펌핑 아웃(pumping out)되었고, 또 0.026 W/㎠ 전력 밀도를 사용하여 15 분 동안 1.0 Torr 압력에서 수소화된 비정질 규소(a-Si:H)층 (60)이 증착되었으며, 그 결과 약 750 옹스트롬 두께의 막이 형성되었다. 개스 및 유량비는 실란(20 sccm), 수소(140 sccm) 및 헬륨(200 sccm)이다.
도 6은 수소화된 비정질 규소(a-Si:H)층을 형성하기 위한 가장 양호한 H2/실란 비율을 7/1로 선택하는 것이 최적임을 도시한다. 반응기는 펌핑 아웃되고 캡슐화 (에치 스톱) 질화규소층 (62)가 층 (58)을 형성하기 위해 상기에서 기술한 동일한 공정을 사용하여 33 분 동안 증착되었으며, 그 결과 약 4,000 옹스트롬 두께의 막이 형성되었다. 샘플들은 반응기 내에서 실온(room temperature)으로 냉각된 후 반응기로부터 제거되었다.
제 1 리쏘그라피 단계는 TFT 소스 및 드레인 비어(via)들을 패터닝하기 위해 수행되었다. 기판을 30 초 동안 3,000 rpm으로 스피닝(spinning)함으로써 포토리지스트(photoresist)(Shipley 1813)로 스핀 코팅된 다음 포토리지스트(PR)는 오븐 내에서 약 20 분 동안 90 ℃로 경화(curing)되었다. PR은 Harl Suss MJB-3 정렬기(Aligner)를 사용하여 패터닝되었다. 노출 시간은 20 초이며 또 광량은 9.5 mW/㎠이었다. PR은 Shipley MFP-321 현상기(developer) 내에서 60 초 동안 현상되었고, DW로 씻겨진(rinsing) 다음 오븐 내에서 20 분 동안 120 ℃에서 완전히 경화되었다. 그 다음으로 소스 및 드레인 비어들이 1 % 불화수소산(hydrofluoric acid: HF) 내에서 60 초 동안 에칭되었으며, 기판이 DW로 씻겨진 후 건조되었다. PR이 0.1 Watt 및 10 sccm의 산소 유량을 사용하여 산소 플라즈마 에칭 수단(oxygen plasma etching tool) 내에서 9 분 동안 제거되었다.
금속 소스 및 드레인 전극을 증착시키기 전에, 기판이 0.1 % HF 내에 20 초 동안 잠겨져, 건조 질소(dry nitrogen)로 분무 건조된 후 즉시 진공 챔버 내에 놓여졌다. 금속 소스 및 드레인층 (64) 및 (66)은 증발(evaporation)에 의해 증착되었다. 먼저, 콘택층 (64)(1,000 옹스트롬의 마그네슘)이 증착된 다음 전극층 (66)(1,500 옹스트롬의 알루미늄)이 증착되었다.
제 2 리쏘그라피 단계가 제 1 리쏘그라피 단계에서의 프로씨저(procedure)와 동일한 프로씨저를 사용하여 TFT 소스 및 드레인 전극을 패터닝하기 위해 수행된다. 금속층 (64) 및 (66)은 Transene Co.(Rowley, MA.)로부터 구입 가능한 Aluminum 에칭재 A 내에서 35 ℃에서 45 초 동안 에칭된다. PR은 100 Watts 및 10 sccm 산소 유량을 사용하여 산소 플라즈마 내에서 9 분 동안 제거된다. 그 다음으로 기판은 흐르는 DW 내에서 30 분 동안 씻겨지고, 분무 건조된 후 오븐 내에서 120 ℃로 30 분 동안 구워진다. 완성된 TFT는 건조 질소 분위기 내에 저장된다.
전기적 특성은 상기 제 1 실시예에서 설명된 바와 같이 측정된다. TFT 특성들은 제 1 실시예의 도 7a 및 도 7b의 특성과 동일하다.
본 발명에 의하면, 게이트 전극, 게이트 절연층, 게이트 절연층 상단에 증착된 반도전(semiconducting) 채널층, 채널층 상에 위치하는 절연 캡슐화층(encapsulation layer), 소스 전극, 드레인 전극, 및 소스 및 드레인 전극 각각의 아래에서 최소한 채널층과 접촉하는 콘택층을 포함하며, 또 상기 각각의 구성 요소들이 모두 플라스틱 기판 상에 놓인 박막 트랜지스터를 제조할 수 있다
본 발명이 바람직한 실시예의 관점에서 설명되었지만, 본 기술 분야의 당업자들이 상기와는 다른 형태를 채택하여 실시할 수 있다는 사실이 명백하다. 예를 들어, 다른 재료들이 상기 설명된 재료들 대신에 사용 또는 채택될 수 있으며, 또 다른 조합된 기술 및 프로씨저들이 채택될 수 있다. 따라서, 본 발명의 범위는 다음의 특허청구의 범위에만 제한된다.
Claims (38)
- 박막 트랜지스터에 있어서,a) 기판,b) 상기 기판을 둘러싸는(covering) 고분자 캡슐화막(polymeric encapsulation film),c) 게이트 전극,d) 게이트 절연층(유전체),e) 상기 게이트 절연층의 상단에 증착되는 반도전(半導電)(semiconducting) 채널층,f) 상기 채널층 상에 위치하는 절연 캡슐화층(insulating encapsulation layer),g) 소스 전극,h) 드레인 전극 및i) 상기 각각의 소스 및 드레인 전극 하부에 적어도 상기 채널층에 접하도록 놓인 콘택층을 포함하고, 상기 기판이 낮은 유리 전이 온도(low glass transition temperature)를 가지는 플라스틱(plastic)인 박막 트랜지스터.
- 제 1항에 있어서, 상기 게이트 전극이 금속으로 이루어진 박막 트랜지스터.
- 제 2항에 있어서, 상기 금속이 크롬, 탄탈륨(tantalum), 몰리브데늄(molybdenum), 텅스텐, 구리, 및 이들의 합금을 포함하는 군(group)으로부터 선택되는 박막 트랜지스터.
- 제 1항에 있어서, 상기 게이트 전극이 크롬/M/크롬 및 Ti/M/Ti―여기서 M은 크롬, 탄탈륨(tantalum), 몰리브데늄(molybdenum), 텅스텐, 구리, 및 이들의 합금을 포함하는 그룹으로부터 선택됨―를 포함하는 군으로부터 선택되는 3층 구조물(tri-layer)인 박막 트랜지스터.
- 제 1항에 있어서, 상기 게이트 절연층(유전체)이 비정질 질화규소(amorphous SiNitride)로 이루어진 박막 트랜지스터.
- 제 1항에 있어서, 상기 채널층이 비정질 실리콘으로 이루어진 박막 트랜지스터.
- 제 1항에 있어서, 상기 절연 캡슐화층이 비정질 질화규소로 이루어진 박막 트랜지스터.
- 제 1항에 있어서, 상기 콘택층이 n-형 반도체로 이루어진 박막 트랜지스터.
- 제 8항에 있어서, 상기 n-형 반도체가 인(燐)으로 도핑(doping)된 수소화된 비정질 규소로 이루어진 박막 트랜지스터.
- 제 1항에 있어서, 상기 콘택층이 낮은 일함수(work function)를 갖는 금속으로 이루어진 박막 트랜지스터.
- 제 1항에 있어서, 상기 박막 트랜지스터의 상부에 부식 방지층(passivation layer)을 추가적으로 포함하는 박막 트랜지스터.
- 제 1항의 박막 트랜지스터를 복수개 포함하는 평면 어레이(planar array).
- 박막 트랜지스터에 있어서,a) 기판,b) 상기 기판을 둘러싸는(covering) 고분자 캡슐화막(polymeric encapsulation film),c) 게이트 전극,d) 게이트 절연층(유전체),e) 상기 게이트 절연층의 상단에 증착되는 반도전(半導電)(semiconducting) 채널층,f) 상기 채널층 상에 위치하며, 2개의 부분으로 구성되도록 불연속적인 (discontinuous) 콘택층,g) 상기 콘택층의 상기 2개의 부분 가운데 하나와 접촉하는 소스 전극,h) 상기 콘택층의 상기 2개의 부분 가운데 다른 하나와 접촉하는 드레인 전극 및i) 상기 소스 전극, 상기 드레인 전극, 상기 채널층 및 상기 콘택층들 가운데 적어도 일부와 접촉하는 절연 캡슐화층(insulating encapsulation layer)을 포함하고, 상기 기판이 낮은 유리 전이 온도(low glass transition temperature)를 가지는 플라스틱(plastic)인 박막 트랜지스터.
- 제 13항에 있어서, 상기 게이트 전극이 금속으로 이루어진 박막 트랜지스터.
- 제 14항에 있어서, 상기 금속이 크롬, 탄탈륨(tantalum), 몰리브데늄(molybdenum), 텅스텐, 구리, 및 이들의 합금을 포함하는 군(group)으로부터 선택되는 박막 트랜지스터.
- 제 13항에 있어서, 상기 게이트 전극이 크롬/M/크롬 및 Ti/M/Ti―여기서 M은 크롬, 탄탈륨(tantalum), 몰리브데늄(molybdenum), 텅스텐, 구리, 및 이들의 합금을 포함하는 그룹으로부터 선택됨―를 포함하는 군으로부터 선택되는 3층 구조물(try-layer)인 박막 트랜지스터.
- 제 13항에 있어서, 상기 게이트 절연층이 비정질 질화규소(amorphous SiNitride)로 이루어진 박막 트랜지스터.
- 제 13항에 있어서, 상기 채널층이 비정질 실리콘으로 이루어진 박막 트랜지스터.
- 제 13항에 있어서, 상기 절연 캡슐화층이 비정질 질화규소로 이루어진 박막 트랜지스터.
- 제 13항에 있어서, 상기 콘택층이 n-형 반도체로 이루어진 박막 트랜지스터.
- 제 20항에 있어서, 상기 n-형 반도체가 인(燐)으로 도핑(doping)된 수소화된 비정질 규소로 이루어진 박막 트랜지스터.
- 제 13항에 있어서, 상기 콘택층이 낮은 일함수(work function)를 갖는 금속으로 이루어진 박막 트랜지스터.
- 제 13항에 있어서, 상기 박막 트랜지스터의 상부에 부식 방지층(passivation layer)을 추가적으로 포함하는 박막 트랜지스터.
- 제 13항의 박막 트랜지스터를 복수개 포함하는 평면 어레이(planar array).
- 박막 트랜지스터에 있어서,a) 기판,b) 상기 기판을 둘러싸는(covering) 고분자 캡슐화막(polymeric encapsulation film).c) 도전성 게이트층(conducting gate layer),d) 상기 도전성 게이트층 상부의 보호층(protective layer),e) 게이트 절연층(gate insulating layer),f) 상기 게이트 절연층의 상단에 증착되는 반도전(半導電)(semiconducting) 채널층,g) 상기 채널층 상에 위치하고 2개의 개구(開口)(aperture)를 가지는 절연 캡 슐화층(insulating encapsulation layer),h) 상기 각각의 개구 내와 상기 절연 캡슐화층의 상단의 일부 상에 위치하 며, 또 상기 개구의 벽(wall)을 코팅(coating)하고 상기 채널층에 접촉하는 얇은 콘택층(thin contact layer),i) 상기 개구들 가운데 하나 내에 증착되고 상기 얇은 콘택층과 접촉하는 도 전성 고분자(conducting polymer)로 구성되는 소스 전극 및j) 상기 개구들 가운데 다른 하나 내에 증착되고 상기 얇은 콘택층과 접촉하 는 도전성 고분자로 구성되는 드레인 전극을 포함하고, 상기 기판이 낮은 유리 전이 온도(low glass transition temperature)를 가지는 플라스틱(plastic)인 박막 트랜지스터.
- 제 25항에 있어서, 상기 도전성 게이트층이 도전성 고분자(conducting polymer)로 이루어진 박막 트랜지스터.
- 제 26항에 있어서, 상기 도전성 고분자가 폴리아닐린(polyaniline), 폴리아세틸렌(polyacetylene), 및 폴리페닐렌비닐렌(polyphenylenevinylene)으로 구성된 군으로부터 선택되는 박막 트랜지스터.
- 제 25항에 있어서, 상기 보호층이 n-형으로 도핑된 수소화된 비정질 규소층으로 이루어진 박막 트랜지스터.
- 제 25항에 있어서, 상기 보호층이 크롬으로 이루어진 박막 트랜지스터.
- 제 25항에 있어서, 상기 게이트 절연층이 비정질 질화규소(amorphous SiNitride)로 이루어진 박막 트랜지스터.
- 제 25항에 있어서, 상기 채널층이 비정질 실리콘으로 이루어진 박막 트랜지스터.
- 제 25항에 있어서, 상기 절연 캡슐화층이 비정질 질화규소로 이루어진 박막 트랜지스터.
- 제 25항에 있어서, 상기 콘택층이 n-형 반도체로 이루어진 박막 트랜지스터.
- 제 33항에 있어서, 상기 n-형 반도체가 인(燐)으로 도핑(doping)된 수소화된 비정질 규소로 이루어진 박막 트랜지스터.
- 제 25항에 있어서, 상기 얇은 콘택층이 낮은 일함수(work function)를 갖는 금속으로 이루어진 박막 트랜지스터.
- 제 25항에 있어서, 상기 소스 전극 및 상기 드레인 전극의 도전성 고분자가 폴리아닐린(polyaniline), 폴리아세틸렌(polyacetylene), 및 폴리페닐렌비닐렌(polyphenylenevinylene)으로 구성된 군으로부터 선택되는 박막 트랜지스터.
- 제 25항에 있어서, 상기 박막 트랜지스터의 상부에 부식 방지층(passivation layer)을 추가적으로 포함하는 박막 트랜지스터.
- 제 25항의 박막 트랜지스터를 복수개 포함하는 평면 어레이(planar array).
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