KR19980070340A - 반도체 장치의 제조 방법 - Google Patents

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KR19980070340A
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나까하라야스오
소따니나오야
아베히사시
하마다히로끼
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다까노야스아끼
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Abstract

본 발명은 높은 전계 효과 이동도를 갖는 반도체층을 포함하는 반도체 장치의 제조 방법을 얻는 것을 목적으로 한다.
본 반도체 장치의 제조 방법에서는, 투명 절연성 기판(1)상에 다결정 실리콘막(3)을 형성한 후, 그 다결정 실리콘막(3)에 레이저 빔을 조사한다. 그 후, 다결정 실리콘막(3) 표면의 요철(凹凸)을 저감(低減) 가능한 온도 조건하에서 열처리를 행한다. 이 다결정 실리콘막(3)으로의 레이저 빔의 조사에 의해 다결정 실리콘막(3)의 결정성이 개선됨과 동시에, 그 후의 열처리에 의해 다결정 실리콘막(3) 표면의 요철이 저감된다. 이로써, 다결정 실리콘막(3)의 전계 효과 이동도가 높아진다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 특정적으로는 반도체층을 갖는 반도체 장치의 제조 방법에 관한 것이다.
종래, 액정 표시 장치(LCD : Liquid Crystal Display)는, 매트릭스로 배열된 표시 화소부와, 그 표시 화소부를 구동하는 구동 회로부를 구비하고 있다. 일반적으로, 액정 표시 장치의 경우, 구동 회로부를 구성하는 트랜지스터는, 표시 화소부를 구성하는 트랜지스터에 비해 고이동도(고속성)가 요구된다.
최근에는, 구동 회로를 구성하는 TFT(Thin Film Transistor)의 능동층으로서, 다결정 실리콘막을 이용함으로써, 어느 정도 고이동도를 실현할 수 있게 되었다.
이 때문에, 표시 화소부를 구성하는 트랜지스터 뿐만 아니라, 구동 회로부를 구성하는 트랜지스터에도, 다결정 실리콘막으로 이루어지는 TFT가 이용되어오고 있었다. 그리고, 표시 화소부를 구성하는 TFT와 구동 회로부를 구성하는 TFT의 능동층으로서 다결정 실리콘막을 이용함으로써, 표시 화소부와 구동 회로부를 동일한 기판상에 형성한, 소위 구동 회로 일체형 LCD가 개발되고 있다.
이와 같은 다결정 실리콘막을 능동층으로서 이용하는 TFT를 포함하는 LCD에서는, LCD 화소의 고정밀화 및 고밀도화에 수반하여, 구동 회로부를 구성하는 TFT가 더 한층의 고속화가 요구되고 있다.
이를 위해, 종래에는 다결정 실리콘막으로 이루어지는 TFT 능동층의 이동도를 향상시키기 위한 연구 개발이 행하여지고 있다.
예를 들어, 후에 다결정 실리콘막으로 이루어지는 실리콘층의 형성시에 이용하는 재료 가스를, 실란(SiH4) 가스에서 디실란(Si2H6) 가스로 변경함으로써, 고상 성장 후의 다결정 실리콘막의 결정 입자 지름을 상대적으로 크게 하여 고속화를 도모하는 등, 여러가지의 방법이 제안되고 있다.
그러나, 상기와 같은 제안된 기술에 의해서도, 충분한 고이동도를 갖는 TFT 능동층을 얻는 것은 곤란했다. 이 때문에, 액정 표시 장치(LCD)에 이와 같은 TFT를 이용했을 경우에, 보다 고속인 구동 회로를 얻는 것이 특히 곤란하고, 그 결과 LCD 표시 특성을 향상시키는 것이 곤란하다는 문제점이 있었다.
본 발명의 한 목적은, 반도체 장치의 제조 방법에 있어서, 고이동도를 갖는 반도체층을 구비한 반도체 장치를 용이하게 제조하는 것이다.
본 발명의 또 하나의 목적은, 반도체 장치의 제조 방법에 있어서, 반도체층의 결정 결함을 감소시킴과 동시에, 반도체층 표면의 요철(凹凸)을 저감하는 것이다.
본 발명의 제1 국면에 따른 반도체 장치의 제조 방법은 이하의 공정을 구비하고 있다.
먼저, 기판상에 반도체층을 형성한다. 그 반도체층에 고에너지 빔을 조시한다.
그 후, 반도체층 표면의 요철을 저감 가능한 온도 조건하에서 열처리를 행한다. 본 발명에서는, 이와 같이 반도체층에 고에너지 빔을 조사함으로써 반도체층의 결정 결함을 감소시킬 수 있고, 그 결과 반도체층의 결정성을 향상시킬 수 있다. 또한, 고에너지 빔의 조사 후 반도체층 표면의 요철을 저감 가능한 온도 조건하에서 열처리함으로써, 상기 고에너지 빔의 조사에 의해 증대한 반도체층 표면의 요철을 유효하게 저감할 수 있다.
이와 같이, 본 발명의 제1 국면에 따른 제조 방법에서는, 반도체층의 결정 결함을 감소시킬 수 있음과 동시에, 반도체층 표면의 요철을 저감할 수 있고, 그로써 반도체층의 전계 효과 이동도를 향상시킬 수 있으며, 그 결과 반도체층의 드레인 전류를 증가시킬 수 있다. 이와 같은 반도체층을 액정 표시 장치에 이용하면, 구동 회로부의 고속 구동이 가능하게 됨과 동시에, 화소부의 고정밀화 및 고밀도화를 실현할 수 있다.
또, 상기의 열처리는 900℃ 이상 1100℃ 이하의 온도 조건하에서 행하는 것이 바람직하다. 그 결과, 열처리는 고속 열 어닐링법에 의해 행하는 것이 바람직하다. 이와 같이 고속 열 어닐링법을 이용하면, 매우 짧은 시간에서 고온 처리를 행하기 때문에, 고온 열처리에 의해 반도체층의 결정 내의 결함 등을 감소시키면서 기판이 변형하는 등의 부적합함이 생기지 않는다.
또한, 상기의 제1 국면에 따른 반도체 장치의 제조 방법에 있어서, 비정질 반도체를 고상 성장법을 이용해 다결정화함으로써 다결정 실리콘층을 형성하고, 그 다결정 반도체층에 고에너지 빔을 조사하도록 해도 된다.
이 경우의 고에너지 빔의 조사는 다결정 반도체층을 가열한 상태에서 행하는 것이 바람직하다. 그 가열은 100℃ 이상 600℃ 이하에서 행하는 것이 바람직하다.
이와 같은 고에너지 빔의 조사시에 다결정 반도체층을 가열하면, 다결정 반도체층 표면의 요철을 보다 저감할 수 있고, 그 결과 트랜지스터의 이동도를 보다 향상시킬 수 있을 뿐만 아니라, 레이저 에너지 밀도를, 조사시에 가열을 행하지 않을 경우보다도 낮게 설정할 수 있기 때문에 레이저 장치의 유지비를 경감할 수 있다.
또한, 고에너지 빔의 조사에 앞서서, 다결정 반도체층의 표면을 산화함으로써 산화막을 형성한 후, 그 산화막을 제거하여 다결정 반도체층의 표면을 노출시키고, 그 후 그 노출된 다결정 반도체층에 고에너지 빔을 조사하도록 해도 된다. 이와 같이 하면, 다결정 반도체층의 결정성을 보다 향상시킬 수 있다.
또, 상기의 제1 국면에 따른 반도체 장치의 제조 방법에 있어서, 기판상에 비정질 반도체층을 형성하고, 그 비정질 반도체층에 고에너지 빔을 조사함으로써 다결정화하여 다결정 반도체층을 형성하도록 해도 된다. 그 경우의 열처리는 고에너지 빔을 조사한 직후에 행하도록 해도 되고, 고에너지 빔의 조사 후 다결정 반도체층상에 절연막 및 다결정 실리콘막을 순차 형성한 후에 행하도록 해도 된다.
또한, 그 경우의 열처리는 고속 열 어닐링법에 의해 행하는 것이 바람직하다. 이와 같이 고속 열 어닐링법을 이용하면, 매우 짧은 시간에서 고온 처리를 행하기 때문에, 고온 열처리에 의해 반도체층의 결정 내의 결함 등을 감소시키면서 기판이 변형하는 등의 부적합함이 생기지 않는다.
또, 상기의 제1 국면에 따른 반도체 장치의 제조 방법에 있어서, 고에너지 빔은 바람직하게는 레이저 및 크세논 아크 램프중 어느 하나를 포함한다. 이와 같이 레이저 또는 크세논 아크 램프를 이용하면, 반도체층의 결정 내로 조사하는 에너지를 효율적으로 흡수할 수 있고, 이로써 능동층으로 되는 반도체층의 결정성을 용이하게 개선할 수 있다.
또한, 반도체층은 실리콘층을 포함하고 있어도 된다. 그 반도체층은 박막 트랜지스터의 능동층을 포함하는 것이 바람직하다. 또한, 그 반도체층의 형성 후 반도체층상에 게이트 절연막을 매개로 게이트 전극을 형성하도록 해도 되고, 기판상에 형성된 게이트 전극상에 게이트 절연막을 매개로 반도체층을 형성하도록 해도 된다.
본 발명의 다른 국면에 따른 반도체 장치의 제조 방법에서는 이하의 공정을 구비하고 있다.
먼저, 절연성 기판상에 비정질 반도체층을 형성한다. 그 비정질 반도체층을 고상 성장법을 이용해 다결정화함으로써 다결정 반도체층을 형성한다. 그 다결정 반도체층에 고에너지 빔을 조사한다. 그 후, 다결정 반도체층 표면의 요철을 저감 가능한 온도 조건하에서 열처리를 행한다.
이와 같이 다결정 반도체층에 고에너지 빔을 조사한 후, 그 다결정 반도체층 표면의 요철을 저감 가능한 온도 조건하에서 열처리를 행함으로써, 다결정 반도체층의 결정 결함을 저감할 수 있음과 동시에, 다결정 반도체층 표면의 요철을 저감할 수 있고, 그로써 그 다결정 반도체층을 트랜지스터의 능동층으로서 이용했을 경우에 그 트랜지스터의 전계 효과 이동도를 향상시킬 수 있으며, 그 결과 그 트랜지스터의 드레인 전류를 증가시킬 수 있다.
이와 같은 트랜지스터를 액정 표시 장치에 이용하면, 구동 회로부의 고속 구동이 가능하게 됨과 동시에, 화소부의 고정밀화 및 고밀도화를 실현할 수 있다.
또, 상기 다른 국면에 따른 반도체 장치의 제조 방법에 있어서, 고에너지 빔의 조사는 다결정 반도체층을 가열한 상태에서 행하는 것이 바람직하다. 이와 같이 하면, 다결정 반도체층 표면의 요철을 보다 저감할 수 있고, 그 결과 트랜지스터의 전계 효과 이동도를 보다 향상시킬 수 있다.
본 발명의 또 다른 국면에 따른 반도체 장치의 제조 방법은 이하의 공정을 구비하고 있다. 먼저, 절연성 기판상에 비정질 반도체층을 .형성한다. 그 비정질 반도체층에 고에너지 빔을 조사함으로써 다결정화하여 다결정 반도체층을 형성한다.
그 후, 다결정 반도체층 표면의 요철을 저감 가능한 온도 조건하에서 열처리를 행한다. 이로써, 다결정 반도체층의 결정성을 향상시킬 수 있음과 동시에, 다결정 반도체층 표면의 요철을 저감할 수 있고, 그로써 그 다결정 반도체층을 트랜지스터의 능동층으로서 이용했을 경우에 그 트랜지스터의 전계 효과 이동도를 향상시킬 수 있으며, 그 결과 그 트랜지스터의 드레인 전류를 증가시킬 수 있다. 이와 같은 트랜지스터를 액정 표시 장치에 이용하면, 구동 회로부의 고속 구동이 가능하게 됨과 동시에, 화소부의 고정밀화 및 고밀도화를 실현할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 3은 본 발명의 제1 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 4는 본 발명의 제1 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 5는 본 발명의 제1 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 6은 본 발명의 제1 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 7은 본 발명의 제1 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 8은 본 발명의 제1 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 9는 본 발명의 제1 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 10은 본 발명의 제1 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 11은 본 발명의 제1 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 12는 본 발명의 제1 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 13은 본 발명에 이용하는 고스루풋 레이저 조사법을 설명하기 위한 개략도.
도 14는 본 발명의 반도체막의 특성을 나타낸 특성도.
도 15는 본 발명의 반도체막의 특성을 나타낸 특성도.
도 16은 본 발명의 반도체막의 특성을 나타낸 특성도.
도 17은 본 발명의 반도체막을 이용한 TFT 특성을 나타낸 그래프.
도 18은 본 발명의 반도체막을 이용한 TFT 특성을 나타낸 그래프.
도 19는 본 발명의 반도체막을 이용한 TFT 특성을 나타낸 그래프.
도 20은 본 발명의 반도체막을 이용한 TFT 특성을 나타낸 그래프.
도 21은 본 발명의 반도체막을 이용한 TFT 특성을 나타낸 그래프.
도 22는 본 발명의 반도체막을 이용한 TFT 특성을 나타낸 그래프.
도 23은 제1 실시 형태에 따른 TFT가 적용되는 액정 표시 장치(LCD)를 도시한 단면도.
도 24는 표시 화소부와 그 주변의 구동 회로를 동일 기판상에 형성한 액정 표시 패널을 도시한 평면도.
도 25는 본 발명의 액정 표시 장치(LCD)의 회로 구성을 도시하는 블록도.
도 26은 본 발명의 액정 표시 장치(LCD)의 등가 회로도.
도 27은 본 발명의 제2 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 28은 본 발명의 제2 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 29는 본 발명의 제3 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 30은 본 발명의 제3 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 31은 본 발명의 제3 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 32는 본 발명의 제3 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 33은 본 발명의 제3 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 34는 본 발명의 제3 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 35는 본 발명의 제3 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 36은 본 발명의 제3 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 37은 본 발명의 제3 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 38은 본 발명의 제3 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 39는 본 발명의 제3 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 40은 제3 실시 형태에 따른 TFT가 적용되는 액정 표시 장치(LCD)를 도시한 단면도.
도 41은 본 발명의 제4 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 42는 본 발명의 제4 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 43은 본 발명의 제4 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 44는 본 발명의 제4 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 45는 본 발명의 제4 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 46은 본 발명의 제4 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 47은 본 발명의 제4 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 48은 본 발명의 제4 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 49는 본 발명의 제4 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 50은 본 발명의 제5 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 51은 본 발명의 제5 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 52는 본 발명의 제5 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 53은 본 발명의 제5 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 54는 본 발명의 제5 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 55는 본 발명의 반도체막의 특성을 나타내는 특성도.
도 56은 본 발명의 반도체막의 특성을 나타내는 특성도.
도 57은 본 발명의 제6 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 58은 본 발명의 제6 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 59는 본 발명의 제7 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 60은 본 발명의 제7 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 61은 본 발명의 제7 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 62는 본 발명의 제8 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 63은 본 발명의 제8 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 64는 본 발명의 제8 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 65는 본 발명의 제8 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 66은 본 발명의 제8 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 67은 본 발명의 제8 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 68은 본 발명의 제8 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도 69는 본 발명의 제8 실시 형태에 따른 반도체 장치(TFT)의 제조 공정을 설명하기 위한 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 투명 절연성 기판
2 : 비정질 실리콘막
3 : 다결정 실리콘막
4 : 이산화 실리콘막
6 : 게이트 절연막
7 : 다결정 실리콘막
8 : 게이트 전극
본 발명의 실시 형태를 도면에 기초하여 설명한다. 단, 이하의 각 실시 형태에 있어서 같은 구성 부분에는 같은 부호를 이용한다.
(제1 실시 형태)
도 1∼도 12를 참조하여, 본 발명의 제1 실시 형태에 따른 반도체 장치(TFT)의 제조 공정에 대해서 설명한다.
먼저, 도 1을 참조하여 제1 공정에 대해서 설명한다. 이 제1 공정에서는, 유리 또는 석영 유리로 이루어지는 투명 절연성 기판(1)상에, LPCVD(Low Pressure Chemical Vapor Deposition)법을 이용해 Si2H6(디실란 가스)를 재료 가스로서 비정질 실리콘막(비정질 반도체막 ; 2)을 형성한다. 이 비정질 실리콘막(2)은, 약 450℃의 온도 조건하에서 100nm 정도의 막 두께를 같도록 형성한다.
다음에, 제2 공정에서는, 도 2에 도시하는 바와 같이 고상 성장법(SPC : Solid Phase Crystalization)을 이용해, 약 600℃의 온도 조건하에서 약 20시간의 어닐을 행한다. 이로써, 비정질 실리콘막(2)을 다결정화하여 다결정 실리콘막(3)으로 개질한다. 이 때, 다결정 실리콘막(3)의 막 두께는, 90nm 정도로 감소한다.
다음에, 제3 공정에 있어서는, 도 3에 도시하는 바와 같이 약 1050℃의 산소 분위기중에서, 약 30분간의 건식 산화를 행함으로써, 다결정 실리콘막(3)의 표면을 산화한다. 이로써, 다결정 실리콘막(3)의 표면상에 20nm 정도의 막 두께를 갖는 이산화 실리콘(SiO2)막(4)을 형성한다.
이 후, 제4 공정에 있어서는, 불산계의 부식제를 이용해 이산화 실리콘막(4)을 습식 에칭에 의해 제거한다. 이로써, 도 4에 도시하는 바와 같이 다결정 실리콘막(3)의 표면을 노출시킨다. 이와 같이 다결정 실리콘막(3)의 표면을 산화하여 이산화 실리콘막(4)을 형성한 후, 그 이산화 실리콘막(4)을 제거하면, 다결정 실리콘막(3)의 결정성을 향상시킬 수 있다. 이 다결정 실리콘막(3)이 TFT의 능동층으로 된다.
다음에, 제5 공정에 있어서는, 도 5에 도시하는 바와 같이 다결정 실리콘막(3)의 표면에 파장 λ=248nm의 KrF 엑시머 레이저 빔을 조사하여 레이저 어닐을 실시한다. 이 때의 레이저 조사 조건은, 기판 온도가 실온∼600℃, 조사 에너지 밀도가 100mJ/cm2∼500mJ/cm2, 주사 속도가 1mm/sec∼10mm/sec이다.
또, 주사 속도에 관해서는, 실제로는 1μm/sec∼100mm/sec 범위의 속도로 주사 가능하다.
상기 레이저 빔으로서는, 파장 λ=308nm의 XeCl 엑시머 레이저를 사용해도 된다. 이 때의 레이저 조사 조건은, 기판 온도가 실온∼600℃, 조사 에너지 밀도가 100mJ/cm2∼500mJ/cm2, 주사 속도가 1mm/sec∼10mm/sec이다.
이 경우의 주사 속도도 실제로는, 1μm/sec∼100mm/sec 범위의 속도로 주사 가능하다.
또한, 파장 λ=193nm의 ArF 엑시머 레이저를 사용해도 된다. 이 때의 레이저 조사 조건은, 기판 온도가 실온∼600℃, 조사 에너지 밀도가 100mJ/cm2∼500mJ/cm2, 주사 속도가 1mm/sec∼10mm/sec이다. 이 경우의 주사 속도도, 1μm/sec∼100mm/sec 범위의 속도로 주사 가능하다.
상기의 어느 하나의 레이저 빔을 이용해도, 조사 에너지 밀도 및 조사 횟수에 비례하여 다결정 실리콘막(3)의 결정 입자 지름은 크게 된다. 따라서, 원하는 크기의 결정 입자 지름이 얻어지도록 에너지 밀도 및 조사 횟수를 조정하면 된다.
본 실시 형태에 있어서는, 상기의 엑시머 레이저 어닐에, 고스루풋 레이저 조사법을 이용한다. 도 13을 참조하여, 고스루풋 레이저 조사법에 이용하는 장치의 구성에 대해서 설명한다. 그 장치는, KrF 엑시머 레이저(101)와, KrF 엑시머 레이저(101)로부터의 레이저 빔을 반사하는 반사경(102)과, 반사경(102)에서의 레이저 빔을 소정의 상태로 가공하여 기판(1)에 조사하는 레이저 빔 제어 광학계(103)를 구비하고 있다.
이와 같은 구성에 있어서, 고스루풋 레이저 조사법에서는, 레이저 빔 제어 광학계(103)에 의해 막대기 모양 또는 선 모양(빔 크기 : 0.5mm×50mm)으로 가공된 레이저 빔을, 복수 펄스의 중합에 의해 조사한다. 이 복수 펄스의 중합은, 막대기 모양의 레이저 빔을 단축(短軸) 방향으로 0%∼99%까지 임의로 중합시킴으로써 행해진다. 그리고, 스테이지 주사와 펄스 레이저 조사를 완전히 동기시킴으로써, 매우 고정밀한 중복 상태에서 레이저를 조사함으로써 스루풋을 높힌다.
상기와 같은 고스루풋 레이저 조사법을 이용해 레이저 조사를 행한 후, 제6 공정에서는, 레이저 조사된 다결정 실리콘막(3)을 에칭하여 패터닝한다. 이로써, TFT의 형성 위치에, 도 6에 도시되는 바와 같은 패터닝된 다결정 실리콘막(3)이 형성된다.
이 후, 제7 공정에서는, 도 7에 도시하는 바와 같이 패터닝된 다결정 실리콘막(3) 위에, LPCVD법을 이용해 게이트 절연막(6)으로 될 HTO막(High Temparature Oxide : 실리콘 산화막)을 형성한다. 이 후, 열처리가 실시된다.
이 열처리는, 전기로 내에 투명 절연성 기판(1)을 삽입하여 N2분위기중에서 약 1050℃의 온도 조건하에서 약 2시간 행한다. 또, 이 열처리는 RTA(Rapid Thermal Annealing)법에 의한 급속 열처리를 이용해도 된다. 이 때의 열처리 조건은, 열원이 Xe 아크 램프, 온도가 약 900℃ 이상 약 1100℃ 이하(바람직하게는 약 950℃ 이상 약 1100℃ 이하), N2분위기중에서 1초∼10초의 시간이다. RTA법에 의한 가열은, 고온을 이용하지만, 매우 단시간으로 끝날 수 있기 때문에, 고온 열처리에 의해 다결정 실리콘막(3)의 결정 내의 결함 등을 감소시키면서, 투명 절연성 기판(1)이 변형하는 등의 부적합함을 방지할 수 있다.
다음에, 도 8에 도시하는 바와 같이, 제8 공정에서는, 게이트 절연막(6)상에, LPCVD법을 이용해 인이 도프된 다결정 실리콘막(7)을 형성한다. 또, 다결정 실리콘막(7)으로 인의 도프는 반드시 필요하지는 않다.
이 후, 제9 공정에 있어서는, 포토리소그래피 기술과 RIE법에 의한 건식 에칭 기술을 이용해, 다결정 실리콘막(7) 및 그 아래의 게이트 절연막(6)을 패터닝한다. 이로써, 다결정 실리콘막(3)상에 위치하는 영역에, 도 9에 도시하는 바와 같은 패터닝된 게이트 전극(8) 및 게이트 절연막(6)이 얻어진다.
다음에, 제10 공정에 있어서는, 도 10에 도시하는 바와 같이 다결정 실리콘막(3)이 노출한 상면(上面) 및 게이트 전극(8)의 상면에 불순물을 주입한다. 또한, 열처리를 실시함으로써 그 주입한 불순물을 활성화시킨다.
이 때의 불순물은 n형일 경우는 비소(As)나 인(P)을 이용하고, 이 경우의 주입 조건은 약 80keV, 약 3×1013/cm2이다. 또한, p형 불순물을 주입할 경우에는, 보론(B)을 이용하고, 이 경우의 주입 조건은 약 30keV, 약 1.5×1013/cm2이다. 상기한 바와 같은 불순물의 주입 및 열처리에 의해 저농도 불순물 영역(10, 11)을 형성한다.
다음에, 제11 공정에서는, 다결정 실리콘막(능동층 ; 3) 및 게이트 전극(8)을 덮도록, 투명 절연성 기판(1)상에 APCVD(상압 CVD)법에 의해 절연막(도시하지 않음)을 퇴적한 후, 이 절연막을 이방성의 전면에 에치백을 이용해 에칭한다. 이로써, 게이트 전극(8)과 게이트 절연막(6)의 측면에, 도 11에 도시되는 바와 같은, 절연막으로 이루어지는 측벽(12)을 형성한다.
이 후, 제12 공정에서는, 도 12에 도시하는 바와 같이 측벽(12)을 마스크로서 다결정 실리콘막(3)에 불순물을 주입함으로써, 고농도 불순물 영역(14, 15)을 자기 정합적으로 형성한다.
또, 이 때 주입하는 불순물은, n형일 경우 인(P) 이온을 이용하고, 그 주입 조건은 약 80keV, 약 3×1015/cm2이다. 또한, 이 상태에서, 전기로를 이용해 열처리를 행함으로써 불순물을 활성화한다. 이 경우의 열처리 조건은, 약 850℃, 약 30분간, N2가스 유량이 약 5리터/분이다.
또한, 이 열처리는, RTA법에 따른 급속 열처리를 이용해도 된다. 이 때의 열처리 조건은, 열원이 Xe 아크 램프, 온도가 약 700℃ 이상 약 950℃ 이하, 분위기가 N2, 시간이 1초 이상 3초 이하이다. RTA법에 의한 가열은, 고온을 이용하지만, 매우 단시간으로 종료할 수 있기 때문에, 고온 열처리에 의해 다결정 실리콘막(3)의 결정 내의 결함 등을 감소시키면서, 투명 절연성 기판(1)이 변형하는 것을 유효하게 방지할 수 있다. 이와 같이 하여, 저농도 불순물 영역(10, 11)과, 고농도 불순물 영역(14, 15)으로 이루어지는 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역이 형성된다.
이상의 공정에 의해 다결정 실리콘막을 능동층으로서 이용하는 TFT가 형성된다.
또, 상기 제1 실시 형태에서 이용한 레이저 이외에도, 엑시머 레이저로서는 F2레이저(파장 157nm), ArF 레이저(파장 193nm), KrCl 레이저(파장 222nm), XeBr 레이저(파장 282nm), XeCl 레이저(파장 308nm), XeF 레이저(파장 351nm)를 이용하는 것도 가능하다. 이들 엑시머 레이저를 이용해도 상기 제1 실시 형태의 제5 공정에 이용한 레이저와 마찬가지의 효과가 얻어진다.
또한, 상술의 엑시머 레이저 이외에도, Ar+레이저(파장 488nm), 루비 레이저(파장 694nm), YAG 레이저(파장 1.06μm), CO2레이저(파장 10.6μm) 등을 이용하는 것도 가능하다. 다만, 다결정 실리콘막(3) 내에 효과적으로 흡수되기 위해서는, 상기의 엑시머 레이저를 이용하는 것이 바람직하다.
또한, 고에너지 빔으로서는, 초고압 수은 램프와, 저압 수은 램프와, 중수소 램프와, 할로겐 램프와, Fe/Hg 금속 할로겐 램프 등을 이용하는 것도 가능하다.
이들 고에너지 빔은, 실리콘막에 흡수되기 쉬운, 약 600nm 이하의 파장의 것을 이용하는 것이 바람직하다.
여기서, 도 7에 도시한 제7 공정의 열처리에 의한 효과에 대해서 설명한다. 제7 공정에서는, 투명 절연성 기판(1)을 전기로안으로 들이고, N2분위기 가운데, 온도 약 1050℃로 약 2시간 열처리를 행하였다. 그로써, TFT 능동층으로 되는 다결정 실리콘막(3) 표면의 거칠기(요철 : roughness)를 감소시킬 수 있다. 도 14는, 다결정 실리콘막에 레이저 조사를 행한 후에, 제7 공정에 있어서 열처리를 실시했을 경우와 열처리를 실시하지 않았을 경우의 다결정 실리콘막 표면의 요철 상태를 나타내는 그래프이다. 도 14를 참조하여, 횡축은 조사할 레이저의 에너지 밀도를 나타내고, 종축은 다결정 실리콘막 표면의 요철을 나타내고 있다. 또한, 흰 동그라미(○)는 레이저 조사 후의 열처리를 실시하지 않았을 경우를 나타내고, 검은 동그라미(●)는 열처리를 실시했을 경우를 나타내고 있다.
도 14에 도시하는 바와 같이, 비정질 실리콘막을 고상 성장한 후의 표면의 거칠기은, 어느 경우도 약 1.2nm∼약 1.3nm이다. 그리고, 레이저의 조사 밀도를 증가시켰을 경우에, 열처리를 실시했을 경우에는 요철의 증대는 그만큼 보이지 않는데 대해 열처리를 실시하지 않을 경우에는 요철이 증대하는 것을 알았다.
도 15는 제7 공정에서의 열처리시의 온도와, 표면 거칠기 및 전계 효과 이동도의 관계를 나타낸 그래프이다. 도 15를 참조하여, 온도의 변화에 대한 표면 거칠기의 변화는 ○, △ 및 □에 의해 표시되고 있고, 온도의 변화에 대한 전계 효과 이동도는, ●, ▲ 및 ■에 의해 표시되고 있다. 온도가 약 900℃ 이상에서는, 온도가 상승하는데 대해 표면 거칠기이 저하함과 동시에, 전계 효과 이동도가 크게 되는 것을 알았다.
또한, 실리콘의 용융 온도가 1400℃ 정도이기 때문에, 약 1100℃ 이상으로 하면 처리 시간내에 투명 절연성 기판이 휘어버리는 부적합함이 생긴다.
이 때문에, 열처리 온도는 약 1100℃ 이하가 바람직하다. 이와 같은 것 때문에, 열처리 온도는 약 900℃ 이상 약 1100℃ 이하가 바람직한 것을 알았다. 또한, 열처리 온도는 약 950℃ 이상 약 1100℃ 이하가 보다 바람직하다.
이와 같이, 다결정 실리콘막(능동층 ; 3)으로의 레이저의 조사 후에 제7 공정에 있어서 열처리를 햄함으로써, 다결정 실리콘막(3)의 표면의 요철(표면 거칠기)을 저감할 수 있고, 그 결과 이와 같은 다결정 실리콘막(3)을 능동층으로서 이용한 TFT의 전계 효과 이동도를 향상시킬 수 있다. 또한, 이와 같은 TFT를 액정 표시 장치에 이용하면, 양호한 표시를 행하는 것이 가능하게 된다.
도 16은 상기한 제5 공정에 있어서, 레이저 조사시에 가열했을 경우와 종래와 같이 가열하지 않았을 경우의 다결정 실리콘막의 요철 상태를 나타내는 그래프이다. 도 16을 참조하여, 횡축은 레이저 에너지 밀도를 나타내고, 종축은 다결정 실리콘막 표면의 요철을 나타내고 있다. 또한, 흰 동그라미(○)는 레이저 조사시에 열처리를 실시했을(가열하지 않았을) 경우를 나타내고, 검은 동그라미(●)는 열처리를 실시했을(가열했을) 경우를 나타내고 있다.
도 16에 도시하는 바와 같이, 비정질 실리콘을 고상 성장한 후의 표면의 거칠기은, 어느 경우도 약 1.0nm∼2.0nm이다. 또한, 조사 밀도를 변화시켰을 경우에, 레이저 조사시에 가열했을 경우에는 표면 거칠기이 초기의 상태보다 적게 되는 경우가 있는데 대해, 레이저 조사시에 가열을 행하지 않았을 경우에는 레이저 에너지 밀도의 증가에 따라 표면 거칠기도 증가하는 것을 알았다.
이와 같이, 다결정 실리콘막(3)으로의 레이저의 조사를 가열한 상태로 행함으로써도, 다결정 실리콘막(3) 표면의 요철을 저감할 수 있다는 것을 알았다. 그 결과, 이와 같은 다결정 실리콘막(3)을 능동층으로서 이용한 TFT의 전계 효과 이동도를 향상시킬 수 있다. 또한, 이와 같은 TFT를 액정 표시 장치에 이용하면, 양호한 표시를 행하는 것이 가능하게 된다.
또, 제1 실시 형태의 제5 공정에서는, 레이저 조사시의 기판의 가열 온도를 400℃ 정도로 했지만, 약 100℃ 이상이면 마찬가지의 효과를 얻을 수 있다. 단, 투명 절연성 기판의 휘어짐을 방지하는 것을 고려하면서, 레이저 조사시의 기판의 가열 온도는 약 600℃ 이하인 것이 바람직하다.
도 17은, 제1 실시 형태의 제조 공정을 이용해 형성한 TFT의 Id-Vg 특성과 종래의 TFT의 Id-Vg 특성을 나타낸 그래프이다. 도 17을 참조하여, 횡축에는 게이트 전극에 인가되는 전압(Vg)을 취하고, 종축에는 드레인에 흐르는 전류(Id)를 취한다. 도 17에 도시하는 바와 같이, 제1 실시 형태에 따른 TFT에서는, 온상태에서의 곡선의 전류(Id)가 종래에 비해 크게 되어 있는 것을 알았다.
즉, 제1 실시 형태에 따른 다결정 실리콘막으로 이루어지는 능동층의 전자의 전계 효과 이동도가 종래의 전계 효과 이동도에 비해 향상하고 있는 것을 알았다.
또한, 도 17에 도시하는 바와 같이, 온 직후의 낮은 게이트 전압(Vg)에서의 드레인 전류(Id)는, 종래의 TFT보다도 제1 실시 형태에 따른 TFT쪽이 많이 흐르고 있는 것을 알았다. 이는, 제1 실시 형태에 따른 반도체 장치의 능동층의 표면이 종래의 TFT의 능동층의 표면보다도 요철이 적은 것을 나타내고 있다.
도 14∼도 17에 도시한 결과로부터, 제5 공정에서의 레이저 조사시의 가열과, 제7 공정에서의 레이저 조사 후의 열처리 양쪽 공정에 의해, 다결정 실리콘막(3) 표면의 요철을 저감할 수 있는 것을 알았다. 그리고, 이와 같은 다결정 실리콘막(3)을 TFT의 능동층으로서 이용하면, 전계 효과 이동도 등의 특성을 보다 향상시킬 수 있는 것을 알았다.
즉, TFT의 전계 효과 이동도, S값(부 문턱값) 및 Vth값(임계치) 등의 반도체 장치의 특성을 향상시킬 수 있다.
다음에, 도 1∼도 12에 도시한 제1 실시 형태에 따른 제조 공정에 의해 형성된 TFT의 특성에 대해서 더 설명한다.
도 18 및 도 19는, 제1 실시 형태에 따른 TFT의 Id-Vg 특성을 나타내고, 도 20 및 도 21은 종래의 TFT의 Id-Vg 특성을 나타낸다. 도 18∼도 21을 참조하여, 횡축에는 게이트에 인가되는 전압(Vg)이 붙여지고, 종축에는 드레인에 흐르는 전류(Id)가 붙여져 있다. 도 19에 도시하는 제1 실시 형태에 따른 TFT의 드레인 전류(Id)는, 도 21에 도시하는 종래의 TFT의 드레인 전류값(Id)보다도 크다는 것을 알았다. 이는, 제1 실시 형태에 따른 다결정 실리콘막으로 이루어지는 능동층에서의 전자의 전계 효과 이동도가, 종래의 전계 효과 이동도에 비해 향상하고 있는 것을 의미한다.
도 22에는, 제5 공정에서의 레이저 조사시의 가열과, 제7 공정에서의 레이저 조사 후의 열처리 양쪽의 공정이 행하여진 후의, 다결정 실리콘막에서의 캐리어의 전계 효과 이동도와 엑시머 레이저 조사 에너지 밀도의 관계를 나타내고 있다.
도 22를 참조하여, 엑시머 레이저의 조사 에너지 밀도가 상승함에 따라, 전계 효과 이동도도 상승하여, 거의 250mJ/cm2부근에서 피크를 나타내고, 그 후 에너지 밀도의 증가에 따라 전계 효과 이동도는 순차 감소하고 있는 것을 알았다.
이와 같이 피크를 갖는 것은, 에너지 레이저 조사에 의한 결정성의 개선과 표면 거칠기 양자의 트레이드 오프(trade-off)의 관계에 의한 것이다. 이 피크 근방에 있어서, 결정성의 개선과 표면 거칠기의 관계가 최량의 관계로 유지되면, 그보다 양호한 전계 효과 이동도를 얻을 수 있다.
다음에, 도 23을 참조하여, 제1 실시 형태의 제조 공정을 이용해 형성한 TFT를 조립하는 액정 표시 장치(LCD)의 제조 공정에 대해서 설명한다.
먼저, 도 12에 도시한 제1 실시 형태에 따른 TFT를 형성한 후, 도 23에 도시하는 바와 같이 스퍼터법을 이용해 투명 절연성 기판(1)의 화소부 영역상에 ITO(Indium Thin Oxide)로 이루어지는 보조 용량을 구성하는 축적 전극(17)을 형성한다. 이 축적 전극(17)은, TFT의 능동층으로 되는 인이 도프된 다결정 실리콘막(3)의 형성시에 형성해도 된다.
다음에, 디바이스의 전면에 층간 절연막(33)을 형성한다. 층간 절연막(33)의 재질로서는, 실리콘 산화막과, 실리케이드 유리, 또는 실리콘 질화막 등이 이용된다. 이들 막의 형성에는 CVD법 또는 PCVD법이 이용된다. 이 후, 층간 절연막(33)에 고농도 불순물 영역(14, 15)에 이르는 콘택트홀(13)을 형성한다. 그리고, 콘택트홀(19)을 매립함과 동시에, 층간 절연막(33)의 상면 위를 따라 연장하는 AlSi막(도시하지 않음)을 형성한 후, 그 AlSi막을 패터닝한다. 이로써, 소오스·드레인 전극(18)을 형성한다.
또한, 층간 절연막(33) 및 소오스·드레인 전극(18)을 덮도록 층간 절연막(16)을 형성한 후, 그 층간 절연막(16) 한쪽의 소오스·드레인 전극(18)상에 위치하는 영역에 콘택트홀을 형성한다. 그 콘택트홀안을 매립함과 동시에, 층간 절연막(16)의 상면을 따라 연장하는 ITO막(도시하지 않음)을 형성한 후, 그 ITO막을 패터닝함으로써 표시 전극(20)을 형성한다. 표시 전극(20) 및 층간 절연막(16)상에 배향막(29)을 형성한다. 이로써, TFT측의 기판을 완성한다.
다음에, 다결정 실리콘으로 이루어지는 TFT가 형성된 투명 절연성 기판(1)과, 그 표면에 공통 전극(21) 및 배향막(29)이 형성된 투명 절연성 기판(22)을 서로 대향시킨다. 그 상태로, 투명 절연성 기판(1)과 투명 절연성 기판(22) 사이에 액정을 봉입하여 액정층(23)을 형성한다. 이로써, LCD의 화소부를 완성한다. 이와 같이 하여, 제1 실시 형태에 따른 TFT를 이용한 LCD가 형성된다.
도 24에는, 표시 화소부와 주변 구동 회로부를 동일한 기판상에 형성한 액정 표시 패널이 도시된다.
도 24를 참조하여, 이 액정 표시 패널에서는, 주변 구동 회로부(게이트 드라이버(25) 및 드레인 드라이버(26))의 능동층과 표시 화소부의 능동층을 본 실시 형태의 공정에 의해 형성한 다결정 실리콘막(3)에 의해 구성하고 있다. 표시 화소부에는, 복수의 표시 전극(20)이 매트릭스상으로 배치되어 있다.
또한, 각각의 표시 전극(20) 사이는 신호 배선(40)에 의해 접속되어 있다. 또한, 게이트 드라이버(25) 및 드레인 드라이버(26)에도 각각 신호 배선(40)이 접속되어 있다.
또한, 도 25에는, 제1 실시 형태에 따른 TFT를 적용한 액티브 매트릭스 방식의 LCD의 블록 구성도가 도시되어 있다.
도 25를 참조하여, 화소부(24)에는, 각 주사선(게이트 배선 ; G1…Gn, Gn+1…Gm)과, 각 데이타 배선(드레인 배선 ; D1…Dn, Dn+1…Gm)이 배치되어 있다. 각 게이트 배선과 각 드레인 배선은 각각 서로 직교하고, 그 직교 부분에 화소부(24)가 설치되어 있다. 그리고, 각 게이트 배선은, 게이트 드라이버(26)에 접속되고, 게이트 신호(주사 신호)가 인가된다.
또한, 각 드레인 배선은, 드레인 드라이버(데이타 드라이버 ; 27)에 접속되고, 데이타 신호(비디오 신호)가 인가된다.
이 게이트 드라이버(25)와 드레인 드라이버(26)에 의해 주변 구동 회로부(28)가 구성된다.
게이트 드라이버(25) 및 드레인 드라이버(26)중 적어도 한쪽을 화소부(24)와 동일 기판상에 형성한 LCD는, 일반적으로 드라이버 일체형(드라이버 내장형) LCD라고 불리고 있다. 또, 게이트 드라이버(25)가 화소부(24)의 양측에 설치되어 있을 경우도 있고, 또한 드레인 드라이버(27)가 화소부(24)의 양측에 설치되어 있을 경우도 있다.
도 25에 도시한 LCD에서는, 화소부(24)의 화소 구동용 소자 뿐만 아니라, 주변 구동 회로부(28)의 스위칭용 소자에도, 상기한 제1 실시 형태에 따른 다결정 실리콘막으로 이루어지는 TFT를 이용한다. 이 경우, 제조시에 화소부(24)에 이용하는 TFT와 주변 구동 회로부(28)에 이용하는 TFT를 동일 기판상에서 병행하여 형성한다. 또, 이 주변 구동 회로부(28)의 다결정 실리콘막을 포함하는 TFT는, LDD 구조가 아니라, 통상의 싱글 드레인 구조를 채용하고 있다. 이 경우, LDD 구조를 이용해도 된다.
또한, 주변 구동 회로부(28)의 다결정 실리콘막으로 이루어지는 TFT를, CMOS 구조로 형성하면, TFT의 형성 영역을 축소시킬 수 있다. 그 결과, 게이트 드라이버(25) 및 드레인 드라이버(26)의 형성 영역도 축소화할 수 있어 고집적화를 도모할 수 있다.
도 26에는, 게이트 배선(Gn)과 드레인 배선(Dn)의 직교 부분에 설치되어 있는 화소부의 등가 회로가 도시되어 있다. 도 26을 참조하여, 화소부(24)는, 화소 구동 소자로서의 TFT와, 액정 셀(LC)과, 보조 용량(Cs)으로 구성된다. 게이트 배선(Gn)에는 TFT의 게이트가 접속되어 있고, 드레인 배선(Dn)에는 TFT의 드레인이 접속되어 있다. TFT의 소오스에는, 액정 셀(LC)의 표시 전극(화소 전극 ; 20)과, 보조 용량 전극(축적 전극 또는 부하 용량 전극 ; 17)이 접속되어 있다.
이 액정 셀(LC)과 보조 용량(Cs)에 의해, 신호 축적 소자가 구성된다. 액정 셀(LC)의 공통 전극(표시 전극(20)의 반대측 전극 ; 21)에는 전압(Vcom)이 인가된다. 한편, 보조 용량(Cs)에 있어서, TFT의 소오스와 접속되는 측의 반대측 전극(대향 전극 ; 50)에는 정전압(VR)이 인가된다. 이 액정 셀(LC)의 공통 전극(21)은, 모든 화소부(24)에 대해 공통하는 전극으로 되어 있다. 액정 셀(LC)의 표시 전극(20)과 공통 전극(21) 사이에는 정전 용량이 형성되어 있다. 또, 보조 용량(Cs)에 있어서, 대향 전극(50)은 인의 게이트 배선(Gn+1)과 접속되어 있는 경우도 있다.
동작으로서는, 상기와 같이 구성된 화로부(24)에 있어서, 게이트 배선(Gn)을 정전압으로 하여 TFT의 게이트로 정전압을 인가하면, TFT가 ON 상태로 된다.
이 상태로, 드레인 배선(Dn)에 인가된 데이타 신호에 대응한 전하가, 액정 셀(LC)의 정전 용량과 보조 용량(Cs)에 충전된다. 그 한편, 게이트 배선(Gn)을 부전압으로 하여 TFT의 게이트에 부전압을 인가하면, TFT가 오프 상태로 된다.
이 상태로, 드레인 배선(Dn)에 인가되고 있던 전압이 액정 셀(LC)의 정전 용량과 보조 용량(Cs)에 의해 유지된다. 이와 같이, 화소부(24)로 기입해야 할 데이타 신호를 드레인 배선으로 제공하여 게이트 배선의 전압을 제어함으로써, 화소부(24)에 임의의 데이타 신호를 유지시킬 수 있다. 그 화소부(24)가 유지하고 있는 데이타 신호에 따라 액정 셀(LC)의 투과율이 변화하고, 그로써 화상이 표시된다.
(제2 실시 형태)
도 27 및 도 28을 참조하여 이하에 제2 실시 형태의 제조 공정에 대해서 설명한다.
본 제2 실시 형태에 따른 제조 공정은, 도1∼도 12에 도시한 제1 실시 형태에 따른 제조 방법을 이용해 형성한 TFT에 있어서 오프셋 구조를 형성할 경우를 나타내고 있다. 이와 같이 오프셋 구조를 형성할 경우에는, 도 10에 도시한 제1 실시 형태에 따른 제10 공정에서의 부순물 주입은 행하지 않고, 도 27에 도시하는 바와 같이 측벽(12)의 형성 후에 불순물을 주입한다. 이로써, 저농도 불순물 영역(10, 11)을 형성한다. 그리고, 측벽(12) 및 게이트 전극(8)을 덮도록 레지스트막(30)을 형성한 후, 그 레지스트막(30)을 마스크로서 불순물을 주입함으로써, 고농도 불순물 영역(14, 15)을 형성한다. 이와 같은 공정을 행함으로써, 제1 실시 형태에서 설명한 특성에 우수한 TFT에 있어서 오프셋 구조를 용이하게 형성할 수 있다.
(제3 실시 형태)
상기 제1 및 제2 실시 형태에서는 게이트 전극(8)이 다결정 실리콘막(3)상에 위치하는 도프 게이트형 TFT의 구조 공정에 대해서 설명했지만, 본 제3 실시 형태에서는 게이트 전극이 다결정 실리콘막 아래에 위치하는 버텀형 TFT의 제조 공정에 대해서 설명한다.
먼저, 도 29에 도시하는 바와 같이, 투명 절연성 기판(1)상에 게이트 전극(8)을 형성한다. 게이트 전극(8)을 덮도록 층간 절연막(6)을 형성한다. 층간 절연막(6)상에 비정질 실리콘막(2)을 LPCVD법을 이용해 Si2H6(디실란 가스)를 재료 가스로서 약 450℃로 100nm 정도의 막 두께로 퇴적한다.
이 후, 비정질 실리콘막(2)을, 고상 성장법을 이용해 약 600℃, 약 20시간의 어닐을 행함으로써 다결정화한다. 이로써, 도 30에 도시되는 바와 같은 90nm 정도의 막 두께를 갖는 다결정 실리콘막(3)이 형성된다.
이 후, 도 31에 도시하는 바와 같이, 다결정 실리콘막(3)의 표면을 약 1050℃의 산소 분위중에서 약 30분간 건식 산화를 행함으로써 이산화 실리콘막(4)을 형성한다. 이 이산화 실리콘막(4)은 30nm 정도의 막 두께로 형성한다. 이 상태로, 다결정 실리콘막(3)의 두께는 50nm∼60nm 정도의 막 두께로 되어 있다.
이 후, 이산화 실리콘막(4)을 불소계 부식제를 이용해 습식 에칭에 의해 제거하여, 도 32에 도시하는 바와 같이 다결정 실리콘막(3)의 표면을 노출시킨다. 이와 같이 다결정 실리콘막(3)의 표면을 산화하여 이산화 실리콘막(4)을 형성한 후, 그 이산화 실리콘막(4)을 제거하면, 다결정 실리콘막(3)의 결정성을 향상시킬 수 있다. 이 다결정 실리콘막(3)이 TFT의 능동층으로 된다.
다음에, 도 33에 도시하는 바와 같이, 다결정 실리콘막(능동층 ; 3)의 표면에 파장 λ=248nm의 KrF 엑시머 레이저 빔을 조사함으로써 레이저 어닐을 실시한다. 이 때의 조사 조건 등을 도 5에 도시한 제1 실시 형태의 제5 공정과 마찬가지의 조건으로 행한다. 또한, 제1 실시 형태와 마찬가지로, KrF 엑시머 레이저 빔 이외의 여러가지 고에너지 빔을 이용할 수 있다.
이 후, 도 34에 도시하는 바와 같이 RTA법에 의한 급속 열처리를 행한다. 이 때의 열처리 조건은, 열원이 Xe 아크 램프, 온도가 약 900℃ 이상 약 1100℃ 이하, 분위기 N2, 시간이 1초∼10초이다. 이 RTA법에 의한 가열은 고온이지만, 매우 짧은 시간으로 종료하기 때문에, 고온 열처리에 의해 다결정 실리콘막(3)의 결정 내의 결함 등을 감소시키면서 투명 절연성 기판(1)이 변형하는 등의 부적합함을 방지할 수 있다.
이 후, 레이저 조사 및 열처리가 실시된 다결정 실리콘막(3)을, 포토리소그래피 기술과 건식 에칭 기술을 이용해 패터닝함으로써 도 35에 도시되는 바와 같은 형상의 다결정 실리콘막(3)이 얻어진다.
이 후, 도 36에 도시하는 바와 같이, 다결정 실리콘막(3)상의 소정 부분에 레지스트막(32)을 형성한다. 그리고, 레지스트막(32)을 마스크로서 다결정 실리콘막(3)에 불순물을 이온 주입함으로써, 고농도 불순물 영역(14, 15)을 형성한다. 이 후 레지스트막(32)을 제거한다.
다음에, 도 37에 도시하는 바와 같이, 다결정 실리콘막(3) 및 층간 절연막(6)을 덮도록 층간 절연막(33)을 형성한다. 이 후, 도 38에 도시하는 바와 같이, 층간 절연막(33)의 고농도 불순물 영역(14, 15)상에 위치하는 영역에 콘택트홀을 형성한 후, 그 콘택트홀을 매립함과 동시에, 층간 절연막(33)상에서 연장하도록 , 소오스·드레인 전극(18)으로 되는 AlSi막을 형성한다. 그리고, 그 AlSi막을 패터닝함으로써, 도 39에 도시되는 바와 같은 소오스·드레인 전극(18)을 형성한다.
또, 상기의 제3 실시 형태에서는, 다결정 실리콘막(3)에 레이저 조사를 행한 후, 열처리를 실시함으로써 레이저 조사에 의한 결정성의 개선과 열처리에 의한 표면 거칠기의 개선의 상승 효과를 얻을 수 있다. 이로써, 형성되는 TFT의 전계 효과 이동도를 향상시킬 수 있고, 그 결과 TFT의 드레인 전류를 증가시킬 수 있다.
또한, 도 33에 도시한 레이저 조사 공정에 있어서, 투명 절연성 기판(1)을 가열하면서 레이저 조사를 행하도록 해도 된다. 이와 같이 하면, 다결정 실리콘막(3)의 표면 거칠기을 더욱 저감할 수 있고, 이로써 TFT의 전계 효과 이동도(드레인 전류)를 더욱 크게 할 수 있다.
도 40은, 상기 제3 실시 형태의 제조 공정에 의해 형성된 TFT를 포함하는 액정 표시 장치를 도시한 단면도이다. 도 40을 참조하여, 이 액정 표시 장치가 도 23에 도시한 액정 표시 장치와 다른 것은, 도 40에 도시한 액정 표시 장치가 버텀 게이트형 TFT를 이용하고 있는 것뿐이고, 그 외의 구조는 같다. 이와 같이 전계 효과 이동도가 큰(드레인 전류가 큰) TFT를 액정 표시 장치를 이용함으로써, 구동 회로부의 고속 동작이 가능하게 됨과 동시에, 화소부의 고정밀화 및 고밀도화를 달성할 수 있다.
또, 상기 제1∼제3 실시 형태에서는, 비정질 반도체막(2)으로서, 아모르퍼스 실리콘막을 이용했지만, 셀레늄(Se)과, 게르마늄(Ge)과, 비소 갈륨(GaAs) 또는 질화 갈륨(GaN) 등으로 이루어지는 비정질 반도체막을 이용해도 된다.
또한, 상기 제1∼제3 실시 형태에서는, 고에너지 빔으로서, 엑시머 레이저를 이용했지만, 크세논(Xe) 아크 램프를 이용해도 된다. 다만, 비정질 반도체막(2)으로서 아모르퍼스 실리콘막을 이용했을 경우에는 엑시머 레이저를 이용하는 쪽이 흡수가 좋다.
또, 비정질 반도체막(2)을 다결정화하는 방법으로서, 제1∼제3 실시 형태에서는 고상 성장법을 이용했지만, 용융 재결정화법을 이용해도 된다. 또한, 다결정 실리콘막(3)의 표면에 형성한 이산화 실리콘막(4)은 습식 산화법으로 형성해도 된다.
(제4 실시 형태)
도 41∼도 49를 참조하여 이하에 제4 실시 형태에 따른 TFT의 제조 공정에 대해서 설명한다. 이 제4 실시 형태에 따른 제조 공정에서는, 상기한 제1∼제3 실시 형태의 제조 공정과 마찬가지로, 레이저 조사와 열처리를 행한다. 그러나, 이 제4 실시 형태에서는, 고상 성장법을 이용하는 상기한 제1∼제3 실시 형태와 다르고, 레이저 조사에 의해 비정질 실리콘막(2)에서 다결정 실리콘막(3)으로 결정화한다. 이하, 구체적으로 설명한다.
먼저, 도 41에 도시하는 바와 같이, 제1 공정에서는, 유리 또는 석영 유리로 이루어지는 투명 절연성 기판(1)상에, LPCVD법을 이용해 Si2H6을 재료 가스로서 450℃로 비정질 실리콘막(2)을 100nm 정도의 막 두께로 형성한다. 또, 비정질 실리콘막(2)은 P-CVD(Plasma Chemical Vapor Deposition)법을 이용해 약 300℃로 100nm 정도의 막 두께로 형성하도록 해도 된다.
다음에, 제2 공정에서는, 도 42에 도시하는 바와 같이, 비정질 실리콘막(2)의 표면에 엑시머 레이저를 조사하여 레이저 어닐(4)을 실시한다. 이로써, 비정질 실리콘막(2)을 다결정 실리콘막(3)으로 한다. 이 다결정 실리콘막(3)이 TFT의 능동층으로 된다.
다음에, 제3 공정에서는, 도 43에 도시하는 바와 같이, RTA법에 의한 급속 열처리를 행한다. 이 때의 열처리 조건은, 열원이 Xe 아크 램프, 온도가 약 900℃ 이상 1100℃ 이하(바람직하게는, 약 950℃ 이상 약 1100℃ 이하), 분위기가 N2, 시간이 약 1초∼10초이다. RTA법에 의한 가열은, 고온을 이용하지만 매우 단시간으로 끝날 수 있다. 이 때문에, 고온 열처리에 의해 다결정 실리콘막(3)의 결정 내의 결함 등을 감소시키면서, 투명 절연성 기판(1)이 변형하는 것을 유효하게 방지할 수 있다. 또, RTA법에 의한 급속 열처리 대신, 투명 절연성 기판(1)을 전기로 안으로 들이고, N2분위기중에서 약 1050℃의 온도 조건하에서 약 2시간 열처리를 행하는 방법을 이용해도 된다.
상기와 같은 열처리를 실시한 후, 다결정 실리콘막(3)을 포토리소그래피 기술과 건식 에칭 기술을 이용해 패터닝함으로써, 도 44에 도시되는 바와 같은 패터닝된 다결정 실리콘막(3)이 형성된다.
이 후, 제5 공정에서는, 도 45에 도시하는 바와 같이, 패터닝된 다결정 실리콘막(3)을 덮도록 LPCVD법을 이용해 게이트 절연막(6)으로서의 LTO막(Low Temparature Oxide ; 실리콘 산화막)을 형성한다. 이 경우의 LPCVD법은 기판 온도 약 500℃ 이하로 행한다. 또, 기판 온도를 약 500℃ 이하로 하여 PCVD법을 이용해 게이트 절연막(6)으로 되는 실리콘 산화막을 형성해도 된다.
이 후, 게이트 절연막(6)상에, LPCVD법을 이용해 인이 도프된 다결정 실리콘막(7)을 형성한다. 다결정 실리콘막(7)으로의 인의 도프는 반드시 필요하지 않다.
이 후, 포토리소그래피 기술과 RIE법에 의한 건식 에칭 기술을 이용해 게이트 절연막(6) 및 다결정 실리콘막(7)을 패터닝함으로써, 도 46에 도시하는 바와 같은 패터닝된 게이트 절연막(6)과 다결정 실리콘막으로 이루어지는 게이트 전극(8)이 형성된다.
이 후, 제7 공정에 있어서, 도 47에 도시하는 바와 같이, 다결정 실리콘막(3)의 노출된 부분과 게이트 전극(8)의 상면에 불순물을 주입한다. 그리고, 그 주입한 불순물을 활성화하기 위해서 열처리를 행한다.
이 때의 불순물은, n형일 경우에는 비소(As)나 인(P)을 이용하고, 그때의 조건은 약 80keV, 약 3×1013/cm2이다. 또한, p형 불순물을 주입할 경우에는, 보론(B)을 이용하고, 그 경우의 주입 조건은 약 30keV, 약 1.5×1013/cm2이다. 이와 같이 하여, 도 47에 도시되는 저농도 불순물 영역(10, 11)이 형성된다.
다음에, 제8 공정에서는, 다결정 실리콘막(3) 및 게이트 전극(8)을 덮도록 투명 절연성 기판(1)상에, APCVD(상압 CVD)법에 의해 절연막(도시하지 않음)을 형성한다. 그리고, 이 절연막을 이방성의 전면 에칭을 이용해 에칭함으로써, 게이트 전극(8) 및 게이트 절연막(6)의 측면에 도 48에 도시되는 바와 같은 절연막으로 이루어지는 측벽(12)을 형성한다.
다음에, 제9 공정에 있어서, 도 49에 도시하는 바와 같이, 측벽(12)을 마스크로서, 다결정 실리콘막(3)에 불순물을 주입함으로써 고농도 불순물 영역(14, 15)을 자기 정합적으로 형성한다.
이 고농도 불순물 영역(14, 15)을 형성할 때에 주입할 불순물은, n형일 경우에는 인 이온을 이용한다. 그 경우의 주입 조건은, 약 80keV, 약 3×1015/cm2이다. 또한, 이 상태로 전기로를 이용해 열처리를 행함으로써 불순물을 활성화한다. 이 경우의 열처리 조건은 약 850℃, 약 30분, N2가스 유량이 약 5리터/분이다.
또, 이 열처리는, RTA법에 의한 급속 열처리를 행하여도 된다. 이 경우의 열처리 조건은, 열원이 Xe 아크 램프, 온도가 약 700℃ 이상 약 950℃ 이하, 분위기가 N2, 시간이 1초∼3초이다. RTA법에 의한 가열은 고온이지만 매우 단시간으로 종료함으로써, 고온 열처리에 의해 다결정 실리콘막(3)의 결정 내의 결함 등을 감소시키면서, 투명 절연성 기판(1)이 변형하는 것을 방지할 수 있다. 이와 같이 하여, 저농도 불순물 영역(10, 11)과, 고농도 불순물 영역(14, 15)으로 이루어지는 LDD 구조를 갖는 소오스·드레인 영역이 형성된다.
상기의 공정에 의해 다결정 실리콘막을 능동층으로 하는 TFT가 제조된다.
또, 도 42에 도시한 제2 공정의 레이저 조사는, 도 5에 도시한 제1 실시 형태의 제5 공정에서의 레이저 조사와 마찬가지의 조건으로 행하고, 또한 제1 실시 형태의 경우와 마찬가지의 KrF 엑시머 레이저 빔 이외의 여러가지 고에너지 빔을 이용하는 것이 가능하다. 또한, 제1 실시 형태와 마찬가지로, 고스루풋 레이저 조사법을 이용한다.
또한, 어느 빔을 이용해도, 조사 에너지 밀도 및 조사 횟수에 비례하여 다결정 실리콘막(3)의 결정 입자 지름은 크게 되기 때문에, 원하는 크기의 결정 입자 지름이 얻어지도록 에너지 밀도 및 조사 횟수를 조정한다.
(제5 실시 형태)
이하, 도 50∼도 55를 참조하여, 제5 실시 형태에 따른 TFT의 제조 공정에 대해서 설명한다. 본 제5 실시 형태에 의한 제조 공정은, 상기한 제4 실시 형태의 제조 공정과 기본적으로는 마찬가지이다. 그러나, 본 제5 실시 형태에서는, 제4 실시 형태와 다르고, 레이저 조사 후의 열처리를 다결정 실리콘막(7)의 형성 후에 행한다. 이하, 보다 상세하게 설명한다.
먼저, 제1 공정에서는, 도 50에 도시하는 바와 같이 유리 또는 석영 유리로 이루어지는 투명 절연성 기판(1)상에, LPCVD법을 이용해 Si2H6(실란 가스)를 재료 가스로서 약 450℃로 비정질 실리콘막(2)을 형성한다. 이 비정질 실리콘막(2)은 100nm 정도의 막 두께로 형성한다.
또, 비정질 실리콘막(2)은, P-CVD(Plasma Chemical Vapor Deposition)법을 이용해 약 300℃의 온도 조건하에서 100nm 정도의 막 두께로 형성해도 된다.
다음에, 제2 공정에 있어서는, 비정질 실리콘막(2)의 표면에, 엑시머 레이저를 조사하여 레이저 어닐을 실시함으로써, 비정질 실리콘막(2)을 도 51에 도시하는 바와 같은 다결정 실리콘막(3)으로 한다. 이 다결정 실리콘막(3)이 TFT의 능동층으로 된다.
다음에, 제3 공정에 있어서는, 다결정 실리콘막(3)을 사진 제판 기술과 건식 에칭 기술을 이용해 패터닝함으로써, TFT의 형성 위치에 도 52에 도시하는 바와 같은 다결정 실리콘막(3)이 형성된다.
다음에, 제4 공정에 있어서는, 도 53에 도시하는 바와 같이, 다결정 실리콘막(3)상에 LPCVD법을 이용해 약 500℃ 이하의 기판 온도로 게이트 절연막(6)으로서의 LTO막(Low Temparature Oxide ; 실리콘 산화막)을 형성한다. 이 게이트 절연막(6)은 PCVD법(기판 온도 ; 약 500℃ 이하)로 형성하는 실리콘 산화막이어도 된다.
이 후, 게이트 절연막(6)상에 LPCVD법을 이용해 인이 도프된 다결정 실리콘막(7)을 형성한다. 또, 이 다결정 실리콘막(7)에는 반드시 인이 도프되어 있을 필요는 없다.
다음에, 제5 공정에 있어서, 도 54에 도시하는 바와 같이, RTA법에 의한 급속 열처리를 행한다. 이 때의 열처리 조건은, 열원이 Xe 아크 램프, 온도가 약 900℃ 이상 약 1100℃ 이하(바람직하게는, 약 950℃ 이상 약 1100℃ 이하), 분위기가 N2, 시간이 1초∼10초이다. RTA법에 의한 가열은, 고온을 이용하지만, 매우 단시간으로 종료하기 때문에, 고온 열처리에 의해 다결정 실리콘막(3)의 결정 내의 결함 등을 감소시키면서 투명 절연성 기판(1)이 형성하는 것을 유효하게 방지할 수 있다.
또, RTA법에 의한 열처리 대신, 전기로를 이용해 N2분위기중에서 약 1050℃로 약 2시간의 열처리를 행하도록 해도 된다.
이후의 제6 공정∼제9 공정은, 도 46∼도 49에 도시한 제4 실시 형태의 공정과 마찬가지이기 때문에 생략한다.
이상의 공정에 의해 다결정 실리콘막(3)을 능동층으로 하는 TFT를 형성할 수 있다.
여기서, 제4 실시 형태의 제3 공정의 열처리 및 제5 실시 형태의 제5 공정의 열처리에 의한 효과에 대해서 설명한다. 도 55는, 능동층인 다결정 실리콘막(3)에 레이저 조사를 한 후에, 열처리를 한 경우와 열처리를 하지 않았을 경우의 다결정 실리콘막 표면의 요철 상태를 나타내는 그래프이다. 도 55를 참조하여, 횡축에는 레이저 조사 밀도, 종축은 다결정 실리콘막(3) 표면의 요철(표면 거칠기)이 붙어져 있다. 도 55에 도시하는 바와 같이, 비정질 실리콘에 레이저를 조사하여 다결정화 한 후 표면의 요철은 1.0nm 정도이다. 또한, 조사 밀도를 각각 변화시켰을 경우에, 열처리를 실시했을 경우에는 표면 거칠기은 2.5nm 정도가 최대값인 것에 대해, 열처리를 실시하지 않은 경우에는 6.7nm 정도까지 증대하고 있다.
이와 같이, 능동층으로 되는 비정질 실리콘층(2)을 다결정화할 때의 레이저 조사 후에 열처리를 행함으로써, 다결정 실리콘막(3)의 표면 거칠기을 저감할 수 있다. 이 경우, 레이저 조사에 의해 결정성이 개선되고, 또한 레이저 조사 후의 열처리에 의해 다결정 실리콘막(3)의 표면 거칠기이 저감되기 때문에, 형성되는 TFT의 전계 효과 이동도를 크게 할 수 있고, 그 결과 TFT의 드레인 전류를 증가시킬 수 있다. 이와 같은 TFT를 액정 표시 장치에 이용하면, 구동 회로부의 고속 구동이 가능하게 됨과 동시에, 화소부의 고정밀화 및 고밀도화를 실현할 수 있다.
도 56에는, 레이저 조사 후의 열처리가 행해진 후의, 다결정 실리콘막에서의 캐리어의 전계 효과 이동도와 엑시머 레이저 조사 밀도의 관계가 표시되어 있다. 도 56을 참조하여, 엑시머 레이저의 조사 에너지 밀도가 상승함에 따라, 전계 효과 이동도도 상승하여 거의 300mJ/cm2∼325mJ/cm2부근에서 피크를 나타내고, 그 후 에너지 밀도의 증가에 따라 전계 효과 이동도는 순차 감소하고 있는 것을 알았다. 이와 같이 피크를 갖는 것은, 엑시머 레이저 조사에 의한 결정성의 개선과 표면의 거칠기 양자의 트레이드 오프의 관계에 따른 것이다. 이 피크 근방에 있어서, 결정성의 개선과 표면의 거칠기의 관계가 최량의 관계로 유지되고, 그로써 양호한 전계 효과 이동도를 얻을 수 있다.
또, 도 56에 도시한 피크 위치의 에너지 밀도(거의 300mJ/cm2∼325mJ/cm2)가 도 22에 도시한 피크 위치의 에너지 밀도(거의 250mJ/cm2)와 다른 것은, 도 22에서 레이저 조사시의 가열과 레이저 조사 후의 가열 양쪽을 행하고 있는 것에 대해서, 도 56에서는 레이저 조사 후의 가열만 행하고 있기 때문이다.
(제6 실시 형태)
이하, 도 57 및 도 58을 참조하여, 제5 실시 형태에 따른 TFT의 제조 공정에 대해서 설명한다. 본 제6 실시 형태에서는, 상기 제4 및 제5 실시 형태의 제7 공정∼제9 공정(도 47∼도 49 참조)에 있어서, 오프셋 구조를 형성할 경우에 대해서 설명한다. 구체적으로는, 도 57에 도시하는 바와 같이, 저농도 불순물 영역(10, 11)을 형성하기 위한 불순물의 이온 주입을 측벽(12)의 형성 후에 행한다. 그리고, 그 후 도 58에 도시하는 바와 같이, 측벽(12) 및 게이트 전극(8)을 덮도록 레지스트막(8)을 형성한다. 그리고, 레지스트막(30)을 마스크로서 다결정 실리콘막(3)에 불순물 이온 주입함으로써, 고농도불순물 영역(14, 15)을 형성한다. 이와 같은 공정에 의해, 오프셋 구조의 TFT를 용이하게 형성할 수 있다. 또, 본 제6 실시예에 있어서도 다결정 실리콘막(3)의 형성시에 레이저 조사를 행함과 동시에, 그 후에 열처리를 행한다. 이로써, 상기 제4 및 제5 실시 형태와 마찬가지로, 전계 효과 이동도가 높은 TFT를 형성할 수 있다.
(제7 실시 형태)
이하, 도 59∼도 61을 참조하여, 제5 실시 형태에 따른 TFT의 제조 공정에 대해서 설명한다. 제7 실시 형태에서는, 도 46∼도 49에 도시한 제4 실시 형태의 제조 공정에 있어서 측벽(12)을 설치하지 않을 경우에 대해서 설명한다.
본 제7 실시 형태에서는, 먼저 도 41∼도 46에 도시한 제4 실시 형태에 의한 제조 공정과 마찬가지의 공정을 이용해 도 46에 도시한 구조까지를 형성한다. 이 후, 도 59에 도시하는 바와 같이, 다결정 실리콘막(3)의 노출한 부분 및 게이트 전극(8)의 상면에 불순물을 주입한다. 이 후, 열처리를 행함으로써 불순물을 활성화시킨다. 이 때의 불순물은, n형 불순물일 경우에는 비소(As)나 인(P)을 이용한다. 이 경우의 조건은, 약 80keV, 약 3×1013/cm2이다. 또한, p형 불순물의 경우에는 보론(B)을 이용한다. 이 경우의 조건은 약 30keV, 약 1.5×1013/cm2이다. 이로써, 저농도 불순물 영역(10, 11)을 형성한다.
다음에, 게이트 전극(8)과 저농도 불순물 영역(10, 11)의 일부를 덮도록 도 60에 도시되는 바와 같은 레지스트(31)를 형성한다.
이 후, 도 61에 도시하는 바와 같이, 레지스트(31)를 마스크로서 다결정 실리콘막(3)에 불순물을 이온 주입한다. 이로써, 고농도 불순물 영역(14, 15)을 형성한다. 이 후 레지스트(31)를 제거한다. 또, 고농도 불순물 영역(14, 15)을 형성할 때의 불순물은 n형 불순물일 경우는 인 이온을 이용하고, 그 경우의 조건은, 약 80keV, 약 3×1015/cm2이다. 또한, 이 상태로 전기로를 이용해 열처리함으로써 불순물을 활성화한다. 이 경우의 열처리 조건은, 약 850℃, 약 30분간, N2가스 유량이 약 5리터/분이다. 이와 같이 하여, 저농도 불순물 영역(10, 11)과, 고농도 불순물 영역(14, 15)으로 이루어지는 LDD 구조를 갖는 소오스/드레인 영역이 형성된다.
(제8 실시 형태)
다음에, 도 62∼도 69를 참조하여, 제8 실시 형태에 따른 TFT의 제조 공정에 대해서 설명한다. 상술한 제4∼제7 실시 형태에서는 다결정 실리콘막(3)상에 게이트 전극(8)이 위치하는 도프 게이트형의 TFT의 제조 공정을 도시했지만, 이 제8 실시 형태에서는 다결정 실리콘막(3) 아래에 게이트 전극(8)이 위치하는 버텀형 TFT의 제조 공정에 대해서 설명한다. 또, 레이저 조사 및 열처리의 기본적인 제조 공정은 제4 실시 형태와 거의 마찬가지이다. 이하 구체적으로 설명한다.
먼저, 도 62에 도시하는 바와 같이, 유리 또는 석영 유리로 이루어지는 투명 절연성 기판(1)상에, 게이트 전극(8)을 형성한 후, 그 게이트 전극(8)을 덮도록 게이트 절연막(6)을 형성한다. 게이트 절연막(6)상에, LPCVD법 또는 P-CVD법을 이용해 100nm 정도의 막 두께를 갖는 비정질 실리콘막(2)을 형성한다.
이 후, 비정질 실리콘막(2)의 표면에, 엑시머 레이저를 조사하여 레이저 어닐을 실시함으로써, 비정질 실리콘막(2)을 도 63에 도시되는 바와 같은 다결정 실리콘막(3)으로 한다. 이 다결정 실리콘막(3)이 TFT의 능동층으로 된다.
다음에, 제3 공정으로서, 도 64에 도시하는 바와 같이, RTA법을 이용해 급속 열처리를 행한다. 이 때의 열처리 조건은, 열원이 Xe 아크 램프, 온도가 약 900℃ 이상 약 1100℃ 이하(바람직하게는 약 950℃ 이상 약 1100℃ 이하), 분위기가 N2, 시간이 1초∼10초이다. 이 RTA법에 의한 가열은, 고온이지만 매우 단시간으로 종료하기 때문에, 고온 열처리에 의해 다결정 실리콘막(3)의 결정 내의 결함 등을 감소시키면서, 투명 절연성 기판(1)이 변형하는 것이 방지된다. 또, 이 열처리는, 상기 RTA법 대신, 투명 절연성 기판(1)을 전기로 내로 들이고, N2분위기중에서 1050℃의 온도 조건하에서 2시간의 열처리를 행하도록 해도 된다.
이 후, 다결정 실리콘막(3)을 사진 제판 기술과 건식 에칭 기술을 이용해 패터닝함으로써, TFT의 형성 위치에, 도 65에 도시되는 바와 같은 다결정 실리콘막(3)이 형성된다.
이 후, 도 66에 도시하는 바와 같이, 다결정 실리콘막(3)상에 소정 영역에 레지스트(32)를 형성한 후, 이 레지스트(32)를 마스크로서 다결정 실리콘막(3)으로 분순물을 이온 주입한다. 이로써, 고농도 불순물 영역(14, 15)를 형성한다.
다음에, 도 67에 도시하는 바와 같이, 다결정 실리콘막(3) 및 게이트 절연막(6)을 덮도록 층간 절연막(33)을 형성한다. 그리고, 그 층간 절연막(33)의 고농도 불순물 영역(14, 15)상에 위치하는 영역에, 도 68에 도시되는 바와 같은 콘택트홀을 개구한다. 그 콘택트홀 안을 매립함과 동시에, 층간 절연막(33)상에서 연장하도록 소오스·드레인 전극(18)으로 되는 AlSi막을 형성한다. 그리고, 그 AlSi막을 패터닝함으로써, 도 69에 도시하는 바와 같은 소오스·드레인 전극(18)을 형성한다.
이와 같이 하여, 버텀 게이트형의 TFT를 형성할 수 있다. 본 이 제8 실시 형태에 따른 버텀 게이트형 TFT에 있어서도, 레이저 조사에 의해 다결정 실리콘막(3)의 결정성이 개선됨과 동시에, 레이저 조사 후의 열처리에 의해 다결정 실리콘막의 표면의 요철이 저감됨으로써, TFT의 전계 효과 이동도를 높일 수 있고, 그로써 드레인 전류를 증가시킬 수 있다.
또, 이와 같은 버텀 게이트형 TFT를 액정 표시 장치에 적용할 경우에는, 도40에 도시한 구조와 마찬가지의 구조로 된다. 또한, 이와 같이 액정 표시 장치에 제8 실시 형태에 따른 TFT를 적용했을 경우에는, 액정 표시 장치의 구동 회로부를 고속화할 수 있음과 동시에, 화소부를 고정밀화 및 고밀도화할 수 있다.
본 발명의 반도체 장치의 제조 방법에 있어서는, 고이동도를 갖는 반도체층을 구비한 반도체 장치를 용이하게 제조할 수 있다.
또한, 본 발명의 다른 반도체 장치의 제조 방법에 있어서는, 반도체층의 결정 결함을 감소시킴과 동시에 반도체층 표면의 요철을 저감시킬 수 있다.

Claims (19)

  1. 기판상에 반도체층을 형성하는 공정과;
    상기 반도체층에 고에너지 빔을 조사하는 공정과;
    그 후, 상기 반도체층 표면의 요철(凹凸)을 저감 가능한 온도 조건하에서 열처리를 행하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 열처리를 900℃ 이상 1100℃ 이하의 온도 조건하에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 열처리를 고속 열 어닐링(Rapid thermal annealing)법에 의해 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 반도체층을 형성하는 공정은, 비정질 반도체층을 고상 성장법을 이용해 다결정화함으로써 다결정 반도체층을 형성하는 공정을 포함하고,
    상기 고에너지 빔을 조사하는 공정은 상기 다결정 반도체층에 상기 고에너지 빔을 조사하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 고에너지 빔의 조사는 상기 다결정 반도체층을 가열한 상태에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 다결정 반도체층의 가열은, 100℃ 이상의 온도 조건하에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서, 상기 고에너지 빔의 조사에 앞서서,
    상기 다결정 반도체층의 표면을 산화함으로써 산화막을 형성하는 공정과;
    상기 산화막을 제거하여 상기 다결정 반도체층의 표면을 노출시키는 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 반도체층을 형성하는 공정은, 상기 기판상에 비정질 반도체층을 형성하는 공정을 포함하고,
    상기 고에너지 빔을 조사하는 공정은, 상기 비정질 반도체층에 상기 고에너지 빔을 조사함으로써 다결정화하여 다결정 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 열처리를 상기 고에너지 빔을 조사한 직후에 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 열처리를, 상기 고에너지 빔의 조사 후, 상기 다결정 반도체층상에 절연막 및 다결정 실리콘막을 순차 형성한 후에 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서, 상기 열처리가 고속 열 어닐링법을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서, 상기 고에너지 빔은, 레이저 및 크세논 아크 램프중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서, 상기 반도체층은, 실리콘층을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제1항에 있어서, 상기 반도체층은, 박막 트랜지스터의 능동층을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제1항에 있어서, 상기 반도체층의 형성 후, 상기 반도체층상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제1항에 있어서, 상기 반도체층은, 상기 기판상에 형성된 게이트 전극상에 게이트 절연막을 사이에 두고 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 절연성 기판상에 비정질 반도체층을 형성하는 공정과;
    상기 비정질 반도체층을 고상 성장법을 이용해 다결정화함으로써 다결정 반도체층을 형성하는 공정과;
    상기 다결정 반도체층에 고에너지 빔을 조사하는 공정과;
    그 후, 상기 다결정 반도체층 표면의 요철을 저감 가능한 온도 조건하에서 열처리를 행하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 고에너지 빔의 조사는, 상기 다결정 반도체층을 가열한 상태에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 절연성 기판상에 비정질 반도체층을 형성하는 공정과;
    상기 비정질 반도체층에 고에너지 빔을 조사함으로서 다결정화하여 다결정 반도체층을 형성하는 공정과;
    그 후, 상기 다결정 반도체층 표면의 요철을 저감 가능한 온도 조건하에서 열처리를 행하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1019980000053A 1997-01-09 1998-01-05 반도체 장치의 제조 방법 KR19980070340A (ko)

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