KR102612334B1 - 전압 변조기를 위한 멀티레벨 히스테리시스 전압 제어기 및 그 제어 방법 - Google Patents

전압 변조기를 위한 멀티레벨 히스테리시스 전압 제어기 및 그 제어 방법 Download PDF

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Abstract

직렬 연결된 복수의 전력 셀을 포함하고, 전압 변조기의 부하에서 임의의 단극 전압을 제어하고 전력망으로부터 AC/DC 컨버터를 통해 또는 전력 셀의 에너지 저장 소자로부터 직접 그 부하로 전력을 전달하기 위한 임의의 양의 정수의 출력 전압 레벨을 가지는 캐스케이드 멀티레벨 전압 변조기를 위한 멀티레벨 히스테리시스 전압 제어 방법의 제공을 가능하게 하는 시스템 및 방법. 전력 셀들 간에 동등한 전력의 분배 및 변조기의 전력 셀의 에너지 저장 소자의 전압 균형을 보장하는 멀티레벨 전압 변조기의 전력 셀의 동작 로테이션 방법.

Description

전압 변조기를 위한 멀티레벨 히스테리시스 전압 제어기 및 그 제어 방법
본 개시는 전력 전자회로, 그리고 보다 구체적으로 전압 변조기를 위한 멀티레벨 히스테리시스 전압 제어기 및 그 제어 방법에 관한 것이다.
전압 변조기는 방송, 의료, 산업 및 연구 응용 분야에 널리 사용되어 왔다. 가장 일반적인 전압 변조 기술은 펄스 스텝 변조(Pulsed Step Modulation), 코스 스텝 변조(Coarse Step Modulation), 펄스 폭 변조(Pulsed Width Modulation), 그리고 이들의 하이브리드 변형을 포함한다.
이러한 일반적인 변조 기술들은 몇 가지 문제점을 갖는다. 예를 들어, 이러한 일반적인 변조 기술들은 이산의 모든 단계에서 변조 지수나 듀티 사이클을 추정하기 위해 제어 시스템 내에 추가적인 피드포워드(feedforward) 루프가 있는 비례 적분(PI; Proportional Integral) 제어기를 필요로 하는 선형 방법이다. 게다가, 이러한 일반적인 변조 기술에서는 대개 DC 링크 전압의 불균형, 수동 소자의 매개변수의 변동, 그리고 직렬 연결된 모듈의 듀티 사이클 편차 때문에 출력 전압의 저주파 맥동이 발생한다. 마지막으로, 이러한 일반적인 변조 기술에서는 PI 제어기의 매개변수와 부하 매개변수 간에 강한 상관관계가 있다. 따라서, 만약 부하 특성이 빠르게 그리고 광범위하게 변한다면, PI 제어기는 과도 주기에서의 제어 오류를 최소화할 수 있을 만큼 충분히 효율적이고 빠르게 작동할 수 없다.
히스테리시스는 외부의 영향에 대한 물리적 시스템의 반응이 그 영향의 현재 규모뿐만 아니라 시스템의 이전의 이력에도 의존하는 현상이다. 수학적으로 표현하면, 외부의 영향에 대한 반응은, 영향이 증가하고 있을 때 하나의 값이 적용되고, 영향이 감소하고 있을 때 다른 값이 적용되는, 이가함수(double-valued function)이다.
기존의 제어 기술 중, 비선형 히스테리시스 대역 전압 제어는 여전히 가장 간단하고 빠른 방법이다. 전압 제어 루프의 빠른 반응 외에도, 비선형 히스테리시스 대역 전압 제어 방법은 부하 매개변수의 변동에 대한 어떠한 지식도 요하지 않는다. 그러나, 전압 변조기를 위한 히스테리시스 전압 제어 기술은 직렬 연결된 전력 셀의 수의 증가로 갈수록 복잡해지고 있다.
전술한 한계를 고려하여, 광범위한 부하 매개변수 변동 속에서 매우 정확한 전압 조절을 제공하면서 임의의 수의 직렬 연결된 전력 셀을 갖는 전압 변조기를 위한 멀티레벨 히스테리시스 전압 제어기(MHVC; Multilevel Hysteresis Voltage Controller)를 제공하는 것이 바람직하다.
본 개시의 실시예들은 캐스케이드(cascaded) 멀티레벨 전압 변조기를 위한 간단하고 효과적인 멀티레벨 히스테리시스 전압 제어 방법의 제공을 가능하게 하는 시스템 및 방법에 관한 것이다. 실시예들에서, 캐스케이드 멀티레벨 변조기는 직렬 연결된 복수의 전력 셀을 포함하고, 전압 변조기의 부하에서 임의의 단극 전압을 빠르게, 효과적으로, 그리고 정확하게 제어하고 전력망으로부터 AC/DC 컨버터를 통해 또는 전력 셀의 에너지 저장 소자로부터 직접 그 부하로 전력을 전달하기 위한 임의의 양의 정수의 출력 전압 레벨을 가진다. 실시예들은 또한 멀티레벨 전압 변조기의 전력 셀의 동작 로테이션 방법과 관련되며, 이는 전력 셀들 간에 동등한 전력의 분배 및 변조기의 전력 셀의 에너지 저장 소자의 전압 균형을 보장한다.
본 명세서에 개시된 실시예들은 유리하게도 전압 조절 변조기가 이용되는 다양한 응용 분야에 사용될 수 있다. 이러한 응용의 예는, 제한 없이, 토카막(Tokamak) 및 FRC 플라즈마 반응기용 전극 바이어싱 전원 장치; 중성 빔 입사장치(neutral beam injector)용 전원 장치; 마그네트론(magnetron) 변조기; 클라이스트론(klystron) 변조기; 전자총(E-gun) 변조기; 고출력 X-레이 전원장치; 중파 및 장파 송신기; 및 단파 솔리드 스테이트 송신기를 포함하는 전력 전자 회로를 포함할 수 있다.
예시적인 실시예들의 다른 시스템, 방법, 특징 및 이점은 아래의 도면 및 상세한 설명을 검토하면 본 기술분야의 통상의 기술자에게 명백하거나 명백해질 것이다.
구조 및 동작을 포함하는 예시적인 실시예들의 세부사항은 첨부된 도면들의 검토에 의해 부분적으로 얻어질 수 있으며, 도면의 유사한 참조 번호는 유사한 부분을 지칭한다. 도면의 컴포넌트들은 반드시 실제 크기대로 그려진 것이 아니며, 대신에 본 개시의 원리를 설명하기 위한 경우 강조된다. 또한, 모든 도시는 개념의 전달을 의도하는 것으로, 상대적인 크기, 모양 및 다른 상세한 특성은 문자 그대로 또는 정확히 도시되기보다는 개략적으로 도시될 수 있다.
도 1은 본 개시의 실시예에 따른 멀티레벨 전압 변조기의 개략도를 도시한다.
도 2는 본 개시의 실시예에 따른 예시적인 멀티레벨 히스테리시스 전압 제어기를 도시한다.
도 3은 본 개시의 실시예에 따른 예시적인 전압 레벨 추정기를 도시한다.
도 4A, 4B, 4C 및 4D는 본 개시의 실시예에 따른 예시적인 전압 레벨 추정기의 예시적 동작을 도시한다.
도 5는 본 개시의 실시예에 따른 예시적인 스위칭 패턴 생성기를 도시한다.
도 6A는 본 개시의 실시예에 따른 예시적인 1VDC 로테이션 블록을 도시한다.
도 6B는 본 개시의 실시예에 따른 예시적인 2VDC 로테이션 블록을 도시한다.
도 6C는 본 개시의 실시예에 따른 예시적인 3VDC 로테이션 블록을 도시한다.
도 6D는 본 개시의 실시예에 따른 예시적인 4VDC 로테이션 블록을 도시한다.
도 6E는 본 개시의 실시예에 따른 예시적인 (N-1)VDC 로테이션 블록을 도시한다.
도 7A, 7B, 7C 및 7D는 본 개시의 실시예에 따른 예시적인 스위칭 패턴 생성기의 예시적 동작을 도시한다.
도 8은 본 개시의 실시예에 따른 예시적인 7단계 전압 변조기를 위한 예시적인 스위칭 및 Levels 신호를 도시한다.
도 9A, 9B 및 9C는 본 개시의 실시예에 따른 예시적인 7단계 전압 변조기의 동작의 시뮬레이션 결과를 도시한다.
도 10A, 10B 및 10C는 본 개시의 실시예에 따른 예시적인 7단계 전압 변조기의 동작의 시뮬레이션 결과(확대된 트레이스)를 도시한다.
도 11A, 11B 및 11C는 본 개시의 실시예에 따른 FRC 반응기의 전환기(diverts)의 활성 전극으로 작동되는 예시적인 7단계 전압 변조기의 동작의 예시적인 실험 결과를 도시한다.
도 12A, 12B 및 12C는 본 개시의 실시예에 따른 FRC 반응기의 전환기의 활성 전극으로 작동되는 예시적인 7단계 전압 변조기의 동작의 예시적인 실험 결과를 도시한다.
모든 도면에 걸쳐 설명의 목적으로 유사한 구조 및 기능의 구성요소들은 유사한 참조 번호에 의해 일반적으로 지칭됨을 유의하여야 한다. 또한 도면들은 선호되는 실시예들의 설명을 용이하게 하는 것만을 의도함을 유의하여야 한다.
아래의 실시예들은 본 기술분야의 통상의 기술자가 본 개시의 다양한 실시예들을 만들고 사용하게 할 수 있도록 상세히 설명된다. 본 개시에 기초하여 다른 실시예들이 명백할 것임이 이해될 것이며, 본 개시의 범위를 벗어나지 않고 시스템, 프로세스 또는 변경이 만들어질 수 있음이 이해될 것이다.
아래의 설명에서, 본 실시예들의 완전한 이해의 제공을 위한 다수의 구체적인 세부사항이 주어진다. 그러나, 본 실시예들이 이러한 구체적인 세부사항 없이도 실시될 수 있음이 명백할 것이다. 명확성을 더하기 위해, 일부의 잘 알려진 회로, 시스템 구성, 및 프로세스 단계는 상세히 설명되지 않을 수 있다.
본 개시의 실시예들을 도시하는 도면들은 반도식적(semi-diagrammatic)이며 실제 크기대로 그려지지 않았고, 특히, 크기의 일부는 제시의 명확성을 위한 것이며 도면에 과장되어 도시되어 있다.
본 개시의 실시예들은 캐스케이드 멀티레벨 전압 변조기를 위한 간단하고 효과적인 멀티레벨 히스테리시스 전압 제어 방법의 제공을 가능하게 하는 시스템 및 방법에 관한 것이다. 실시예들에서, 캐스케이드 멀티레벨 변조기는 직렬 연결된 복수의 전력 셀을 포함하고, 전압 변조기의 부하에서 임의의 단극 전압을 빠르게, 효과적으로, 그리고 정확하게 제어하기 위해 임의의 양의 정수의 출력 전압 레벨을 가지며, 전력망으로부터 AC/DC 컨버터를 통해 또는 전력 셀의 에너지 저장 소자로부터 직접 그 부하로 전력을 전달한다. 실시예들은 또한 멀티레벨 전압 변조기의 전력 셀의 동작 로테이션 방법과 관련되며, 이는 전력 셀들 간에 동등한 전력의 분배 및 변조기의 전력 셀의 에너지 저장 소자의 전압 균형을 보장한다.
실시예들에서, 예시적인 멀티레벨 히스테리시스 전압 제어기(MHVC)는 견고한 구조를 가지며, 이는 앞서 언급된 결점이 없고 전압 히스테리시스 루프 외의 추가적인 조절 루프를 갖지 않는다. 전압 변조기의 모든 전력 셀의 출력 전압은, 수동 소자의 매개변수 변동 및 출력 전압 진동에 대한 제어 신호의 전달 지연의 영향을 배제하고, 출력 전압 조절 오차의 최소의 사전 설정값을 유지하기 위하여 MHVC에 의해 동적으로 그리고 자동화된 방식으로 조절된다. MHVC에 의해 수행되는 1) 전압 변조기의 출력 전압의 사전 설정된 조절 오차 범위 내로의 유지; 2) 언제든지 적절한 출력 전압 레벨의 식별; 및 3) 전력 셀의 로테이션의 세 가지의 주요한 그리고 상호 연결된 작업이 있다.
실시예들은 임의의 FPGA 또는 이와 유사한 설계 컴포넌트 상에서 실현될 수 있고 높은 클록 속도(수천만 헤르츠)로 동작할 수 있는 빠른 MHVC 설계에 관한 것이다. 상기 설계는 히스테리시스 블록, 본 명세서에서 설명된 전압 레벨 추정기, 그리고 본 명세서에서 설명된 스위칭 패턴 생성기를 포함한다.
도 1은 본 개시의 실시예에 따른 멀티레벨 전압 변조기(전압 변조기)(100)의 개략도를 도시한다. 멀티레벨 전압 변조기(100)는 저전압 측의 3상 그리드(three-phase grid)(101), 고전압 측의 부하(102), 그리고 MHVC를 가지는 제어 시스템(105)에 연결된다. 제어 시스템(105)의 기능은 소프트웨어 루틴, 하드웨어 컴포넌트, 또는 이들의 조합을 포함하는 소프트웨어 또는 하드웨어 프로세서를 사용하여 구현될 수 있다.
예시적인 멀티레벨 전압 변조기(100)는 N개의 직렬 연결된 셀(103A-103N)을 포함하며, 각 셀(103A-103N)은 3상 다이오드 브리지(DBN)(107A-107N)에 연결된 절연 변압기(VSECN)(106A-106N)의 2차 권선, DBN(107A-107N)의 DC 측(DC 링크) 상의 용량성 저장 소자(CDCN)(108A-108N), 활성 양방향 스위치(SN)(109A-109N)가 있는 표준 벅 컨버터(예를 들어, 고전압 변조기의 경우 SN은 프리 휠링 다이오드가 있는 IGBT를 포함할 수 있으며, 저전압 변조기의 경우 SN은 저전압 MOSFET을 포함할 수 있다) 및 다이오드(DN)(110A-110N)를 포함한다. N은 양의 정수라는 것을 이해할 것이다. 각 셀(103A-103N)은 또한 자신의 출력에 선택적인 LCR 필터(LFN, CFN, RFN)(111A-111N)를 갖출 수 있고 전압 변조기(100) 또한 자신의 출력에 선택적인 CR 필터(CFO, RFO)(113)를 갖출 수 있다. 모든 전력 셀(103A-103N)의 DC 링크는 3상 다중 권선 변압기(VSECN)(106A-106N)에 의하여 최대 부하 전압 레벨에서 서로 분리된다.
전압 변조기(100)는 3상 그리드(101)로부터 부하(102)로 에너지를 전달하며 연속 모드에서 작동하는 것으로 가정한다. 만약 저장 소자(108A-108N)에서의 전압이 부하(102)에서의 원하는 출력 전압을 유지하기 위해 동작 시간 동안 크게 감소하지 않는다면 셀(103A-103N)의 저장 소자(예를 들어, 커패시터, 슈퍼 커패시터, 배터리)(108A-108N)에 축적된 에너지를 사용하여 전압 변조기(100)를 일정 시간 동안 그리드(101)로부터 완전히 연결이 끊긴 채 가동하는 것 또한 가능하다.
전압 변조기(100)의 전력 셀(103A-103N)의 각 DC 링크 전압은 고정된 크기의 DC 전압원(VCDCN)으로 간주될 수 있으며, 특정 실시예에 따르면 실제로는, 12에서 1200볼트 정도일 수 있다. 직렬 연결된 전력 셀(103A-103N)에 걸친 총 전압(즉, 단자 OUT+(104A)와 OUT-(104B) 사이)은 연관된 스위치 S1 내지 SN(109A-109N)의 폐쇄에 의해 켜진 셀의 수에 의존한다. 예를 들어, 만약 모든 스위치 S1 내지 SN(109A-109N)이 동시에 닫힌다면, 전압 VDC1-N을 갖는 모든 DC 링크 저장 소자 (예를 들어, 커패시터)는 전압 VDC1-N의 N배와 동일한 출력 전압을 제공하기 위해 함께 직렬로 연결되고 더해진다(added)(즉, 합산(summed)된다). 만약 각 DC 링크 전압원 VDC1-N이 800볼트 정도의 값을 갖고 N이 20 정도라면, 전압 변조기(100)의 총 출력 전압은 16,000볼트 정도가 될 것이다.
만약 전력 셀(103N)의 스위치 SN(109N)이 열려 있다면(즉, 전도 모드에 있지 않다면) 이 특정 셀은 "우회(bypassed)"되고 그 출력 전압은 0이다. 따라서, 전압 변조기(100)의 출력 전압은 켜져 있고 꺼져 있는 셀의 수에 의해 합성되고 변조될 수 있다.
도 1을 참조하면 대조적으로, 표준 펄스 스텝 변조(PSM) 기술에서는, 만약 전압 변조기 내에 직렬 연결된 N개의 전력 셀이 있고 각 셀이 T(초)의 정류 주기를 갖는다면, 셀 1의 스위치 S1은 t1의 시간에 켜질 것이지만, 셀 2의 스위치 S2는 제1 스위치보다 T/n(초) 후에 켜지고, 제3 스위치(S3)는 제2 스위치(S2)보다 2T/n(초) 후에 켜지는 식이 된다. PSM의 이러한 로테이션 방법은 전압 변조기의 출력에서 매우 낮은 리플(ripple)을 보장하는데, 이는 그것의 진폭이 전압 변조기의 출력 전압의 AC 컴포넌트의 주파수 fAC에 반비례하기 때문이다. 모든 전력 셀은 동일한 고정된 스위칭 주파수 fSW에서 스위칭되며, fAC=N*fSW가 된다.
PSM을 사용한 출력 전압의 조절은 켜져야 하는 전력 셀의 요구 수를 계산하고(코스 스텝 변조)/계산하거나, 모든 전력 셀의 수동 소자들(CDC, LF, RF, CF)이 완전히 동일하고, 부유 용량이 같고, 제어 신호들의 전달 지연 또한 같을 경우에 대비하여 모든 전력 셀에 대하여 같아야 하는, 듀티 사이클 D를 조절함으로써(펄스 폭 변조) 선형 조절 개념(PI, 피드포워드 또는 이들의 조합)을 통하여 수행된다. 그러나 실제로는 모든 수동 소자는 항상 약간의 매개변수의 변동이 있으며, 전력 셀에 대한 제어 신호의 전달 지연은 항상 동일하지는 않다. 그 결과, 각 전력 셀은 서로 다른 요구 듀티 사이클 DN으로 켜져야 하며, 이는 DC 링크 전압 피드백 신호를 사용하는 추가적인 조절 루프에 의해 PSM 기반 제어 시스템에서 정정되어야 한다. 또한, 전압 변조기의 출력 전압의 저주파 진동을 제거하기 위하여 켜지는 시간인 t1, t2 … tN의 추가적인 조정이 필요할 수 있다.
위에서 논의된 바와 같이, 본 명세서에 개시된 실시예들은 견고한 구조를 가지는 멀티레벨 히스테리시스 전압 제어기(MHVC)에 관한 것이며, 이는 앞서 언급된 결점이 없고 단일의 전압 히스테리시스 루프 외의 추가적인 조절 루프를 갖지 않는다. 전압 변조기(100)의 모든 전력 셀(103A-103N)의 출력 전압은, 수동 소자의 매개변수 변동 및 출력 전압 진동에 대한 제어 신호의 전달 지연의 영향을 배제하고, 출력 전압 조절 오차의 최소의 사전 설정값을 유지하기 위하여 MHVC에 의해 동적으로 그리고 자동화된 방식으로 조절된다.
도 2는 본 개시의 실시예에 따른 예시적인 제어 시스템(105)(도 1을 참조)의 멀티레벨 히스테리시스 전압 제어기(200)를 도시한다. 예시적인 멀티레벨 히스테리시스 전압 제어기(200)는 로우 패스 필터(LP-filter) Filter1(201), 합 블록(summation block) Sum1(202), 히스테리시스 블록 Hyst1(203), 전압 레벨 추정기(204), 그리고 스위칭 패턴 생성기(205)를 포함한다. 전압 센서 VS(112)(도 1을 참조)로부터의 실제 피드백 전압 신호 VREAL은 로우 패스 필터 Filter1(201)을 통하여 합 블록 Sum1(20)의 네거티브 입력으로 가며, 여기에서 그것은 그 차이로서 전압 오차 신호 ΔV를 생성하기 위하여 기준 전압 VREF로부터 차감된다. 전압 오차 신호 ΔV는 하이 바운더리(HB) 및 로우 바운더리(LB) 임계값 설정을 갖는 히스테리시스 블록 Hyst1(203)으로 입력된다. ΔV가 히스테리시스 블록 Hyst1(203)의 하이 바운더리(HB)에 도달하면, 히스테리시스 블록 Hyst1(203)의 출력 값은 "1"로 설정되고 ΔV가 히스테리시스 블록 Hyst1(203)의 로우 바운더리(LB)를 넘어갈 때까지 이 레벨로 유지된다. ΔV가 히스테리시스 블록 Hyst1(203)의 로우 바운더리(LB)를 넘어갈 때, 히스테리시스 블록 Hyst1(203)의 출력값은 "0"으로 설정되고 출력은 ΔV가 다시 HB에 도달할 때까지 이 레벨로 유지된다.
도 3은 본 개시의 실시예에 따른 예시적인 전압 레벨 추정기(204)를 도시한다. 도 4A-4D는 본 개시의 실시예에 따른 예시적인 전압 레벨 추정기(204)의 예시적 동작을 도시한다.
전압 레벨 추정기(204)는 히스테리시스 블록 Hyst1(203)과 병렬적으로 동작한다. 전압 레벨 추정기(204)는 합 블록 Sum1(202)의 출력으로부터 ΔV와 함께 동일한 HB 및 LB 설정 신호를 수신한다. 예시적인 전압 레벨 추정기(204)는 클록 생성기 Clock(210)에 의해 형성된 클록 카운팅 회로, 로직 스위치 Switch1(211) 및 리셋 가능한 카운터 Counter1(212)을 포함한다. 예시적인 전압 레벨 추정기(204)는 로직 구성요소 AND1(221), 상승단 탐지기 Rising Edge 2(222) 및 프리 런닝 카운터 Counter2(223)를 포함하는 레벨 감소 회로(220)를 더 포함한다. 예시적인 전압 레벨 추정기(204)는 로직 구성요소 AND2(231), 상승단 탐지기 Rising Edge 3(232) 및 프리 런닝 카운터 Counter3(233)를 가지는 레벨 증가 회로(230)를 더 포함한다. 예시적인 전압 레벨 추정기(204)는 Counter1(212)를 위한 활성화 및 리셋 회로(240)를 더 포함하며, 이는 로직 구성요소 XOR1(241), 상승단 탐지기 Rising Edge 1(242) 및 로직 구성요소 OR1(243)을 포함한다. 또한 예시적인 전압 레벨 추정기(204)는 합 블록 Sum1(250)을 더 포함한다.
블록 Counter 1(212)은 클록 신호가 Switch1(211)의 상단 입력 채널을 통과할 때(중단 입력 채널에는 True 신호가 오는 경우) 활성화되며, 다음의 임의의 경우에 Clock(210)에 의해 생성되는 클록 사이클의 수를 카운트하기 시작한다. 만약 Comp1(213)의 출력이 True라면, 이는 즉 신호 ΔV가 로우 바운더리 히스테리시스 임계값 LB보다 낮은 경우이다(ΔV<LB). 이러한 경우가 도 4A-4D에 도시되어 있으며, C2 지점에서 신호 ΔV가 LB보다 낮아지고, ΔV가 D2 지점에서 히스테리시스 바운더리로 돌아올 때까지 Counter 1(212)이 카운트값을 증가시키기 시작하며 Comp1(213)의 출력 신호는 False가 된다. 만약 Comp2(214)의 출력이 True라면, 이는 즉 신호 ΔV가 하이 바운더리 히스테리시스 임계값 HB보다 높은 경우이다(ΔV>HB). 이러한 경우가 도 4A-4D에 도시되어 있으며, B1 지점에서 신호 ΔV가 HB보다 높아지고, ΔV가 C1 지점에서 히스테리시스 바운더리로 돌아올 때까지 Counter 1(212)이 카운트값을 증가시키기 시작하며 Comp2(214)의 출력 신호는 False가 된다.
Comp1(213)의 출력이 True인 경우, 즉 신호 ΔV가 로우 바운더리 히스테리시스 임계값 LB보다 낮은 경우(ΔV<LB); 및 Counter1(212)의 출력 카운팅 신호의 값이 Time Constant의 (사이클로)사전 설정된 값보다 높은 경우 모두에 동시에 해당되는 경우, 블록 Counter2(223)는 자신의 출력 카운팅 신호를 증가시키며, 이는 합 블록 Sum1(250)의 네거티브 입력에 인가되고, 전압 레벨 추정기(204)의 출력에서 Levels 값을 감소시킨다.
만약 위에 언급된 조건 모두가 만족된다면, AND1(221)의 출력은 True가 되고 이 사실은 블록 Rising Edge 2(222)에 의해 탐지되며, 이것은 하나의 클록 사이클 지속 시간의 펄스를 생성하고, 블록 Counter2(223)는 자신의 출력 카운트값을 증가시키고 유지하며 이는 Sum1(250)의 출력에서의 값(전압 레벨 추정기(204)의 출력에서의 Levels 신호)을 감소시킨다.
Comp2(214)의 출력이 True인 경우, 즉 신호 ΔV가 하이 바운더리 히스테리시스 임계값 HB보다 높은 경우(ΔV>HB); 및 Counter1(212)의 출력 카운팅 신호의 값이 Time Constant의 (사이클로)사전 설정된 값보다 높은 경우 모두에 동시에 해당되는 경우, 블록 Counter3(233)는 자신의 출력 카운팅 신호를 증가시키며, 이는 합 블록 Sum1(250)의 포지티브 입력에 인가되고, 전압 레벨 추정기(204)의 출력에서 Levels 값을 증가시킨다.
만약 위에 언급된 조건 모두가 만족된다면, AND2(231)의 출력은 True가 되고 이 사실은 블록 Rising Edge 3(232)에 의해 탐지되며, 이는 하나의 클록 사이클 지속 시간의 펄스를 생성하고, 블록 Counter3(233)는 자신의 출력 카운트값을 증가시키고 유지하며 이는 Sum1(250)의 출력에서의 값(전압 레벨 추정기(204)의 출력에서의 Levels 신호)을 증가시킨다.
이러한 Levels 신호의 증가(Counter3(233)의 증가)의 경우가 도 4A-4D에 도시되어 있으며, Counter 1(212)의 출력 카운팅 신호가 500 클록 사이클로 사전 설정된 Time Constant의 값보다 높은 때, A2 지점이 위에 제시된 두 개의 조건 중 첫 번째를 만족시키고 B2 지점이 두 번째 조건에 부합한다.
도 3에서 볼 수 있듯이 Counter1(212)를 리셋하기 위해 참이어야 할 세 가지 조건이 있다. 만약 블록 Rising Edge 1(242), Rising Edge 2(222) 및 Rising Edge 3(232)의 출력 신호들 중 하나가 True라면, Counter1을 실제로 리셋하는 블록 OR1(243)의 출력 또한 True이다.
도 5는 본 개시의 실시예에 따른 예시적인 스위칭 패턴 생성기(205)를 도시한다. 예시적인 스위칭 패턴 생성기는 전압 변조기(100)의 전력 셀(103A-103N)의 동작 듀티의 고유한 로테이션 방법을 가능하게 하며, 이는 전력 셀(103A-103N) 간의 자동 전력 공유뿐만 아니라, 각 전력 셀(103A-103N)의 듀티 사이클 및 정류의 위상 편이의 조정을 가능하게 한다.
실시예들에서, 예시적인 스위칭 패턴 생성기(205)는 비교기 블록 Comp4(262)에 기반하여 회로를 형성하는 리셋 신호를 갖는 리셋 가능한 Counter4(260)를 포함한다. 예시적인 스위칭 패턴 생성기(205)는 1부터 N까지의 상수값의 N개의 입력 신호를 갖는 멀티플렉서 Switch 1(263)을 더 포함하며, 여기서 N은 전압 변조기(100)의 전력 셀의 수이다. 예시적인 스위칭 패턴 생성기(205)는 N+1개의 입력 신호를 갖는 멀티플렉서 Switch 1(263)을 더 포함하며, 여기서 각 신호는 스위칭 상태의 배열로 표현되고 그것들 중 N-1개(1VDC Rotation, 2VDC Rotation … (N-1)VDC Rotation)는 동적 배열이고 OVDC와 NVDC의 두 배열만이 정적 배열이며 상수값을 갖는다. 예시적인 스위칭 패턴 생성기(205)는 전압 레벨 추정기(204)로부터의 Levels 신호 및 히스테리시스 블록 Hyst1(203)으로부터의 State 신호를 수신한다. 스위칭 패턴 생성기(205)의 출력 신호는 전압 변조기(100)의 모든 N개의 스위칭 소자(IGBT)에 대한 N개의 스위칭 커맨드이다.
도 7A-7D는 본 개시의 실시예에 따른 예시적인 스위칭 패턴 생성기(205)의 예시적 동작을 도시한다. 그 동작이 도 7A-7D에 묘사되어 있는 예시적인 스위칭 패턴 생성기는 일곱 개의 전력 셀을 포함하는 7단계 전압 변조기에서 구현된다.
Counter4(260)는 State 신호의 모든 상승단에서 자신의 출력값을 N의 값까지 증가시키며(도 7A-7D를 참조), 이는 Comp4(261)의 출력을 True로 설정하고 Counter4(260)를 리셋한다. Counter4(260)의 이 출력 신호는 매 카운트마다 멀티플렉서 Switch 1(262)의 대응하는 입력에서 상수 값을 선택하고 그것을 Cell_rot 신호를 형성하는 멀티플렉서 Switch 1(262)의 출력으로 다시 보내며, 이는 도 7A-7D에 제시되어 있다. 이에 따라, Cell_rot 신호는 State 신호의 매 상승단마다 1만큼 감소하며 N부터 1까지 반복적으로 변화한다.
전압 레벨 추정기(204)로부터 오는 Levels 신호는 합 블록 Sum2(263)를 통과하며, 여기에서 1만큼 증가되고, 멀티플렉서 블록 Switch 2(264)의 제어 입력으로 간다. 이 멀티플렉서는, 모든 스위칭 신호가 False(전압 변조기(100)의 출력에서의 0볼트) 내지 NVDC 레벨일 때 0VDC로부터의 출력 전압 레벨에 대응하는, 모든 스위칭 신호가 True일 때 전압 변조기(100)의 최대 출력 전압에 대응하는, N+1개의 스위칭 상태 배열을 정류한다. 이러한 두 개의 전압 레벨, 즉 최소 및 최대 출력 전압 레벨은 전압 변조기(100)의 스위칭 상태(신호)의 정적 배열(0VDC 및 NVDC, 도 5를 참조)에 의해 생성되고 전력 셀의 로테이션 이 요구되지 않는다.
동적 배열 1VDC Rotation 내지 (N-1)VDC Rotation의 N-1개의 블록의 기능도가 도 6A-6E에 제시되어 있다.
도 6A는 본 개시의 실시예에 따른 예시적인 1VDC 로테이션 블록(265A)을 도시한다. 도 6B는 본 개시의 실시예에 따른 예시적인 2VDC 로테이션 블록(265B)을 도시한다. 도 6C는 본 개시의 실시예에 따른 예시적인 3VDC 로테이션 블록(265C)을 도시한다. 도 6D는 본 개시의 실시예에 따른 예시적인 4VDC 로테이션 블록(265D)을 도시한다. 도 6E는 본 개시의 실시예에 따른 예시적인 (N-1)VDC 로테이션 블록(265E)을 도시한다.
도 6A-6E에 묘사된 각 블록(265A-265E)은 블록 Switch 2(264)로부터 Cell_rot 신호를 수신하고, N개의 정류된 입력을 갖는, 제어 입력을 가진 멀티플렉서를 포함한다. 도 6A-6E에 묘사된 각 블록(265A-265E)은 전압 변조기(100)의 전력 셀(103A-103N)의 올바른 로테이션을 위한 특정 스위칭 상태를 포함하는 N개의 정적 배열을 더 포함한다.
만약 Levels 신호가 0VDC와 1VDC 레벨 사이에서 전압 변조기(100)의 출력 전압의 조절을 수행하며 0과 1의 값만을 취한다면, 블록 1VDC Rotation(265A)은 정적 배열 0VDC와 함께 동작에 관여한다. 도 6A에서 볼 수 있듯이, 블록 1VDC Rotation의 N개의 정적 배열 1VDC1 내지 1VDCN 각각은 하나의 하이(True) 스위칭 상태만을 가지며, 배열 내에서의 그 위치는 Cell_rot 신호의 값에 따른다. 예를 들어 만약 Cell_rot=1이라면, 제1 전력 셀(103A)만이 동작하여 열려 있는 스위칭 소자 S1(109A)(예를 들어, IGBT)을 통하여 자신의 저장 소자의 전압을 전압 변조기(100)의 출력으로 제공하며 다른 모든 전력 셀(103B-103N)은 우회된다. 출력 전압의 1VDC 레벨의 제공에 관련된 전력 셀의 로테이션은 Cell_rot 신호에 의해 보장되며, 이는 State 신호의 매 상승단마다 1만큼 감소하며 N부터 1까지 반복적으로 변화한다.
만약 Levels 신호가 1VDC와 2VDC 레벨 사이에서 전압 변조기(100)의 출력 전압의 조절을 수행하며 1과 2만의 값을 취한다면, 블록 1VDC Rotation(265A)과 블록 2VDC Rotation(265B)는 함께 동작에 관여한다. 도 6B에서 볼 수 있듯이, 블록 2VDC Rotation(265B)의 N개의 정적 배열 2VDC1 내지 2VDCN 각각은 두 개의 하이(True) 스위칭 상태만을 가지며, 배열 내에서의 그 위치는 Cell_rot 신호의 값에 따른다. 예를 들어 만약 Levels=2이고 Cell_rot=1이라면, 제1 및 제2 전력 셀(103A 및 103B)가 동작하여 열려 있는 스위칭 소자 S1 및 S2(109A 및 109B)를 통하여 자신의 저장 소자의 전압의 합을 전압 변조기(100)의 출력으로 제공하며 다른 모든 전력 셀(103C-103N)은 우회된다. State 신호의 매 상승단마다 Levels 신호가 1로 변화할 때, Cell_rot 신호 또한 State 신호의 상승단에 변화하므로, 하나의 전력 셀만이 출력에 연결을 유지하고 그 수는 1만큼 감소할 것이다. 이 경우에 출력 전압의 1VDC 및 2VDC 레벨의 제공에 관련된 전력 셀의 로테이션은 State 신호의 매 상승단마다 1만큼 감소하며 N부터 1까지 반복적으로 변화하는 Cell_rot 신호뿐만 아니라, 블록 1VDC Rotation 및 2VDC Rotation(265A 및 265B) 모두의 동적 배열에서의 하이(True) 스위칭 상태의 분배에 의해 보장된다.
도 8은 본 개시의 실시예에 따른 예시적인 7단계 전압 변조기를 위한 예시적인 스위칭 신호를 도시한다. 도 8은 직렬 연결된 일곱 개의 전력 셀을 포함하는 7단계 전압 변조기의 경우를 위한 스위칭 패턴 생성기(205)의 동작의 예시를 제공한다. 도 8에서 볼 수 있듯이, 전압 변조기(100)가 5VDC와 6VDC 레벨 간의 출력 전압을 제공할 때 Levels 신호는 먼저 5에서 6으로 변하고, 전압 변조기(100)가 6VDC와 7VDC 레벨 간의 출력 전압을 조절할 때 Levels 신호는 6에서 7 사이에서 전환된다. 두 경우 모두 스위칭 신호 S1-S7(109A-109G)은 서로 시프트되어 소비 전력이 동등하게 분배되는 전력 셀의 로테이션을 보장하고 각 개별 전력 셀의 스위칭 주파수보다 일곱 배 더 높은 출력 전압의 출력 주파수를 제공한다.
도 9A-9C는 본 개시의 실시예에 따른 예시적인 7단계 전압 변조기의 동작의 시뮬레이션 결과를 도시한다. 도 10은 본 개시의 실시예에 따른 예시적인 7단계 전압 변조기의 동작의 시뮬레이션 결과(확대된 트레이스)를 도시한다. 7단계 전압 변조기는 직렬 연결된 일곱 개의 전력 셀을 포함한다. 기준 출력 전압 VREF는 3kV의 진폭과 3.5kV의 DC 오프셋을 갖는 100Hz의 사인파이고, 이에 따라 최대 출력 전압은 6.5kV이고 최소값은 0.5kV이다(도 9A-9C). 제안된 멀티레벨 히스테리시스 전압 제어기는 HB 및 LB의 사전 설정값(각각 30V 및 -30V, 도 9A-9C 및 도 10A-10C를 참조)의 경계에서 조절 오차 ΔV를 유지하는 방식으로 동작한다. 레벨 전이 영역에서의 ΔV의 오버슈트(overshoot)는 Time Constant 값에 의존하고 Time Constant 값을 조정함으로써 특정 레벨까지 감소될 수도 있다. 도 9A-9C 및 도 10A-10C에 제시된 Levels 신호는 기준 전압의 강약(dynamic)에 따라 증가하고 감소하고 있다. 실제 출력 전압 VREAL은 ΔV의 조절 오차로 VREF 주변에서 유지된다.
도 11A-11C 및 도 12A-12C는 도 1에서 묘사된 것과 같이 DC 링크 측에 용량성 저장 소자를 갖는 직렬 연결된 일곱 개의 셀을 포함하는 단상 7단계 변조기의 실험 결과를 보여준다. 7단계 변조기는 충돌 빔 FRC 기반 반응기(colliding beam FRC based reactor)의 전환기(diverter) 내에 설치된 활성 전극으로 작동된다. 활성 전극은 플라즈마와 접촉하고 PSU는 최대 5kV의 출력 전압으로 최대 5kA의 전류를 플라즈마에 제공한다. 플라즈마 방출 동안 플라즈마 매개변수는 크게 그리고 빠르게 변하고 이에 따라 요구 바이어스 전압은 원하는 기준 값에서 조절되고 안정화되어야 한다.
기준 전압 VREF와 PSU의 실제 출력 전압 VOUT은 도 11B에서 시간에 대한 함수로서 나타난다. 볼 수 있듯이, VOUT은 도 11A에 제시된 전압 제어 오차 신호로 +/-100A의 사전 설정값을 초과하지 않으면서 VREF 주변에서 조절되고 안정화된다. 전압 레벨 추정기 블록(204, 도 2를 참조)에 의해 계산되는 출력 전압의 필요한 레벨 수가 도 11B에 나타나 있다. 전력 셀의 DC 링크 내의 커패시터 뱅크가 방전됨에 따라 3.5kV의 일정한 출력 전압을 유지하기 위하여 더 많은 출력 전압 레벨이 설정되어야 하고 이에 부응하여 제안된 방법이 이를 계산한다. 펄스의 끝에서 모든 커패시터 뱅크는 전압으로 방전되고, 8개의 모든 레벨의 설정이 VOUT을 조절하기에 충분치 않게 되며, 이는 출력 전압 오차 신호의 증가를 야기한다.
도 12는 삼각 기준 전압(triangle reference voltage) VREF를 갖는 동일한 활성 전극 PSU의 동작의 실험 결과를 도시하며, 빠르게 변화하는 dV/dt 값으로 전압을 조절하고 안정화시키는 제안된 전압 히스테리시스 제어기의 높은 동적 성능을 나타낸다.
본 개시의 실시예들은 부하에 연결 가능한 멀티레벨 캐스케이드 전압 변조기에 관한 것이다. 실시예들에서, 멀티레벨 캐스케이드 전압 변조기는 직렬 연결된 복수의 전력 셀과, 복수의 셀에 결합되어(coupled) 있고 멀티레벨 히스테리시스 전압 제어기를 가지는 제어 시스템을 포함하고, 복수의 셀 각각은 양방향 스위치와 저장 소자를 포함한다. 실시예들에서, 제어 시스템은 복수의 셀이 부하에서 N개의 전압 레벨을 출력하게 하도록 구성되며, 여기서 N은 복수의 전력 셀의 셀 수에 대응하는 양의 정수이다.
실시예들에서, 상기 복수의 셀 각각은 2차 권선 절연 변압기, 변압기와 저장 소자에 결합된 3상 다이오드 브리지, 그리고 다이오드를 포함한다.
실시예들에서, 상기 양방향 스위치는 IGBT 또는 MOSFET 중의 하나이다.
실시예들에서, 상기 복수의 셀 각각은 자신의 출력에 LCR 필터를 더 포함한다.
실시예들에서, 상기 변조기는 복수의 셀의 출력에 CR 필터를 더 포함한다.
실시예들에서, 상기 제어 시스템은 또한 전력 셀의 에너지 저장 소자로부터 부하로의 전력의 전달을 야기하도록 구성된다.
실시예들에서, 상기 제어 시스템은 또한 저장 소자에서 전압의 균형을 유지하도록 구성된다.
실시예들에서, 상기 저장 소자는 커패시터이다.
실시예들에서, 제어 시스템은 실행될 때 하나 이상의 프로세서로 하여금 부하의 전압 레벨을 제어하게 하는 복수의 명령어를 포함하는 비일시적 메모리에 결합된 하나 이상의 프로세서를 포함한다.
실시예들에서, 복수의 명령어는 실행될 때 하나 이상의 프로세서로 하여금 부하 상의 전압 레벨, 기준 전압 및 부하 상의 전압과 기준 전압의 레벨 간의 차와 동일한 전압 오차의 함수로서 변조기의 출력 전압 레벨을 제어하게 한다.
실시예들에서, 복수의 명령어는 실행될 때 하나 이상의 프로세서로 하여금 기준 전압 신호 VREF에서 전압 센서로부터 수신된 실제 피드백 전압 신호 VREAL을 감산하고, 히스테리시스 블록의 하이 바운더리(HB) 임계값, 히스테리시스 블록의 로우 바운더리(LB) 임계값, 및 전압 차 신호 ΔV를 사용하여 전압 레벨 추정기에 의해 추정 전압 레벨 신호 Levels를 만들고, 스위칭 패턴 생성기에 의해 추정 전압 레벨 Levels 및 히스테리시스 블록의 상태에 기반하여 복수의 스위칭 신호를 생성하게 한다.
실시예들에서, 복수의 명령어는 기준 전압 신호 VREF에서 실제 피드백 전압 신호 VREAL을 감산하기 위해, 실행될 때 하나 이상의 프로세서로 하여금 실제 피드백 전압 신호 VREAL을 로우 패스 필터 입력으로 공급하고, 로우 패스 필터 출력 신호를 제1 합 블록의 네거티브 입력으로 공급하고, 기준 전압 신호 VREF를 제1 합 블록의 포지티브 입력으로 공급하고, 제1 합 블록의 출력에서 전압 차 신호 ΔV를 생성하게 한다.
실시예들에서, ΔV가 히스테리시스 블록의 하이 바운더리(HB) 임계값에 도달할 때, 복수의 명령어가 실행될 때 하나 이상의 프로세서로 하여금 히스테리시스 블록의 상태를 "1"로 설정하게 한다.
실시예들에서, ΔV가 히스테리시스 블록의 로우 바운더리(LB) 임계값에 도달할 때, 복수의 명령어가 실행될 때 하나 이상의 프로세서로 하여금 히스테리시스 블록의 상태를 "0"으로 설정하게 한다.
실시예들에서, 추정 전압 레벨 Levels를 생성하기 위해, 복수의 명령어가 실행될 때 하나 이상의 프로세서로 하여금 클록 신호를 클록 생성기에 인가하고, ΔV가 히스테리시스 블록의 로우 바운더리(LB) 임계값보다 낮은 경우; 또는 ΔV가 히스테리시스 블록의 하이 바운더리(HB) 임계값보다 높은 경우의 조건들 중 하나 이상이 참일 때, 리셋 가능한 카운터에 의해, 클록 생성기에 의해 생성되는 클록 신호의 수를 카운트하게 한다.
실시예들에서, 복수의 명령어는 실행될 때 하나 이상의 프로세서로 하여금 프리 런닝 카운터로 프리 런닝 카운터 출력 신호를 증가시키고, 프리 런닝 카운터 출력 신호를 제2 합 블록에 적용하고, 신호 ΔV가 로우 바운더리 히스테리시스 임계값 LB보다 낮은 경우; 및 리셋 가능한 카운터의 출력 카운팅 신호의 값이 시간 상수의 사전 설정값보다 높은 경우의 모든 경우가 동시에 만족되는 경우 전압 레벨 추정기의 출력에서 Levels의 수를 감소시키게 한다.
실시예들에서, 신호 ΔV가 로우 바운더리 히스테리시스 임계값 LB보다 낮고 리셋 가능한 카운터의 출력 카운팅 신호의 값이 시간 상수의 사전 설정값보다 높은 때, 복수의 명령어가 실행될 때 하나 이상의 프로세서로 하여금 레벨 감소 회로의 로직 구성요소의 출력을 True로 설정하고, 상승단 탐지기로 로직 구성요소의 출력을 탐지하고, 프리 런닝 카운터를 증가시키고, 이에 의해 합 블록에서 출력 레벨을 감소시키게 한다.
실시예들에서, 상기 멀티레벨 히스테리시스 전압 제어기는 로우 패스 필터 입력과 로우 패스 필터 출력을 가지는 로우 패스 필터, 포지티브 입력과 네거티브 입력을 가지는 제1 합 블록, 하이 바운더리(HB) 임계값과 로우 바운더리(LB) 임계값을 가지는 히스테리시스 블록, 복수의 전압 레벨 추정기 입력과 전압 레벨 출력 신호 Levels를 가지는 전압 레벨 추정기, 그리고 복수의 스위칭 패턴 생성기 입력과 복수의 스위칭 패턴 생성기 출력을 가지는 스위칭 패턴 생성기를 포함한다.
실시예들에서, 상기 스위칭 패턴 생성기는 비교기 블록, 리셋 가능한 카운터, 복수의 제1 입력 신호를 가지는 제1 멀티플렉서, 그리고 복수의 제2 입력 신호를 가지는 제2 멀티플렉서를 포함한다.
실시예들에서, 각각의 상기 복수의 제2 입력 신호들은 전압 변조기를 위한 복수의 출력 레벨 중 하나에 각각 대응하는 스위칭 상태의 배열을 표현한다.
실시예들에서, 상기 복수의 출력 레벨의 범위는 모든 스위칭 신호가 False인 때의 0VDC에서 모든 스위칭 신호가 True인 때의 최대 출력 전압에 이른다.
실시예들에서, 상기 전압 레벨 추정기는 클록 카운팅 회로, 레벨 감소 회로, 리셋 가능한 카운터를 위한 활성화(enable) 및 리셋 회로, 그리고 제2 합 블록을 포함한다.
실시예들에서, 상기 클록 카운팅 회로는 클록 생성기, 로직 스위치 그리고 리셋 가능한 카운터를 포함한다.
실시예들에서, 상기 레벨 감소 회로는 제1 로직 구성요소, 상승단 탐지기, 그리고 프리 런닝 카운터를 포함한다.
실시예들에서, 상기 활성화 및 리셋 회로는 제2 로직 구성요소, 상승단 탐지기 및 제3 로직 구성요소를 포함한다.
실시예들에서, 상기 제1 로직 구성요소는 AND 게이트이고, 상기 제2 로직 구성요소는 XOR 게이트이고, 상기 제3 로직 구성요소는 OR 게이트이다.
실시예들에서, ΔV가 히스테리시스 블록의 하이 바운더리(HB) 임계값에 도달할 때, 히스테리시스 블록의 상태는 "1"로 설정된다.
실시예들에서, ΔV가 히스테리시스 블록의 로우 바운더리(LB) 임계값에 도달할 때, 히스테리시스 블록의 상태는 "0"으로 설정된다.
실시예들에서, 상기 부하는 토카막 플라즈마 반응기용 전극 바이어싱 전원 장치, FRC 플라즈마 반응기용 전극 바이어싱 전원 장치, 중성 빔 입사장치용 전원 장치, 마그네트론 변조기, 클라이스트론 변조기, 전자총 변조기, 고출력 X-레이 전원장치, 중파 송신기, 장파 송신기, 그리고 단파 솔리드 스테이트 송신기 중 하나 이상의 전력 전자 회로 내에 있다.
본 개시의 실시예들은 부하에 연결 가능한 멀티레벨 히스테리시스 전압 제어기에 관한 것이다. 실시예들에서, 상기 멀티레벨 히스테리시스 제어기(MHVC)는 로우 패스 필터 입력과 로우 패스 필터 출력을 가지는 로우 패스 필터, 포지티브 입력과 네거티브 입력을 가지는 제1 합 블록, 하이 바운더리(HB) 임계값과 로우 바운더리 임계값(LB)를 가지는 히스테리시스 블록, 복수의 전압 레벨 추정기 입력과 전압 레벨 출력 신호 Levels를 가지는 전압 레벨 추정기; 및 복수의 스위칭 패턴 생성기 입력과 복수의 스위칭 패턴 생성기 출력을 가지는 스위칭 패턴 생성기를 포함한다.
실시예들에서, 상기 스위칭 패턴 생성기는 비교기 블록, 리셋 가능한 카운터, 복수의 제1 입력 신호를 가지는 제1 멀티플렉서, 그리고 복수의 제2 입력 신호를 가지는 제2 멀티플렉서를 포함한다.
실시예들에서, 각각의 상기 복수의 제2 입력 신호들은 전압 변조기를 위한 복수의 출력 레벨 중 하나에 각각 대응하는 스위칭 상태의 배열을 표현한다.
실시예들에서, 상기 복수의 출력 레벨의 범위는 모든 스위칭 신호가 False인 때의 0VDC에서 모든 스위칭 신호가 True인 때의 최대 출력 전압에 이른다.
실시예들에서, 상기 전압 레벨 추정기는 클록 카운팅 회로, 레벨 감소 회로, 리셋 가능한 카운터를 위한 활성화 및 리셋 회로, 그리고 제2 합 블록을 포함한다.
실시예들에서, 상기 클록 카운팅 회로는 클록 생성기, 로직 스위치 그리고 리셋 가능한 카운터를 포함한다.
실시예들에서, 상기 레벨 감소 회로는 제1 로직 구성요소, 상승단 탐지기, 그리고 프리 런닝 카운터를 포함한다.
실시예들에서, 상기 활성화 및 리셋 회로는 제2 로직 구성요소, 상승단 탐지기 및 제3 로직 구성요소를 포함한다.
실시예들에서, 상기 제1 로직 구성요소는 AND 게이트이고, 상기 제2 로직 구성요소는 XOR 게이트이고, 상기 제3 로직 구성요소는 OR 게이트이다.
실시예들에서, ΔV가 히스테리시스 블록의 하이 바운더리(HB) 임계값에 도달할 때, 히스테리시스 블록의 상태는 "1"로 설정된다.
실시예들에서, ΔV가 히스테리시스 블록의 로우 바운더리(LB) 임계값에 도달할 때, 히스테리시스 블록의 상태는 "0"으로 설정된다.
실시예들에서, 상기 부하는 하나 이상의 토카막 플라즈마 반응기용 전극 바이어싱 전원 장치, FRC 플라즈마 반응기용 전극 바이어싱 전원 장치, 중성 빔 입사장치용 전원 장치, 마그네트론 변조기, 클라이스트론 변조기, 전자총 변조기, 고출력 X-레이 전원장치, 중파 송신기, 장파 송신기, 그리고 단파 솔리드 스테이트 송신기 중 하나 이상의 전력 전자 회로 내에 있다.
본 개시의 실시예들은 멀티레벨 히스테리시스 전압 제어기를 사용하여 부하로 공급되는 전압을 제어하는 방법에 관한 것이다. 실시예들에서, 상기 방법은 전압 센서로부터 실제 피드백 전압 신호 VREAL을 수신하는 단계를 포함한다. 실시예들에서, 상기 방법은 실제 피드백 전압 신호 VREAL을 로우 패스 필터 입력으로 공급하고, 로우 패스 필터 출력 신호를 제1 합 블록의 네거티브 입력으로 공급하고, 기준 전압 신호 VREF를 상기 합 블록의 포지티브 입력으로 공급하고, 제1 합 블록의 출력에서 전압 차 신호 ΔV를 생성함으로써, 기준 전압 신호 VREF로부터 실제 피드백 전압 신호 VREAL을 감산하는 단계를 더 포함한다.
실시예들에서, 상기 방법은 히스테리시스 블록의 하이 바운더리(HB) 임계값, 히스테리시스 블록의 로우 바운더리(LB) 임계값, 및 전압 차 신호 ΔV를 사용하여 전압 레벨 추정기에 의해 추정 전압 레벨 신호 Levels를 생성하는 단계를 더 포함한다. 실시예들에서, 상기 방법은 또한 스위칭 패턴 생성기에 의해 추정 전압 레벨 Levels 및 히스테리시스 블록의 상태에 기반하여 복수의 스위칭 신호를 생성하는 단계를 더 포함한다.
실시예들에서, ΔV가 히스테리시스 블록의 하이 바운더리(HB) 임계값에 도달할 때, 히스테리시스 블록의 상태는 "1"로 설정된다.
실시예들에서, ΔV가 히스테리시스 블록의 로우 바운더리(LB) 임계값에 도달할 때, 히스테리시스 블록의 상태는 "0"으로 설정된다.
실시예들에서, 상기 전압 레벨 추정기는 클록 신호를 클록 생성기에 인가하고; ΔV가 히스테리시스 블록의 로우 바운더리(LB) 임계값보다 낮은 경우 또는 ΔV가 히스테리시스 블록의 하이 바운더리(HB) 임계값보다 높은 경우의 조건들 중 하나 이상이 참일 때, 리셋 가능한 카운터로, 클록 생성기에 의해 생성되는 클록 신호의 수를 카운트하고; 프리 런닝 카운터에 의해 프리 런닝 카운터 출력 신호를 증가시키고; 프리 런닝 카운터 출력 신호를 합 블록에 인가하고; 신호 ΔV가 로우 바운더리 히스테리시스 임계값 LB보다 낮은 경우 및 리셋 가능한 카운터의 출력 카운팅 신호의 값이 시간 상수의 사전 설정값보다 높은 경우의 모든 경우가 동시에 만족되는 경우 전압 레벨 추정기의 출력에서 Levels의 수를 감소시킴으로써 추정 전압 레벨 Levels를 생성한다.
실시예들에서, 신호 ΔV가 로우 바운더리 히스테리시스 임계값 LB보다 낮고 동시에 리셋 가능한 카운터의 출력 카운팅 신호의 값이 시간 상수의 사전 설정값보다 높을 때, 레벨 감소 회로의 제1 로직 구성요소 출력은 True가 되고; 상승단 탐지기가 제1 로직 구성요소 출력을 탐지하고; 프리 런닝 카운터가 증가되고, 이에 의해 합 블록에서 출력 레벨이 감소된다.
본 개시의 제어 시스템 및 제어기의 프로세서는 본 개시에서 설명된 계산 및 분석을 수행하도록 구성될 수 있으며 비일시적 컴퓨터 판독가능 매체를 포함하는 하나 이상의 메모리를 포함하거나 메모리에 통신이 가능하도록 결합될 수 있다. 그것은, 마이크로컨트롤러, 축소 명령 집합 컴퓨터(RISC; Reduced Instruction Set Computer), 주문형 집적 회로(ASICs; Application Specific Integrated Circuits), 로직 회로, 및 본 명세서에서 설명된 기능을 실행할 수 있는 임의의 다른 회로 또는 프로세서를 사용하는 시스템을 포함하는, 프로세서 기반의 또는 마이크로프로세서 기반의 시스템을 포함할 수 있다. 상기 예시들은 예시적인 것에 불과하며, 따라서 용어 "프로세서(processor)" 또는 "컴퓨터(computer)"의 정의 및/또는 의미를 어떠한 방식으로든 제한하도록 의도되지 않는다.
프로세서의 기능은 소프트웨어 루틴, 하드웨어 컴포넌트, 또는 이들의 조합을 사용하여 구현될 수 있다. 하드웨어 컴포넌트는, 예를 들어, 집적 회로 또는 별개의 전자 컴포넌트를 포함하는 다양한 기술을 사용하여 구현될 수 있다. 프로세서 유닛은 일반적으로 판독 가능한/기록 가능한 메모리 저장 장치를 포함하며 또한 일반적으로 메모리 저장 장치에 기록하고/기록하거나 메모리 저장 장치를 판독하기 위한 하드웨어 및/또는 소프트웨어를 포함한다.
프로세서는 컴퓨팅 장치, 입력 장치, 디스플레이 유닛 및 예를 들어, 인터넷에 액세스하기 위한, 인터페이스를 포함할 수 있다. 컴퓨터 또는 프로세서는 마이크로프로세서를 포함할 수 있다. 마이크로프로세서는 통신 버스에 연결될 수 있다. 컴퓨터 또는 프로세서는 또한 메모리를 포함할 수도 있다. 메모리는 랜덤 액세스 메모리(RAM; Random Access Memory) 및 읽기 전용 메모리(ROM; Read Only Memory)를 포함할 수 있다. 컴퓨터 또는 프로세서는 또한 저장 장치를 포함할 수도 있으며, 이는 하드 디스크 드라이브나 예를 들어 광 디스크 드라이브 등과 같은 이동식 저장 장치일 수 있다. 저장 장치는 또한 컴퓨터나 프로세서로 컴퓨터 프로그램 또는 다른 명령어를 로딩하기 위한 다른 유사한 수단일 수도 있다.
프로세서는 입력 데이터를 처리하기 위하여 하나 이상의 저장 소자에 저장되어 있는 명령어의 집합을 실행한다. 저장 소자는 또한 원하는 대로 또는 필요에 따라 데이터 또는 다른 정보를 저장할 수도 있다. 저장 소자는 프로세싱 머신 내의 정보 소스 또는 물리적 기억 소자의 형태일 수 있다.
명령어의 집합은 프로세서가 프로세싱 머신으로서 본 명세서에서 설명된 주제(subject matter)의 다양한 실시예들의 방법 및 프로세스와 같은 특정 동작을 수행하도록 지시하는 다양한 커맨드를 포함할 수 있다. 명령어의 집합은 소프트웨어 프로그램의 형태일 수 있다. 소프트웨어는 시스템 소프트웨어 또는 응용 소프트웨어와 같은 다양한 형태일 수 있다. 나아가, 소프트웨어는 개별 프로그램 또는 모듈의 모음, 더 큰 프로그램 내의 프로그램 모듈 또는 프로그램 모듈의 일부의 형태일 수 있다. 소프트웨어는 또한 객체 지향 프로그래밍 형태의 모듈러 프로그래밍(modular programming)을 포함할 수도 있다. 프로세싱 머신에 의한 입력 데이터의 처리는 사용자 커맨드에 응답하거나, 이전 처리의 결과에 응답하거나, 또는 다른 프로세싱 머신에 의한 요청에 응답할 수 있다.
본 명세서에서 사용된 용어 "소프트웨어(software)" 및 "펌웨어(firmware)"는 상호 교체 사용이 가능하고, RAM 메모리, ROM 메모리, EEPROM 메모리, 및 비휘발성 RAM(NVRAM) 메모리를 포함하는 컴퓨터에 의해 실행되기 위해 메모리 내에 저장된 임의의 컴퓨터 프로그램을 포함할 수 있다. 상기의 메모리 유형은 단지 예시적인 것이며, 따라서 컴퓨터 프로그램의 저장에 사용 가능한 메모리의 유형으로 제한되지 않는다.
본 명세서에서 제공된 임의의 실시예에 관하여 설명된 모든 특징, 구성요소, 컴포넌트, 기능, 및 단계는 다른 실시예로부터의 것들과 자유롭게 결합 가능하고 이것들로 대체 가능하도록 의도되었다. 특정한 특징, 구성요소, 컴포넌트, 기능 또는 단계가 오직 하나의 실시예에 관하여 설명되었다면, 명시적으로 달리 서술되어 있지 않은 한 해당 특징, 구성요소, 컴포넌트, 기능, 또는 단계는 본 명세서에서 설명된 다른 모든 실시예와 함께 사용될 수 있음을 이해하여야 한다. 따라서 본 단락은, 어느 때에도, 서로 다른 실시예들로부터의 특징, 구성요소, 컴포넌트, 기능 및 단계를 조합하거나, 하나의 실시예로부터의 특징, 구성요소, 컴포넌트, 기능 및 단계를 다른 실시예의 것들로 대체하는, 청구항의 도입을 위한 선행적 기초 및 성문적 지지의 역할을 하며, 이는 특정한 경우에 다음의 설명에서 그러한 조합 또는 대체가 가능하다는 것을 명시적으로 서술하지 않는 경우에도 마찬가지이다. 가능한 모든 조합 및 대체의 분명한 열거는 몹시 곤란하며, 이러한 각각의 그리고 모든 조합 및 대체의 허용가능성이 본 설명을 읽을 때 당업자에 의해 쉽게 인식될 것이라는 점을 고려하면 특히 그렇다.
많은 경우에 본 명세서에서 엔티티는 다른 엔티티에 결합되는 것으로 설명된다. 본 명세서에서 "결합된(coupled)" 및 "연결된(connected)"이라는 용어 또는 이들의 임의의 형태는 상호 교체가 가능하도록 사용되며, 두 경우 모두, 임의의 무시할 수 없는(예를 들어, 기생적인) 개재 엔티티가 없는 두 엔티티의 직접적 결합(coupling) 또는 하나 이상의 무시할 수 없는 개재 엔티티를 갖는 두 엔티티의 간접적 결합을 일반적으로 일컬음을 이해하여야 한다. 엔티티들이 직접적으로 함께 결합되는 것으로 도시되거나, 임의의 개재 엔티티에 대한 설명 없이 함께 결합되는 것으로 설명되는 경우, 문맥상 명백히 달리 지시하지 않는 한 이들 엔티티는 간접적으로 함께 결합될 수 있음을 이해하여야 한다.
실시예들은 다양한 변형 및 대안적 형태가 가능하지만, 이들의 구체적 예시들이 도면에 도시되었고 본 명세서에서 상세히 설명되었다. 그러나 이러한 실시예들은 개시된 특정한 형태로 제한되어서는 안되며, 반대로, 이러한 실시예들은 본 개시의 사상에 속하는 모든 변형, 균등물, 및 대안을 포괄함을 이해하여야 한다. 나아가, 실시예의 임의의 특징, 기능, 단계 및 구성요소, 그리고 발명의 범위 내에 있지 않은 특징, 기능, 단계, 또는 구성요소에 의해 청구항의 발명의 범위를 정의하는 부정적 제한이 청구항에서 인용되거나 추가될 수 있다.

Claims (45)

  1. 부하에 연결 가능한 멀티레벨 캐스케이드 전압 변조기에 있어서,
    직렬 연결된 복수의 전력 셀; 및
    상기 복수의 셀에 결합되어(coupled) 있고 멀티레벨 히스테리시스 전압 제어기를 가지는 제어 시스템을 포함하며,
    상기 복수의 셀 각각은 양방향 스위치와 저장 소자를 포함하고,
    상기 제어 시스템은 상기 복수의 셀이 상기 부하에서 N개의 전압 레벨을 출력하게 하도록 구성되며, 여기서 N은 상기 복수의 전력 셀의 전력 셀 수에 대응하는 양의 정수이고,
    상기 제어 시스템은,
    기준 전압 신호 VREF에서 전압 센서로부터 수신된 실제 피드백 전압 신호 VREAL을 감산하고;
    히스테리시스 블록의 하이 바운더리(HB) 임계값, 상기 히스테리시스 블록의 로우 바운더리(LB) 임계값, 및 전압 차 신호 ΔV를 사용하여 전압 레벨 추정기에 의해 추정 전압 레벨 신호 Levels를 만들고(produce);
    스위칭 패턴 생성기에 의해 상기 추정 전압 레벨 Levels 및 상기 히스테리시스 블록의 상태에 기반하여 복수의 스위칭 신호를 생성하도록(generate)
    구성되는 것인 멀티레벨 캐스케이드 전압 변조기.
  2. 제1항에 있어서,
    상기 복수의 셀의 각 셀은,
    2차 권선 절연 변압기;
    상기 변압기와 상기 저장 소자에 결합된(coupled) 3상 다이오드 브리지; 및
    다이오드를 포함하는 것인 멀티레벨 캐스케이드 전압 변조기.
  3. 제2항에 있어서,
    상기 양방향 스위치는 IGBT 또는 MOSFET 중의 하나인 것인 멀티레벨 캐스케이드 전압 변조기.
  4. 제2항에 있어서,
    상기 복수의 셀의 각 셀은 자신의 출력에 LCR 필터를 더 포함하는 것인 멀티레벨 캐스케이드 전압 변조기.
  5. 제2항에 있어서,
    상기 복수의 셀의 출력에 CR 필터를 더 포함하는 것인 멀티레벨 캐스케이드 전압 변조기.
  6. 제2항에 있어서,
    상기 제어 시스템은 또한 상기 전력 셀의 상기 저장 소자로부터 상기 부하로의 전력 전달을 야기하도록 구성되는 것인 멀티레벨 캐스케이드 전압 변조기.
  7. 제2항에 있어서,
    상기 제어 시스템은 또한 상기 저장 소자에서 전압의 균형을 유지하도록 구성되는 것인 멀티레벨 캐스케이드 전압 변조기.
  8. 제2항에 있어서,
    상기 저장 소자는 커패시터인 것인 멀티레벨 캐스케이드 전압 변조기.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제어 시스템은 복수의 명령어를 포함하는 비일시적 메모리에 결합된(coupled) 하나 이상의 프로세서를 포함하며,
    상기 복수의 명령어는 실행될 때 상기 하나 이상의 프로세서로 하여금 상기 부하의 전압 레벨을 제어하게 하는 것인 멀티레벨 캐스케이드 전압 변조기.
  10. 제9항에 있어서,
    상기 복수의 명령어는 실행될 때 상기 하나 이상의 프로세서로 하여금 상기 부하 상의 전압 레벨, 기준 전압 및 상기 부하 상의 전압과 기준 전압의 레벨 간의 차와 동일한 전압 오차의 함수로서 상기 변조기의 출력 전압 레벨을 제어하게 하는 것인 멀티레벨 캐스케이드 전압 변조기.
  11. 삭제
  12. 부하에 연결 가능한 멀티레벨 캐스케이드 전압 변조기에 있어서,
    직렬 연결된 복수의 전력 셀; 및
    상기 복수의 셀에 결합되어 있고 멀티레벨 히스테리시스 전압 제어기를 가지는 제어 시스템을 포함하며,
    상기 복수의 셀 각각은 양방향 스위치와 저장 소자를 포함하고,
    상기 제어 시스템은 상기 복수의 셀이 상기 부하에서 N개의 전압 레벨을 출력하게 하도록 구성되며, 여기서 N은 상기 복수의 전력 셀의 전력 셀 수에 대응하는 양의 정수이고,
    상기 제어 시스템은,
    실제 피드백 전압 신호 VREAL을 로우 패스 필터 입력으로 공급하고;
    로우 패스 필터 출력 신호를 제1 합 블록의 네거티브 입력으로 공급하고;
    기준 전압 신호 VREF를 상기 제1 합 블록의 포지티브 입력으로 공급하고;
    상기 제1 합 블록의 출력에서 전압 차 신호 ΔV를 생성하도록 구성되는 것인 멀티레벨 캐스케이드 전압 변조기.
  13. 제1항에 있어서,
    ΔV가 상기 히스테리시스 블록의 상기 하이 바운더리(HB) 임계값에 도달할 때,
    상기 제어 시스템은 상기 히스테리시스 블록의 상태를 "1"로 설정하도록 구성되는 것인 멀티레벨 캐스케이드 전압 변조기.
  14. 제1항 또는 제13항에 있어서,
    ΔV가 상기 히스테리시스 블록의 상기 로우 바운더리(LB) 임계값에 도달할 때,
    상기 제어 시스템은 상기 히스테리시스 블록의 상태를 "0"으로 설정하도록 구성되는 것인 멀티레벨 캐스케이드 전압 변조기.
  15. 제1항에 있어서,
    상기 추정 전압 레벨 Levels를 생성하기 위해,
    상기 제어 시스템은,
    클록 신호를 클록 생성기에 인가하고;
    ΔV가 상기 히스테리시스 블록의 상기 로우 바운더리(LB) 임계값보다 낮은 경우, 또는 ΔV가 상기 히스테리시스 블록의 상기 하이 바운더리(HB) 임계값보다 높은 경우의 조건들 중 하나 이상이 참일 때, 리셋 가능한 카운터로, 상기 클록 생성기에 의해 생성되는 클록 신호의 수를 카운트하고;
    프리 런닝 카운터에 의해 프리 런닝 카운터 출력 신호를 증가시키고;
    상기 프리 런닝 카운터 출력 신호를 제2 합 블록에 인가하고;
    상기 신호 ΔV가 상기 로우 바운더리 히스테리시스 임계값 LB보다 낮은 경우, 및 상기 리셋 가능한 카운터의 출력 카운팅 신호의 값이 시간 상수의 사전 설정값보다 높은 경우의 모든 경우가 동시에 만족되는 경우 상기 전압 레벨 추정기의 출력에서 Levels의 수를 감소시키도록 구성되는 것인 멀티레벨 캐스케이드 전압 변조기.
  16. 제15항에 있어서,
    상기 신호 ΔV가 상기 로우 바운더리 히스테리시스 임계값 LB보다 낮고 동시에 상기 리셋 가능한 카운터의 출력 카운팅 신호의 값이 상기 시간 상수의 사전 설정 값보다 높은 때,
    상기 제어 시스템은,
    레벨 감소 회로의 로직 구성요소의 출력을 True로 설정하고;
    상승단 탐지기로 상기 로직 구성요소의 출력을 탐지하고;
    상기 프리 런닝 카운터를 증가시키고, 이에 의해 합 블록에서 출력 레벨을 감소시키도록 구성되는 것인 멀티레벨 캐스케이드 전압 변조기.
  17. 부하에 연결 가능한 멀티레벨 캐스케이드 전압 변조기에 있어서,
    직렬 연결된 복수의 전력 셀; 및
    상기 복수의 셀에 결합되어 있고 멀티레벨 히스테리시스 전압 제어기를 가지는 제어 시스템을 포함하며,
    상기 복수의 셀 각각은 양방향 스위치와 저장 소자를 포함하고,
    상기 제어 시스템은 상기 복수의 셀이 상기 부하에서 N개의 전압 레벨을 출력하게 하도록 구성되며, 여기서 N은 상기 복수의 전력 셀의 전력 셀 수에 대응하는 양의 정수이고,
    상기 멀티레벨 히스테리시스 전압 제어기는,
    로우 패스 필터 입력과 로우 패스 필터 출력을 가지는 로우 패스 필터;
    포지티브 입력과 네거티브 입력을 가지는 제1 합 블록;
    하이 바운더리(HB) 임계값과 로우 바운더리(LB) 임계값을 가지는 히스테리시스 블록;
    복수의 전압 레벨 추정기 입력과 전압 레벨 출력 신호 Levels를 가지는 전압 레벨 추정기; 및
    복수의 스위칭 패턴 생성기 입력과 복수의 스위칭 패턴 생성기 출력을 가지는 스위칭 패턴 생성기를 포함하는 것인 멀티레벨 캐스케이드 전압 변조기.
  18. 제17항에 있어서,
    상기 스위칭 패턴 생성기는,
    비교기 블록;
    리셋 가능한 카운터;
    복수의 제1 입력 신호를 가지는 제1 멀티플렉서; 및
    복수의 제2 입력 신호를 가지는 제2 멀티플렉서를 포함하는 것인 멀티레벨 캐스케이드 전압 변조기.
  19. 제18항에 있어서,
    상기 복수의 제2 입력 신호들의 각 입력 신호는 전압 변조기를 위한 복수의 출력 레벨 중 하나에 각각 대응하는 스위칭 상태의 배열을 표현하는 것인 멀티레벨 캐스케이드 전압 변조기.
  20. 제19항에 있어서,
    상기 복수의 출력 레벨의 범위는 모든 스위칭 신호가 False인 때의 0VDC에서 모든 스위칭 신호가 True인 때의 최대 출력 전압에 이르는 것인 멀티레벨 캐스케이드 전압 변조기.
  21. 제17항에 있어서,
    상기 전압 레벨 추정기는
    클록 카운팅 회로;
    레벨 감소 회로;
    리셋 가능한 카운터를 위한 활성화(enable) 및 리셋 회로; 및
    제2 합 블록을 포함하는 것인 멀티레벨 캐스케이드 전압 변조기.
  22. 제21항에 있어서,
    상기 클록 카운팅 회로는,
    클록 생성기;
    로직 스위치; 및
    리셋 가능한 카운터를 포함하는 것인 멀티레벨 캐스케이드 전압 변조기.
  23. 제21항 또는 제22항에 있어서,
    상기 레벨 감소 회로는,
    제1 로직 구성요소;
    상승단 탐지기; 및
    프리 런닝 카운터를 포함하는 것인 멀티레벨 캐스케이드 전압 변조기.
  24. 제23항에 있어서,
    상기 활성화 및 리셋 회로는,
    제2 로직 구성요소;
    상승단 탐지기; 및
    제3 로직 구성요소를 포함하는 것인 멀티레벨 캐스케이드 전압 변조기.
  25. 제24항에 있어서,
    상기 제1 로직 구성요소는 AND 게이트이고,
    상기 제2 로직 구성요소는 XOR 게이트이고,
    상기 제3 로직 구성요소는 OR 게이트인 것인 멀티레벨 캐스케이드 전압 변조기.
  26. 제17항에 있어서,
    ΔV가 상기 히스테리시스 블록의 상기 하이 바운더리(HB) 임계값에 도달할 때,
    상기 히스테리시스 블록의 상태는 "1"로 설정되는 것인 멀티레벨 캐스케이드 전압 변조기.
  27. 제17항 또는 제26항에 있어서,
    ΔV가 상기 히스테리시스 블록의 상기 로우 바운더리(LB) 임계값에 도달할 때, 상기 히스테리시스 블록의 상태는 "0"으로 설정되는 것인 멀티레벨 캐스케이드 전압 변조기.
  28. 제17항 내지 제22항 중 어느 한 항에 있어서,
    상기 부하는 토카막 플라즈마 반응기용 전극 바이어싱 전원 장치, FRC 플라즈마 반응기용 전극 바이어싱 전원 장치, 중성 빔 입사장치용 전원 장치, 마그네트론 변조기, 클라이스트론 변조기, 전자총 변조기, 고출력 X-레이 전원장치, 중파 송신기, 장파 송신기, 그리고 단파 솔리드 스테이트 송신기 중 하나 이상의 전력 전자 회로 내에 있는 것인 멀티레벨 캐스케이드 전압 변조기.
  29. 부하에 연결 가능한 멀티레벨 전압 변조기를 위한 멀티레벨 히스테리시스 전압 제어기에 있어서,
    로우 패스 필터 입력과 로우 패스 필터 출력을 가지는 로우 패스 필터;
    포지티브 입력과 네거티브 입력을 가지는 제1 합 블록;
    하이 바운더리(HB) 임계값과 로우 바운더리 임계값(LB)를 가지는 히스테리시스 블록;
    복수의 전압 레벨 추정기 입력과 전압 레벨 출력 신호 Levels를 가지는 전압 레벨 추정기; 및
    복수의 스위칭 패턴 생성기 입력과 복수의 스위칭 패턴 생성기 출력을 가지는 스위칭 패턴 생성기를 포함하는 것인 멀티레벨 히스테리시스 전압 제어기.
  30. 제29항에 있어서,
    상기 스위칭 패턴 생성기는,
    비교기 블록;
    리셋 가능한 카운터;
    복수의 제1 입력 신호를 가지는 제1 멀티플렉서; 및
    복수의 제2 입력 신호를 가지는 제2 멀티플렉서를 포함하는 것인 멀티레벨 히스테리시스 전압 제어기.
  31. 제30항에 있어서,
    상기 복수의 제2 입력 신호들의 각 입력 신호는 전압 변조기를 위한 복수의 출력 레벨 중 하나에 각각 대응하는 스위칭 상태의 배열을 표현하는 것인 멀티레벨 히스테리시스 전압 제어기.
  32. 제31항에 있어서,
    상기 복수의 출력 레벨의 범위는 모든 스위칭 신호가 False인 때의 0VDC에서 모든 스위칭 신호가 True인 때의 최대 출력 전압에 이르는 것인 멀티레벨 히스테리시스 전압 제어기.
  33. 제29항에 있어서,
    상기 전압 레벨 추정기는,
    클록 카운팅 회로;
    레벨 감소 회로;
    리셋 가능한 카운터를 위한 활성화 및 리셋 회로; 및
    제2 합 블록을 포함하는 것인 멀티레벨 히스테리시스 전압 제어기.
  34. 제33항에 있어서,
    상기 클록 카운팅 회로는,
    클록 생성기;
    로직 스위치; 및
    리셋 가능한 카운터를 포함하는 것인 멀티레벨 히스테리시스 전압 제어기.
  35. 제33항 또는 제34항에 있어서,
    상기 레벨 감소 회로는,
    제1 로직 구성요소;
    상승단 탐지기; 및
    프리 런닝 카운터를 포함하는 것인 멀티레벨 히스테리시스 전압 제어기.
  36. 제35항에 있어서,
    상기 활성화 및 리셋 회로는,
    제2 로직 구성요소;
    상승단 탐지기; 및
    제3 로직 구성요소를 포함하는 것인 멀티레벨 히스테리시스 전압 제어기.
  37. 제36항에 있어서,
    상기 제1 로직 구성요소는 AND 게이트이고,
    상기 제2 로직 구성요소는 XOR 게이트이고,
    상기 제3 로직 구성요소는 OR 게이트인 멀티레벨 히스테리시스 전압 제어기.
  38. 제29항에 있어서,
    ΔV가 상기 히스테리시스 블록의 상기 하이 바운더리(HB) 임계값에 도달할 때,
    상기 히스테리시스 블록의 상태는 "1"로 설정되는 것인 멀티레벨 히스테리시스 전압 제어기.
  39. 제29항 또는 제38항에 있어서,
    ΔV가 상기 히스테리시스 블록의 상기 로우 바운더리(LB) 임계값에 도달할 때,
    상기 히스테리시스 블록의 상태는 "0"으로 설정되는 것인 멀티레벨 히스테리시스 전압 제어기.
  40. 제29항 내지 제34항 중 어느 한 항에 있어서,
    상기 부하는 토카막 플라즈마 반응기용 전극 바이어싱 전원 장치, FRC 플라즈마 반응기용 전극 바이어싱 전원 장치, 중성 빔 입사장치용 전원 장치, 마그네트론 변조기, 클라이스트론 변조기, 전자총 변조기, 고출력 X-레이 전원장치, 중파 송신기, 장파 송신기, 그리고 단파 솔리드 스테이트 송신기 중 하나 이상의 전력 전자 회로 내에 있는 것인 멀티레벨 히스테리시스 전압 제어기.
  41. 멀티레벨 히스테리시스 전압 제어기를 사용하여 부하로 공급되는 전압을 제어하는 방법에 있어서,
    전압 센서로부터 실제 피드백 전압 신호 VREAL을 수신하는 단계;
    기준 전압 신호 VREF로부터 상기 실제 피드백 전압 신호 VREAL을 감산하는 단계로서,
    상기 실제 피드백 전압 신호 VREAL을 로우 패스 필터 입력으로 공급하고,
    로우 패스 필터 출력 신호를 제1 합 블록의 네거티브 입력으로 공급하고,
    기준 전압 신호 VREF를 상기 제1 합 블록의 포지티브 입력으로 공급하고,
    상기 제1 합 블록의 출력에서 전압 차 신호 ΔV를 생성함으로써,
    상기 기준 전압 신호 VREF로부터 상기 실제 피드백 전압 신호 VREAL을 감산하는 단계;
    히스테리시스 블록의 하이 바운더리(HB) 임계값, 상기 히스테리시스 블록의 로우 바운더리(LB) 임계값, 및 상기 전압 차 신호 ΔV를 사용하여 전압 레벨 추정기에 의해 추정 전압 레벨 신호 Levels를 생성하는 단계; 및
    스위칭 패턴 생성기에 의해 상기 추정 전압 레벨 Levels 및 상기 히스테리시스 블록의 상태에 기반하여 복수의 스위칭 신호를 생성하는 단계를 포함하는 것인 멀티레벨 히스테리시스 전압 제어기를 사용한 전압 제어 방법.
  42. 제41항에 있어서,
    ΔV가 상기 히스테리시스 블록의 상기 하이 바운더리(HB) 임계값에 도달할 때,
    상기 히스테리시스 블록의 상태는 "1"로 설정되는 것인 멀티레벨 히스테리시스 전압 제어기를 사용한 전압 제어 방법.
  43. 제41항 또는 제42항에 있어서,
    ΔV가 상기 히스테리시스 블록의 상기 로우 바운더리(LB) 임계값에 도달할 때,
    상기 히스테리시스 블록의 상태는 "0"으로 설정되는 것인 멀티레벨 히스테리시스 전압 제어기를 사용한 전압 제어 방법.
  44. 제43항에 있어서,
    상기 전압 레벨 추정기는 추정 전압 레벨 Levels를 생성하고,
    상기 추정 전압 레벨 Levels의 생성은,
    클록 신호를 클록 생성기에 인가하고;
    ΔV가 상기 히스테리시스 블록의 상기 로우 바운더리(LB) 임계값보다 낮은 경우, 또는 ΔV가 상기 히스테리시스 블록의 상기 하이 바운더리(HB) 임계값보다 높은 경우의 조건들 중 하나 이상이 참일 때, 리셋 가능한 카운터로, 상기 클록 생성기에 의해 생성되는 클록 신호의 수를 카운트하고;
    프리 런닝 카운터에 의해 프리 런닝 카운터 출력 신호를 증가시키고;
    상기 프리 런닝 카운터 출력 신호를 제2 합 블록에 인가하고;
    상기 신호 ΔV가 상기 로우 바운더리 히스테리시스 임계값 LB보다 낮은 경우, 및 상기 리셋 가능한 카운터의 출력 카운팅 신호의 값이 시간 상수의 사전 설정값보다 높은 경우의 모든 경우가 동시에 만족되는 경우 상기 전압 레벨 추정기의 출력에서 Levels의 수를 감소시킴으로써 이루어지는 것인 멀티레벨 히스테리시스 전압 제어기를 사용한 전압 제어 방법.
  45. 제44항에 있어서,
    상기 신호 ΔV가 상기 로우 바운더리 히스테리시스 임계값 LB보다 낮고 동시에 상기 리셋 가능한 카운터의 출력 카운팅 신호의 값이 상기 시간 상수의 사전 설정값보다 높을 때,
    레벨 감소 회로의 제1 로직 구성요소 출력은 True가 되고;
    상승단 탐지기가 상기 제1 로직 구성요소 출력을 탐지하고;
    상기 프리 런닝 카운터가 증가되고, 이에 의해 합 블록에서 출력 레벨이 감소되는 것인 멀티레벨 히스테리시스 전압 제어기를 사용한 전압 제어 방법.
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