JP7393949B2 - 電圧変調器のためのマルチレベルヒステリシス電圧コントローラおよびその制御のための方法 - Google Patents

Description

本開示は、電力電子回路に関し、より具体的には、電圧変調器のためのマルチレベルヒステリシス電圧コントローラおよびその制御のための方法に関する。

電圧変調器は、放送、医療、産業、および研究用途のために幅広く使用されている。最も一般的な電圧変調技法は、パルスステップ変調、粗ステップ変調、パルス幅変調、およびそれらのハイブリッド修正例を含む。

これらの一般的な変調技法は、いくつかの欠点を有する。例えば、これらの一般的な変調技法は、離散化のステップ毎に変調指数またはデューティサイクルを推定するために、制御システム内に付加的なフィードフォーワードループを伴う比例積分（ＰＩ）コントローラを要求する、線形方法である。加えて、これらの一般的な変調技法では、出力電圧の低周波波動が、通常、ＤＣリンク電圧の非平衡、受動要素のパラメータの変動、および直列に接続されたモジュールのデューティサイクルの逸脱に起因して生じる。最後に、これらの一般的な変調技法では、ＰＩコントローラのパラメータと負荷パラメータとの間に、強い相関が、存在する。したがって、負荷特性が急速かつ幅広い範囲にわたって変化する場合、ＰＩコントローラは、一過性の周期内の制御誤差を最小限にするために十分に効率的かつ迅速に動作することが不可能になる。

ヒステリシスは、外部影響に対する物理的システムの応答が、その影響の現在の大きさだけではなく、システムの以前の履歴にも依存する現象である。数学的に表現されると、外部影響に対する応答は、二価関数であり、１つの値が、影響が増大しているときに適用される一方、他方の値が、影響が減少しているときに適用される。

既存の制御技法の中で、非線形ヒステリシス帯域電圧制御が、最も単純かつ急速な方法として存在する。電圧制御ループの急速な応答以外に、非線形ヒステリシス帯域電圧制御方法は、負荷パラメータの変動のいかなる知識も要求しない。しかしながら、電圧変調器のためのヒステリシス電圧制御技法は、直列に接続される、増加された数の電力セルに伴い、ますます複雑になる。

前述の限界に照らして、負荷パラメータ変動の幅広い範囲内に非常に正確な電圧調整を提供しながら、任意の数の直列に接続される電力セルを有する電圧変調器のためのマルチレベルヒステリシス電圧コントローラ（ＭＨＶＣ）を提供することが、望ましい。

本開示の実施形態は、カスケードマルチレベル電圧変調器のための、単純かつ効果的なマルチレベルヒステリシス電圧制御方法を促進する、システムおよび方法を対象とする。実施形態では、カスケードマルチレベル変調器は、直列に接続され、電圧変調器の負荷上の任意の単極電圧を迅速、効果的、かつ精密に制御するための、任意の正の整数個の出力電圧レベルを有し、電気グリッドからＡＣ／ＤＣコンバータを介して、または電力セルのエネルギー貯蔵要素から直接、その負荷まで電力を伝達する、複数の電力セルを備える。実施形態はまた、電力セル間での等しい電力共有および変調器の電力セルのエネルギー貯蔵要素の電圧平衡を確実にする、マルチレベル電圧変調器の電力セルの動作可能な回転の方法を対象とする。

本明細書に提示される実施形態は、有利には、電圧調整変調器が採用される種々の用途において使用され得る。そのような用途の実施例は、限定ではないが、トカマクおよびＦＲＣプラズマ反応器のための電極バイアス電力供給源、中性ビーム注入器のための電力供給源、マグネトロン変調器、クライストロン変調器、電子銃変調器、高電力Ｘ線電力供給源、中波および長波伝送機、および短波ソリッドステート伝送機を含む、電力電子回路を含み得る。

例示的実施形態の他のシステム、方法、特徴、および利点が、以下の図および詳細な説明の考察に応じて、当業者に明白であるであろう、またはそのようになるであろう。
例えば、本願は以下の項目を提供する。
（項目１）
負荷に接続可能なマルチレベルカスケード電圧変調器であって、
直列に接続される複数の電力セルであって、複数のセルの各セルは、双方向スイッチと、貯蔵要素とを備える、複数の電力セルと、
前記複数のセルに結合され、マルチレベルヒステリシス電圧コントローラを有する制御システムであって、前記制御システムは、前記複数のセルに前記負荷上にＮ個のレベルの電圧を出力させるように構成され、Ｎは、前記複数の電力セルの電力セルの数に対応する正の整数である、制御システムと
を備える、マルチレベルカスケード電圧変調器。
（項目２）
前記複数のセルの各セルは、
二次巻線絶縁変圧器と、
前記変圧器および前記貯蔵要素に結合される３相ダイオードブリッジと、
ダイオードと
を含む、項目１に記載の変調器。
（項目３）
前記双方向スイッチは、ＩＧＢＴまたはＭＯＳＦＥＴのうちの１つである、項目２に記載の変調器。
（項目４）
前記複数のセルの各セルはさらに、その出力部にＬＣＲフィルタを備える、項目２に記載の変調器。
（項目５）
前記複数のセルの出力部にＣＲフィルタをさらに備える、項目２に記載の変調器。
（項目６）
前記制御システムはさらに、前記電力セルのエネルギー貯蔵要素から前記負荷への電力の伝達をもたらすように構成される、項目２に記載の変調器。
（項目７）
前記制御システムはさらに、前記貯蔵要素上の電圧を平衡させるように構成される、項目２に記載の変調器。
（項目８）
前記貯蔵要素は、コンデンサである、項目２に記載の変調器。
（項目９）
前記制御システムは、複数の命令を含む非一過性メモリに結合される１つ以上のプロセッサを含み、前記複数の命令は、実行されると、１つ以上のプロセッサに前記負荷上の電圧レベルを制御させる、項目１－８に記載の変調器。
（項目１０）
前記複数の命令は、実行されると、前記１つ以上のプロセッサに、前記負荷上の前記電圧レベル、基準電圧、および前記負荷上の前記電圧レベルと前記基準電圧との間の差異に等しい電圧誤差の関数として、前記変調器の出力電圧レベルを制御させる、項目９に記載の変調器。
（項目１１）
前記複数の命令は、実行されると、前記１つ以上のプロセッサに、
基準電圧信号Ｖ _ＲＥＦ から、電圧センサから受信された実際のフィードバック電圧信号Ｖ _ＲＥＡＬ を減じることと、
電圧レベル推定器によって、ヒステリシスブロックの高境界（ＨＢ）閾値、前記ヒステリシスブロックの低境界（ＬＢ）閾値、および電圧差信号ΔＶを使用して、推定される電圧レベル信号Ｌｅｖｅｌｓを発生させることと、
切替パターン発生器によって、前記推定される電圧レベルＬｅｖｅｌｓおよび前記ヒステリシスブロックの状態に基づいて、複数の切替信号を生成することと
を行わせる、項目９に記載の変調器。
（項目１２）
基準電圧信号Ｖ _ＲＥＦ から実際のフィードバック電圧信号Ｖ _ＲＥＡＬ を減ずるために、前記複数の命令は、実行されると、前記１つ以上のプロセッサに、
前記実際のフィードバック電圧信号Ｖ _ＲＥＡＬ を低域通過フィルタ入力部にフィードすることと、
低域通過フィルタ出力信号を第１の加算ブロックの負の入力部にフィードすることと、
前記基準電圧信号Ｖ _ＲＥＦ を前記第１の加算ブロックの正の入力部にフィードすることと、
前記第１の加算ブロックの出力部に電圧差信号ΔＶを発生させることと
を行わせる、項目９に記載の変調器。
（項目１３）
ΔＶが、前記ヒステリシスブロックの高境界（ＨＢ）閾値に到達したとき、前記複数の命令は、実行されると、前記１つ以上のプロセッサに、前記ヒステリシスブロックの状態を「１」に設定させる、項目１１に記載の変調器。
（項目１４）
ΔＶが、前記ヒステリシスブロックの低境界（ＬＢ）閾値に到達したとき、前記複数の命令は、実行されると、前記１つ以上のプロセッサに、前記ヒステリシスブロックの状態を「０」に設定させる、項目１１または１３のうちの１項に記載の変調器。
（項目１５）
前記推定される電圧レベルＬｅｖｅｌｓを発生させるために、前記複数の命令は、実行されると、前記１つ以上のプロセッサに、
クロック信号をクロック発生器に印加することと、
リセット可能なカウンタによって、前記クロック発生器によって生成されるクロック信号の数をカウントすることであって、前記カウントすることは、
ΔＶが、前記ヒステリシスブロックの低境界（ＬＢ）閾値より低いという条件、または
ΔＶが、前記ヒステリシスブロックの高境界（ＨＢ）閾値より高いという条件
のうちの１つ以上のものが真であるときに行われる、ことと、
フリーランニングカウンタによって、フリーランニングカウンタ出力信号をインクリメントすることと、
前記フリーランニングカウンタ出力信号を第２の加算ブロックに印加することと、
前記電圧レベル推定器の出力部におけるＬｅｖｅｌｓの数をデクリメントさせることであって、前記デクリメントさせることは、
信号ΔＶが、前記低境界ヒステリシス閾値ＬＢより低い場合と、
前記リセット可能なカウンタの出力カウント信号の値が、時定数の事前設定された値より高い場合と
の両方が同時に真であるときに行われる、ことと
を行わせる、項目１１に記載の変調器。
（項目１６）
前記信号ΔＶが、前記低境界ヒステリシス閾値ＬＢより低いことと、前記リセット可能なカウンタの出力カウント信号の値が、前記時定数の事前設定された値より高いこととの両方であるとき、前記複数の命令は、実行されると、前記１つ以上のプロセッサに、
レベルデクリメント回路の論理要素の出力をＴｒｕｅに設定することと、
立ち上がりエッジ検出器を用いて前記論理要素の出力を検出することと、
前記フリーランニングカウンタをインクリメントさせ、それによって、加算ブロックにおける出力レベルをデクリメントさせることと
を行わせる、項目１５に記載の変調器。
（項目１７）
前記マルチレベルヒステリシス電圧コントローラは、
低域通過フィルタであって、前記低域通過フィルタは、低域通過フィルタ入力部と、低域通過フィルタ出力部とを有する、低域通過フィルタと、
第１の加算ブロックであって、前記第１の加算ブロックは、正の入力部と、負の入力部とを有する、第１の加算ブロックと、
ヒステリシスブロックであって、前記ヒステリシスブロックは、高境界（ＨＢ）閾値と、低境界（ＬＢ）閾値とを有する、ヒステリシスブロックと、
電圧レベル推定器であって、前記電圧レベル推定器は、複数の電圧レベル推定器入力と、電圧レベル出力信号Ｌｅｖｅｌｓとを有する、電圧レベル推定器と、
切替パターン発生器であって、前記切替パターン発生器は、複数の切替パターン発生器入力と、複数の切替パターン発生器出力とを有する、切替パターン発生器と
を備える、項目１に記載の変調器。
（項目１８）
前記切替パターン発生器は、
コンパレータブロックと、
リセット可能なカウンタと、
第１の複数の入力信号を有する第１のマルチプレクサと、
第２の複数の入力信号を有する第２のマルチプレクサと
を備える、項目１７に記載の変調器。
（項目１９）
前記第２の複数の入力信号の各入力信号は、切替状態のアレイを表し、各切替状態は、電圧変調器のための複数の出力レベルのうちの１つに対応する、項目１８に記載の変調器。
（項目２０）
前記複数の出力レベルは、全ての切替信号が偽であるときの０ＶＤＣから全ての切替信号が真であるときの最大出力電圧までの範囲に及ぶ、項目１９に記載の変調器。
（項目２１）
前記電圧レベル推定器は、
クロックカウント回路と、
レベルデクリメント回路と、
前記リセット可能なカウンタのためのイネーブルおよびリセット回路と、
第２の加算ブロックと
を備える、項目１７に記載の変調器。
（項目２２）
前記クロックカウント回路は、クロック発生器と、論理スイッチと、リセット可能なカウンタとを備える、項目２１に記載の変調器。
（項目２３）
前記レベルデクリメント回路は、第１の論理要素と、立ち上がりエッジ検出器と、フリーランニングカウンタとを備える、項目２１または２２に記載の変調器。
（項目２４）
前記イネーブルおよびリセット回路は、第２の論理要素と、立ち上がりエッジ検出器と、第３の論理要素とを備える、項目２１－２３に記載の変調器。
（項目２５）
前記第１の論理要素は、ＡＮＤゲートであり、前記第２の論理要素は、ＸＯＲゲートであり、前記第３の論理要素は、ＯＲゲートである、項目２４に記載の変調器。
（項目２６）
ΔＶが、前記ヒステリシスブロックの高境界（ＨＢ）閾値に到達したとき、前記ヒステリシスブロックの状態が、「１」に設定される、項目１７に記載の変調器。
（項目２７）
ΔＶが、前記ヒステリシスブロックの低境界（ＬＢ）閾値に到達したとき、前記ヒステリシスブロックの状態が、「０」に設定される、項目１７または２６に記載の変調器。
（項目２８）
前記負荷は、トカマクプラズマ反応器のための電極バイアス電力供給源、ＦＲＣプラズマ反応器のための電極バイアス電力供給源、中性ビーム注入器のための電力供給源、マグネトロン変調器、クライストロン変調器、電子銃変調器、高電力Ｘ線電力供給源、中波伝送機、長波伝送機、および短波ソリッドステート伝送機のうちの１つ以上のものの中の電力電子回路内に存在する、項目１７－２７のいずれか１項に記載の変調器。
（項目２９）
負荷に接続可能なマルチレベル電圧変調器のためのマルチレベルヒステリシス電圧コントローラであって、
低域通過フィルタであって、前記低域通過フィルタは、低域通過フィルタ入力部と、低域通過フィルタ出力部とを有する、低域通過フィルタと、
第１の加算ブロックであって、前記第１の加算ブロックは、正の入力部と、負の入力部とを有する、第１の加算ブロックと、
ヒステリシスブロックであって、前記ヒステリシスブロックは、高境界（ＨＢ）閾値と、低境界（ＬＢ）閾値とを有する、ヒステリシスブロックと、
電圧レベル推定器であって、前記電圧レベル推定器は、複数の電圧レベル推定器入力と、電圧レベル出力信号Ｌｅｖｅｌｓとを有する、電圧レベル推定器と、
切替パターン発生器であって、前記切替パターン発生器は、複数の切替パターン発生器入力と、複数の切替パターン発生器出力とを有する、切替パターン発生器と
を備える、マルチレベルヒステリシス電圧コントローラ。
（項目３０）
切替パターン発生器は、
コンパレータブロックと、
リセット可能なカウンタと、
第１の複数の入力信号を有する第１のマルチプレクサと、
第２の複数の入力信号を有する第２のマルチプレクサと
を備える、項目２９に記載のマルチレベルヒステリシス電圧コントローラ。
（項目３１）
前記第２の複数の入力信号の各入力信号は、切替状態のアレイを表し、各切替状態は、電圧変調器のための複数の出力レベルのうちの１つに対応する、項目３０に記載のマルチレベルヒステリシス電圧コントローラ。
（項目３２）
前記複数の出力レベルは、全ての切替信号が偽であるときの０ＶＤＣから全ての切替信号が真であるときの最大出力電圧までの範囲に及ぶ、項目３１に記載のマルチレベルヒステリシス電圧コントローラ。
（項目３３）
前記電圧レベル推定器は、
クロックカウント回路と、
レベルデクリメント回路と、
前記リセット可能なカウンタのためのイネーブルおよびリセット回路と、
第２の加算ブロックと
を備える、項目２９に記載のマルチレベルヒステリシス電圧コントローラ。
（項目３４）
前記クロックカウント回路は、クロック発生器と、論理スイッチと、リセット可能なカウンタとを備える、項目３３に記載のマルチレベルヒステリシス電圧コントローラ。
（項目３５）
前記レベルデクリメント回路は、第１の論理要素と、立ち上がりエッジ検出器と、フリーランニングカウンタとを備える、項目３３または３４に記載のマルチレベルヒステリシス電圧コントローラ。
（項目３６）
前記イネーブルおよびリセット回路は、第２の論理要素と、立ち上がりエッジ検出器と、第３の論理要素とを備える、項目３３－３５のいずれか１項に記載のマルチレベルヒステリシス電圧コントローラ。
（項目３７）
前記第１の論理要素は、ＡＮＤゲートであり、前記第２の論理要素は、ＸＯＲゲートであり、前記第３の論理要素は、ＯＲゲートである、項目３６に記載のマルチレベルヒステリシス電圧コントローラ。
（項目３８）
ΔＶが、前記ヒステリシスブロックの高境界（ＨＢ）閾値に到達したとき、前記ヒステリシスブロックの状態が、「１」に設定される、項目２９に記載のマルチレベルヒステリシス電圧コントローラ。
（項目３９）
ΔＶが、前記ヒステリシスブロックの低境界（ＬＢ）閾値に到達したとき、前記ヒステリシスブロックの状態が、「０」に設定される、項目２９または３８に記載のマルチレベルヒステリシス電圧コントローラ。
（項目４０）
前記負荷は、トカマクプラズマ反応器のための電極バイアス電力供給源、ＦＲＣプラズマ反応器のための電極バイアス電力供給源、中性ビーム注入器のための電力供給源、マグネトロン変調器、クライストロン変調器、電子銃変調器、高電力Ｘ線電力供給源、中波伝送機、長波伝送機、および短波ソリッドステート伝送機のうちの１つ以上のものの中の電力電子回路内に存在する、項目２９－３９のいずれか１項に記載のマルチレベルヒステリシス電圧コントローラ。
（項目４１）
マルチレベルヒステリシス電圧コントローラを使用して、負荷に供給される電圧を制御する方法であって、
電圧センサから実際のフィードバック電圧信号Ｖ _ＲＥＡＬ を受信することと、
基準電圧信号Ｖ _ＲＥＦ から前記実際のフィードバック電圧信号Ｖ _ＲＥＡＬ を減ずることであって、前記減ずることは、
前記実際のフィードバック電圧信号Ｖ _ＲＥＡＬ を低域通過フィルタ入力部にフィードすることと、
低域通過フィルタ出力信号を第１の加算ブロックの負の入力部にフィードすることと、
前記基準電圧信号Ｖ _ＲＥＦ を前記第１の加算ブロックの正の入力部にフィードすることと、
前記第１の加算ブロックの出力部に電圧差信号ΔＶを発生させることと
によって行われる、ことと、
電圧レベル推定器によって、ヒステリシスブロックの高境界（ＨＢ）閾値、前記ヒステリシスブロックの低境界（ＬＢ）閾値、および電圧差信号ΔＶを使用して、推定される電圧レベル信号Ｌｅｖｅｌｓを発生させることと、
切替パターン発生器によって、前記推定される電圧レベルＬｅｖｅｌｓおよび前記ヒステリシスブロックの状態に基づいて、複数の切替信号を生成することと
を含む、方法。
（項目４２）
ΔＶが、前記ヒステリシスブロックの高境界（ＨＢ）閾値に到達したとき、前記ヒステリシスブロックの状態が、「１」に設定される、項目４１に記載の方法。
（項目４３）
ΔＶが、前記ヒステリシスブロックの低境界（ＬＢ）閾値に到達したとき、前記ヒステリシスブロックの状態が、「０」に設定される、項目４１または４２のうちの１項に記載の方法。
（項目４４）
前記電圧レベル推定器は、
クロック信号をクロック発生器に印加することと、
リセット可能なカウンタによって、前記クロック発生器によって生成されるクロック信号の数をカウントすることであって、前記カウントすることは、
ΔＶが、前記ヒステリシスブロックの低境界（ＬＢ）閾値より低いという条件、または
ΔＶが、前記ヒステリシスブロックの高境界（ＨＢ）閾値より高いという条件、
のうちの１つ以上のものが真であるときに行われる、ことと、
フリーランニングカウンタによって、フリーランニングカウンタ出力信号をインクリメントすることと、
前記フリーランニングカウンタ出力信号を第２の加算ブロックに印加することと、
前記電圧レベル推定器の出力部におけるＬｅｖｅｌｓの数をデクリメントさせることであって、前記デクリメントさせることは、
前記信号ΔＶが、前記低境界ヒステリシス閾値ＬＢより低いことと、
前記リセット可能なカウンタの出力カウント信号の値が、時定数の事前設定された値より高いことと
の両方が同時に真であるときに行われる、ことと
を行うことによって、前記推定される電圧レベルＬｅｖｅｌｓを発生させる、項目４３に記載の方法。
（項目４５）
前記信号ΔＶが、前記低境界ヒステリシス閾値ＬＢより低いことと、前記リセット可能なカウンタの出力カウント信号の値が、前記時定数の事前設定された値より高いこととの両方であるとき、
レベルデクリメント回路の論理要素の出力が、Ｔｒｕｅになり、
立ち上がりエッジ検出器が、前記論理要素出力を検出し、
前記フリーランニングカウンタが、インクリメントされ、それによって、加算ブロックにおける出力レベルをデクリメントさせる、
項目４４に記載の方法。

構造および動作を含む、例示的実施形態の詳細が、同様の参照番号が同様の部品を指す付随の図の精査によって部分的に得られ得る。図内の構成要素は、必ずしも正確な縮尺率ではなく、代わりに、本開示の原理を図示することに強調が置かれている。そのうえ、全ての図面が、概念を伝達するために意図され、相対的サイズ、形状、および他の詳細な属性が、文字通りまたは精密にではなく、図式的に図示され得る。

図１は、本開示の実施形態による、マルチレベル電圧変調器の回路図を図示する。

図２は、本開示の実施形態による、例示的マルチレベルヒステリシス電圧コントローラを図示する。

図３は、本開示の実施形態による、例示的電圧レベル推定器を図示する。

図４Ａ、４Ｂ、４Ｃ、および４Ｄは、本開示の実施形態による、例示的電圧レベル推定器の例示的動作を図示する。

図５は、本開示の実施形態による、例示的切替パターン発生器を図示する。

図６Ａは、本開示の実施形態による、例示的１ＶＤＣ回転ブロックを図示する。

図６Ｂは、本開示の実施形態による、例示的２ＶＤＣ回転ブロックを図示する。

図６Ｃは、本開示の実施形態による、例示的３ＶＤＣ回転ブロックを図示する。

図６Ｄは、本開示の実施形態による、例示的４ＶＤＣ回転ブロックを図示する。

図６Ｅは、本開示の実施形態による、例示的（Ｎ－１）ＶＤＣ回転ブロックを図示する。

図７Ａ、７Ｂ、７Ｃ、および７Ｄは、本開示の実施形態による、例示的切替パターン発生器の例示的動作を図示する。

図８は、本開示の実施形態による、例示的７レベル電圧変調器に対する例示的切替およびＬｅｖｅｌｓ信号を図示する。

図９Ａ、９Ｂ、および９Ｃは、本開示の実施形態による、例示的７レベル電圧変調器の動作のシミュレーション結果を図示する。

図１０Ａ、１０Ｂ、および１０Ｃは、本開示の実施形態による、例示的７レベル電圧変調器の動作のシミュレーション結果（拡大されたトレース）を図示する。

図１１Ａ、１１Ｂ、および１１Ｃは、本開示の実施形態による、ＦＲＣ反応器のダイバータのアクティブ電極を用いて動作される、例示的７レベル電圧変調器の動作の例示的実験結果を図示する。

図１２Ａ、１２Ｂ、および１２Ｃは、本開示の実施形態による、ＦＲＣ反応器のダイバータのアクティブ電極を用いて動作される、例示的７レベル電圧変調器の動作の例示的実験結果を図示する。

類似する構造または機能の要素が、概して、図の全体を通して、例証的目的のために同様の参照番号によって表されていることを理解されたい。図が、好ましい実施形態の説明を促進するためのみに意図されることに留意されたい。

以下の実施形態は、当業者が本開示の種々の実施形態を作製および使用することを可能にするように詳細に説明される。他の実施形態が、本開示に基づいて明白となるであろうこと、およびシステム、プロセス、または変更が、本実施形態の範囲から逸脱することなく成され得ることを理解されたい。

以下の説明では、多数の具体的な詳細が、本実施形態の完全な理解を提供するために与えられる。しかしながら、本実施形態が、これらの具体的な詳細がなくとも実践され得ることが、明白となるであろう。明確性を増大させるために、いくつかの周知の回路、システム構成、およびプロセスステップが、詳細に説明されない場合がある。

本開示の実施形態を示す図面は、半図式的であり、正確な縮尺率ではなく、特に、寸法のうちのいくつかのものは、提示の明確化のためのものであり、図面に誇張されて示される。

本開示の実施形態は、カスケードマルチレベル電圧変調器のための単純かつ効果的なマルチレベルヒステリシス電圧制御方法を促進する、システムおよび方法を対象とする。実施形態では、カスケードマルチレベル変調器は、直列に接続され、電圧変調器の負荷上の任意の単極電圧を迅速、効果的、かつ精密に制御するための、任意の正の整数個の出力電圧レベルを有し、電気グリッドからＡＣ／ＤＣコンバータを介して、または電力セルのエネルギー貯蔵要素から直接、その負荷まで電力を伝達する、複数の電力セルを備える。実施形態はまた、電力セル間での等しい電力共有および変調器の電力セルのエネルギー貯蔵要素の電圧平衡を確実にする、マルチレベル電圧変調器の電力セルの動作可能な回転の方法を対象とする。

実施形態では、例示的マルチレベルヒステリシス電圧コントローラ（ＭＨＶＣ）は、上記に言及される欠点がなく、電圧ヒステリシスループ以外のいかなる付加的な調整ループも有していないロバスト構造を有する。電圧変調器の電力セル全ての出力電圧は、動的に、かつＭＨＶＣによって自動化された様式で調節され、出力電圧調整誤差の最小の事前設定値を維持し、受動構成要素のパラメータの変動および出力電圧発振上の制御信号の伝搬遅延の影響を除外する。ＭＨＶＣによって実施される、３つの主要かつ相互連結されたタスク、すなわち、１）事前設定された調整誤差の境界内の電圧変調器の出力電圧の維持、２）任意の瞬間における適切な出力電圧レベルの識別、および３）電力セルの回転が、存在する。

実施形態は、任意のＦＰＧＡまたは類似する設計構成要素上に実現され得、高クロックレート（数十メガヘルツ）で動作され得る、急速ＭＨＶＣ設計を対象とする。本設計は、ヒステリシスブロックと、本明細書に説明されるような電圧レベル推定器と、本明細書に説明されるような切替パターン発生器とを備える。

図１は、本開示の実施形態による、マルチレベル電圧変調器（電圧変調器）１００の回路図を図示する。マルチレベル電圧変調器１００は、より低い電圧側上の３相グリッド１０１、より高い電圧側上の負荷１０２、およびＭＨＶＣを有する制御システム１０５に接続される。制御システム１０５の機能が、ソフトウェアルーチン、ハードウェア構成要素を含む、ソフトウェアまたはハードウェアプロセッサのいずれか一方、またはそれらの組み合わせを使用して実装されてもよい。

例示的マルチレベル電圧変調器１００は、Ｎ個の直列に接続されたセル１０３Ａ－１０３Ｎを備え、各セル１０３Ａ－１０３Ｎは、３相ダイオードブリッジ（ＤＢ_Ｎ）１０７Ａ－１０７Ｎに接続される絶縁変圧器（Ｖ_ＳＥＣＮ）１０６Ａ－１０６Ｎの二次巻線と、ＤＢ_Ｎ１０７Ａ－１０７ＮのＤＣ側（ＤＣリンク）上の容量性貯蔵要素（Ｃ_ＤＣＮ）１０８Ａ－１０８Ｎと、アクティブ双方向スイッチ（Ｓ_Ｎ）１０９Ａ－１０９Ｎ（例えば、高電圧変調器に関して、Ｓ_Ｎは、還流ダイオードを伴うＩＧＢＴを含んでもよい一方、より低い電圧変調器に関して、Ｓ_Ｎは、低電圧ＭＯＳＦＥＴを含んでもよい）を伴う標準的なバックコンバータと、ダイオード（Ｄ_Ｎ）１１０Ａ－１１０Ｎとを備える。Ｎが、正の整数であることを理解されたい。各セル１０３Ａ－１０３Ｎはまた、その出力部に随意のＬＣＲフィルタ（Ｌ_ＦＮ、Ｃ_ＦＮ、Ｒ_ＦＮ）１１Ａ－１１１Ｎを装備してもよく、電圧変調器１００もまた、その出力部に随意のＣＲフィルタ（Ｃ_ＦＯ、Ｒ_ＦＯ）１１３を装備してもよい。電力セル１０３Ａ－１０３Ｎの全てのＤＣリンクは、３相多巻線変圧器（Ｖ_ＳＥＣＮ）１０６Ａ－１０６Ｎを用いて、最大負荷電圧レベルにおいて、相互から隔離される。

電圧変調器１００は、３相グリッド１０１から負荷１０２にエネルギーを伝達する、連続モードで作用するように想定される。貯蔵要素１０８Ａ－１０８Ｎ上の電圧が、負荷１０２上の所望される出力電圧を維持するために動作時間の間に有意に低減されない場合、セル１０３Ａ－１０３Ｎの貯蔵要素（例えば、コンデンサ、スーパーコンデンサ、バッテリ）１０８Ａ－１０８Ｎ内に蓄積されるエネルギーを使用して、ある時間周期にわたって、グリッド１０１から完全に接続解除された電圧変調器１００を動作させることもまた、可能性として考えられる。

電圧変調器１００の電力セル１０３Ａ－１０３Ｎの各ＤＣリンク電圧は、実践では、ある実施形態によると、約１２～１，２００ボルトであり得る、固定された大きさのＤＣ電圧源（ＶＣ_ＤＣＮ）と見なされてもよい。直列に接続された電力セル１０３Ａ－１０３Ｎを横断した（すなわち、端子ＯＵＴ＋１０４ＡとＯＵＴ－１０４Ｂとの間の）合計電圧は、関連付けられるスイッチＳ_１からＳ_Ｎ１０９Ａ－１０９Ｎの閉鎖によってオンにされているセルの数に依存する。例えば、スイッチＳ_１からＳ_Ｎ１０９Ａ－１０９Ｎの全てが同時に閉鎖される場合、電圧Ｖ_{ＤＣ１－Ｎ}を伴うＤＣリンク貯蔵要素（例えば、コンデンサ）の全てが、ともに直列に接続され、電圧Ｖ_{ＤＣ１－Ｎ}のＮ倍に等しい出力電圧を提供するようにともに加算（すなわち、合算）される。各ＤＣリンク電圧源Ｖ_{ＤＣ１－Ｎ}が約８００ボルトの値を有し、Ｎが、約２０である場合、電圧変調器１００の総出力電圧は、約１６，０００ボルトであり得る。

電力セル１０３Ｎ内のスイッチＳ_Ｎ１０９Ｎが開放している（すなわち、伝導モードにない）場合、本特定のセルは、「バイパス」され、その出力電圧は、ゼロである。したがって、電圧変調器１００の出力電圧は、ＯＮおよびＯＦＦにされるセルの数によって、合成および変調され得る。

図１を参照すると、対照的に、標準的なパルスステップ変調（ＰＳＭ）技法では、Ｎ個の電力セルが電圧変調器内に直列に存在し、各セルが整流周期Ｔ（秒）を有する場合、ＣＥＬＬ１のスイッチＳ１は、時間ｔ１においてオンに切り替えられるであろうが、ＣＥＬＬ２のスイッチＳ２は、第１のものよりＴ／ｎ（秒）後にオンにされ、第３のもの（Ｓ３）は、第２のもの（Ｓ２）より２Ｔ／ｎ（秒）後にオンにされる等となる。ＰＳＭの本回転方法は、それらの振幅が、電圧変調器の出力電圧のＡＣ成分ｆ_ＡＣの周波数に反比例するため、電圧変調器の出力における非常に低いリップルを確実にする。電力セル全てが、同一の固定された切替周波数ｆ_ＳＷ、したがって、ｆ_ＡＣ＝Ｎ＊ｆ_ＳＷにおいて切り替えられる。

ＰＳＭを使用した出力電圧の調整が、オンにされる必要がある電力セルの要求される数を計算することによる（粗ステップ変調）線形調整概念（ＰＩ、フィードフォワード、またはそれらの組み合わせ）、および／または電力セル全ての受動構成要素（Ｃ_ＤＣ、Ｌ_Ｆ、Ｒ_Ｆ、Ｃ_Ｆ）が全く同じである場合、電力セル全てに関して同一である必要がある、デューティサイクルＤの調整（パルス幅変調）を介して実施され、浮遊容量は、制御信号の伝搬遅延と同様に、同一である。しかしながら、現実では、受動構成要素は全て、常時、パラメータのわずかな変動を有し、電力セルのための制御信号の伝搬遅延は、常時同一ではない。結果として、各電力セルは、異なる要求されるデューティサイクルＤ_Ｎを用いてオンに切り替えられる必要があり、これは、ＤＣリンク電圧フィードバック信号を使用する付加的な調整ループによって、ＰＳＭベースの制御システム内で補正される必要がある。そのうえ、オンにする時間ｔ１、ｔ２．．．ｔＮの付加的な調節が、電圧変調器の出力電圧の低周波発振を排除するために必要であり得る。

上記で議論されるように、本明細書の実施形態は、上記に言及される欠点がなく、単一の電圧ヒステリシスループ以外のいかなる付加的な調整ループも有していないロバスト構造を有する、マルチレベルヒステリシス電圧コントローラ（ＭＨＶＣ）を対象とする。電圧変調器１００の電力セル１０３Ａ－１０３Ｎ全ての出力電圧は、動的に、かつＭＨＶＣによって自動化された様式で調節され、出力電圧調整誤差の最小の事前設定値を維持し、受動構成要素のパラメータの変動および出力電圧発振上の制御信号の伝搬遅延の影響を除外する。

図２は、本開示の実施形態による、制御システム１０５（図１参照）の例示的マルチレベルヒステリシス電圧コントローラ２００を図示する。例示的マルチレベルヒステリシス電圧コントローラ２００は、低域通過フィルタ（ＬＰフィルタ）Ｆｉｌｔｅｒ１ ２０１と、加算ブロックＳｕｍ１ ２０２と、ヒステリシスブロックＨｙｓｔ１ ２０３と、電圧レベル推定器２０４と、切替パターン発生器２０５とを備える。電圧センサＶＳ１１２（図１参照）からの実際のフィードバック電圧信号Ｖ_ＲＥＡＬが、低域通過フィルタＦｉｌｔｅｒ１を通して加算ブロックＳｕｍ１ ２０２の負の入力部まで進行し、そこでは、これが、基準電圧Ｖ_ＲＥＦから減じられ、それらの差異として、電圧誤差信号ΔＶを生成する。電圧誤差信号ΔＶは、高境界（ＨＢ）閾値および低境界（ＬＢ）閾値の設定を有する、ヒステリシスブロックＨｙｓｔ１ ２０３の中に入力される。ΔＶが、ヒステリシスブロックＨｙｓｔ１ ２０３の高境界（ＨＢ）に到達すると、ヒステリシスブロックＨｙｓｔ１ ２０３の出力値が、「１」に設定され、ΔＶがヒステリシスブロックＨｙｓｔ１ ２０３のその低境界（ＬＢ）に交差するまで、本レベルに留まる。ΔＶが、ヒステリシスブロックＨｙｓｔ１ ２０３のその低境界（ＬＢ）に交差すると、ヒステリシスブロックＨｙｓｔ１ ２０３の出力値が、「０」に設定され、出力は、ΔＶが再びＨＢに到達するまで、本レベルに維持される。

図３は、本開示の実施形態による、例示的電圧レベル推定器２０４を図示する。図４Ａ－４Ｄは、本開示の実施形態による、例示的電圧レベル推定器２０４の例示的動作を図示する。

電圧レベル推定器２０４は、ヒステリシスブロックＨｙｓｔ１ ２０３と並行して動作する。電圧レベル推定器２０４は、加算ブロックＳｕｍ１ ２０２の出力部からのΔＶとともに、同一のＨＢおよびＬＢ設定信号を受信する。例示的電圧レベル推定器２０４は、クロック発生器Ｃｌｏｃｋ２１０によって形成されるクロックカウント回路と、論理スイッチＳｗｉｔｃｈ１ ２１１と、リセット可能なカウンタＣｏｕｎｔｅｒ１ ２１２とを備える。例示的電圧レベル推定器２０４はさらに、論理要素ＡＮＤ１ ２２１と、立ち上がりエッジ検出器Ｒｉｓｉｎｇ Ｅｄｇｅ２ ２２２と、フリーランニングカウンタＣｏｕｎｔｅｒ２ ２２３とを備える、レベルデクリメント回路２２０を備える。例示的電圧レベル推定器２０４はさらに、論理要素ＡＮＤ２ ２３１と、立ち上がりエッジ検出器Ｒｉｓｉｎｇ Ｅｄｇｅ３ ２３２と、フリーランニングカウンタＣｏｕｎｔｅｒ３ ２３３とを有する、レベルインクリメント回路２３０を備える。例示的電圧レベル推定器２０４はさらに、論理要素ＸＯＲ１ ２４１と、立ち上がりエッジ検出器Ｒｉｓｉｎｇ Ｅｄｇｅ１ ２４２と、論理要素ＯＲ１ ２４３とを備える、Ｃｏｕｎｔｅｒ１ ２１２のためのイネーブルおよびリセット回路２４０を備える。例示的電圧レベル推定器２０４はさらに、加算ブロックＳｕｍ１ ２５０を備える。

ブロックＣｏｕｎｔｅｒ１ ２１２は、クロック信号がＳｗｉｔｃｈ１ ２１１の上側入力チャネルを通過すると、イネーブルにされ（その中央入力チャネル上のＴｒｕｅ信号の場合）、以下の場合、すなわち、Ｃｏｍｐ１ ２１３の出力が、Ｔｒｕｅである、すなわち、信号ΔＶが、低境界ヒステリシス閾値ＬＢより低い（ΔＶ＜ＬＢ）場合のうちのいずれかにおいて、Ｃｌｏｃｋ２１０によって生成されるクロックサイクルの数をカウントし始める。本場合は、図４Ａ－４Ｄに図示され、そこでは、Ｃｏｍｐ２ ２１４の出力がＴｒｕｅである、すなわち、信号ΔＶが高境界ヒステリシス閾値ＨＢより高い（ΔＶ＞ＨＢ）場合、点Ｃ２において、信号ΔＶは、ＬＢより低くなり、ΔＶが点Ｄ２におけるヒステリシス境界に戻り、かつＣｏｍｐ１ ２１３の出力信号がＦａｌｓｅになるまで、Ｃｏｕｎｔｅｒ１ ２１２は、カウントをインクリメントし始める。本場合は、図４Ａ－４Ｄに図示され、そこでは、Ｂ１において、信号ΔＶは、ＨＢより高くなり、ΔＶが点Ｃ１におけるヒステリシス境界に戻り、かつ点Ｃｏｍｐ２ ２１４の出力信号がＦａｌｓｅになるまで、Ｃｏｕｎｔｅｒ１ ２１２は、カウントをインクリメントし始める。

ブロックＣｏｕｎｔｅｒ２ ２２３は、加算ブロックＳｕｍ１ ２５０の負の入力部に印加される、その出力カウント信号をインクリメントさせ、以下の場合、すなわち、Ｃｏｍｐ１ ２１３の出力がＴｒｕｅである、すなわち、信号ΔＶが低境界ヒステリシス閾値ＬＢより低い（ΔＶ＜ＬＢ）場合、Ｃｏｕｎｔｅｒ１ ２１２の出力カウント信号の値が（サイクル内の）時定数の事前設定された値より高い場合の両方が、同時に真である場合、電圧レベル推定器２０４の出力部におけるＬｅｖｅｌｓの数をデクリメントさせる。

上記に言及される条件の両方が満たされる場合、ＡＮＤ１ ２２１の出力が、Ｔｒｕｅになり、本事実が、１つのクロックサイクル持続時間のパルスを生成する、ブロックＲｉｓｉｎｇ Ｅｄｇｅ２ ２２２によって検出され、ブロックＣｏｕｎｔｅｒ２ ２２３は、その出力カウントをインクリメントおよび保持し、Ｓｕｍ１ ２５０の出力部における値（電圧レベル推定器２０４の出力部における信号Ｌｅｖｅｌｓ）をデクリメントさせる。

ブロックＣｏｕｎｔｅｒ３ ２３３は、以下の場合、すなわち、Ｃｏｍｐ２ ２１４の出力がＴｒｕｅである、すなわち、信号ΔＶが高境界ヒステリシス閾値ＨＢより高い（ΔＶ＞ＨＢ）場合、Ｃｏｕｎｔｅｒ１ ２１２の出力カウント信号の値が（サイクル内の）時定数の事前設定された値より高い場合の両方が、同時に真である場合、加算ブロックＳｕｍ１ ２５０の正の入力部に印加される、その出力カウント信号をインクリメントさせ、電圧レベル推定器２０４の出力部におけるＬｅｖｅｌｓの数をインクリメントさせる。

上記に言及される条件の両方が満たされる場合、ＡＮＤ２ ２３１の出力は、Ｔｒｕｅになり、本事実は、１つのクロックサイクル持続時間のパルスを生成する、ブロックＲｉｓｉｎｇ Ｅｄｇｅ３ ２３２によって検出され、ブロックＣｏｕｎｔｅｒ３ ２３３は、その出力カウントをインクリメントおよび保持し、Ｓｕｍ１ ２５０の出力部における値（電圧レベル推定器２０４の出力部における信号Ｌｅｖｅｌｓ）をインクリメントさせる。

Ｌｅｖｅｌｓ信号のインクリメント（Ｃｏｕｎｔｅｒ３ ２３３のインクリメント）の本場合は、図４Ａ－４Ｄに図示され、そこでは、Ｃｏｕｎｔｅｒ１ ２１２の出力カウント信号が５００個のクロックサイクルに事前設定される時定数の値より高いとき、点Ａ２は、２つの上記に提示された条件のうちの第１のものを満たし、点Ｂ２は、第２の条件に対応する。

図３から理解され得るように、Ｃｏｕｎｔｅｒ１ ２１２をリセットするために真であるべき３つの条件が、存在する。ブロックＲｉｓｉｎｇ Ｅｄｇｅ１ ２４２、Ｒｉｓｉｎｇ Ｅｄｇｅ２ ２２２、およびＲｉｓｉｎｇ Ｅｄｇｅ３ ２３２の出力信号のうちの１つがＴｒｕｅである場合、実際にＣｏｕｎｔｅｒ１をリセットするブロックＯＲ１ ２４３の出力もまた、Ｔｒｕｅである。

図５は、本開示の実施形態による、例示的切替パターン発生器２０５を図示する。例示的切替パターン発生器は、電圧変調器１００の電力セル１０３Ａ－１０３Ｎの動作デューティの回転のユニークな方法を可能にし、これは、電力セル１０３Ａ－１０３Ｎ間での自動電力共有および各電力セル１０３Ａ－１０３Ｎの整流のデューティサイクルおよび位相偏移の調節を確実にする。

実施形態では、例示的切替パターン発生器２０５は、コンパレータブロックＣｏｍｐ４ ２６２に基づいて回路を形成するリセット信号を伴う、リセット可能なカウンタ４ ２６０を備える。例示的切替パターン発生器２０５はさらに、１～Ｎの定数値のＮ個の入力信号を伴う（Ｎは、電圧変調器１００の電力セルの数である）、マルチプレクサＳｗｉｔｃｈ１ ２６３を備える。例示的切替パターン発生器２０５はさらに、Ｎ＋１個の入力信号を伴うマルチプレクサＳｗｉｔｃｈ１ ２６３を備え、各入力信号は、切替状態のアレイとして表され、それらのＮ－１（１ＶＤＣ回転、２ＶＤＣ回転、．．．（Ｎ－１）ＶＤＣ回転）は、動的アレイであり、２つのアレイＯＶＤＣおよびＮＶＤＣのみが、静的であり、定数値を有する。例示的切替パターン発生器２０５は、電圧レベル推定器２０４から信号Ｌｅｖｅｌｓを、ヒステリシスブロックＨｙｓｔ１ ２０３から信号Ｓｔａｔｅを受信する。切替パターン発生器２０５の出力信号は、電圧変調器１００のＮ個の切替要素（該ＩＧＢＴ）の全てに対するＮ個の切替コマンドである。

図７Ａ－７Ｄは、本開示の実施形態による、例示的切替パターン発生器２０５の例示的動作を図示する。そのための動作が図７Ａ－７Ｄに描写される、例示的切替パターン発生器は、７つの電力セルから成る７レベル電圧変調器内に実装される。

Ｃｏｕｎｔｅｒ４ ２６０は、信号Ｓｔａｔｅの上がりエッジ毎にその出力値を最大値Ｎまでインクリメントさせ（図７Ａ－７Ｄ参照）、これは、Ｃｏｍｐ４ ２６１の出力をＴｒｕｅに設定し、Ｃｏｕｎｔｅｒ４ ２６０をリセットする。Ｃｏｕｎｔｅｒ４ ２６０の本出力信号は、カウント毎にマルチプレクサＳｗｉｔｃｈ１ ２６２の対応する入力部における定数値を選定し、それを、図７Ａ－７Ｄに提示される、信号Ｃｅｌｌ＿ｒｏｔを形成するマルチプレクサＳｗｉｔｃｈ１ ２６２の出力部に再指向する。したがって、信号Ｃｅｌｌ＿ｒｏｔは、信号Ｓｔａｔｅの立ち上がりエッジ毎に、１ずつデクリメントするようにＮから１に繰り返して変化される。

電圧レベル推定器２０４から来る信号Ｌｅｖｅｌｓは、加算ブロックＳｕｍ２ ２６３を通過し、そこでは、これは、１だけ増加され、マルチプレクサブロックＳｗｉｔｃｈ２ ２６４の制御入力部に進行する。本マルチプレクサは、切替信号全てがＦａｌｓｅ（電圧変調器１００の出力部においてゼロボルト）であるときのＯＶＤＣから、切替信号全てがＴｒｕｅであるときの電圧変調器１００の最大出力電圧に対応する、ＮＶＤＣレベルまでの出力電圧レベルに対応する、切替状態のＮ＋１個のアレイを整流する。これらの２つの電圧レベル、すなわち、最小および最大の出力電圧レベルは、電圧変調器１００の切替状態（信号）の静的アレイ（ＯＶＤＣおよびＮＶＤＣ、図５参照）によって作成され、電力セルの回転は、要求されない。

１ＶＤＣ回転から（Ｎ－１）ＤＣ回転までの動的アレイのＮ－１個のブロックの機能図が、図６Ａ－６Ｅに提示される。

図６Ａは、本開示の実施形態による、例示的１ＶＤＣ回転ブロック２６５Ａを図示する。図６Ｂは、本開示の実施形態による、例示的２ＶＤＣ回転ブロック２６５Ｂを図示する。図６Ｃは、本開示の実施形態による、例示的３ＶＤＣ回転ブロック２６５Ｃを図示する。図６Ｄは、本開示の実施形態による、例示的４ＶＤＣ回転ブロック２６５Ｄを図示する。図６Ｅは、本開示の実施形態による、例示的（Ｎ－１）ＶＤＣ回転ブロック２６５Ｅを図示する。

図６Ａ－６Ｅに描写されるブロック２６５Ａ－２６５Ｅはそれぞれ、ブロックＳｗｉｔｃｈ２ ２６４から信号Ｃｅｌｌ＿ｒｏｔを受信し、Ｎ個の整流される入力を有する、制御入力部を伴うマルチプレクサを備える。図６Ａ－６Ｅに描写されるブロック２６５Ａ－２６５Ｅはそれぞれさらに、電圧変調器１００の電力セル１０３Ａ－１０３Ｎの正しい回転のための具体的な切替状態を含有する、Ｎ個の静的アレイを備える。

信号Ｌｅｖｅｌｓが、値０および１のみをとり、０ＶＤＣと１ＶＤＣレベルとの間で電圧変調器１００の出力電圧の調整を実施する場合、１ＶＤＣ回転ブロック２６５Ａは、静的アレイＯＶＤＣとともに動作に関与する。図６Ａから理解され得るように、ブロック１ＶＤＣ回転の１ＶＤＣ１から１ＶＤＣＮまでのＮ個の静的アレイはそれぞれ、１つのみの高い（Ｔｒｕｅ）切替状態を有し、アレイ内のその位置は、信号Ｃｅｌｌ＿ｒｏｔの値に依存する。例えば、Ｃｅｌｌ＿ｒｏｔ＝１である場合、第１の電力セル１０３Ａのみが、動作され、その貯蔵要素の電圧を、開放される切替要素Ｓ_１１０９Ａ（例えば、ＩＧＢＴ）を介して電圧変調器１００の出力部に提供する一方、他の電力セル１０３Ｂ－１０３Ｎは全て、バイパスされる。出力電圧の１ＶＤＣレベルを提供するステップに関与する電力セルの回転が、信号Ｓｔａｔｅの立ち上がりエッジ毎に１ずつデクリメントするようにＮから１に繰り返して変化される、信号Ｃｅｌｌ＿ｒｏｔによって確実にされる。

信号Ｌｅｖｅｌｓが、値１および２のみをとり、１ＶＤＣと２ＶＤＣレベルとの間で電圧変調器１００の出力電圧の調整を実施する場合、１ＶＤＣ回転ブロック２６５Ａおよび２ＶＤＣ回転ブロック２６５Ｂは、ともに動作に関与する。図６Ｂから理解され得るように、２ＶＤＣ回転ブロック２６５Ｂの２ＶＤＣ１から２ＶＤＣＮまでのＮ個の静的アレイはそれぞれ、２つの高い（Ｔｒｕｅ）切替状態を有し、アレイ内のその位置は、信号Ｃｅｌｌ＿ｒｏｔの値に依存する。例えば、Ｌｅｖｅｌｓ＝２およびＣｅｌｌ＿ｒｏｔ＝１である場合、第１および第２の電力セル１０３Ａおよび１０３Ｂが、動作され、それらの貯蔵要素の電圧の合計を、開放される切替要素Ｓ_１およびＳ_２（１０９Ａおよび１０９Ｂ）を介して電圧変調器１００の電圧の出力部に提供する一方、他の電力セル１０３Ｂ－１０３Ｎは全て、バイパスされる。信号Ｌｅｖｅｌｓが信号Ｓｔａｔｅの立ち上がりエッジ毎に１に変化すると、１つの電力セルのみが、出力部に接続されたままとなり、信号Ｃｅｌｌ＿ｒｏｔが信号Ｓｔａｔｅの立ち上がりエッジ内でも変化されるため、その数が、１ずつデクリメントされるであろう。本場合では、出力電圧の１ＶＤＣおよび２ＶＤＣレベルを提供するステップに関与する電力セルの回転が、信号Ｓｔａｔｅの立ち上がりエッジ毎に１ずつデクリメントするようにＮから１に繰り返して変化される、信号Ｃｅｌｌ＿ｒｏｔによってだけではなく、１ＶＤＣおよび２ＶＤＣ回転ブロック２６５Ａおよび２６５Ｂの両方の動的アレイ内の高い（上記Ｔｒｕｅ）切替状態の分布によっても確実にされる。

図８は、本開示の実施形態による、例示的７レベル電圧変調器からの例示的切替信号を図示する。図８は、７個の直列に接続される電力セルを備える７レベル電圧変調器の場合に関する切替パターン発生器２０５の動作の実施例を提供する。図８から理解され得るように、Ｌｅｖｅｌｓ信号は、最初に、電圧変調器１００が５ＶＤＣ～６ＶＤＣレベルの出力電圧を提供するとき、５から６に変化され、次いで、Ｌｅｖｅｌｓ信号は、電圧変調器１００がその出力電圧を６ＶＤＣ～７ＶＤＣレベルに調整するとき、６～７に切り替えられる。両方の場合では、切替信号Ｓ_１－Ｓ_７（１０９Ａ－１０９Ｇ）は、相互から偏移され、消費電力の等しい分布を伴う電力セルの回転を確実にし、各個々の電力セルの切替周波数より７倍高くあることになる出力電圧の出力周波数を提供する。

図９Ａ－９Ｃは、本開示の実施形態による、例示的７レベル電圧変調器の動作のシミュレーション結果を図示する。図１０は、本開示の実施形態による、例示的７レベル電圧変調器の動作のシミュレーション結果（拡大されたトレース）を図示する。７レベル電圧変調器は、７個の直列に接続される電力セルを備える。基準出力電圧Ｖ_ＲＥＦは、３ｋＶの振幅および３．５ｋＶのＤＣオフセットを伴う、１００Ｈｚの正弦波形であり、したがって、最大出力電圧は、６．５ｋＶであり、最小値は、０．５ｋＶである（図９Ａ－９Ｃ）。提案されるマルチレベルヒステリシス電圧コントローラは、調整誤差ΔＶをＨＢおよびＬＢの事前設定される値（それぞれ、３０Ｖおよび－３０Ｖ、図９Ａ－９Ｃおよび図１０Ａ－１０Ｃ参照）の境界内に維持するような方法で動作する。レベル遷移領域内のΔＶのオーバーシュートが、時定数値に依存し、さらに、時定数の値を調節することによってあるレベルまで低減されることができる。図９Ａ－９Ｃおよび図１０Ａ－１０Ｃに提示される信号Ｌｅｖｅｌｓは、基準電圧の動態に従って増加および減少している。実際の出力電圧Ｖ_ＲＥＡＬは、調整誤差ΔＶを伴ってＶ_ＲＥＦ付近に維持される。

図１１Ａ－１１Ｃおよび図１２Ａ－１２Ｃは、図１に描写されるようなＤＣリンク側上の容量性貯蔵要素と直列に接続される７個のセルを備える、単相の７レベル変調器の実験結果を示す。７レベル変調器は、衝突ビームＦＲＣベースの反応器のダイバータ内に取り付けられる、アクティブ電極を用いて動作される。アクティブ電極は、プラズマと接触し、ＰＳＵは、最大５ｋＶの出力電圧を用いて、最大５ｋＶの電流をプラズマに提供する。プラズマ放電の間のプラズマパラメータは、有意かつ急速に変化し、したがって、要求されるバイアス電圧は、所望される基準値に調整および安定される必要がある。

基準電圧Ｖ_ＲＥＦおよびＰＳＵの実際の出力電圧Ｖ_ＯＵＴが、図１１Ｂに時間の関数として示される。見られ得るように、Ｖ_ＯＵＴが、＋／－１００Ａの事前設定される値を超過しない間、図１１Ａに提示される電圧制御誤差信号を用いてＶ_ＲＥＦ付近に調整および安定される。電圧レベル推定器ブロック（２０４、図２参照）によって計算される出力電圧のレベルの要求される数が、図１１Ｂに示される。電力セルのＤＣリンク内のコンデンサバンクが放電されるにつれて、これは、出力電圧のさらなるレベルが、３．５ｋＶの一定の出力電圧を維持するように設定されることを要求し、故に、提案される方法論は、それを計算する。パルスの終了時、コンデンサバンクの全ては、８個のレベルの全ての設定がＶ_ＯＵＴを調整するために十分ではない、電圧に放電され、これは、出力電圧誤差信号の増加をもたらす。

図１２は、提案される電圧ヒステリシスコントローラの、急激に変化するｄＶ／ｄｔ値を用いて電圧を調整および安定させるための高動的能力を実証する、三角形基準電圧Ｖ_ＲＥＦを用いる同一のアクティブ電極ＰＳＵの動作の実験結果を示す。

本開示の実施形態は、負荷に接続可能なマルチレベルカスケード電圧変調器を対象とする。実施形態では、マルチレベルカスケード電圧変調器は、直列に接続される複数の電力セルを備え、複数のセルの各セルは、双方向スイッチと、貯蔵要素と、複数のセルに結合され、マルチレベルヒステリシス電圧コントローラを有する、制御システムとを備える。実施形態では、制御システムは、複数のセルに負荷上にＮ個のレベルの電圧を出力させるように構成され、Ｎは、複数の電力セルの電力セルの数に対応する、正の整数である。

実施形態では、複数のセルの各セルは、二次巻線絶縁変圧器と、変圧器および貯蔵要素に接続される、３相ダイオードブリッジと、ダイオードとを含む。

実施形態では、双方向スイッチは、ＩＧＢＴまたはＭＯＳＦＥＴのうちの１つである。

実施形態では、複数のセルの各セルはさらに、その出力部にＬＣＲフィルタを備える。

実施形態では、変調器はさらに、複数のセルの出力部にＣＲフィルタを備える。

実施形態では、制御システムはさらに、電力セルのエネルギー貯蔵要素から負荷への電力の伝達をもたらすように構成される。

実施形態では、制御システムはさらに、貯蔵要素上の電圧を平衡させるように構成される。

実施形態では、貯蔵要素は、コンデンサである。

実施形態では、制御システムは、実行されると、１つ以上のプロセッサに負荷上の電圧レベルを制御させる、複数の命令を含む非一過性メモリに結合される、１つ以上のプロセッサを含む。

実施形態では、複数の命令は、実行されると、１つ以上のプロセッサに、負荷上の電圧レベル、基準電圧、および負荷上の電圧レベルと基準電圧との間の差異に等しい電圧誤差の関数として、変調器の出力電圧レベルを制御させる。

実施形態では、複数の命令は、実行されると、１つ以上のプロセッサに、基準電圧信号Ｖ_ＲＥＦから、電圧センサから受信された実際のフィードバック電圧信号Ｖ_ＲＥＡＬを減じさせ、電圧レベル推定器によって、ヒステリシスブロックの高境界（ＨＢ）閾値、ヒステリシスブロックの低境界（ＬＢ）閾値、および電圧差信号ΔＶを使用して、推定される電圧レベル信号Ｌｅｖｅｌｓを発生させ、切替パターン発生器によって、推定される電圧レベルＬｅｖｅｌｓおよびヒステリシスブロックの状態に基づいて、複数の切替信号を生成させる。

実施形態では、基準電圧信号Ｖ_ＲＥＦから実際のフィードバック電圧信号Ｖ_ＲＥＡＬを減ずるために、複数の命令は、実行されると、１つ以上のプロセッサに、実際のフィードバック電圧信号Ｖ_ＲＥＡＬを低域通過フィルタ入力部にフィードさせ、低域通過フィルタ出力信号を第１の加算ブロックの負の入力部にフィードさせ、基準電圧信号Ｖ_ＲＥＦを第１の加算ブロックの正の入力部にフィードさせ、第１の加算ブロックの出力部に電圧差信号ΔＶを発生させる。

実施形態では、ΔＶが、ヒステリシスブロックの高境界（ＨＢ）閾値に到達したとき、複数の命令は、実行されると、１つ以上のプロセッサに、ヒステリシスブロックの状態を「１」に設定させる。

実施形態では、ΔＶが、ヒステリシスブロックの低境界（ＬＢ）閾値に到達したとき、複数の命令は、実行されると、１つ以上のプロセッサに、ヒステリシスブロックの状態を「０」に設定させる。

実施形態では、推定される電圧レベルＬｅｖｅｌｓを発生させるために、複数の命令は、実行されると、１つ以上のプロセッサに、クロック信号をクロック発生器に印加させ、リセット可能なカウンタによって、以下の条件、すなわち、ΔＶが、ヒステリシスブロックの低境界（ＬＢ）閾値より低いこと、またはΔＶが、ヒステリシスブロックの高境界（ＨＢ）閾値より高いことのうちの１つ以上が真であるとき、クロック発生器によって生成されるクロック信号の数をカウントさせる。

実施形態では、複数の命令は、実行されると、１つ以上のプロセッサにさらに、フリーランニングカウンタによって、フリーランニングカウンタ出力信号をインクリメントさせ、フリーランニングカウンタ出力信号を第２の加算ブロックに印加させ、以下の場合、すなわち、信号ΔＶが、低境界ヒステリシス閾値ＬＢより低いことと、リセット可能なカウンタの出力カウント信号の値が、ある時定数の事前設定された値より高いこととの両方が同時に真であるとき、電圧レベル推定器の出力部におけるＬｅｖｅｌｓの数を減少させる。

実施形態では、信号ΔＶが、低境界ヒステリシス閾値ＬＢより低いことと、リセット可能なカウンタの出力カウント信号の値が、ある時定数の事前設定された値より高いこととの両方であるとき、複数の命令は、実行されると、１つ以上のプロセッサに、レベルデクリメント回路の論理要素の出力をＴｒｕｅに設定させ、立ち上がりエッジ検出器を用いて論理要素の出力を検出させ、フリーランニングカウンタをインクリメントさせ、それによって、加算ブロックにおける出力レベルをデクリメントさせる。

実施形態では、マルチレベルヒステリシス電圧コントローラは、低域通過フィルタ入力部と、低域通過フィルタ出力部とを有する、低域通過フィルタと、正の入力部と、負の入力部とを有する、第１の加算ブロックと、高境界（ＨＢ）閾値と、低境界（ＬＢ）閾値とを有する、ヒステリシスブロックと、複数の電圧レベル推定器入力部と、電圧レベル出力信号Ｌｅｖｅｌｓとを有する、電圧レベル推定器と、複数の切替パターン発生器入力部と、複数の切替パターン発生器出力部とを有する、切替パターン発生器とを備える。

実施形態では、切替パターン発生器は、コンパレータブロックと、リセット可能なカウンタと、第１の複数の入力信号を有する、第１のマルチプレクサと、第２の複数の入力信号を有する、第２のマルチプレクサとを備える。

実施形態では、第２の複数の入力信号の各入力信号は、切替状態のアレイを表し、各切替状態は、電圧変調器のための複数の出力レベルのうちの１つに対応する。

実施形態では、複数の出力レベルは、全ての切替信号が偽であるときの０ＶＤＣから全ての切替信号が真であるときの最大出力電圧までの範囲に及ぶ。

実施形態では、電圧レベル推定器は、クロックカウント回路と、レベルデクリメント回路と、リセット可能なカウンタのためのイネーブルおよびリセット回路と、第２の加算ブロックとを備える。

実施形態では、クロックカウント回路は、クロック発生器と、論理スイッチと、リセット可能なカウンタとを備える。

実施形態では、レベルデクリメント回路は、第１の論理要素と、立ち上がりエッジ検出器と、フリーランニングカウンタとを備える。

実施形態では、イネーブルおよびリセット回路は、第２の論理要素と、立ち上がりエッジ検出器と、第３の論理要素とを備える。

実施形態では、第１の論理要素は、ＡＮＤゲートであり、第２の論理要素は、ＸＯＲゲートであり、第３の論理要素は、ＯＲゲートである。

実施形態では、ΔＶが、ヒステリシスブロックの高境界（ＨＢ）閾値に到達したとき、ヒステリシスブロックの状態が、「１」に設定される。

実施形態では、ΔＶが、ヒステリシスブロックの低境界（ＬＢ）閾値に到達したとき、ヒステリシスブロックの状態が、「０」に設定される。

実施形態では、負荷は、トカマクプラズマ反応器のための電極バイアス電力供給源、ＦＲＣプラズマ反応器のための電極バイアス電力供給源、中性ビーム注入器のための電力供給源、マグネトロン変調器、クライストロン変調器、電子銃変調器、高電力Ｘ線電力供給源、中波伝送機、長波伝送機、および短波ソリッドステート伝送機のうちの１つ以上のものの中の電力電子回路内に存在する。

本開示の実施形態は、負荷に接続可能なマルチレベルヒステリシス電圧コントローラを対象とする。実施形態では、マルチレベルヒステリシス電圧コントローラ（ＭＨＶＣ）は、低域通過フィルタ入力部と、低域通過フィルタ出力部とを有する、低域通過フィルタと、正の入力部と、負の入力部とを有する、第１の加算ブロックと、高境界（ＨＢ）閾値と、低境界（ＬＢ）閾値とを有する、ヒステリシスブロックと、複数の電圧レベル推定器入力と、電圧レベル出力信号Ｌｅｖｅｌｓとを有する、電圧レベル推定器と、複数の切替パターン発生器入力部と、複数の切替パターン発生器出力部とを有する、切替パターン発生器とを備える。

実施形態では、切替パターン発生器は、コンパレータブロックと、リセット可能なカウンタと、第１の複数の入力信号を有する、第１のマルチプレクサと、第２の複数の入力信号を有する、第２のマルチプレクサとを備える。

実施形態では、第２の複数の入力信号の各入力信号は、切替状態のアレイを表し、各切替状態は、電圧変調器のための複数の出力レベルのうちの１つに対応する。

実施形態では、複数の出力レベルは、全ての切替信号が偽であるときの０ＶＤＣから全ての切替信号が真であるときの最大出力電圧までの範囲に及ぶ。

実施形態では、電圧レベル推定器は、クロックカウント回路と、レベルデクリメント回路と、リセット可能なカウンタのためのイネーブルおよびリセット回路と、第２の加算ブロックとを備える。

実施形態では、クロックカウント回路は、クロック発生器と、論理スイッチと、リセット可能なカウンタとを備える。

実施形態では、レベルデクリメント回路は、第１の論理要素と、立ち上がりエッジ検出器と、フリーランニングカウンタとを備える。

実施形態では、イネーブルおよびリセット回路は、第２の論理要素と、立ち上がりエッジ検出器と、第３の論理要素とを備える。

実施形態では、第１の論理要素は、ＡＮＤゲートであり、第２の論理要素は、ＸＯＲゲートであり、第３の論理要素は、ＯＲゲートである。

実施形態では、ΔＶが、ヒステリシスブロックの高境界（ＨＢ）閾値に到達したとき、ヒステリシスブロックの状態が、「１」に設定される。

実施形態では、ΔＶが、ヒステリシスブロックの低境界（ＬＢ）閾値に到達したとき、ヒステリシスブロックの状態が、「０」に設定される。

実施形態では、負荷は、トカマクプラズマ反応器のための電極バイアス電力供給源、ＦＲＣプラズマ反応器のための電極バイアス電力供給源、中性ビーム注入器のための電力供給源、マグネトロン変調器、クライストロン変調器、電子銃変調器、高電力Ｘ線電力供給源、中波伝送機、長波伝送機、および短波ソリッドステート伝送機のうちの１つ以上のものの中の電力電子回路内に存在する。

本開示の実施形態は、マルチレベルヒステリシス電圧コントローラを使用して、負荷に供給される電圧を制御する方法を対象とする。実施形態では、本方法は、電圧センサから実際のフィードバック電圧信号Ｖ_ＲＥＡＬを受信するステップを含む。実施形態では、本方法はさらに、実際のフィードバック電圧信号Ｖ_ＲＥＡＬを低域通過フィルタ入力部にフィードし、低域通過フィルタ出力信号を第１の加算ブロックの負の入力部にフィードし、基準電圧信号Ｖ_ＲＥＦを第１の加算ブロックの正の入力部にフィードし、第１の加算ブロックの出力部に電圧差信号ΔＶを発生させることによって、基準電圧信号Ｖ_ＲＥＦから実際のフィードバック電圧信号Ｖ_ＲＥＡＬを減ずるステップを含む。

実施形態では、本方法はさらに、電圧レベル推定器によって、ヒステリシスブロックの高境界（ＨＢ）閾値、ヒステリシスブロックの低境界（ＬＢ）閾値、および電圧差信号ΔＶを使用して、推定される電圧レベル信号Ｌｅｖｅｌｓを発生させるステップを含む。実施形態では、本方法はさらに、切替パターン発生器によって、推定される電圧レベルＬｅｖｅｌｓおよびヒステリシスブロックの状態に基づいて、複数の切替信号を生成するステップを含む。

実施形態では、ΔＶが、ヒステリシスブロックの高境界（ＨＢ）閾値に到達したとき、ヒステリシスブロックの状態が、「１」に設定される。

実施形態では、ΔＶが、ヒステリシスブロックの低境界（ＬＢ）閾値に到達したとき、ヒステリシスブロックの状態が、「０」に設定される。

実施形態では、電圧レベル推定器は、クロック信号をクロック発生器に印加し、リセット可能なカウンタによって、以下の条件、すなわち、ΔＶが、ヒステリシスブロックの低境界（ＬＢ）閾値より低いこと、またはΔＶが、ヒステリシスブロックの高境界（ＨＢ）閾値より高いことのうちの１つ以上が真であるとき、クロック発生器によって生成されるクロック信号の数をカウントし、フリーランニングカウンタによって、フリーランニングカウンタ出力信号をインクリメントさせ、フリーランニングカウンタ出力信号を加算ブロックに印加し、以下の場合、すなわち、信号ΔＶが、低境界ヒステリシス閾値ＬＢより低いことと、リセット可能なカウンタの出力カウント信号の値が、ある時定数の事前設定された値より高いこととの両方が同時に真であるとき、電圧レベル推定器の出力部におけるＬｅｖｅｌｓの数をデクリメントさせることによって、推定される電圧レベルＬｅｖｅｌｓを発生させる。

実施形態では、信号ΔＶが、低境界ヒステリシス閾値ＬＢより低いことと、リセット可能なカウンタの出力カウント信号の値が、ある時定数の事前設定された値より高いこととの両方であるとき、レベルデクリメント回路の第１の論理要素の出力が、Ｔｒｕｅになり、立ち上がりエッジ検出器が、第１の論理要素出力を検出し、フリーランニングカウンタが、インクリメントされ、それによって、加算ブロックにおける出力レベルをデクリメントさせる。

本開示の制御システムおよびコントローラのプロセッサは、本開示に説明される計算および分析を実施するように構成されてもよく、非一過性コンピュータ可読媒体を含む１つ以上のメモリを含むか、または、それに通信可能に結合されてもよい。これは、マイクロコントローラ、縮小命令セットコンピュータ（ＲＩＳＣ）、特定用途向け集積回路（ＡＳＩＣ）、論理回路、および本明細書に説明される機能を実行することが可能である任意の他の回路またはプロセッサを使用するシステムを含む、プロセッサベースまたはマイクロプロセッサベースのシステムを含んでもよい。上記の実施例は、例示的にすぎず、したがって、用語「プロセッサ」または「コンピュータ」の定義および／または意味をいかようにも限定しないことが意図される。

プロセッサの機能は、ソフトウェアルーチンまたはハードウェア構成要素のいずれか一方またはそれらの組み合わせを使用して実装されてもよい。ハードウェア構成要素は、例えば、集積回路または離散電子構成要素を含む、種々の技術を使用して実装されてもよい。プロセッサユニットは、典型的には、読取可能／書込可能なメモリ記憶デバイスを含み、また、典型的には、メモリ記憶デバイスに書き込むおよび／またはそれを読み取るためのハードウェアおよび／またはソフトウェアを含む。

プロセッサは、コンピューティングデバイス、入力デバイス、ディスプレイユニット、および、例えば、インターネットにアクセスするためのインターフェースを含んでもよい。コンピュータまたはプロセッサは、マイクロプロセッサを含んでもよい。マイクロプロセッサは、通信バスに接続されてもよい。コンピュータまたはプロセッサはまた、メモリを含んでもよい。メモリは、ランダムアクセスメモリ（ＲＡＭ）および読取専用メモリ（ＲＯＭ）を含んでもよい。コンピュータまたはプロセッサはまた、例えば、光ディスクドライブおよび同等物等のハードディスクドライブまたはリムーバブル記憶ドライブであり得る、記憶デバイスを含んでもよい。記憶デバイスはまた、コンピュータプログラムまたは他の命令をコンピュータまたはプロセッサにロードするための他の類似手段であってもよい。

プロセッサは、入力データを処理するために、１つ以上の記憶要素内に記憶される、命令のセットを実行する。記憶要素はまた、所望または必要とされるようなデータまたは他の情報を記憶してもよい。記憶要素は、処理機械内の情報源または物理メモリ要素の形態にあってもよい。

命令のセットは、プロセッサに、処理機械として、本明細書に説明される主題の種々の実施形態の方法およびプロセス等の具体的な動作を実施するように命令する、種々のコマンドを含んでもよい。命令のセットは、ソフトウェアプログラムの形態にあってもよい。ソフトウェアは、システムソフトウェアまたはアプリケーションソフトウェア等の種々の形態にあってもよい。さらに、ソフトウェアは、別個のプログラムまたはモジュールの集合、より大きいプログラム内のプログラムモジュール、またはプログラムモジュールの一部の形態にあってもよい。ソフトウェアはまた、オブジェクト指向のプログラミングの形態にある、モジュール式プログラミングを含んでもよい。処理機械による入力データの処理は、ユーザコマンドに応答する、または以前の処理の結果に応答する、または別の処理機械によってなされる要求に応答し得る。

本明細書で使用されるように、用語「ソフトウェア」および「ファームウェア」は、同義的であり得、ＲＡＭメモリ、ＲＯＭメモリ、ＥＥＰＲＯＭメモリ、および不揮発性ＲＡＭ（ＮＶＲＡＭ）メモリを含む、コンピュータによる実行のためのメモリ内に記憶される、任意のコンピュータプログラムを含んでもよい。上記のメモリタイプは、例示的にすぎず、したがって、コンピュータプログラムの記憶のために使用可能なメモリのタイプに関して限定していない。

本明細書に提供される任意の実施形態に関して説明される、全ての特徴、要素、構成要素、機能、およびステップは、自由に組み合わせ可能であり、任意の他の実施形態を形成するものと代用可能であることが意図される。ある特徴、要素、構成要素、機能、またはステップが一実施形態のみに関して説明される場合、その特徴、要素、構成要素、機能、またはステップが、明示的に別様に記載されない限り、本明細書に説明されるすべての他の実施形態と併用され得ることを理解されたい。本段落は、したがって、以下の説明が、特定の事例で、そのような組み合わせまたは代用が可能性として考えられると明示的に記載しない場合でも、随時、異なる実施形態からの特徴、要素、構成要素、機能、およびステップを組み合わせる、または一実施形態からの特徴、要素、構成要素、機能およびステップを別のものと代用する、請求項の導入のための前項および記述上の支援としての役割を果たす。特に、それぞれのそのような組み合わせおよび代用の許容性が、本説明の熟読に応じて当業者によって容易に認識されるであろうことを前提として、あらゆる可能性として考えられる組み合わせおよび代用の列挙を表現することは、過度に負担になる。

多くの事例では、エンティティが、他のエンティティに結合されているものとして本明細書に説明される。用語「結合される」および「接続される」またはそれらの形態のうちのいずれかが、本明細書で同義的に使用され、いずれの場合でも、任意の無視できない、例えば、寄生介在エンティティのない、２つのエンティティの直接結合、および１つ以上の無視できない介在エンティティを用いた２つのエンティティの間接結合に対して包括的であると理解されたい。エンティティが、ともに直接結合されているものとして示される、またはいかなる介在エンティティの説明もなくともに結合されるものとして示される場合、それらのエンティティが、文脈が明確に別様に必要としない限り、同様に、ともに間接的に結合され得ることを理解されたい。

実施形態は、種々の修正および代替形態を受け入れる余地があるが、その具体的な実施例が、図面に示され、本明細書に詳細に説明されている。しかしながら、これらの実施形態が、開示される特定の形態に限定されず、対照的に、これらの実施形態が、本開示の精神に該当する、全ての修正、均等物、および代替物を網羅すべきであることを理解されたい。さらに、実施形態の任意の特徴、機能、ステップ、または要素は、その範囲内にない特徴、機能、ステップ、または要素によって請求項の発明の範囲を定義する、ネガティブな限定と同様に、請求項内に列挙されるまたはそれに追加されてもよい。

Claims (42)

1. 負荷に接続可能なマルチレベルカスケード電圧変調器であって、
   直列に接続されている複数の電力セルであって、前記複数の電力セルのうちの各電力セルは、双方向スイッチと貯蔵要素とを備え、各双方向スイッチは、前記マルチレベルカスケード電圧変調器の出力電圧レベルを制御するように開閉する、複数の電力セルと、
   前記複数の電力セルに結合されている制御システムであって、前記制御システムは、マルチレベルヒステリシス電圧コントローラを有し、前記制御システムは、前記負荷上にＮ個のレベルの電圧を出力することを前記複数の電力セルに行わせるように構成されており、Ｎは、前記複数の電力セルの電力セルの数に対応する正の整数である、制御システムと
   を備え、
   前記マルチレベルヒステリシス電圧コントローラは、
   低域通過フィルタ入力部と低域通過フィルタ出力部とを有する低域通過フィルタであって、前記低域通過フィルタ入力部は、前記負荷に結合されている電圧センサから実際のフィードバック電圧信号Ｖ_ＲＥＡＬを受信する、低域通過フィルタと、
   正の入力部と負の入力部とを有する第１の加算ブロックであって、前記正の入力部は、基準電圧信号Ｖ_ＲＥＦを受信し、前記負の入力部は、前記低域通過フィルタ出力部から低域通過フィルタ出力信号を受信し、前記第１の加算ブロックは、前記基準電圧信号Ｖ_ＲＥＦから前記実際のフィードバック電圧信号Ｖ_ＲＥＡＬを減算することにより、前記第１の加算ブロックの出力部において電圧差信号ΔＶを生成する、第１の加算ブロックと、
   ヒステリシスブロックであって、前記ヒステリシスブロックは、高境界（ＨＢ）閾値を設定するための高境界（ＨＢ）設定信号と、低境界（ＬＢ）設定閾値を設定するための低境界（ＬＢ）設定信号と、前記第１の加算ブロックの前記出力部からの前記電圧差信号ΔＶとを受信し、前記ヒステリシスブロックの状態を出力する、ヒステリシスブロックと、
   電圧レベル推定器であって、前記電圧レベル推定器は、前記高境界（ＨＢ）設定信号と、前記低境界（ＬＢ）設定信号と、前記第１の加算ブロックの前記出力部からの前記電圧差信号ΔＶとを受信し、推定された電圧レベル出力信号Ｌｅｖｅｌｓを出力する、電圧レベル推定器と、
   切替パターン発生器であって、前記切替パターン発生器は、前記電圧レベル推定器からの前記推定された電圧レベル出力信号Ｌｅｖｅｌｓと、前記ヒステリシスブロックからの前記ヒステリシスブロックの状態とを受信し、複数の切替信号を前記複数の電力セルの複数の双方向スイッチに出力する、切替パターン発生器と
   を備える、マルチレベルカスケード電圧変調器。
2. 前記複数の電力セルのうちの各電力セルは、
   二次巻線絶縁変圧器と、
   前記二次巻線絶縁変圧器および前記貯蔵要素に結合されている３相ダイオードブリッジと、
   ダイオードと
   を含む、請求項１に記載のマルチレベルカスケード電圧変調器。
3. 前記双方向スイッチは、ＩＧＢＴまたはＭＯＳＦＥＴのうちの一方である、請求項２に記載のマルチレベルカスケード電圧変調器。
4. 前記複数の電力セルのうちの各セルは、その出力部にＬＣＲフィルタをさらに備える、請求項２に記載のマルチレベルカスケード電圧変調器。
5. 前記マルチレベルカスケード電圧変調器は、前記複数の電力セルの出力部においてＣＲフィルタをさらに備える、請求項２に記載のマルチレベルカスケード電圧変調器。
6. 前記制御システムは、前記複数の電力セルの複数の貯蔵要素から前記負荷への電力の伝達をもたらすようにさらに構成されている、請求項２に記載のマルチレベルカスケード電圧変調器。
7. 前記制御システムは、前記複数の電力セルの複数の貯蔵要素上の電圧を平衡させるようにさらに構成されている、請求項２に記載のマルチレベルカスケード電圧変調器。
8. 前記貯蔵要素は、コンデンサである、請求項２に記載のマルチレベルカスケード電圧変調器。
9. 前記制御システムは、複数の命令を含む非一過性のメモリに結合されている１つ以上のプロセッサを含み、前記複数の命令は、実行されると、前記負荷上の電圧のレベルを制御することを前記１つ以上のプロセッサに行わせる、請求項１～８のいずれか一項に記載のマルチレベルカスケード電圧変調器。
10. 前記複数の命令は、実行されると、前記実際のフィードバック電圧信号Ｖ_ＲＥＡＬおよび前記基準電圧信号Ｖ_ＲＥＦおよび前記電圧差信号ΔＶの関数として、前記マルチレベルカスケード電圧変調器の前記出力電圧レベルを制御することを前記１つ以上のプロセッサに行わせる、請求項９に記載のマルチレベルカスケード電圧変調器。
11. 前記複数の命令は、実行されると、
    前記第１の加算ブロックが、前記基準電圧信号Ｖ_ＲＥＦから、前記電圧センサから受信された前記実際のフィードバック電圧信号Ｖ_ＲＥＡＬを減算することと、
    前記電圧レベル推定器が、前記高境界（ＨＢ）設定信号および前記低境界（ＬＢ）設定信号および前記電圧差信号ΔＶを使用して、前記推定された電圧レベル出力信号Ｌｅｖｅｌｓを発生させることと、
    前記切替パターン発生器が、前記推定された電圧レベル出力信号Ｌｅｖｅｌｓおよび前記ヒステリシスブロックの前記状態に基づいて、前記複数の切替信号を生成することと
    を前記１つ以上のプロセッサに行わせる、請求項９に記載のマルチレベルカスケード電圧変調器。
12. 前記基準電圧信号Ｖ_ＲＥＦから前記実際のフィードバック電圧信号Ｖ_ＲＥＡＬを減算ずるために、前記複数の命令は、実行されると、
    前記実際のフィードバック電圧信号Ｖ_ＲＥＡＬを前記低域通過フィルタ入力部にフィードすることと、
    前記低域通過フィルタ出力信号を前記第１の加算ブロックの前記負の入力部にフィードすることと、
    前記基準電圧信号Ｖ_ＲＥＦを前記第１の加算ブロックの前記正の入力部にフィードすることと、
    前記第１の加算ブロックの前記出力部に前記電圧差信号ΔＶを発生させることと
    を前記１つ以上のプロセッサに行わせる、請求項９に記載のマルチレベルカスケード電圧変調器。
13. 前記電圧差信号ΔＶが前記ヒステリシスブロックの前記高境界（ＨＢ）閾値に到達したとき、前記複数の命令は、実行されると、前記ヒステリシスブロックの前記状態を「１」に設定することを前記１つ以上のプロセッサに行わせる、請求項１１に記載のマルチレベルカスケード電圧変調器。
14. 前記電圧差信号ΔＶが前記ヒステリシスブロックの前記低境界（ＬＢ）閾値に到達したとき、前記複数の命令は、実行されると、前記ヒステリシスブロックの前記状態を「０」に設定することを前記１つ以上のプロセッサに行わせる、請求項１１または請求項１３に記載のマルチレベルカスケード電圧変調器。
15. 前記推定された電圧レベル出力信号Ｌｅｖｅｌｓを発生させるために、前記複数の命令は、実行されると、
    クロック信号をクロック発生器に印加することと、
    リセット可能なカウンタが、前記クロック発生器によって生成されたクロック信号の数をカウントすることであって、前記カウントすることは、
    前記電圧差信号ΔＶが前記ヒステリシスブロックの前記低境界（ＬＢ）閾値より低いという条件、または
    前記電圧差信号ΔＶが前記ヒステリシスブロックの前記高境界（ＨＢ）閾値より高いという条件
    のうちの１つ以上のものが真であるときに行われる、ことと、
    フリーランニングカウンタが、フリーランニングカウンタ出力信号をインクリメントすることと、
    前記フリーランニングカウンタ出力信号を第２の加算ブロックに印加することと、
    前記電圧レベル推定器の出力部における前記推定された電圧レベル出力信号Ｌｅｖｅｌｓの数をデクリメントさせることであって、前記デクリメントさせることは、
    前記電圧差信号ΔＶが前記低境界（ＬＢ）閾値より低い場合と、
    前記リセット可能なカウンタの出力カウント信号の値が時定数の事前設定された値より高い場合と
    の両方が同時に真であるときに行われる、ことと
    を前記１つ以上のプロセッサに行わせる、請求項１１に記載のマルチレベルカスケード電圧変調器。
16. 前記電圧差信号ΔＶが前記低境界（ＬＢ）閾値より低いことと、前記リセット可能なカウンタの出力カウント信号の値が前記時定数の事前設定された値より高いこととの両方であるとき、前記複数の命令は、実行されると、
    レベルデクリメント回路の論理要素の出力をＴｒｕｅに設定することと、
    立ち上がりエッジ検出器を用いて前記論理要素の前記出力を検出することと、
    前記フリーランニングカウンタをインクリメントし、これによって、前記第２の加算ブロックにおける出力レベルをデクリメントすることと
    を前記１つ以上のプロセッサに行わせる、請求項１５に記載のマルチレベルカスケード電圧変調器。
17. 前記切替パターン発生器は、
    コンパレータブロックと、
    リセット可能なカウンタと、
    第１の複数の入力信号を有する第１のマルチプレクサと、
    第２の複数の入力信号を有する第２のマルチプレクサと
    を備える、請求項１に記載のマルチレベルカスケード電圧変調器。
18. 前記第２の複数の入力信号のうちの各入力信号は、複数の切替状態のアレイを表し、前記複数の切替状態のそれぞれは、前記マルチレベルカスケード電圧変調器のための複数の出力電圧レベルのうちの１つに対応する、請求項１７に記載のマルチレベルカスケード電圧変調器。
19. 前記複数の出力電圧レベルは、前記複数の切替信号のすべてが偽であるときの０ＶＤＣから前記複数の切替信号のすべてが真であるときの最大出力電圧レベルまでの範囲に及ぶ、請求項１８に記載のマルチレベルカスケード電圧変調器。
20. 前記電圧レベル推定器は、
    リセット可能なカウンタを備えるクロックカウント回路と、
    レベルデクリメント回路と、
    前記リセット可能なカウンタのためのイネーブルおよびリセット回路と、
    第２の加算ブロックと
    を備える、請求項１に記載のマルチレベルカスケード電圧変調器。
21. 前記クロックカウント回路は、クロック発生器と論理スイッチとを備える、請求項２０に記載のマルチレベルカスケード電圧変調器。
22. 前記レベルデクリメント回路は、第１の論理要素と立ち上がりエッジ検出器とフリーランニングカウンタとを備える、請求項２０または請求項２１に記載のマルチレベルカスケード電圧変調器。
23. 前記イネーブルおよびリセット回路は、第２の論理要素と立ち上がりエッジ検出器と第３の論理要素とを備える、請求項２０～２２のいずれか一項に記載のマルチレベルカスケード電圧変調器。
24. 前記イネーブルおよびリセット回路は、第２の論理要素と立ち上がりエッジ検出器と第３の論理要素とを備え、前記第１の論理要素は、ＡＮＤゲートであり、前記第２の論理要素は、ＸＯＲゲートであり、前記第３の論理要素は、ＯＲゲートである、請求項２２に記載のマルチレベルカスケード電圧変調器。
25. 前記電圧差信号ΔＶが前記ヒステリシスブロックの前記高境界（ＨＢ）閾値に到達したとき、前記ヒステリシスブロックの前記状態が「１」に設定される、請求項１に記載のマルチレベルカスケード電圧変調器。
26. 前記電圧差信号ΔＶが前記ヒステリシスブロックの前記低境界（ＬＢ）閾値に到達したとき、前記ヒステリシスブロックの前記状態が「０」に設定される、請求項１または請求項２５に記載のマルチレベルカスケード電圧変調器。
27. 負荷に接続可能なマルチレベルカスケード電圧変調器のためのマルチレベルヒステリシス電圧コントローラであって、
    低域通過フィルタ入力部と低域通過フィルタ出力部とを有する低域通過フィルタであって、前記低域通過フィルタ入力部は、前記負荷に結合されている電圧センサから実際のフィードバック電圧信号Ｖ_ＲＥＡＬを受信する、低域通過フィルタと、
    正の入力部と負の入力部とを有する第１の加算ブロックであって、前記正の入力部は、基準電圧信号Ｖ_ＲＥＦを受信し、前記負の入力部は、前記低域通過フィルタ出力部から低域通過フィルタ出力信号を受信し、前記第１の加算ブロックは、前記基準電圧信号Ｖ_ＲＥＦから前記実際のフィードバック電圧信号Ｖ_ＲＥＡＬを減算することにより、前記第１の加算ブロックの出力部において電圧差信号ΔＶを生成する、第１の加算ブロックと、
    ヒステリシスブロックであって、前記ヒステリシスブロックは、高境界（ＨＢ）閾値を設定するための高境界（ＨＢ）設定信号と、低境界（ＬＢ）設定閾値を設定するための低境界（ＬＢ）設定信号と、前記第１の加算ブロックの前記出力部からの前記電圧差信号ΔＶとを受信し、前記ヒステリシスブロックの状態を出力する、ヒステリシスブロックと、
    電圧レベル推定器であって、前記電圧レベル推定器は、前記高境界（ＨＢ）設定信号と、前記低境界（ＬＢ）設定信号と、前記第１の加算ブロックの前記出力部からの前記電圧差信号ΔＶとを受信し、推定された電圧レベル出力信号Ｌｅｖｅｌｓを出力する、電圧レベル推定器と、
    切替パターン発生器であって、前記切替パターン発生器は、前記電圧レベル推定器からの前記推定された電圧レベル出力信号Ｌｅｖｅｌｓと、前記ヒステリシスブロックからの前記ヒステリシスブロックの状態とを受信し、複数の切替信号を出力する、切替パターン発生器と
    を備える、マルチレベルヒステリシス電圧コントローラ。
28. 切替パターン発生器は、
    コンパレータブロックと、
    リセット可能なカウンタと、
    第１の複数の入力信号を有する第１のマルチプレクサと、
    第２の複数の入力信号を有する第２のマルチプレクサと
    を備える、請求項２７に記載のマルチレベルヒステリシス電圧コントローラ。
29. 前記第２の複数の入力信号のうちの各入力信号は、複数の切替状態のアレイを表し、 前記複数の切替状態のそれぞれは、前記マルチレベルカスケード電圧変調器のための複数の出力電圧レベルのうちの１つに対応する、請求項２８に記載のマルチレベルヒステリシス電圧コントローラ。
30. 前記複数の出力電圧レベルは、前記複数の切替信号のすべてが偽であるときの０ＶＤＣから前記複数の切替信号のすべてが真であるときの最大出力電圧レベルまでの範囲に及ぶ、請求項２９に記載のマルチレベルヒステリシス電圧コントローラ。
31. 前記電圧レベル推定器は、
    リセット可能なカウンタを備えるクロックカウント回路と、
    レベルデクリメント回路と、
    前記リセット可能なカウンタのためのイネーブルおよびリセット回路と、
    第２の加算ブロックと
    を備える、請求項２７に記載のマルチレベルヒステリシス電圧コントローラ。
32. 前記クロックカウント回路は、クロック発生器と論理スイッチとを備える、請求項３１に記載のマルチレベルヒステリシス電圧コントローラ。
33. 前記レベルデクリメント回路は、第１の論理要素と立ち上がりエッジ検出器とフリーランニングカウンタとを備える、請求項３１または請求項３２に記載のマルチレベルヒステリシス電圧コントローラ。
34. 前記イネーブルおよびリセット回路は、第２の論理要素と立ち上がりエッジ検出器と第３の論理要素とを備える、請求項３１～３３のいずれか一項に記載のマルチレベルヒステリシス電圧コントローラ。
35. 前記イネーブルおよびリセット回路は、第２の論理要素と立ち上がりエッジ検出器と第３の論理要素とを備え、前記第１の論理要素は、ＡＮＤゲートであり、前記第２の論理要素は、ＸＯＲゲートであり、前記第３の論理要素は、ＯＲゲートである、請求項３３に記載のマルチレベルヒステリシス電圧コントローラ。
36. 前記電圧差信号ΔＶが前記ヒステリシスブロックの前記高境界（ＨＢ）閾値に到達したとき、前記ヒステリシスブロックの前記状態が「１」に設定される、請求項２７に記載のマルチレベルヒステリシス電圧コントローラ。
37. 前記電圧差信号ΔＶが前記ヒステリシスブロックの前記低境界（ＬＢ）閾値に到達したとき、前記ヒステリシスブロックの前記状態が「０」に設定される、請求項２７または請求項３６に記載のマルチレベルヒステリシス電圧コントローラ。
38. マルチレベルヒステリシス電圧コントローラを使用して、負荷に供給される電圧を制御する方法であって、
    前記マルチレベルヒステリシス電圧コントローラは、
    低域通過フィルタ入力部と低域通過フィルタ出力部とを有する低域通過フィルタと、
    正の入力部と負の入力部とを有する第１の加算ブロックと、
    ヒステリシスブロックであって、前記ヒステリシスブロックは、高境界（ＨＢ）閾値を設定するための高境界（ＨＢ）設定信号と、低境界（ＬＢ）設定閾値を設定するための低境界（ＬＢ）設定信号と、前記第１の加算ブロックの出力部からの電圧差信号ΔＶとを受信し、前記ヒステリシスブロックの状態を出力する、ヒステリシスブロックと、
    電圧レベル推定器と、
    切替パターン発生器と
    を備え、
    前記方法は、
    前記低域通過フィルタが、前記負荷に結合されている電圧センサから実際のフィードバック電圧信号Ｖ_ＲＥＡＬを受信することと、
    前記第１の加算ブロックが、基準電圧信号Ｖ_ＲＥＦから前記実際のフィードバック電圧信号Ｖ_ＲＥＡＬを減算することであって、前記減算することは、
    前記実際のフィードバック電圧信号Ｖ_ＲＥＡＬを前記低域通過フィルタ入力部にフィードすることと、
    前記低域通過フィルタ出力部からの低域通過フィルタ出力信号を前記第１の加算ブロックの前記負の入力部にフィードすることと、
    前記基準電圧信号Ｖ_ＲＥＦを前記第１の加算ブロックの前記正の入力部にフィードすることと、
    前記第１の加算ブロックの前記出力部において前記電圧差信号ΔＶを発生させることと
    によって行われる、ことと、
    前記電圧レベル推定器が、前記高境界（ＨＢ）設定信号および前記低境界（ＬＢ）設定信号および前記第１の加算ブロックの前記出力部からの前記電圧差信号ΔＶを使用して、推定された電圧レベル出力信号Ｌｅｖｅｌｓを発生させることと、
    前記切替パターン発生器が、前記電圧レベル推定器からの前記推定された電圧レベル出力信号Ｌｅｖｅｌｓおよび前記ヒステリシスブロックからの前記ヒステリシスブロックの前記状態に基づいて、複数の切替信号を生成することと
    を含む、方法。
39. 前記電圧差信号ΔＶが前記ヒステリシスブロックの前記高境界（ＨＢ）閾値に到達したとき、前記ヒステリシスブロックの前記状態が「１」に設定される、請求項３８に記載の方法。
40. 前記電圧差信号ΔＶが前記ヒステリシスブロックの前記低境界（ＬＢ）閾値に到達したとき、前記ヒステリシスブロックの前記状態が「０」に設定される、請求項３８または請求項３９のうちの１項に記載の方法。
41. 前記電圧レベル推定器は、
    クロック信号をクロック発生器に印加することと、
    リセット可能なカウンタが、前記クロック発生器によって生成されたクロック信号の数をカウントすることであって、前記カウントすることは、
    前記電圧差信号ΔＶが前記ヒステリシスブロックの前記低境界（ＬＢ）閾値より低いという条件、または
    前記電圧差信号ΔＶが前記ヒステリシスブロックの前記高境界（ＨＢ）閾値より高いという条件、
    のうちの１つ以上のものが真であるときに行われる、ことと、
    フリーランニングカウンタが、フリーランニングカウンタ出力信号をインクリメントすることと、
    前記フリーランニングカウンタ出力信号を第２の加算ブロックに印加することと、
    前記電圧レベル推定器の出力部における前記推定された電圧レベル出力信号Ｌｅｖｅｌｓの数をデクリメントすることであって、前記デクリメントすることは、
    前記電圧差信号ΔＶが前記ヒステリシスブロックの前記低境界（ＬＢ）閾値より低いことと、
    前記リセット可能なカウンタの出力カウント信号の値が時定数の事前設定された値より高いことと
    の両方が同時に真であるときに行われる、ことと
    を行うことによって、前記推定された電圧レベル出力信号Ｌｅｖｅｌｓを発生させる、請求項４０に記載の方法。
42. 前記電圧差信号ΔＶが前記ヒステリシスブロックの前記低境界（ＬＢ）閾値より低いことと、前記リセット可能なカウンタの出力カウント信号の値が前記時定数の事前設定された値より高いこととの両方であるとき、
    レベルデクリメント回路の論理要素の出力が、Ｔｒｕｅになり、
    立ち上がりエッジ検出器が、前記レベルデクリメント回路の前記論理要素の前記出力を検出し、
    前記フリーランニングカウンタが、インクリメントされ、これによって、前記第２の加算ブロックにおける出力レベルをデクリメントする、請求項４１に記載の方法。

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