BR112019026748A2 - controladores de tensão de histerese multinível para moduladores de tensão e métodos para controlar os mesmos - Google Patents

controladores de tensão de histerese multinível para moduladores de tensão e métodos para controlar os mesmos Download PDF

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Abstract

Sistemas e métodos que facilitam os métodos de controle de tensão de histerese multinível para moduladores de tensão multinível em cascata, com uma pluralidade de células de potência conectadas em série e tendo qualquer número inteiro positivo de níveis de tensão de saída para controlar qualquer tensão unipolar na carga do modulador de tensão e transferir potência elétrica de uma rede elétrica via conversores CA/CC ou diretamente dos elementos de armazenamento de energia das células de potência para essa carga. Um método de rotação operacional das células de potência de um modulador de tensão multinível, que garante um compartilhamento de potência igual entre as células de potência e balanceamento de tensão dos elementos de armazenamento de energia das células de potência do modulador.

Description

“CONTROLADORES DE TENSÃO DE HISTERESE MULTINÍVEL PARA MODULADORES DE TENSÃO E MÉTODOS PARA CONTROLAR OS MESMOS” CAMPO TÉCNICO
[001] A presente divulgação refere-se a circuitos eletrônicos de potência e, mais particularmente, a controladores de tensão de histerese multinível para moduladores de tensão e métodos para controle dos mesmos.
FUNDAMENTOS
[002] Moduladores de tensão têm sido amplamente utilizados para aplicações de radiodifusão, médicas, industriais e de pesquisa. As técnicas de modulação de tensão mais comuns incluem Modulação em Etapa Pulsado, Modulação em Etapa Grosseira, Modulação por Largura Pulsada e modificações híbridas.
[003] Estas técnicas de modulação comuns têm várias desvantagens. Por exemplo, essas técnicas de modulação comuns são métodos lineares que requerem um controlador integral proporcional (PI) com um loop de alimentação direta adicional em um sistema de controle para estimar um índice de modulação ou ciclo de trabalho em cada etapa da discretização. Além disso, as pulsações de baixa frequência da tensão de saída geralmente ocorrem nessas técnicas de modulação comuns devido ao desequilíbrio das tensões do link CC, variação nos parâmetros dos elementos passivos e desvios dos ciclos de trabalho dos módulos conectados em série. Por fim, existe uma forte correlação entre os parâmetros do controlador PI e os parâmetros de carga nessas técnicas comuns de modulação. Portanto, se as características da carga mudarem rapidamente e em uma ampla faixa, o controlador PI não será capaz de operar com eficiência e rapidez suficiente para minimizar um erro de controle em períodos transitórios.
[004] Histerese é um fenômeno em que a resposta de um sistema físico a uma influência externa depende não apenas da magnitude atual dessa influência,
mas também do histórico anterior do sistema. Expressa matematicamente, a resposta à influência externa é uma função de valor duplo; um valor se aplica quando a influência está aumentando, enquanto o outro valor se aplica quando a influência está diminuindo.
[005] Entre as técnicas de controle existentes, o controle de tensão de banda de histerese não linear continua sendo o método mais simples e rápido. Além de uma resposta rápida de um loop de controle de tensão, o método de controle de tensão de banda de histerese não linear não requer nenhum conhecimento da variação dos parâmetros de carga. No entanto, a técnica de controle de tensão de histerese para moduladores de tensão se torna cada vez mais complicada com um aumento no número de células de potência conectadas em série.
[006] Em vista das limitações anteriores, é desejável prover um controlador de tensão de histerese multinível (MHVC) para moduladores de tensão com qualquer número de células de potência conectadas em série, enquanto provê regulação de tensão muito precisa em uma ampla faixa de flutuações de parâmetros de carga.
SUMÁRIO
[007] As modalidades da presente divulgação são direcionadas a sistemas e métodos que facilitam métodos simples e eficazes de controle de tensão de histerese multinível para moduladores de tensão multinível em cascata. Nas modalidades, um modulador multinível em cascata compreende uma pluralidade de células de potência conectadas em série e possui qualquer número inteiro positivo de níveis de tensão de saída para controlar rápida, efetiva e precisamente qualquer tensão unipolar na carga do modulador de tensão, e transferir potência elétrica de uma rede elétrica via conversores CA/CC ou diretamente dos elementos de armazenamento de energia das células de potência para essa carga. As modalidades também são direcionadas a um método de rotação operacional das células de potência de um modulador de tensão multinível, o que garante um compartilhamento de potência igual entre as células de potência e o equilíbrio de tensão dos elementos de armazenamento de energia das células de potência do modulador.
[008] As modalidades aqui apresentadas podem ser vantajosamente usadas em uma variedade de aplicações nas quais moduladores regulados por tensão são utilizados. Exemplos de tais aplicações podem incluir, sem limitação, circuitos eletrônicos de potência compreendendo: fontes de alimentação de polarização de eletrodos para reatores de plasma Tokamak e FRC; fontes de alimentação para injetores de feixe neutros; moduladores de magnetron; moduladores de klystron; Moduladores de pistola eletrônica; fontes de energia para raios-X de alta potência; transmissores de ondas médias e longas; e transmissores de estado sólido de ondas curtas.
[009] Outros sistemas, métodos, recursos e vantagens das modalidades exemplares serão ou se tornarão aparentes para um especialista na técnica, após exame das figuras a seguir e descrição detalhada.
BREVE DESCRIÇÃO DOS DESENHOS
[010] Os detalhes das modalidades exemplares, incluindo estrutura e operação, podem ser recolhidos em parte pelo estudo das figuras anexas, nas quais números de referência semelhantes se referem a partes semelhantes. Os componentes nas figuras não estão necessariamente em escala, enfatizando, em vez disso, a ilustração dos princípios da divulgação. Além disso, todas as ilustrações pretendem transmitir conceitos, onde tamanhos relativos, formas e outros atributos detalhados podem ser ilustrados esquematicamente, em vez de literal ou precisamente.
[011] FIG. 1 ilustra um esquema de um modulador de tensão multinível de acordo com a modalidade pontos da presente divulgação.
[012] FIG. 2 ilustra um controlador de tensão de histerese multinível exemplar de acordo com modalidades da presente divulgação.
[013] FIG. 3 ilustra um estimador de nível de tensão exemplar de acordo com modalidades da presente divulgação.
[014] FIGS. 4A, 4B, 4C e 4D ilustram operação exemplar de um estimador de nível de tensão exemplar de acordo com modalidades da presente divulgação.
[015] FIG. 5 ilustra um gerador de padrão de comutação exemplar de acordo com modalidades da presente divulgação.
[016] FIG. 6A ilustra um bloco de rotação de 1VDC exemplar de acordo com modalidades da presente divulgação.
[017] FIG. 6B ilustra um bloco de rotação 2VDC exemplar de acordo com modalidades da presente divulgação.
[018] FIG. 6C ilustra um bloco de rotação 3VDC exemplar de acordo com modalidades da presente divulgação.
[019] FIG. 6D ilustra um exemplo de bloco de rotação de 4VDC de acordo com modalidades da presente divulgação.
[020] [FIG. 6E ilustra um exemplo de bloco de rotação VDC (N-1) de acordo com modalidades da presente divulgação.
[021] FIGS. 7A, 7B, 7C e 7D ilustram operação exemplar de um gerador de padrão de comutação exemplar de acordo com modalidades da presente divulgação.
[022] FIG. 8 ilustra exemplos de comutação e sinais Níveis para um modulador de tensão de nível sete (7) exemplar de acordo com modalidades da presente divulgação.
[023] FIGS. 9A, 9B e 9C ilustram resultados de simulação de operação do modulador de tensão de nível sete (7) exemplar de acordo com modalidades da presente divulgação.
[024] FIGS. 10A, 10B e 10C ilustram resultados de simulação (traços ampliados) da operação do modulador de tensão de nível sete (7) exemplar de acordo com modalidades da presente divulgação.
[025] FIGS. 11A, 11B e 11C ilustram resultados experimentais exemplares da operação de um modulador de tensão de nível sete (7) exemplar operado com eletrodos ativos de desvios de um reator FRC e de acordo com modalidades da presente divulgação.
[026] FIGS. 12A, 12B e 12C ilustram resultados experimentais exemplares da operação de um modulador de tensão de nível sete (7) exemplar operado com eletrodos ativos de desvios de um reator FRC e de acordo com modalidades da presente divulgação.
[027] Deve-se notar que elementos de estruturas ou funções semelhantes são geralmente representados por números de referência semelhantes para fins ilustrativos ao longo das figuras. Deve-se notar também que as figuras destinam-se apenas a facilitar a descrição das modalidades preferidas.
DESCRIÇÃO DETALHADA
[028] As modalidades a seguir são descritas em detalhes para permitir aos versados na técnica fazer e usar várias modalidades da presente divulgação.
Entende-se que outras modalidades seriam evidentes com base na presente divulgação e que sistema, processo ou alterações podem ser feitos sem se afastar do escopo das presentes modalidades.
[029] Na descrição a seguir, inúmeros detalhes específicos são dados para prover um entendimento completo das presentes modalidades. No entanto, será aparente que as presentes modalidades podem ser praticadas sem esses detalhes específicos. Para aumentar a clareza, alguns circuitos, configurações de sistema, e etapas do processo bem conhecidos podem não ser descritos em detalhes.
[030] Os desenhos que mostram modalidades da presente divulgação são semiesquemáticos e não estão em escala e, particularmente, algumas das dimensões são para clareza da apresentação e são mostradas exageradas nas figuras dos desenhos.
[031] As modalidades da presente divulgação são direcionadas a sistemas e métodos que facilitam métodos simples e eficazes de controle de tensão de histerese multinível para moduladores de tensão multinível em cascata. Nas modalidades, um modulador multinível em cascata compreende uma pluralidade de células de potência conectadas em série e possui qualquer número inteiro positivo de níveis de tensão de saída para controlar rápida, efetiva e precisamente qualquer tensão unipolar na carga do modulador de tensão, e transferir potência elétrica de uma rede elétrica via conversores CA/CC ou diretamente dos elementos de armazenamento de energia das células de potência para essa carga. As modalidades também são direcionadas a um método de rotação operacional das células de potência de um modulador de tensão multinível, que garante um compartilhamento de potência igual entre as células de potência e balanceamento de tensão dos elementos de armazenamento de energia das células de potência do modulador.
[032] Nas modalidades, um controlador de tensão de histerese multinível (MHVC) exemplar tem uma estrutura robusta, livre das desvantagens acima mencionadas e não possui nenhum loop de regulação adicional além de um circuito de histerese de tensão. As tensões de saída de todas as células de potência do modulador de tensão são ajustadas dinamicamente e de forma automatizada pelo MHVC para manter um valor predefinido mínimo de erro de regulação da tensão de saída, excluindo uma influência da variação dos parâmetros de componentes passivos e os atrasos de propagação dos sinais de controle nas oscilações de tensão de saída. Existem três tarefas principais e interligadas que são executadas pelo MHVC: 1) manutenção da tensão de saída de um modulador de tensão dentro dos limites predefinidos do erro de regulação; 2) identificação do nível de tensão de saída apropriado a qualquer momento; e 3) rotação das células de potência.
[033] Modalidades são direcionadas para um projeto MHVC rápido que pode ser realizado em qualquer FPGA ou componente de projeto similar e pode ser operado com uma taxa de relógio alta (dezenas de megahertz). O projeto compreende um bloco de histerese, um estimador de nível de tensão como descrito aqui e um gerador de padrão de comutação como descrito aqui.
[034] A FIG. 1 ilustra um esquema de um modulador de tensão multinível (modulador de tensão) 100 de acordo com modalidades da presente divulgação. Um modulador de tensão multinível 100 é conectado a uma rede trifásica 101 no lado de tensão inferior e a uma carga 102 no lado de tensão superior, bem como a um sistema de controle 105 com um MHVC. As funções do sistema de controle 105 podem ser implementadas usando processadores de software ou hardware, incluindo rotinas de software, componentes de hardware ou combinações dos mesmos.
[035] O modulador de tensão multinível exemplar 100 compreende células conectadas em série N 103A-103N, em que cada célula 103A-103N compreende um enrolamento secundário do transformador de isolamento (VSECN) 106A-106N conectado a uma ponte de diodo trifásico (DBN) 107A-107N, um elemento de armazenamento capacitivo (CDCN) 108A-108N no lado CC (link CC) do DBN 107A- 107N e um conversor buck (conversor abaixador) padrão com um comutador bidirecional ativo (SN) 109A-109N (por exemplo, para moduladores de alta tensão, o SN pode incluir IGBT com diodo de roda livre, enquanto que para moduladores de baixa tensão, o SN pode incluir MOSFETs de baixa tensão) e um diodo (DN) 110A- 110N. Será apreciado que N é um número inteiro positivo. Cada célula 103A-103N também pode ser equipada com um filtro LCR opcional (LFN, CFN, RFN) 11A- 111Na em sua saída e o modulador de tensão 100 também pode ser equipado com um filtro CR opcional (CFO, RFO) 113 em sua saída. Os links CC de todas as células de potência 103A-103N são isolados um do outro no nível máximo de tensão de carga por meio de um transformador trifásico multienrolamento (VSECN) 106A- 106N.
[036] Presume-se que o modulador de tensão 100 esteja funcionando em modo contínuo, transferindo a energia da rede trifásica 101 para a carga 102.
Também é possível operar o modulador de tensão 100 completamente desconectado da rede 101 por um certo período de tempo usando a energia acumulada nos elementos de armazenamento (por exemplo, capacitores, supercapacitores, baterias) 108A-108N das células 103A-103N se a tensão nos elementos de armazenamento 108A-108N não for significativamente reduzida durante um tempo operacional para manter uma tensão de saída desejada na carga
102.
[037] Cada tensão de link CC das 100 células de potência 103A-103N do modulador de tensão 100 pode ser considerada uma fonte de tensão CC de magnitude fixa (VCDCN) que, na prática de acordo com certas modalidades, pode estar na ordem de 12 a 1200 Volts. A tensão total nas células de potência conectadas em série 103A-103N (isto é, entre os terminais OUT+ 104A e OUT- 104B) depende do número de células que foram ligadas pelo fechamento dos comutadores associados S1 a SN 109A-109N. Por exemplo, se todos os comutadores S1 a SN 109A-109N forem fechados ao mesmo tempo, todos os elementos de armazenamento do link CC (por exemplo, capacitores) com tensão VDC1-N serão conectados em série e adicionados (por exemplo, somados) para prover uma tensão de saída igual a N vezes a tensão VDC1-N. Se cada fonte de tensão de link CC VDC1-N tiver um valor da ordem de 800 Volts e N estiver na ordem de 20, então a tensão total de saída do modulador de tensão 100 pode ser da ordem de 16.000 Volts.
[038] Se o comutador SN 109N na célula de potência 103N estiver aberto (isto é, não em modo de condução), essa célula particular será "contornada" e sua tensão de saída será zero. Assim, a tensão de saída do modulador de tensão 100 pode ser sintetizada e modulada pelo número de células que são LIGADAS e DESLIGADAS.
[039] Com referência à FIG. 1 para contrastar, na técnica padrão de Modulação em Etapa de Pulso (PSM), se houver N células de potência em série em um modulador de tensão e cada célula tiver um período de comutação T(s), o comutador S1 da Célula 1 será comutado em tempo t1, mas o comutador S2 da CÉLULA 2 será ligado T/n (s) após o primeiro, o terceiro (S3) será ligado 2T/n (s) após o segundo (S2) e assim por diante. Este método de rotação de PSM garante ondulações muito baixas na saída do modulador de tensão, pois sua amplitude é inversamente proporcional à frequência do componente CA fAC da tensão de saída do modulador de tensão. Todas as células de potência são comutadas na mesma frequência fixa de comutação fSW, então fAC = N*fSW.
[040] A regulação da tensão de saída usando PSM é realizada através de conceitos de regulação linear (PI, alimentação direta ou sua combinação), calculando o número necessário de células de potência que precisam ser ligadas (Modulação em Etapa grosseira) e/ou regulação de ciclo de trabalho D (Modulação por Largura de Pulso), que deve ser a mesma para todas as células de potência, caso os componentes passivos (CDC, LF, RF, CF) de todas as células de potência sejam absolutamente idênticos, as capacitâncias perdidas serão as mesmas, bem como os atrasos de propagação dos sinais de controle. No entanto, na realidade, todos os componentes passivos sempre apresentam uma ligeira variação de parâmetros, e os atrasos na propagação dos sinais de controle das células de potência nem sempre são os mesmos. Como resultado, cada célula de potência deve ser comutada ligada com um de ciclo de trabalho DN necessário diferente, que deve ser corrigido no sistema de controle baseado em PSM por um circuito de regulagem adicional usando um sinal de retorno de tensão de link CC. Além disso, pode ser necessário um ajuste adicional dos tempos de ativação t1, t2… tN para eliminar as oscilações de baixa frequência da tensão de saída do modulador de tensão.
[041] Como discutido acima, as modalidades deste documento são direcionadas a um controlador de tensão de histerese multinível (MHVC) tendo uma estrutura robusta, livre das desvantagens mencionadas acima e não possui nenhum loop de regulação adicional além de um loop de histerese de tensão única. As tensões de saída de todas as células de potência 103A-103N do modulador de tensão 100 são ajustadas dinamicamente e de maneira automatizada pelo MHVC para manter um valor predefinido mínimo de erro de regulação de tensão de saída, excluindo uma influência da variação dos parâmetros de componentes passivos e os atrasos de propagação dos sinais de controle nas oscilações da tensão de saída.
[042] A FIG. 2 ilustra um controlador de tensão de histerese multinível exemplar 200 do sistema de controle 105 (vide FIG. 1) de acordo com modalidades da presente divulgação. Um controlador de tensão de histerese multinível exemplar 200 compreende um filtro passa baixa (filtro LP) Filtro1 201, um bloco de soma Soma1 202, um bloco de histerese Hist1 203, um estimador de nível de tensão 204 e um gerador de padrão de comutação 205. Um sinal de tensão de retorno real VREAL proveniente de um sensor de tensão VS 112 (vide a FIG. 1) passa por um filtro passa baixa Filtro1 201 para uma entrada negativa do bloco de soma Soma1 202, onde é subtraído da tensão de referência VREF para gerar um sinal de erro de tensão ∆Y, como sua diferença. O sinal de erro de tensão ∆Y é inserido no bloco de histerese Hist1 203, que possui as configurações de fronteira elevada (HB) e fronteira baixa (LB). Quando ∆V atinge o fronteira elevada (HB) do bloco de histerese Hist1 203, o valor de saída do bloco de histerese Hist1 203 é definido como "1" e permanece nesse nível até que ∆V cruze seu fronteira baixa (LB) do bloco de histerese Hist1 203. Quando ∆V cruza seu fronteira baixa (LB) do bloco de histerese Hist1 203, o valor de saída do bloco de histerese Hist1 203 é definido como "0" e a saída é mantida nesse nível até ∆V atingir HB novamente.
[043] A FIG. 3 ilustra um estimador de nível de tensão exemplar 204 de acordo com modalidades da presente divulgação. As FIGS. 4A-4D ilustram operação exemplar do estimador de nível de tensão exemplar 204 de acordo com modalidades da presente divulgação.
[044] O estimador de nível de tensão 204 opera em paralelo com o bloco de histerese Hist1 203. O estimador de nível de tensão 204 recebe os mesmos sinais de configuração HB e LB juntamente com ∆V da saída do bloco de soma Soma1
202. O estimador de nível de tensão exemplar 204 compreende um circuito de contagem de relógio formado por um gerador de relógio Relógio 210, um comutador de lógica Comutador1 211 e um contador redefinível Contador1 212. O estimador de nível de tensão exemplar 204 adicionalmente compreende um circuito de diminuição de nível 220 que compreende um elemento de lógica AND1 221, um detector de borda ascendente Borda Ascendente 2 222 e um contador de execução livre Contador2 223. O estimador de nível de tensão exemplar 204 adicionalmente compreende um circuito de incremento de nível 230 tendo um elemento de lógica AND2 231, um detector de borda ascendente Borda Ascendente 3 232 e um contador de execução livre Contador3 233. O estimador de nível de tensão exemplar 204 adicionalmente compreende um circuito de habilitação e redefinição 240 para o Contador1 212, que compreende um elemento de lógica XOR1 241, um detector de borda ascendente Borda Ascendente 1 242 e um elemento de lógica OR1 243. O estimador de nível de tensão exemplar 204 adicionalmente compreende um bloco de soma Soma1 250.
[045] O bloco Contador1 212 é habilitado quando o sinal do relógio passa pelo canal de entrada superior do Comutador1 211 (no caso de um sinal Verdadeiro em seu canal de entrada do meio) e começa a contar um número de ciclos de relógio gerados pelo Relógio 210 em qualquer um dos seguintes casos: Se a saída do Comp1 213 for Verdadeiro, ou seja, o sinal ∆Y é menor do que o limite de histerese de fronteira baixa LB (∆Y < LB). Este caso é ilustrado nas FIGS. 4A-4D, em que no ponto C2 o sinal ∆Y fica menor do que LB e o Contador1 212 começa a aumenta r uma contagem até ∆Y retornar aos limites da histerese no ponto D2 e o sinal de saída da Comp1 213 se torna falso; Se a saída do Comp2 214 for Verdadeiro, ou seja, o sinal ∆V é maior do que o limite de histerese de fronteira elevada HB (∆V > HB). Este caso é ilustrado nas FIGS. 4A-4D, onde no ponto B1 o sinal ∆Y se tornam mais altos que HB e o Contador1 212 começa a aumentar uma contagem até ∆Y retornar aos limites da histerese no ponto C1 e o sinal de saída do Comp2 214 se tornar falso.
[046] O bloco Contador2 223 aumenta seu sinal de contagem de saída, que é aplicado à entrada negativa do bloco de soma Soma1 250, diminuindo um número de Níveis na saída do estimador de nível de tensão 204, se os dois casos a seguir forem verdadeiros ao mesmo tempo: Se a saída do Comp1 213 for Verdadeiro, ou seja, o sinal ∆Y é menor do que o limite de histerese de fronteira baixa LB (∆Y < LB); Se o valor do sinal de contagem de saída de contador1 212 for superior ao valor predefinido de Constante de Tempo (em ciclos).
[047] Se ambas as condições acima mencionadas forem satisfeitas, a saída de AND1 221 se tornará Verdadeiro e esse fato é detectado pelo bloco Borda Ascendente 2 222, que gera um pulso de duração de um ciclo de relógio, e o bloco Contador2 223 aumenta e mantém sua contagem de saída diminuindo um valor na saída de Soma1 250 (os níveis de sinal na saída do estimador de nível de tensão 204).
[048] O bloco Contador3 233 aumenta seu sinal de contagem de saída, que é aplicado à entrada positiva do bloco de soma Soma1 250, aumentando um número de Níveis na saída do estimador de nível de tensão 204, se os dois casos a seguir forem verdadeiros ao mesmo tempo: Se a saída do Comp2 214 for Verdadeiro, ou seja, o sinal ∆Y for superior ao limite de histerese de fronteira elevada HB (∆V> HB); Se o valor do sinal de contagem de saída de contador1 212 for superior ao valor predefinido de constante de tempo (em ciclos).
[049] Se ambas as condições acima mencionadas forem atendidas, a saída do AND2 231 se tornará Verdadeiro e esse fato é detectado pelo bloco Borda Ascendente 3 232, que gera um pulso com a duração de um ciclo de Relógio, e o bloco Contador3 233 aumenta e mantém sua contagem de saída aumentando um valor na saída de Soma1 250 (níveis de sinal na saída do estimador de nível de tensão 204).
[050] Este caso de incremento de sinal Níveis (incremento do Contador3 233) é ilustrado nas FIGS. 4A-4D, em que o ponto A2 satisfaz a primeira das duas condições acima apresentadas e o ponto B2 corresponde à segunda condição, quando o sinal de contagem de saída de contador1 212 for superior ao valor da constante de tempo predefinida a 500 ciclos de relógio.
[051] Existem três condições a serem verdadeiras para redefinir o Contador1 212, como pode ser visto na FIG. 3. Se um dos sinais de saída dos blocos Borda Ascendente 1 242, Borda Ascendente 2 222 e Borda Ascendente 3 232 for Verdadeiro, a saída do bloco OR1 243 também é Verdadeiro, o que realmente redefine o Contador1.
[052] A FIG. 5 ilustra um gerador de padrão de comutação exemplar 205 de acordo com modalidades da presente divulgação. O gerador de padrão de comutação exemplar permite um método exclusivo de rotação de um trabalho de operação das células de potência 103A-103N do modulador de tensão 100, o que garante um compartilhamento automático de potência entre as células de potência
103A-103N, bem como um ajuste do ciclo de trabalho e deslocamento de fase de comutação de cada célula de potência 103A-103N.
[053] Nas modalidades, o gerador de padrão de comutação exemplar 205 compreende um Contador4 260 redefinível com um sinal de redefinição formando um circuito baseado no bloco comparador Comp4 262. O gerador de padrão de comutação exemplar 205 adicionalmente compreende um multiplexador Comutador 1 263 com N sinais de entrada de valores constantes de 1 a N, onde N é um número de células de potência do modulador de tensão 100. O gerador de padrão de comutação exemplar 205 adicionalmente compreende um multiplexador Comutador 1 263 com sinais de entrada N + 1, em que cada sinal de entrada é representado como uma matriz de estados de comutação e N-1 deles (rotação 1VDC, rotação 2VDC ... (rotação V-N-1)) são matrizes dinâmicas e apenas duas matrizes OVDC e NVDC são estáticas e têm valores constantes. O gerador de padrão de comutação exemplar 205 recebe os níveis de sinal do estimador de nível de tensão 204 e o Estado de sinal forma o bloco de histerese Hist1 203. Os sinais de saída do gerador de padrão de comutação 205 são N comandos de comutação para todos os N elementos de comutação (referidos IGBTs) de modulador de tensão 100.
[054] As FIGS. 7A-7D ilustram operação exemplar do gerador de padrão de comutação exemplar 205 de acordo com modalidades da presente divulgação. O gerador de padrão de comutação exemplar para o qual a operação é representada nas FIGS. 7A-7D é implementado em um modulador de tensão de sete níveis, composto por sete células de potência.
[055] O Contador4 260 aumenta seu valor de saída em cada borda ascendente do Estado de sinal (vide FIGS. 7A-7D) até o valor N, que define a saída do Comp4 261 como Verdadeiro e redefine o Contador4 260. Esse sinal de saída de contador 4 260 escolhe um valor constante na entrada correspondente do multiplexador Comutador 1 262 em cada contagem e o redireciona para a saída do multiplexador Comutador 1 262 formando o sinal Cell_rot, que é apresentado nas FIGS. 7A-7D. Assim, o sinal Cell_rot é alterado repetidamente de N para 1 com uma diminuição de 1 em cada borda ascendente do Estado de sinal.
[056] Os níveis de sinal provenientes do estimador de nível de tensão 204 passam através do bloco de soma Soma2 263, onde é aumentado em 1, e vão para a entrada de controle do bloco multiplexador Comutador 2 264. Este multiplexador comuta N + 1 matrizes de estados de comutação correspondentes aos níveis de tensão de saída de 0VDC, quando todos os sinais de comutação são Falso (zero volts na saída do modulador de tensão 100) para o nível NVDC, correspondendo à tensão máxima de saída do modulador de tensão 100, quando todos os sinais de comutação são Verdadeiro. Esses dois níveis de tensão, os níveis mínimo e máximo de tensão de saída, são criados pelas matrizes estáticas (OVDC e NVDC, vide FIG.
5) dos estados de comutação (sinais) do modulador de tensão 100 e não é necessária rotação das células de potência.
[057] Os diagramas funcionais dos blocos N-1 de matrizes dinâmicas da rotação 1VDC para a rotação (N-1) CC são apresentados nas FIGS. 6A-6E.
[058] A FIG. 6A ilustra um exemplo de bloco de rotação 1VDC 265A, de acordo com modalidades da presente divulgação. A FIG. 6B ilustra um exemplo de bloco de rotação 2VDC 265B de acordo com modalidades da presente divulgação. A FIG. 6C ilustra um exemplo de bloco de rotação 3VDC 265C de acordo com modalidades da presente divulgação. A FIG. 6D ilustra um exemplo de bloco de rotação 4VDC 265D de acordo com modalidades da presente divulgação. A FIG. 6E ilustra um exemplo de bloco de rotação VDC (N-1) 265E de acordo com modalidades da presente divulgação.
[059] Cada um dos blocos 265A-265E representados nas FIGS. 6A-6E compreende um multiplexador com uma entrada de controle, que recebe um sinal Cell_rot do comutador 2 264 proveniente do bloco e tendo N entradas comutadas.
Cada um dos blocos 265A-265E representados nas FIGS. 6A-6E adicionalmente compreende N matrizes estáticas contendo os estados de comutação específicos para a rotação correta das células de potência 103A-103N do modulador de tensão
100.
[060] Se os níveis de sinal tomam apenas os valores 0 e 1, realizando uma regulação da tensão de saída do modulador de tensão 100 entre os níveis 0VDC e 1VDC, então o bloco de rotação 1VDC 265A está envolvido na operação em conjunto com uma matriz estática OVDC. Como pode ser visto a partir da Fig. 6A, cada uma das N matrizes estáticas de 1VDC1 a 1VDCN da rotação do bloco 1VDC possui apenas um estado de comutação alto (Verdadeiro), cuja posição na matriz depende de um valor do sinal Cell_rot. Por exemplo, se Cell_rot = 1, apenas a primeira célula de potência 103A é operada fornecendo uma tensão do seu elemento de armazenamento para a saída do modulador de tensão 100 através do elemento de comutação aberto S1 109A (por exemplo, um IGBT) enquanto todas as outras células de potência 103B-103N são ignoradas. Uma rotação das células de potência envolvidas no fornecimento do nível de tensão de saída de 1VDC é garantida pelo sinal Cell_rot, que é alterado repetidamente de N para 1 com uma diminuição de 1 em cada borda ascendente do Estado de sinal.
[061] Se os Níveis de sinal tomam apenas os valores 1 e 2, realizando uma regulação da tensão de saída do modulador de tensão 100 entre os níveis de 1VDC e 2VDC, então o bloco de rotação 1VDC 265A e o bloco de rotação 2VDC 265B estão envolvidos na operação em conjunto . Como pode ser visto a partir da FIG.
6B, cada uma das N matrizes estáticas de 2VDC1 a 2VDCN do bloco de rotação 2VDC 265B possui dois estados de comutação altos (Verdadeiro), cujas posições na matriz dependem de um valor do sinal Cell_rot. Por exemplo, se Níveis = 2 e Cell_rot = 1, a primeira e a segunda células de potência 103A e 103B são operadas fornecendo uma soma das tensões de seus elementos de armazenamento à saída de tensão do modulador de tensão 100 através dos elementos de comutação abertos S1 e S2 (109A e 109B) enquanto todas as outras células de potência 103C- 103N são ignoradas. Quando os níveis de sinal mudam para 1 em cada borda ascendente do Estado de sinal, apenas uma célula de potência permanece conectada à saída e seu número será decrementado em 1, porque o sinal Cell_rot também é alterado com uma borda ascendente do Estado de sinal . Nesse caso, uma rotação das células de potência envolvidas no fornecimento dos níveis de tensão de saída de 1VDC e 2VDC é garantida não apenas pelo sinal Cell_rot, que é alterado repetidamente de N para 1 com uma diminuição de 1 em cada borda ascendente do Estado de sinal, mas pela distribuição dos estados de comutação alta (referido Verdadeiro) nas matrizes dinâmicas de ambos os blocos de rotação 1VDC e 2VDC 265A e 265B.
[062] A FIG. 8 ilustra sinais de comutação exemplares para um modulador de tensão de nível sete (7) exemplar de acordo com modalidades da presente divulgação. A FIG. 8 provê um exemplo da operação do gerador de padrão de comutação 205 para um caso de um modulador de tensão de sete níveis compreendendo sete células de potência conectadas em série. Como pode ser visto a partir da FIG. 8, o sinal Níveis é alterado primeiro de 5 para 6 quando o modulador de tensão 100 provê um tensão de saída entre os níveis 5VDC e 6VDC e, em seguida, os sinais Níveis são comutados entre 6 e 7, quando o modulador de tensão 100 regula sua tensão de saída entre os níveis 6VDC e 7VDC. Nos dois casos, os sinais de comutação S1 - S7 (109A-109G) são deslocados entre si, garantindo uma rotação das células de potência com uma distribuição igual da potência consumida e fornecendo uma frequência de saída da tensão de saída sete vezes maior que a comutação frequência de cada célula de potência individual.
[063] As FIGS. 9A-9C ilustram os resultados da simulação da operação do modulador de tensão de nível sete (7) exemplar, de acordo com modalidades da presente divulgação. A FIG. 10 ilustra resultados de simulação (traços ampliados) da operação do modulador de tensão de nível sete (7) exemplar de acordo com modalidades da presente divulgação. O modulador de tensão de sete níveis compreende sete células de potência conectadas em série. A tensão de saída de referência VREF é uma forma de onda sinusoidal de 100Hz com amplitude de 3kV e desvio CC de 3,5kV, portanto, uma tensão de saída máxima é de 6,5kV e o valor mínimo é de 0,5kV (FIGS. 9A-9C). O controlador de tensão de histerese multinível proposto opera de maneira a manter um erro de regulação ∆Y nos limites dos valores predefinidos de HB e LB (30V e -30V, respectivamente, vide FIGS. 9A-9C e FIGS. 10A-10C). Uma superação de ∆Y nas regiões de transição de nível depende do valor da constante de tempo e pode ser reduzida ainda mais para um determinado nível, ajustando um valor de constante de tempo. Os níveis de sinal apresentados nas FIGS. 9A-9C e FIGS. 10A-10C está aumentando e diminuindo após a dinâmica da tensão de referência. A tensão de saída real VREAL é mantida em torno de VREF com um erro de regulação ∆Y.
[064] As FIGS. 11A-11C e FIGS. 12A-12C mostram os resultados experimentais de um modulador monofásico de nível sete (7) compreendendo sete (7) células conectadas em série com elemento de armazenamento capacitivo no lado do link CC, como representado na FIG. 1. O modulador de nível sete (7) é operado com eletrodos ativos instalados nos desviadores do reator à base de FRC com feixe de colisão. Os eletrodos ativos estão em contato com o plasma e a PSU provê uma corrente de até 5kA ao plasma com uma tensão de saída de até 5kV. Os parâmetros do plasma durante uma descarga de plasma mudam significativa e rapidamente e, portanto, a tensão de polarização necessária deve ser regulada e estabilizada no valor de referência desejado.
[065] A tensão de referência VREF e a tensão de saída real da PSU Vout são mostradas como funções do tempo na FIG. 11B. Como pode ser visto, VOUT é regulada e estabilizada em torno do VREF com um sinal de erro de controle de tensão apresentado na FIG. 11A, embora não exceda um valor predefinido de +/- 100A. O número necessário de níveis da tensão de saída calculado pelo bloco Estimador de Nível de Tensão (204, vide FIG. 2) é mostrado na FIG. 11B. Como os bancos de capacitores nos links CC das células de potência estão descarregando, é necessário configurar mais níveis de tensão de saída para manter uma tensão de saída constante de 3,5 kV e a metodologia proposta a calcula de acordo. No final do pulso, todos os bancos de capacitores são descarregados para a tensão, na qual uma definição de todos os 8 níveis não é suficiente para regular Vout, o que causa um aumento no sinal de erro da tensão de saída.
[066] A FIG. 12 mostra os resultados experimentais da operação da mesma PSU de eletrodo ativo com uma tensão de referência triangular VREF, demonstrando uma alta capacidade dinâmica do controlador de histerese de tensão proposto para regular e estabilizar uma tensão com um valor de dV/dt que muda rapidamente.
[067] Modalidades da presente divulgação são direcionadas a um modulador de tensão em cascata multinível conectável a uma carga. Em modalidades, o modulador de tensão em cascata multinível compreende uma pluralidade de células de potência conectadas em série, em que cada célula da pluralidade de células compreende um comutador bidirecional e um elemento de armazenamento e um sistema de controle acoplado à pluralidade de células e tendo um controlador de tensão de histerese multinível. Nas modalidades, o sistema de controle é configurado para fazer com que a pluralidade de células produza N níveis de tensão na carga, em que N é um número inteiro positivo correspondente ao número de células de potência da pluralidade de células de potência.
[068] Nas modalidades, cada célula da pluralidade de células inclui um transformador de isolamento de enrolamento secundário, uma ponte de diodo trifásico acoplada ao transformador e ao elemento de armazenamento e um diodo.
[069] Nas modalidades, o comutador bidirecional é um de um IGBT ou um MOSFET.
[070] Nas modalidades, cada célula da pluralidade de células adicionalmente compreende um filtro LCR em sua saída.
[071] Nas modalidades, o modulador adicionalmente compreende um filtro CR na saída da pluralidade de células.
[072] Nas modalidades, o sistema de controle é adicionalmente configurado para causar a transferência de potência elétrica dos elementos de armazenamento de energia das células de potência para a carga.
[073] Nas modalidades, o sistema de controle é adicionalmente configurado para equilibrar tensões o os elementos de armazenamento.
[074] Nas modalidades, o elemento de armazenamento é um capacitor.
[075] Nas modalidades, o sistema de controle incluindo um ou mais processadores acoplados a uma memória não transitória compreendendo uma pluralidade de instruções que, quando executadas, fazem com que os um ou mais processadores controlem um nível de tensão na carga.
[076] Nas modalidades, a pluralidade de instruções quando executadas fazem com que os um ou mais processadores controlem um nível de tensão de saída do modulador em função do nível de tensão na carga, uma tensão de referência e um erro de tensão igual à diferença entre o nível de tensão na carga e a tensão de referência.
[077] Nas modalidades, a pluralidade de instruções quando executadas fazem com que os um ou mais processadores subtraiam de um sinal de tensão de referência VREF, um sinal de tensão de retorno real VREAL recebido de um sensor de tensão, produza, por um estimador de nível de tensão, um nível de tensão estimado, Níveis, usando um limite de fronteira elevada (HB) de um bloco de histerese, um limite de fronteira baixa (LB) do bloco de histerese e o sinal de diferença de tensão ∆Y e geram, por um gerador de padrão de comutação, uma pluralidade de sinais de comutação com base no nível de tensão estimado, Níveis, e um estado do bloco de histerese.
[078] Nas modalidades, para subtrair de um sinal de tensão de referência VREF, um sinal de tensão de retorno real VREAL, a pluralidade de instruções quando executadas fazem com que os um ou mais processadores alimentem o sinal de tensão de retorno real VREAL para uma entrada de filtro passa-baixa, alimentem um sinal de saída de filtro passa-baixa para uma entrada negativa de um primeiro bloco de soma, alimentem o sinal de tensão de referência VREF para uma entrada positiva do primeiro bloco de soma, e produzam um sinal de diferença de tensão ∆Y na saída do primeiro bloco de soma.
[079] Nas modalidades, quando ∆Y atinge o limite de fronteira elevada (HB) do bloco de histerese, a pluralidade de instruções quando executadas fazem com que os um ou mais processadores definam o estado do bloco de histerese como "1".
[080] Nas modalidades, quando ∆Y atinge o limite de fronteira baixa (LB) do bloco de histerese, a pluralidade de instruções quando executadas fazem com que os um ou mais processadores definam o estado do bloco de histerese como "0".
[081] Nas modalidades, para produzir o nível de tensão estimado, Níveis, a pluralidade de instruções quando executadas fazem com que os um ou mais processadores apliquem um sinal de relógio a um gerador de relógio, contando, por um contador redefinível, vários sinais de relógio gerados pelo gerador de relógio quando uma ou mais das seguintes condições forem verdadeiras: ∆Y é menor do que o limite de fronteira baixa (LB) do bloco de histerese; ou ∆Y é maior do que o limite de fronteira elevada (HB) do bloco de histerese.
[082] Nas modalidades, a pluralidade de instruções quando executadas fazem com que os um ou mais processadores aumentem ainda mais, por um contador de execução livre, um sinal de saída de contador de execução livre, aplique o sinal de saída de contador de execução livre a um segundo bloco de soma e diminua um número de Níveis em uma saída do estimador de nível de tensão quando os dois casos a seguir forem verdadeiros ao mesmo tempo: o sinal ∆Y é menor do que o limite de histerese de fronteira baixa LB; e o valor de um sinal de contagem de saída de contador redefinível é maior do que o valor predefinido de uma constante de tempo.
[083] Nas modalidades, quando ambos o sinal ∆Y é menor do que o limite de histerese de fronteira baixa LB e o valor do sinal de contagem de saída de contador redefinível é maior do que o valor predefinido de uma constante de tempo, a pluralidade de instruções quando executadas fazem com que os um ou mais processadores definam a saída de um elemento de lógica de um circuito de diminuição de nível como Verdadeiro, detecte a saída do elemento de lógica com um detector de borda ascendente e aumenta o contador de execução livre e, assim, diminui um nível de saída em um bloco de soma.
[084] Nas modalidades, o controlador de tensão de histerese multinível compreende um filtro passa-baixa tendo uma entrada de filtro passa-baixa e uma saída de filtro passa-baixa, um primeiro bloco de soma tendo uma entrada positiva e uma entrada negativa, um bloco de histerese tendo um limite de fronteira elevada (HB) e um limite de fronteira baixa (LB), um estimador de nível de tensão tendo uma pluralidade de entradas de estimador de nível de tensão e um sinal de saída de nível de tensão Níveis, e um gerador de padrão de comutação tendo uma pluralidade de entradas de gerador de padrão de comutação e uma pluralidade de saídas de gerador de padrão de comutação.
[085] Nas modalidades, o gerador de padrão de comutação compreende um bloco comparador, um contador redefinível, um primeiro multiplexador tendo uma primeira pluralidade de sinais de entrada e um segundo multiplexador tendo uma segunda pluralidade de sinais de entrada.
[086] Nas modalidades, cada sinal de entrada da segunda pluralidade de sinais de entrada representa uma matriz de estados de comutação, cada uma correspondente a um da pluralidade de níveis de saída para um modulador de tensão.
[087] Nas modalidades, a pluralidade de níveis de saída varia de 0VDC quando todos os sinais de comutação são falsos a uma tensão de saída máxima quando todos os sinais de comutação são verdadeiros.
[088] Nas modalidades, o estimador de nível de tensão compreende, um circuito de contagem de relógio, um circuito de diminuição de nível, um circuito de habilitação e redefinição para o contador redefinível e um segundo bloco de soma.
[089] Nas modalidades, o circuito de contagem de relógio compreende um gerador de relógio, um comutador de lógica e um contador redefinível.
[090] Nas modalidades, o circuito de diminuição de nível compreende um primeiro elemento de lógica, um detector de borda ascendente e um contador de execução livre.
[091] Nas modalidades, o circuito de ativação e redefinição compreende um segundo elemento de lógica, um detector de borda ascendente e um terceiro elemento de lógica.
[092] Nas modalidades, o primeiro elemento de lógica é uma porta AND, o segundo elemento de lógica é uma porta XOR e o terceiro elemento de lógica é uma porta OR.
[093] Nas modalidades, quando ∆V atinge o limite de fronteira elevada (HB) do bloco de histerese, o estado do bloco de histerese é definido como "1".
[094] Nas modalidades, quando ∆V atinge o limite de fronteira baixa (LB) do bloco de histerese, o estado do bloco de histerese é definido como "0".
[095] Nas modalidades, a carga está em um circuito eletrônico de potência em uma ou mais fontes de energia de polarização de eletrodos para um reator de plasma Tokamak, uma fonte de alimentação de polarização de eletrodos para um reator de plasma FRC, uma fonte de alimentação para um injetor de feixe neutro, um modulador de magnetron, um modulador de klystron, um modulador de pistola eletrônica, uma fonte de alimentação de raios X de alta potência, um transmissor de ondas médias, um transmissor de ondas longas e um transmissor de estado sólido de ondas curtas.
[096] Modalidades da presente divulgação são direcionadas a um controlador de tensão de histerese multinível conectável a uma carga. Em modalidades, o controlador de tensão de histerese multinível (MHVC) compreende um filtro passa-baixa tendo uma entrada de filtro passa-baixa e uma saída de filtro passa-baixa, um primeiro bloco de soma tendo uma entrada positiva e uma entrada negativa, um bloco de histerese tendo um limite de fronteira elevada (HB) e um limite de fronteira baixa (LB), um estimador de nível de tensão tendo uma pluralidade de entradas de estimador de nível de tensão e um sinal de saída de nível de tensão Níveis; e um gerador de padrão de comutação tendo uma pluralidade de entradas de gerador de padrão de comutação e uma pluralidade de saídas de gerador de padrão de comutação.
[097] Nas modalidades, o gerador de padrão de comutação compreende um bloco comparador, um contador redefinível, um primeiro multiplexador tendo uma primeira pluralidade de sinais de entrada e um segundo multiplexador tendo uma segunda pluralidade de sinais de entrada.
[098] Nas modalidades, cada sinal de entrada da segunda pluralidade de sinais de entrada representa uma matriz de estados de comutação, cada um correspondente a um da pluralidade de níveis de saída para um modulador de tensão.
[099] Nas modalidades, a pluralidade de níveis de saída varia de 0VDC quando todos os sinais de comutação são falsos a uma tensão máxima de saída quando todos os sinais de comutação são verdadeiros.
[0100] Nas modalidades, o estimador de nível de tensão compreende um circuito de contagem de Relógio, um circuito de diminuição de nível compreendendo, um circuito de habilitação e redefinição para o contador redefinível e um segundo bloco de soma.
[0101] Nas modalidades, o circuito de contagem de relógio compreende um gerador de relógio, um comutador de lógica e um contador redefinível.
[0102] Nas modalidades, o circuito de diminuição de nível compreende um primeiro elemento de lógica, um detector de borda ascendente e um contador de execução livre.
[0103] Nas modalidades, o circuito de ativação e redefinição compreende um segundo elemento de lógica, um detector de borda ascendente e um terceiro elemento de lógica.
[0104] Nas modalidades, o primeiro elemento de lógica é uma porta AND, o segundo elemento de lógica é uma porta XOR e o terceiro elemento de lógica é uma porta OR.
[0105] Nas modalidades, quando ∆V atinge o limite de fronteira elevada (HB) do bloco de histerese, o estado do bloco de histerese é definido como "1".
[0106] Nas modalidades, quando ∆Y atinge o limite de fronteira baixa (LB) do bloco de histerese, o estado do bloco de histerese é definido como "0".
[0107] Nas modalidades, a carga está em um circuito eletrônico de potência em uma ou mais fontes de energia de polarização de eletrodos para um reator de plasma Tokamak, uma fonte de alimentação de polarização de eletrodos para um reator de plasma FRC, uma fonte de alimentação para um injetor de feixe neutro, um modulador de magnetron, um modulador de klystron, um modulador de pistola eletrônica, uma fonte de alimentação de raios X de alta potência, um transmissor de ondas médias, um transmissor de ondas longas e um transmissor de estado sólido de ondas curtas.
[0108] Modalidades da presente divulgação são direcionadas a um método de controle de uma tensão provida a uma carga usando um controlador de tensão de histerese multinível. Nas modalidades, o método compreende receber um sinal de tensão de retorno VREAL de um sensor de tensão. Nas modalidades, o método adicionalmente compreende subtrair o sinal de tensão de retorno real VREAL de um sinal de tensão de referência VREF: alimentando o sinal de tensão de retorno real VREAL para uma entrada de filtro passa-baixa, alimentando um sinal de saída de filtro passa-baixa para uma entrada negativa de um primeiro bloco de soma, alimentando o sinal de tensão de referência VREF para uma entrada positiva do bloco de soma, e produzindo um sinal de diferença de tensão ∆V em uma saída do primeiro bloco de soma.
[0109] Nas modalidades, o método adicionalmente compreende produzir, por um estimador de nível de tensão, um sinal estimado de nível de tensão, Níveis, usando um limite de fronteira elevada (HB) de um bloco de histerese, um limite de fronteira baixa (LB) do bloco de histerese, e o sinal de diferença de tensão ∆Y. Nas modalidades, o método adicionalmente compreende gerar, por um gerador de padrão de comutação, uma pluralidade de sinais de comutação com base no nível de tensão estimado, Níveis e um estado do bloco de histerese.
[0110] Nas modalidades, quando ∆Y atinge o limite de fronteira elevada (HB) do bloco de histerese, o estado do bloco de histerese é definido como "1".
[0111] Nas modalidades, quando ∆Y atinge o limite de fronteira baixa (LB) do bloco de histerese, o estado do bloco de histerese é definido como "0".
[0112] Nas modalidades, o estimador do nível de tensão produz o nível de tensão estimado, Níveis: aplicando um sinal de relógio a um gerador de relógio; contando, por um contador redefinível, vários sinais de relógio gerados pelo gerador de relógio quando uma ou mais das seguintes condições forem verdadeiras: ∆Y for menor do que o limite de fronteira baixa (LB) do bloco de histerese ou ∆Y for maior do que o limite de fronteira elevada (HB) do bloco de histerese; aumentando, por um contador de execução livre, um sinal de saída de contador de execução livre; aplicando o sinal de saída de contador de execução livre a um bloco de soma; e diminuindo um número de Níveis em uma saída do estimador de nível de tensão quando os dois casos a seguir forem verdadeiros ao mesmo tempo: o sinal ∆Y for menor do que o limite de histerese de fronteira baixa LB e o valor de um sinal de contagem de saída do contador redefinível for mais alto que o valor predefinido de uma constante de tempo.
[0113] Nas modalidades, quando ambos o sinal ∆V é menor do que o limite de histerese de fronteira baixa LB e o valor do sinal de contagem de saída de contador redefinível é maior do que o valor predefinido de uma constante de tempo, uma primeira saída de elemento de lógica de um circuito de diminuição de nível se torna Verdadeiro; um detector de borda ascendente detecta a primeira saída do elemento de lógica; e o contador de execução livre é aumentado, diminuindo assim um nível de saída em um bloco de soma.
[0114] Os processadores dos sistemas de controle e controladores da presente divulgação podem ser configurados para executar os cálculos e análises descritos na presente divulgação e podem incluir ou ser acoplados comunicativamente a uma ou mais memórias, incluindo meio legível por computador não transitório. Pode-se incluir um sistema baseado em processador ou microprocessador, incluindo sistemas que usam microcontroladores, computadores com conjuntos de conjunto instruções reduzidas (RISC), circuitos integrados de aplicação específica (ASICs), circuitos de lógica e qualquer outro circuito ou processador capaz de executar as funções aqui descritas. Os exemplos acima são apenas exemplares e, portanto, não pretendem limitar de forma alguma a definição e/ou significado do termo "processador" ou "computador".
[0115] As funções do processador podem ser implementadas usando rotinas de software, componentes de hardware ou combinações dos mesmos. Os componentes de hardware podem ser implementados usando uma variedade de tecnologias, incluindo, por exemplo, circuitos integrados ou componentes eletrônicos discretos. A unidade processadora geralmente inclui um dispositivo de armazenamento de memória legível / gravável e também inclui o hardware e/ou software para gravar e/ou ler o dispositivo de armazenamento de memória.
[0116] Os processadores podem incluir um dispositivo de computação, um dispositivo de entrada, uma unidade de exibição e uma interface, por exemplo, para acessar a Internet. O computador ou processador pode incluir um microprocessador.
O microprocessador pode ser conectado a um barramento de comunicação. O computador ou processador também pode incluir uma memória. A memória pode incluir memória de acesso aleatório (RAM) e memória somente de leitura (ROM). O computador ou processador também pode incluir um dispositivo de armazenamento, que pode ser uma unidade de disco rígido ou uma unidade de armazenamento removível, como, por exemplo, uma unidade de disco óptico e similares. O dispositivo de armazenamento também pode ser outro meio semelhante para carregar programas de computador ou outras instruções no computador ou processador.
[0117] O processador executa um conjunto de instruções que são armazenadas em um ou mais elementos de armazenamento, para processar dados de entrada. Os elementos de armazenamento também podem armazenar dados ou outras informações, conforme desejado ou necessário. O elemento de armazenamento pode estar na forma de uma fonte de informações ou de um elemento de memória física dentro de uma máquina de processamento.
[0118] O conjunto de instruções pode incluir vários comandos que instruem os processadores como uma máquina de processamento a executar operações específicas, como os métodos e processos das várias modalidades do objeto aqui descrito. O conjunto de instruções pode estar na forma de um programa de software.
O software pode estar em várias formas, como software de sistema ou software de aplicativo. Adicionalmente, o software pode estar na forma de uma coleção de programas ou módulos separados, um módulo de programa dentro de um programa maior ou uma parte de um módulo de programa. O software também pode incluir programação modular na forma de programação orientada a objetos. O processamento de dados de entrada pela máquina de processamento pode ser em resposta a comandos do usuário, ou em resposta a resultados de processamento anterior, ou em resposta a uma solicitação feita por outra máquina de processamento.
[0119] Conforme usado neste documento, os termos "software" e "firmware" podem ser intercambiáveis e incluem qualquer programa de computador armazenado na memória para execução por um computador, incluindo memória RAM, memória ROM, memória EEPROM e RAM não volátil (NVRAM). Os tipos de memória acima são apenas exemplares e, portanto, não limitam os tipos de memória utilizáveis para armazenamento de um programa de computador.
[0120] Todas as características, elementos, componentes, funções e etapas descritos em relação a qualquer modalidade aqui provida pretendem ser livremente combináveis e substituíveis com os de qualquer outra modalidade. Se uma determinada característica, elemento, componente, função ou etapa forem descritos com relação a apenas uma modalidade, deve-se entender que esse recurso, elemento, componente, função ou etapa pode ser usado com qualquer outra modalidade descrita aqui, a menos que explicitamente indicado de outra forma. Este parágrafo, portanto, serve como base antecedente e suporte por escrito à introdução de reivindicações, a qualquer momento, que combinam recursos, elementos,
componentes, funções e etapas de diferentes modalidades, ou que substituem recursos, elementos, componentes, funções e etapas de uma modalidade com as de outra, mesmo que a descrição a seguir não indique explicitamente, em um caso particular, que tais combinações ou substituições são possíveis. A recitação expressa de todas as combinações e substituições possíveis é excessivamente onerosa, especialmente considerando que a permissibilidade de cada combinação e substituição será prontamente reconhecida pelos versados na técnica ao ler esta descrição.
[0121] Em muitos casos, as entidades são descritas aqui como acopladas a outras entidades. Deve-se entender que os termos "acoplado" e "conectado" ou qualquer uma de suas formas são usados aqui de forma intercambiável e, em ambos os casos, são genéricos para o acoplamento direto de duas entidades sem nenhum valor desprezível, por exemplo, entidades intervenientes parasitas e o acoplamento indireto de duas entidades com uma ou mais entidades intervenientes não negligenciáveis. Onde as entidades são mostradas como sendo diretamente acopladas, ou descritas como acopladas sem descrição de qualquer entidade interveniente, deve-se entender que essas entidades podem ser indiretamente acopladas também, a menos que o contexto indique claramente o contrário.
[0122] Embora as modalidades sejam suscetíveis a várias modificações e formas alternativas, exemplos específicos das mesmas foram mostrados nos desenhos e são aqui descritos em detalhes. Deve ser entendido, no entanto, que essas modalidades não devem ser limitadas à forma específica divulgada, mas, pelo contrário, essas modalidades devem abranger todas as modificações, equivalentes e alternativas que se enquadram no espírito da divulgação. Além disso, quaisquer recursos, funções, etapas ou elementos das modalidades podem ser recitados ou adicionados às reivindicações, bem como limitações negativas que definem o escopo inventivo das reivindicações por característica, funções, etapas ou elementos que não estão dentro esse escopo.

Claims (45)

REIVINDICAÇÕES
1. Modulador de tensão em cascata multinível, conectável a uma carga, CARACTERIZADO pelo fato de que compreende: uma pluralidade de células de potência conectadas em série, em que cada célula da pluralidade de células compreende um comutador bidirecional e um elemento de armazenamento; e um sistema de controle acoplado à pluralidade de células e tendo um controlador de tensão de histerese multinível, em que o sistema de controle está configurado para fazer com que a pluralidade de células produza N níveis de tensão na carga, em que N é um número inteiro positivo correspondente ao número de células de potência da pluralidade de células de potência.
2. Modulador, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que cada célula da pluralidade de células inclui um transformador de isolamento de enrolamento secundário; uma ponte de diodo trifásica acoplada ao transformador e ao elemento de armazenamento; e um diodo.
3. Modulador, de acordo com a reivindicação 2, CARACTERIZADO pelo fato de que o comutador bidirecional é um de um IGBT ou um MOSFET.
4. Modulador, de acordo com a reivindicação 2, CARACTERIZADO pelo fato de que cada célula da pluralidade de células adicionalmente compreende um filtro LCR em sua saída.
5. Modulador, de acordo com a reivindicação 2, CARACTERIZADO pelo fato de que adicionalmente compreende um filtro CR na saída da pluralidade de células.
6. Modulador, de acordo com a reivindicação 2, CARACTERIZADO pelo fato de que o sistema de controle é adicionalmente configurado para causar a transferência de potência elétrica dos elementos de armazenamento de energia das células de potência para a carga.
7. Modulador, de acordo com a reivindicação 2, CARACTERIZADO pelo fato de que o sistema de controle é adicionalmente configurado para equilibrar tensões nos elementos de armazenamento.
8. Modulador de acordo com a reivindicação 2, CARACTERIZADO pelo fato de que o elemento de armazenamento é um capacitor.
9. Modulador, de acordo com as reivindicações 1 a 8, CARACTERIZADO pelo fato de que o sistema de controle, incluindo um ou mais processadores acoplados a uma memória não transitória, compreende uma pluralidade de instruções que, quando executadas, fazem com que os um ou mais processadores controlem um nível de tensão na carga.
10. Modulador, de acordo com a reivindicação 9, CARACTERIZADO pelo fato de que a pluralidade de instruções quando executadas fazem com que os um ou mais processadores controlem um nível de tensão de saída do modulador em função do nível de tensão na carga, uma tensão de referência e um erro de tensão iguais à diferença entre o nível de tensão na carga e a tensão de referência.
11. Modulador, de acordo com a reivindicação 9, CARACTERIZADO pelo fato de que a pluralidade de instruções quando executadas fazem com que um ou mais processadores: subtraia de um sinal de tensão de referência VREF, um sinal de tensão de retorno VREAL recebido de um sensor de tensão; produzir, por um estimador de nível de tensão, um sinal estimado de nível de tensão, Níveis, usando um limite de fronteira elevada (HB) de um bloco de histerese, um limite de fronteira baixa (LB) do bloco de histerese e o sinal de diferença de tensão ∆V; e gerar, por um gerador de padrão de comutação, uma pluralidade de sinais de comutação com base no nível de tensão estimado, Níveis, e um estado do bloco de histerese.
12. Modulador, de acordo com a reivindicação 9, CARACTERIZADO pelo fato de que para subtrair de um sinal de tensão de referência VREF, um sinal de tensão de retorno real VREAL, a pluralidade de instruções quando executadas fazem com que um ou mais processadores: alimente o sinal de tensão de retorno VREAL para uma entrada de filtro passa-baixa; alimente um sinal de saída do filtro passa-baixa para uma entrada negativa de um primeiro bloco de soma; alimente o sinal de tensão de referência VREF a uma entrada positiva do primeiro bloco de soma; e produza um sinal de diferença de tensão ∆V em uma saída do primeiro bloco de soma.
13. Modulador, de acordo com a reivindicação 11, CARACTERIZADO pelo fato de que: quando ∆V atinge o limite da fronteira elevada (HB) do bloco de histerese, a pluralidade de instruções quando executadas fazem com que os um ou mais processadores definam o estado do bloco de histerese como "1".
14. Modulador, de acordo com uma das reivindicações 11 ou 13, CARACTERIZADO pelo fato de que: quando ∆V atinge o limite de fronteira baixa (LB) do bloco de histerese, a pluralidade de instruções quando executadas fazem com que os um ou mais processadores definam o estado do bloco de histerese como "0".
15. Modulador, de acordo com a reivindicação 11, CARACTERIZADO pelo fato de que para produzir os níveis estimados de nível de tensão, a pluralidade de instruções quando executadas fazem com que um ou mais processadores: aplique um sinal de relógio a um gerador de relógio;
conte, por um contador redefinível, vários sinais de relógio gerados pelo gerador de relógio quando uma ou mais das seguintes condições for verdadeira: ∆V é menor do que o limite de fronteira baixa (LB) do bloco de histerese; ou ∆V é maior do que o limite de fronteira elevada (HB) do bloco de histerese; aumente, por um contador de execução livre, um sinal de saída de contador de execução livre; aplique o sinal de saída de contador de execução livre a um segundo bloco de soma; e diminua um número de Níveis em uma saída do estimador de nível de tensão quando os dois casos a seguir forem verdadeiros ao mesmo tempo: o sinal ∆V é menor do que o limite de histerese de fronteira baixa LB; e o valor de um sinal de contagem de saída de contador redefinível é maior do que o valor predefinido de uma constante de tempo.
16. Modulador, de acordo com a reivindicação 15, CARACTERIZADO pelo fato de que quando o sinal ∆V é menor do que o limite de histerese de fronteira baixa LB e o valor do sinal de contagem de saída de contador redefinível é maior do que o valor predefinido de uma constante de tempo, a pluralidade de instruções quando executadas fazem com que um ou mais processadores: defina a saída de um elemento de lógica de um circuito de diminuição de nível como Verdadeiro; detecte a saída do elemento de lógica com um detector de borda ascendente; e aumente o contador de execução livre e, assim, diminua um nível de saída em um bloco de soma.
17. Modulador, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que o controlador de tensão de histerese multinível compreende: um filtro passa-baixa tendo uma entrada de filtro passa-baixa e uma saída de filtro passa-baixa; um primeiro bloco de soma tendo uma entrada positiva e uma entrada negativa; um bloco de histerese com um limite de fronteira elevada (HB) e um limite de fronteira baixa (LB); um estimador de nível de tensão com uma pluralidade de entradas de estimador de nível de tensão e um sinal de saída de nível de tensão Níveis; e um gerador de padrão de comutação tendo uma pluralidade de entradas de gerador de padrão de comutação e uma pluralidade de saídas de gerador de padrão de comutação.
18. Modulador, de acordo com a reivindicação 17, CARACTERIZADO pelo fato de que o gerador de padrão de comutação compreende: um bloco comparador; um contador redefinível; um primeiro multiplexador tendo uma primeira pluralidade de sinais de entrada; e um segundo multiplexador tendo uma segunda pluralidade de sinais de entrada.
19. Modulador, de acordo com a reivindicação 18, CARACTERIZADO pelo fato de que cada sinal de entrada da segunda pluralidade de sinais de entrada representa uma matriz de estados de comutação, cada uma correspondente a um da pluralidade de níveis de saída para um modular de tensão.
20. Modulador, de acordo com a reivindicação 19, CARACTERIZADO pelo fato de que a pluralidade de níveis de saída varia de 0VDC quando todos os sinais de comutação são falsos a uma tensão máxima de saída quando todos os sinais de comutação são verdadeiros.
21. Modulador, de acordo com a reivindicação 17, CARACTERIZADO pelo fato de que o estimador de nível de tensão compreende: um circuito de contagem de relógio; um circuito de diminuição de nível; um circuito de habilitação e redefinição para o contador redefinível; e um segundo bloco de soma.
22. Modulador, de acordo com a reivindicação 21, CARACTERIZADO pelo fato de que o circuito de contagem de relógio compreende um gerador de relógio, um comutador de lógica e um contador redefinível.
23. Modulador, de acordo com a reivindicação 21 ou 22, CARACTERIZADO pelo fato de que o circuito de diminuição de nível compreende um primeiro elemento de lógica, um detector de borda ascendente e um contador de execução livre.
24. Modulador, de acordo com as reivindicações 21 a 23, CARACTERIZADO pelo fato de que o circuito de habilitação e redefinição compreende um segundo elemento de lógica, um detector de borda ascendente e um terceiro elemento de lógica.
25. Modulador, de acordo com a reivindicação 24, CARACTERIZADO pelo fato de que o primeiro elemento de lógica é uma porta AND, o segundo elemento de lógica é uma porta XOR e o terceiro elemento de lógica é uma porta OR.
26. Modulador, de acordo com a reivindicação 17, CARACTERIZADO pelo fato de que quando ∆V atinge o limite de fronteira elevada (HB) do bloco de histerese, o estado do bloco de histerese é definido como "1".
27. Modulador, de acordo com as reivindicações 17 ou 26, CARACTERIZADO pelo fato de que quando ∆V atinge o limite de fronteira baixa (LB) do bloco de histerese, o estado do bloco de histerese é definido como "0".
28. Modulador, de acordo com qualquer uma das reivindicações 17 a 27, CARACTERIZADO pelo fato de que a carga está em um circuito eletrônico de potência em uma ou mais fontes de energia de polarização de eletrodos para um reator de plasma Tokamak, uma fonte de alimentação de polarização de eletrodos para um reator de plasma FRC, fonte de alimentação para um injetor de feixe neutro, um modulador de magnetron, um modulador de klystron, um modulador de pistola eletrônica, uma fonte de alimentação de raios X de alta potência, um transmissor de ondas médias, um transmissor de ondas longas e um transmissor de estado sólido de ondas curtas.
29. Controlador de tensão de histerese multinível para um modulador de tensão multinível conectável a uma carga, CARACTERIZADO pelo fato de que compreende: um filtro passa-baixa tendo uma entrada de filtro passa-baixa e uma saída de filtro passa-baixa; um primeiro bloco de soma tendo uma entrada positiva e uma entrada negativa; um bloco de histerese com um limite de fronteira elevada (HB) e um limite de fronteira baixa (LB); um estimador de nível de tensão com uma pluralidade de entradas de estimador de nível de tensão e um sinal de saída de nível de tensão Níveis; e um gerador de padrão de comutação tendo uma pluralidade de entradas de gerador de padrão de comutação e uma pluralidade de saídas de gerador de padrão de comutação.
30. Controlador de tensão de histerese multinível, de acordo com a reivindicação 29, CARACTERIZADO pelo fato de que o gerador de padrão de comutação compreende: um bloco comparador; um contador redefinível; um primeiro multiplexador tendo uma primeira pluralidade de sinais de entrada; e um segundo multiplexador tendo uma segunda pluralidade de sinais de entrada.
31. Controlador de tensão de histerese multinível, de acordo com a reivindicação 30, CARACTERIZADO pelo fato de que cada sinal de entrada da segunda pluralidade de sinais de entrada representa uma matriz de estados de comutação, cada um correspondente a um da pluralidade de níveis de saída para um modulador de tensão.
32. Controlador de tensão de histerese multinível, de acordo com a reivindicação 31, CARACTERIZADO pelo fato de que a pluralidade de níveis de saída varia de 0VDC quando todos os sinais de comutação são falsos a uma tensão de saída máxima quando todos os sinais de comutação são verdadeiros.
33. Controlador de tensão de histerese multinível, de acordo com a reivindicação 29, CARACTERIZADO pelo fato de que o estimador de nível de tensão compreende: um circuito de contagem de relógio; um circuito de diminuição de nível; um circuito de habilitação e redefinição para o contador redefinível; e um segundo bloco de soma.
34. Controlador de tensão de histerese multinível, de acordo com a reivindicação 33, CARACTERIZADO pelo fato de que o circuito de contagem de relógio compreende um gerador de relógio, um comutador de lógica e um contador redefinível.
35. Controlador de tensão de histerese multinível, de acordo com a reivindicação 33 ou 34, CARACTERIZADO pelo fato de que o circuito de diminuição de nível compreende um primeiro elemento de lógica, um detector de borda ascendente e um contador de execução livre.
36. Controlador de tensão de histerese multinível, de acordo com as reivindicações 33 a 35, CARACTERIZADO pelo fato de que o circuito de habilitação e redefinição compreende um segundo elemento de lógica, um detector de borda ascendente e um terceiro elemento de lógica.
37. Controlador de tensão de histerese multinível, de acordo com a reivindicação 36, CARACTERIZADO pelo fato de que o primeiro elemento de lógica é uma porta AND, o segundo elemento de lógica é uma porta XOR e o terceiro elemento de lógica é uma porta OR.
38. Controlador de tensão de histerese multinível, de acordo com a reivindicação 29, CARACTERIZADO pelo fato de que quando ∆V atinge o limite de fronteira elevada (HB) do bloco de histerese, o estado do bloco de histerese é definido como "1".
39. Controlador de tensão de histerese multinível, de acordo com as reivindicações 29 ou 38, CARACTERIZADO pelo fato de que quando ∆V atinge o limite de fronteira baixa (LB) do bloco de histerese, o estado do bloco de histerese é definido como "0".
40. Controlador de tensão de histerese multinível, de acordo com qualquer uma das reivindicações 29 a 39, CARACTERIZADO pelo fato de que a carga está em um circuito eletrônico de potência em uma ou mais de uma fonte de alimentação de polarização de eletrodo para um reator de plasma Tokamak, uma fonte de alimentação de polarização de eletrodo para um reator de plasma FRC, fonte de alimentação para um injetor de feixe neutro, um modulador de magnetron, um modulador klystron, um modulador de pistola eletrônica, uma fonte de alimentação de raios X de alta potência, um transmissor de ondas médias, um transmissor de ondas longas e um transmissor de estado sólido de ondas curtas.
41. Método para controlar uma tensão provida a uma carga usando um controlador de tensão de histerese multinível, CARACTERIZADO pelo fato de que compreende:
receber um sinal de tensão de retorno VREAL de um sensor de tensão; subtrair o sinal de tensão de retorno VREAL de um sinal de tensão de referência VREF ao alimentar o sinal de tensão de retorno VREAL em uma entrada de filtro passa-baixa; alimentar um sinal de saída de filtro passa-baixa para uma entrada negativa de um primeiro bloco de soma; alimentar o sinal de tensão de referência VREF para uma entrada positiva do primeiro bloco de soma; e produzir um sinal de diferença de tensão ∆V em uma saída do primeiro bloco de soma; produzir, por um estimador de nível de tensão, um sinal estimado de nível de tensão, Níveis, usando um limite de fronteira elevada (HB) de um bloco de histerese, um limite de fronteira baixa (LB) do bloco de histerese e o sinal de diferença de tensão ∆V; e gerar, por um gerador de padrão de comutação, uma pluralidade de sinais de comutação com base no nível de tensão estimado, Níveis e um estado do bloco de histerese.
42. Método, de acordo com a reivindicação 41, CARACTERIZADO pelo fato de que: quando ∆V atinge o limite de fronteira elevada (HB) do bloco de histerese, o estado do bloco de histerese é definido como "1".
43. Método, de acordo com uma das reivindicações 41 ou 42, CARACTERIZADO pelo fato de que: quando ∆V atinge o limite de fronteira baixa (LB) do bloco de histerese, o estado do bloco de histerese é definido como "0".
44. Método, de acordo com a reivindicação 43, CARACTERIZADO pelo fato de que o estimador de nível de tensão produz os níveis estimados de nível de tensão ao: aplicar um sinal de relógio a um gerador de relógio; contar, por um contador redefinível, vários sinais de relógio gerados pelo gerador de relógio quando uma ou mais das seguintes condições for verdadeira: ∆V é menor do que o limite de fronteira baixa (LB) do bloco de histerese; ou ∆V é maior do que o limite de fronteira elevada (HB) do bloco de histerese; aumenta r, por um contador de execução livre, um sinal de saída de contador de execução livre; aplicar o sinal de saída de contador de execução livre a um segundo bloco de soma; e diminuir um número de Níveis em uma saída do estimador de nível de tensão quando os dois casos a seguir são verdadeiros ao mesmo tempo: o sinal ∆V é menor do que o limite de histerese de fronteira baixa LB; e o valor de um sinal de contagem de saída de contador redefinível é maior do que o valor predefinido de uma constante de tempo.
45. Método, de acordo com a reivindicação 44, CARACTERIZADO pelo fato de que quando o sinal ∆V é menor do que o limite de histerese de fronteira baixa LB e o valor do sinal de contagem de saída de contador redefinível é maior do que o valor predefinido de uma constante de tempo: uma saída do elemento de lógica de um circuito de diminuição de nível torna-se Verdadeiro; um detector de borda ascendente detecta a saída do elemento de lógica; e o contador de execução livre é aumentado, diminuindo assim um nível de saída em um bloco de soma.
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