KR102413771B1 - 수직 화합물 반도체 구조 및 이를 제조하기 위한 방법 - Google Patents

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프라운호퍼 게젤샤프트 쭈르 푀르데룽 데어 안겐반텐 포르슝 에. 베.
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Abstract

본 발명은 제 1 메인 표면(11) 및 맞은편 제 2 메인 표면(12)을 갖는 기판(10), 제 1 메인 표면(11) 및 제 2 메인 표면(12) 사이에서 기판(10)을 통하여 완전하게 연장되는 수직 채널 개구(13), 및 수직 채널 개구(13) 내에 배치되는 레이어 스택(20)을 포함하는 수직 화합물 반도체 구조(100)에 관한 것이다. 레이어 스택(20)은 수직 채널 개구(13) 내에 배치되는 전기적으로 전도성 레이어(31) 및 수직 채널 개구(13) 내에 배치되는 화합물 반도체 레이어(21)를 포함한다. 화합물 반도체 레이어(21)는 전기적으로 전도성 레이어(31) 상에 배치되고 전기적으로 전도성 레이어(31)로 갈바닉적으로 연결되는 화합물 반도체 레이어를 포함한다. 또한, 본 발명은 이러한 수직 화합물 반도체 구조(100)를 제조하기 위한 방법에 관한 것이다.

Description

수직 화합물 반도체 구조 및 이를 제조하기 위한 방법{VERTICAL COMPOUND SEMICONDUCTOR STRUCTURE AND METHOD FOR PRODUCING THE SAME}
본 발명은 적어도 하나의 수직 채널 개구 및, 적어도 하나의 화합물 반도체 레이어를 포함하는, 그 안에 집적된 레이어 스택을 포함하는 수직 화합물 반도체 구조뿐만 아니라, 이러한 수직 화합물 반도체 구조를 갖는 3-차원 반도체 디바이스 및 이러한 수직 화합물 반도체 구조를 제조하기 위한 방법에 관한 것이다.
본 발명은 특히 3D 시스템 집적 분야에서 바람직하게 이용될 수 있다. 3-차원 집적(integration)은 평면 기술(planar technology)에 의해 제조되는 디바이스들의 (기계적인 그리고 전기적인) 수직 연결이다. 후자는 또한 2-차원 또는 2D 시스템들로 지칭될 수 있으며, 이는 회로 구조들이 (또한 수평 메인 기판 평면으로도 지칭되는) 수평 2-차원 평면에 배치되기 때문이다. 종래의 평면 기술로 제조되고 차례로 쌓아져 배치되는 적어도 두 개의 2-차원 시스템들은 그 다음에 3D 시스템을 형성하기 위해 수직으로 연결될 수 있다. 여기에서, 수직 방향은 각각의 2D 시스템의 위에서-기술된 수평 2-차원 평면 또는, 집적 회로들 또는 도핑된 영역들과 같은, 각각의 기판을 가로질러 평면(수평) 방식으로 연장되는 디바이스 구조들에 관한 것이며, 수직 방향은 본질적으로 수평 평면에 수직하게 이동한다. 이에 따라, 3D 시스템(수직 및 수평)은 차례로 쌓아져 수직으로 배치되는 적어도 두 개 이상의 2D 시스템들(수평)을 포함할 수 있다.
3D 시스템들은 주로 2개의 메인 그룹들로 나누어진다. 소위 3D 패키징에서, 칩(chip)들 또는 다이(die)들과 같은, 두 개 이상의 개개의 어셈블리들은 차례로 수직으로 쌓이게 되고 3-차원적으로 배치된 패키지로 집적된다. 개개의 어셈블리들은 수직 비아(via)들에 의해 서로 연결된다. 여기에서, 개개의 칩들의 회로들은 단일 공통 회로로 집적되지 않는다. 상기 회로들은 마치 이들이 인쇄 회로 기판 상의 상이한 하우징들에 마운트된 것처럼 여전히 전기 신호들을 통해 칩 외부와 통신한다. 그러나, 소위 IC들(IC = 집적 회로)에서, 공통 회로의 여러개의 컴포넌트들은 차례로 쌓아져 수직으로 배치되고 수직 비아들에 의해 단일 공통 회로로 연결된다. 이것은 3D IC가 단일 IC처럼 동작함을 의미한다. 수직적으로뿐만 아니라 수평적으로, 모든 칩 레벨들 상의 모든 컴포넌트들이 어떻게 설계되는지에 의존하여, 모든 칩 레벨들 상의 모든 컴포넌트들은 3D IC 내에서 서로에 대하여 통신한다.
본 개시 내용의 목적을 위해, 3-차원 시스템 집적, 3D 시스템 또는 3-차원 반도체 디바이스 및 그와 동일한 것이 논의되는 경우에, 이는 항상 위에서-논의된 메인 그룹들 양쪽 모두를 포함한다.
평면 기술에서 종래에 제조되는 2-차원 시스템들과 비교하여, 특히, 3-차원 집적 마이크로전자 시스템의 장점은 동일한 설계 규칙들을 통해 획득될 수 있는 더 높은 팩킹(packing) 밀도들 및 스위칭 속도들이다. 이러한 더 높은 스위칭 속도들은, 한편으로, 개개의 디바이스들 또는 회로들 간의 더 짧은 전도 경로들에 기인하고, 다른 한편으로, 병렬 정보 처리의 옵션에 기인한다.
자유롭게 선택가능한 위치들(실리콘의 경우: TSV - 스루 실리콘 비아(through silicon via))에서 기판을 통해 높게 집적가능한 수직 컨택들을 이용하여 연결 기술을 구현할 때, 시스템의 성능 증가는 최적의 상태에 있다.
자유롭게 선택가능한 스루 실리콘 비아들을 통한 3D 집적에서의 종래 기술, 소위 3D IC 기술(Handbook of 3D Integration, Volume 1)은, 특히, 특허 EP 1171912 B1(Method for Vertical integration of Electronic Devices by Means of Back Contacting)에 의해 설명된다.
3D IC 집적에서, 스루 실리콘 비아들은 공정 동안 각각의 디바이스들에서 제조된다. 소위 프론트 엔드 오브 라인(front end of line) 공정들을 완료한 후에 그리고 소위 백 엔드 오브 라인(BEOL: back end of line) 공정들 전에 TSV를 제조하는 것은 유망한 접근법이다. 이러한 개념뿐만 아니라 다른 유사한 개념들은 반도체 제조 공정들과의 TSV 공정들의 호환성을 요구한다는 점에서 단점을 가진다.
종래 기술에 따르면, 수직 집적은 평면 디바이스 구조들 간의 상이한 기판들 또는 기판 평면들에서 구현된다. 측면 방향에서, 이것은 최소의 공간 내에 높은 집적 밀도가 나오게 한다. 그러나, 기판 비아들의 측면 차원들을 제외하고, 디바이스 구조들의 측면 익스텐션 및 이들의 배선은 기본적으로 3-차원 집적 디바이스들의 획득가능한 집적 밀도를 제한한다.
그러므로, 본 발명의 목적은 측면뿐만 아니라 수직 차원들이 본질적으로 유지되면서, 종래의 3D 시스템들과 비교하여 집적 밀도를 상당하게 증가시키는 것이다.
이러한 목적을 달성하기 위해, 제 1 항의 특징들을 갖는 수직 화합물 반도체 구조뿐만 아니라 제 14 항의 특징들을 갖는 이를 제조하기 위한 방법이 제안된다. 각각의 종속항들에는 실시예들 및 추가적인 바람직한 양상들이 기술된다.
본 발명의 수직 화합물 반도체 구조(vertical compound semiconductor structure)는 제 1 메인 표면 및 맞은편(opposite) 제 2 메인 표면을 갖는 기판을 포함한다. 기판은, 예를 들어, 실리콘, 유리 또는 석영을 포함할 수 있다. 제 1 메인 표면 및 제 2 메인 표면 사이에서 기판을 통하여 완전하게(completely) 연장되는 수직 채널 개구(vertical channel opening)가 기판 내에 제공된다. 수직 레이어 스택(layer stack)은 이러한 수직 채널 개구 내에 배치된다. 레이어 스택은 수직 채널 개구 내에서 수직으로 연장된다. 레이어 스택은 수직 채널 개구 내에 그리고 수직 채널 개구의 연장 방향을 따라서 배치되는 전기적으로 전도성 레이어 및 수직 채널 개구 내에 그리고 수직 채널 개구의 연장 방향을 따라서 배치되는 화합물 반도체 레이어를 포함한다. 화합물 반도체 레이어는 전기적으로 전도성 레이어 상에 배치되고 전기적으로 전도성 레이어로 갈바닉적으로(galvanically) 연결되는 화합물 반도체를 포함한다. 그에 의해, 종래의 시스템들과 비교하여 집적 밀도는 바람직하게 그리고 상당하게 증가될 수 있다. 종래의 3D 시스템들에서, 자신들 위에 배치되는 평면 디바이스 구조들을 갖는 적어도 두 개의 2-차원 시스템들은 차례로 쌓이고 수직 비아(via)들에 의해 서로 연결된다. 여기에서 수직 비아들은 2-차원 시스템들의 평면 디바이스 구조들의 상호 갈바닉적 그리고 가능하게는 기계적 연결에 대하여 배타적으로 작용한다. 그러나, 본 발명의 장치에서, 대안으로서 또는 기존의 평면 디바이스 구조들에 더하여, 수직 비아들에서 이용가능한 공간은 그 안에 하나 또는 여러개의 본 발명의 수직 디바이스 구조들을 집적시키도록 추가적으로 그리고 가장 효과적으로 사용된다. 여기에서, 적어도 하나의 화합물 반도체를 갖는 반도체 디바이스 구조들이 수직 비아들(채널 개구들) 내에 집적될 수 있다는 것은 특히 유리하다. 여기에서, 위에서-언급된 수직 레이어 스택은 수직 비아가 생성될 수 있는 채널 개구 내에 생성된다. 레이어 스택은 외부로부터 컨택(contact)될 수 있는 전기적으로 전도성 레이어를 포함한다. 이것은 바람직하게는 금속화 레이어(metallization layer)일 수 있다. 또한, 레이어 스택은 바람직하게는 전기적으로 전도성 레이어 상에 직접(directly) 그리고 바로 옆에(immediately) 배치되고 전기적으로 전도성 레이어로 갈바닉적으로 연결되는 화합물 반도체를 포함하는 화합물 반도체 레이어를 포함한다. 종래 기술에서, 이러한 반도체 디바이스 구조들은 주로 실리콘 기술로 제조되며, 즉, 화합물 반도체들이 아니라 엘리멘탈 반도체들이 사용된다. 실리콘의 경우에, 현재, 기껏해야 다결정(polycrystalline) 실리콘이 금속화 레이어 상에 증착(deposit)될 수 있으며, 이는 단결정(monocrystalline) 실리콘을 생성하는데 있어 실리콘의 용융 온도보다 높은 가열이 공정 제어 동안 이루어져야 하지만, 이는 금속화 레이어와 같은 밑에 있는 레이어들의 파괴를 초래하기 때문이다. 그러나, 본 발명의 화합물 반도체를 갖는 레이어 스택의 생성에서, 전기적으로 전도성 레이어, 예를 들어, 금속화 레이어는 본래 상태로 남아있다. 전기적으로 전도성 레이어는 외부로부터 컨택될 수 있으며, 그리하여 전기적으로 전도성 레이어는 자신의 전체 표면에 걸쳐 전하 캐리어(charge carrier)들을 화합물 반도체 레이어로 방출할 수 있으며, 그 결과 전기적으로 전도성 레이어는 충분하게 컨택된다. 이러한 본 발명의 레이어 스택을 이용하여, 비아의 수직 채널 개구 내에 배치되거나 또는 집적되는 수직 화합물 반도체 레이어 구조가 생성될 수 있으며 여전히 충분하게 컨택될 수 있다. 이러한 환경들에 기인하여, 3D 시스템들의 집적 밀도는 상당하게 증가될 수 있으며, 이는 이러한 3D 시스템들이 이제 평면들에 배치되는 디바이스 구조들뿐만 아니라 수직으로 집적되는 디바이스 구조들을 포함할 수 있기 때문이다.
일 실시예에 따르면, 화합물 반도체 레이어는 단결정 화합물 반도체를 포함할 수 있다. 다결정 구조들과 비교하여, 단결정 화합물 반도체들은 특히 양호한 전기적 특성들을 가진다. 그러므로, 기존의 실리콘-기반 방법들에서, 단결정 실리콘의 사용이 선호된다. 그러나, 위에서 언급된 바와 같이, 이용가능한 공정들에 기인하여, 기껏해야 다결정 실리콘이 전기적으로 전도성 레이어 상에 그리고 특히 금속화 레이어 상에 직접 증착될 수 있다. 여기에서 설명되는 본 발명은 단결정 화합물 반도체 재료를 전기적으로 전도성 레이어 상에 직접 배치할 수 있도록 한다. 대략 복잡한 화학적 화합물의 단일 결정들은 또한 단결정 화합물 반도체 재료의 일부이다.
추가적인 실시예에 따르면, 화합물 반도체 레이어는 적어도 하나의 2D 합성물 재료(composite material)를 포함할 수 있다. 2D 합성물 재료는 여기에서 또한 설명되는 2D 시스템들과 혼동되지 않아야 한다. 종종 또한 단일 레이어 또는 모노레이어(monolayer) 재료들로서 지칭되는, 2D 재료들은 단지 단일 원자 레이어를 포함하는 결정질 재료들이다. 이러한 모노레이어들 중 여러개는 차례로 쌓아져 적층될 수 있다. 2D 재료들은 자신들이 단결정 방식으로 증착되거나 또는 구현되는 특성을 가진다. 특이한 특성들에 기인하여, 2D 재료들은 광범위한 (기본) 연구의 주제가 된다. 일반적으로, 2D 재료들은 상이한 엘리먼트들의 2-차원 동소체(allotrope)들로서 또는, 소위 2D 합성물 재료인, 공유 결합(covalent bond)을 갖는 상이한 엘리먼트들의 합성물들로서 간주될 수 있다. 동소체 2D 재료의 알려진 대표적 물질은, 예를 들어, 그래핀(graphene)이다. 2D 합성물 재료들에 대한 비-제한적이고 비-한정적인 예들로서, 그래핀, 보로니트렌(boronitrene), 게르마늄 인산염(germanium phosphide) 및 황화 몰리브덴(IV)(molybdenum (IV) sulfide)이 언급될 수 있다. 다음에서는, 특히 상이한 엘리먼트들의 화합물들, 즉, 2D 합성물 재료들 및 특히 여기에서 화합물 반도체들이 고려될 것이다. 3D 시스템들에서 2D 재료들의 효율적인 집적은 여전히 어려운 난제일뿐만 아니라 시스템의 전체 성능 및 회로 설계에서 있어 제한 요소이다.
추가적인 실시예에 따르면, 화합물 반도체 레이어는 전이 금속 디칼코제나이드(transition metal dichalcogenide)들의 그룹의 적어도 하나의 재료를 포함할 수 있다. 전이 금속 디칼코제나이드들은 또한 TMD들로서 지칭된다. TMD들은 보통 3 원자 평면들로서 구조화되고 주로 두 개의 상이한 원자 종류들, 즉, 하나의 금속 및 두 개의 칼코제나이드들을 포함한다. 또한 TMD 모노레이어들로서 지칭되는, 전이 금속 디칼코제나이드들은 타입 MX2의 원자 얇기 반도체(atomic thin semiconductor)들이고, 여기서 M은 전이 금속 원자(예를 들어, Mo, W 등)를 지칭하고 X는 칼코제나이드 원자(예를 들어, S, Se 또는 Te)를 지칭한다. 여기에서, 통상적으로, M개의 원자들의 하나의 레이어가 X개의 원자들의 두 개의 레이어들 사이에 배치된다. 이러한 배치들은 2D 재료들의 상위 그룹의 일부이다. MoS2, WS2, MoSe2, WSe2, MoTe2와 같은, TMD 모노레이어들은 본 발명의 화합물 반도체 레이어에서 화합물 반도체들로서 사용하기 위해 이들을 특징지우는 다이렉트 밴드 갭(direct band gap)을 가진다.
추가적인 실시예에 따르면, 화합물 반도체 레이어는 이황화 몰리브덴 MoS2를 포함할 수 있다. 이황화 몰리브덴의 전기적 특성들에 기인하여, 이황화 몰리브덴은 본 발명의 화합물 반도체 레이어에서 화합물 반도체로서 특히 적합하다. 추가적으로, MoS2 모노레이어는 단지 6.5 Å의 두께를 가지며, 이는 이황화 몰리브덴이 수직 채널 개구 내로 집적되기에 특히 적합한 이유이다.
추가적인 실시예에 따르면, 화합물 반도체 레이어는 증착에 의해 전기적으로 전도성 레이어 상에 배치될 수 있다. 여기에서, 화합물 반도체 레이어는 전기적으로 전도성 레이어, 예를 들어, 금속화 레이어 상에 직접 증착될 수 있다. 화합물 반도체 재료의 증착은 전기적으로 전도성 레이어 상에 화합물 반도체 레이어를 배치하기 위한 간단하고 상대적으로 비용-효율적인 옵션을 제공한다.
추가적인 실시예에 따르면, 화합물 반도체 레이어는 화학 전환(chemical conversion)에 의해 전기적으로 전도성 레이어의 적어도 일부로 형성될 수 있다. 대안적으로 또는 추가적으로, 화합물 반도체 레이어는 화학 전환에 의해 전기적으로 전도성 레이어 상에 증착되는 추가적인 레이어(예를 들어, 금속화 레이어)의 적어도 일부로 형성될 수 있다. 화학 전환은 위에서-언급된 증착 방법들과 상이한 신규한 방법을 의미한다. 화학 전환에서, 출력 레이어의 부분들은 화학 반응들에 의해 화합물 반도체 레이어로 전환된다. 전기적으로 전도성 레이어 또는 추가적인 레이어가 출력 레이어로서 사용될 수 있다. 출력 레이어는 바람직하게는 금속화 레이어이고 특히, 몰리브덴과 같은, 전이 금속이다. 출력 레이어는 황과 같은 적절한 반응 협동자들에 의해 전환될 수 있다. 이러한 화학 전환에서, 화합물 반도체 레이어는 TMD 모노레이어, 이러한 경우에 MoS2를 포함하는 2D 재료로부터 기인한다.
추가적인 실시예에 따르면, 레이어 스택은 수직 채널 개구 내에 그리고 수직 채널 개구의 연장 방향을 따라서 배치되는 제 2 화합물 반도체 레이어를 포함하고, 제 2 화합물 반도체 레이어는 화합물 반도체 레이어 상에 배치되고 화합물 반도체 레이어로 갈바닉적으로 연결된다. 여기에서, 화합물 반도체 레이어가 전기적으로 전도성 레이어 및 제 2 화합물 반도체 레이어 사이에 배치되도록, 제 2 화합물 반도체 레이어는 전기적으로 전도성 레이어 맞은편의 화합물 반도체 레이어의 측면 상에 배치된다. 이러한 배치에 의해, 예를 들어, 수직 채널 개구 내에 다이오드 구조가 생성될 수 있다.
추가적인 실시예에 따르면, 제 2 화합물 반도체 레이어는 적어도 하나의 2D 합성물 재료를 포함할 수 있다. 이에 따라, 위에서 언급된 (제 1) 화합물 반도체 레이어처럼, 제 2 화합물 반도체 레이어는, 예를 들어, 전이 금속 디칼코제나이드들의 그룹의 적어도 하나의 재료, 특히 MoS2를 포함할 수 있다.
추가적인 실시예에 따르면, 레이어 스택은 수직 채널 개구 내에 (그리고 수직 채널 개구의 연장 방향을 따라서) 배치되는 제 3 화합물 반도체 레이어를 포함하고, 제 3 화합물 반도체 레이어는 제 2 화합물 반도체 레이어 상에 배치되고 제 2 화합물 반도체 레이어로 갈바닉적으로 연결된다. 여기에서, 제 2 화합물 반도체 레이어가 화합물 반도체 레이어 및 제 3 화합물 반도체 레이어 사이에 배치되도록, 제 3 화합물 반도체 레이어는 화합물 반도체 레이어 맞은편의 제 2 화합물 반도체 레이어의 측면 상에 배치된다. 이러한 배치에 의해, 예를 들어, 수직 채널 개구 내에 트랜지스터 구조가 생성될 수 있다.
추가적인 실시예에 따르면, 제 3 화합물 반도체 레이어는 적어도 2D 합성물 재료를 포함할 수 있다. 이에 따라, 위에서 언급된 (제 1) 화합물 반도체 레이어 및/또는 제 2 화합물 반도체 레이어처럼, 제 3 화합물 반도체 레이어는, 예를 들어, 전이 금속 디칼코제나이드들의 그룹의 적어도 하나의 재료, 특히 MoS2를 포함할 수 있다.
추가적인 실시예에 따르면, 레이어 스택은 수직 채널 개구 내에 그리고 수직 채널 개구의 연장 방향을 따라서 배치되는 제 2 전기적으로 전도성 레이어를 포함하고, 제 2 전기적으로 전도성 레이어는 제 3 화합물 반도체 레이어 상에 배치되고 제 3 화합물 반도체 레이어로 갈바닉적으로 연결된다. 여기에서, 제 3 화합물 반도체 레이어가 제 2 화합물 반도체 레이어 및 제 2 전기적으로 전도성 레이어 사이에 배치되도록, 제 2 전기적으로 전도성 레이어는 제 2 화합물 반도체 레이어 맞은편의 제 3 화합물 반도체 레이어의 측면 상에 배치된다. 이러한 제 2 전기적으로 전도성 레이어는 외부로부터 컨택될 수 있고 제 2 전기적으로 전도성 레이어는 그리하여 자신의 전체 표면에 걸쳐 전하 캐리어들을 제 3 화합물 반도체 레이어로 방출할 수 있으며, 그 결과 제 2 전기적으로 전도성 레이어는 충분하게 컨택된다.
추가적인 별개의 전자 디바이스 구조가 기판의 제 1 및/또는 제 2 메인 표면 맞은편에 배치되고, 추가적인 별개의 전자 디바이스 구조가 컨택팅 부분(contacting portion)에 의해 수직 화합물 반도체 구조로, 특히 화합물 반도체 레이어로 기계적으로 그리고/또는 갈바닉적으로 연결된다는 점에서, 3-차원 전자 반도체 디바이스(3D 시스템)은 수직 화합물 반도체 구조를 이용하여 제조될 수 있다. 추가적인 별개의 전자 디바이스 구조는, 예를 들어, 평면 기술로 제조되는 2-차원 시스템 또는 추가적인 본 발명의 수직 화합물 반도체 구조일 수 있다. 이러한 방식으로 제조되는 3D 시스템은 3D 패키지 또는 3D IC일 수 있다.
또한, 본 발명은 각각의 수직 화합물 반도체 구조를 제조하기 위한 방법에 관한 것이다. 이러한 방법은 제 1 메인 표면 및 맞은편 제 2 메인 표면을 갖는 기판을 제공하는 단계뿐만 아니라 제 1 메인 표면 및 제 2 메인 표면 사이에서 기판을 통하여 완전하게 연장되는 수직 채널 개구를 구축하는 단계를 포함한다. 본 발명에 따르면, 레이어 스택은 수직 채널 개구 내에 생성된다. 이러한 레이어 스택을 생성하는 단계는 수직 채널 개구 내에 그리고 수직 채널 개구의 연장 방향을 따라서 전기적으로 전도성 레이어를 배치하는 단계뿐만 아니라 수직 채널 개구 내에 그리고 수직 채널 개구의 연장 방향을 따라서 화합물 반도체 레이어를 배치하는 단계를 포함한다. 여기에서, 화합물 반도체 레이어는 전기적으로 전도성 레이어 상에 배치되고 전기적으로 전도성 레이어로 갈바닉적으로 연결된다. 이러한 방법의 장점들과 관련하여, 각각의 장치에 관한 위에서의 기술들에 대한 참조가 이루어진다.
몇몇 실시예들은 아래에서 도면들에서 예시적으로 도시되고 아래에서 논의될 것이다.
도 1은 일 실시예에 따른 수직 화합물 반도체 구조의 도식적인 측면 단면도이다.
도 2는 일 실시예에 따른 수직 화합물 반도체 구조를 제조하기 위한 방법의 개별적인 방법 단계들을 도시하기 위한 도식적인 블록 다이어그램이다.
도 3a는 일 실시예에 따른 수직 화합물 반도체 구조의 도식적인 도식적인 측면 단면도이다.
도 3b는 도 3a의 수직 화합물 반도체 구조의 상면도이다.
도 4는 일 실시예에 따른 3-차원 전자 반도체 엘리먼트를 제조하기 위해 별개의 전자 디바이스 구조로의 연결 구조(배선 및 제어)를 갖는 수직 화합물 반도체 구조의 도식적인 측면 단면도이다.
도 5는 추가적인 실시예에 따른 3-차원 전자 반도체 엘리먼트를 제조하기 위해 별개의 전자 디바이스 구조로의 연결 구조(배선 및 제어)를 갖는 수직 화합물 반도체 구조의 도식적인 측면 단면도이다.
다음에서, 실시예들은 도면들과 관련하여 보다 상세하게 설명될 것이며, 동일하거나 또는 유사한 기능들을 갖는 엘리먼트들은 동일한 참조 번호들로 제공된다.
블록 다이어그램으로 도시되고 블록 다이어그램과 관련하여 논의되는 방법 단계들은 또한 도시되거나 또는 설명되는 순서와 다르게 수행될 수 있다. 추가적으로, 장치의 특정한 특징과 관련되는 방법 단계들은 장치의 이러한 특징과 정확하게 상호교환가능할 수 있으며, 또한 이와 반대로 마찬가지이다.
도 1은 본 발명의 수직 화합물 반도체 구조(100)의 도식적인 측면 단면도이다. 수직 화합물 반도체 구조(100)는 제 1 메인 표면(11) 및 맞은편 제 2 메인 표면(12)을 갖는 기판(10)을 포함한다.
수직 채널 개구(13)는 제 1 메인 표면(11) 및 제 2 메인 표면(12) 사이에서 기판(10)을 통하여 완전하게 연장된다. 레이어 스택(20)은 수직 채널 개구(13) 내에 배치된다.
레이어 스택(20)은 전기적으로 전도성 레이어(31)를 포함한다. 전기적으로 전도성 레이어(31)는, 예를 들어, 금속화 레이어일 수 있고 그리고 특히 전이 금속을 포함하는 레이어일 수 있다. 전기적으로 전도성 레이어(31)는 수직 채널 개구(13) 내에 배치된다. 예를 들어, 전기적으로 전도성 레이어(31)는 수직 채널 개구(13)의 측면 주변 벽 상에 배치, 예를 들어, 증착될 수 있다. 예를 들어, 기판(10)이 전기적으로 전도적이지 않을 때, 전기적으로 전도성 레이어(31)는 수직 개구(13)의 벽 상에 직접 그리고 바로 옆에 배치될 수 있다. 선택적으로, 예를 들어, 기판(10)이 전기적으로 전도성 특성들을 가질 때, 전기적으로 전도성 레이어(31) 및 수직 채널 개구(31)의 벽 사이에 아이솔레이터 레이어(isolator layer)(33)(도 3a), 예를 들어, 유전체가 제공될 수 있다. 전기적으로 전도성 레이어(31)는 수직 채널 개구(13)의 연장 방향을 따라서 연장될 수 있다. 추가적으로, 전기적으로 전도성 레이어(31)는 수직 채널 개구(13) 내에 부분적으로 또는, 도시된 바와 같이, 완전히 배치될 수 있다.
추가적으로, 레이어 스택(20)은 화합물 반도체 레이어(21)를 포함한다. 화합물 반도체 레이어(21)는 수직 채널 개구(13) 내에 배치된다. 화합물 반도체 레이어(21)는 수직 채널 개구(13)의 연장 방향을 따라 연장될 수 있다. 화합물 반도체 레이어(21)는 수직 채널 개구(13) 내에 부분적으로 또는, 도시된 바와 같이, 완전히 배치될 수 있다. 화합물 반도체 레이어(21)는 전기적으로 전도성 레이어(31) 상에 직접 그리고 바로 옆에 배치될 수 있다. 방사 방향으로, 화합물 반도체 레이어(21)는 전기적으로 전도성 레이어(31)보다는 수직 채널 개구(13)의 중심(40)에 더 가깝게 배치될 수 있다. 이는 화합물 반도체 레이어(21)가 전기적으로 전도성 레이어(31)보다 수직 채널 개구(13) 내에서 더 안쪽에 배치될 수 있음을 의미한다. 그러나, 이러한 배치가 반대인 경우도 또한 가능할 것이며, 이는 전기적으로 전도성 레이어(31)가 화합물 반도체 레이어(21)보다 더 안쪽에 배치됨을 의미한다.
화합물 반도체 레이어(21) 및 전기적으로 전도성 레이어(31)는 동일한 레이어 두께를 가질 수 있다. 그러나, 상이한 레이어 두께들도 가능하다. 예를 들어, 화합물 반도체 레이어는 전기적으로 전도성 레이어(31)보다 더 낮은 레이어 두께를 가질 수 있다. 이는 특히 전기적으로 전도성 레이어(31)가 큰 범위로 그리고 바람직하게는 완전히 화합물 반도체 레이어(21)와 컨택하도록 작용한다는 사실에 기인할 수 있다. 한편, 화합물 반도체 레이어(21)는 바람직하게는 단결정 2D 재료로서 구성될 수 있으며, 단결정 2D 재료는 단지 하나 또는 여러개(예를 들어, 2개 내지 5개)의 개별적인 원자 레이어들을 포함하고 그리하여 극히 얇다.
본 발명에 따르면, 화합물 반도체 레이어(21)는 전기적으로 전도성 레이어(31) 상에 배치되고 전기적으로 전도성 레이어(31)로 갈바닉적으로 연결되는 화합물 반도체를 포함한다. 정의에 의해, 화합물 반도체 레이어는 엘리멘탈 반도체와 구별되어야 한다. 엘리멘탈 반도체는 단일 엘리먼트, 예를 들어, 실리콘으로 이루어지며, 화합물 반도체들은 여러개의 엘리먼트들로 이루어진다.
그 이상으로, 화합물 반도체는 단결정일 때 바람직하다. 그러나, 예를 들어, 엘리멘탈 반도체 실리콘은 전기적으로 전도성 레이어 상에 단결정 방식으로 증착될 수 없으며, 그 이유는 이를 위하여 공정 동안 증착 온도가 실리콘의 용융 온도를 넘어서거나 또는 더 높게 증가되어야 하며, 이는 실제적으로 둘러싸는 부재(member)들 및 컴포넌트들의 손상을 초래하게 될 것이기 때문이다.
그러므로, 일 실시예에 따르면, 화합물 반도체 레이어(21)는 소위 2D 재료를 포함할 수 있다. 2D 재료의 보다 정확한 정의를 위하여, 위에서의 일반적인 설명 부분에 있는 단락들에 대한 참조가 이루어진다. 2D 재료는 전기적으로 전도성 레이어(31) 상에 단결정 방식으로 배치될 수 있는 특성 및 그리하여 장점을 가진다. 여기에서, 2D 재료는, 분자 레벨에서, 개개의 원자 레이어들, 소위 모노레이어들로 구성되는 레이어들을 형성한다. 2D 재료는 단일 원자 레이어를 포함할 수 있거나 또는 여러개의 원자 레이어들이 공통 2D 합성물 재료로 결합될 수 있다.
바람직하게는, 화합물 반도체 레이어(21)는 전이 금속 디칼코제나이드들의 그룹의 적어도 하나의 재료를 포함할 수 있다. 화합물 반도체 레이어(21)는, 예를 들어, 전이 금속 디칼로제나이드들의 그룹의 적어도 하나의 재료를 갖는 2D 합성물 재료를 포함할 수 있다. 전이 금속 디칼로제나이드들은 타입 MX2의 원자 얇기 반도체들이고, 여기서 M은 전이 금속 원자(예를 들어, Mo, W 등)를 지칭하고 X는 칼코제나이드 원자(예를 들어, S, Se 또는 Te)를 지칭한다. 여기에서, 통상적으로, M개의 원자들의 하나의 레이어가 X개의 원자들의 두 개의 레이어들 사이에 배치된다. 이들 중 일부는, 예를 들어, 화합물 반도체 레이어(21)에서 사용하기에 적합한 MoS2, WS2, MoSe2, WSe2, MoTe2이다.
도 2는 여기에서 설명되는 수직 화합물 반도체 구조(10)를 제조하기 위한 본 발명의 방법의 블록 다이어그램을 도시한다.
블록 201에서, 제 1 메인 표면(11) 및 맞은편 제 2 메인 표면(12)을 갖는 기판(10)이 제공된다.
블록 202에서, 제 1 메인 표면(11) 및 제 2 메인 표면(12) 사이에서 기판(10)을 통하여 완전하게 연장되는 수직 채널 개구(13)가 기판(10) 내로 구조화된다.
블록 203에서, 레이어 스택(20)은 수직 채널 개구(13) 내에 생성된다.
블록 203a에서, 레이어 스택(20)을 생성하기 위해, 제 1 단계로 전기적으로 전도성 레이어(31)가 수직 채널 개구(13) 내에 배치된다.
블록 203b에서, 레이어 스택(20)을 생성하기 위해, 제 2 단계로 적어도 하나의 화합물 반도체를 포함하는 화합물 반도체 레이어(21)가 수직 채널 개구(13) 내에 배치되며, 화합물 반도체 레이어(21)는 전기적으로 전도성 레이어(31) 상에 배치되고 전기적으로 전도성 레이어(31)로 갈바닉적으로 연결된다. 화합물 반도체 레이어(21)는 전기적으로 전도성 레이어(31) 상에 직접 또는 바로 옆에 배치될 수 있다.
단계들 203a 및 203b가 서술된 순서로 수행될 때, 이는 전기적으로 전도성 레이어(31)가 화합물 반도체 레이어(21) 및 기판(10) 사이에 배치되는 레이어 스택(20)을 도출하게 된다. 선택적으로, 아이솔레이터 레이어(33)(도 3a)가 추가적으로 기판(10) 및 전기적으로 전도성 레이어(31) 사이에 배치될 수 있다. 단계들 203a 및 203b는 또한 반대로 수행될 수 있다. 이러한 경우에, 화합물 반도체 레이어(21)가 전기적으로 전도성 레이어(31) 및 기판(10) 사이에 배치되는 레이어 스택(20)을 도출하게 될 것이다. 선택적으로, 추가적으로, 아이솔레이터 레이어(33)(도 3a)가 기판(10) 및 화합물 반도체 레이어(21) 사이에 배치될 수 있다.
일반적으로, 여기에서 설명되는 모든 방법 단계들은 또한 서술된 것과 다른 순서로 수행될 수 있음이 적용된다.
창의적으로, 화합물 반도체 레이어(21)는 전기적으로 전도성 레이어(31) 상에 두가지 상이한 방식들로 배치될 수 있다. 제 1 실시예에서, 화합물 반도체 레이어(21)는 전기적으로 전도성 레이어(31) 상에 증착될 수 있다. 예를 들어, 단결정 2D 재료들의 증착을 위한 온도들은 단결정 실리콘을 증착시키기 위한 온도들보다 상당하게 더 낮을 수 있다. 그에 의해, 공정 호환성이 보장될 수 있다.
제 2 실시예에서, 화합물 반도체 레이어(21)는 화학 전환에 의해 형성될 수 있다. 이를 위해, 전기적으로 전도성 레이어(31)의 일부는 적절한 반응 협동자들에 의해 화합물 반도체 레이어(21)로 변환되거나 또는 전환될 수 있다. 전기적으로 전도성 레이어(31)는, 예를 들어, 몰리브덴과 같은, 전이 금속들의 그룹의 재료를 포함할 수 있다. 전환을 위한 적절한 반응 협동자는 황일 수 있다. 황은 이황화 몰리브덴(molybdenum (IV) disulfide) MoS2으로 몰리브덴과 결합하며, 이는 전환 후에 2D 합성물 재료 또는 모노레이어로서 직접 제공된다.
대안적으로, 전기적으로 전도성 레이어(31)의 일부를 전환하는 대신에, 금속과 같은, 적절한 재료가 전기적으로 전도성 레이어(31) 상에 배치될 수 있다. 여기에서, 다시, 전이 금속들의 그룹의 재료가 전기적으로 전도성 레이어(31) 상에 배치될 수 있다. 적절한 반응 협동자, 예를 들어, 황을 이용하여, 이러한 추가적인 재료 레이어는 화합물 반도체 레이어(21)로 변환되거나 또는 전환될 수 있다.
증착과 비교하여 화학 전환의 장점은 전기적으로 전도성 레이어(31) 및 화합물 반도체 레이어(21)의 각각의 레이어 두께가 증착에서 보다 화학 전환에서 훨씬 더 낮을 수 있다는 점이다. 증착 동안, 화합물 반도체 레이어(21)는 추가적인 재료로서 전기적으로 전도성 레이어(31) 상에 증착되고, 즉, 레이어 스택(20)의 전체 레이어 두께는 전기적으로 전도성 레이어(31)의 레이어 두께에 그 위에 배치되는 화합물 반도체 레이어(21)의 레이어 두께를 더한 것으로 결합된다. 그러나, 화학 전환에서, 전기적으로 전도성 레이어(31)는 화합물 반도체 레이어(21)로 적어도 부분적으로 변환되거나 또는 전환된다. 여기에서, 그러므로 레이어 스택(20)의 전체 레이어 두께는 단지 원래의 전기적으로 전도성 레이어(31)의 레이어 두께로 결합된다.
도 3a 및 3b는 수직 화합물 반도체 구조(100)의 추가적인 실시예를 도시한다. 여기에서 도시되는 수직 화합물 반도체 구조(100)는 여러개의 레이어들을 가지는 레이어 스택(20)을 포함한다. 도 3a는 측면 단면도를 도시하고 도 3b는 상면도를 도시한다.
이러한 실시예에서, 레이어 스택(20)은 전기적으로 전도성 레이어(31)를 포함한다. 전기적으로 전도성 레이어(31)는, 예를 들어, 기판(10)이 비-전도성 특성들을 가질 때, 기판(10) 상에 직접 그리고 바로 옆에 배치될 수 있다. 선택적으로, 예를 들어, 기판(10)이 전도성 특성들을 가질 때, 아이솔레이터 레이어(33)(유전체)가 기판(10) 및 전기적으로 전도성 레이어(31) 사이에 배치될 수 있다.
또한, 기판 스택(20)은 수직 채널 개구(13) 내에 그리고 수직 채널 개구(13)의 연장 방향(22)을 따라서 배치되는 제 2 화합물 반도체 레이어(22)를 포함할 수 있다. 제 2 화합물 반도체 레이어(22)는, 또한 여러개의 레이어들을 갖는 레이어 스택(20)에서 제 1 화합물 반도체 레이어(21)로서 지칭될 수 있는, 위에서-설명된 화합물 반도체 레이어(21) 상에 배치될 수 있고, 화합물 반도체 레이어(21)로 갈바닉적으로 연결될 수 있다.
여기에서, 제 2 화합물 반도체 레이어(22)는 전기적으로 전도성 레이어(31) 맞은편의 제 1 화합물 반도체 레이어(21)의 측면 상에 배치될 수 있으며, 그 결과 제 1 화합물 반도체 레이어(21)는 전기적으로 전도성 레이어(31) 및 제 2 화합물 반도체 레이어(22) 사이에 배치된다. 그에 따라, 제 1 화합물 반도체 레이어(21)는 제 2 화합물 반도체 레이어(22)보다 수직 채널 개구(13) 내에서 더 바깥쪽에 방사방향으로 배치될 수 있다. 또한, 전기적으로 전도성 레이어(31)는 제 2 화합물 반도체 레이어(22)뿐만 아니라 제 1 화합물 반도체 레이어(21)보다 수직 채널 개구(13) 내에서 더 바깥쪽에 방사방향으로 배치될 수 있다. 제 2 화합물 반도체 레이어(22)는 제 1 화합물 반도체 레이어(21) 상에 직접 그리고 바로 옆에 배치될 수 있다.
제 2 화합물 반도체 레이어(22)는 또한 제 1 화합물 반도체 레이어(21)와 관련하여 위에서 설명된 재료들 중 하나, 예를 들어, 2D 합성물 재료 및 특히 MoS2와 같은 전이 금속 디칼로제나이드들의 그룹의 재료를 포함할 수 있다. 제 1 화합물 반도체 레이어(21)와 관련하여 위에서 설명된 바와 같이, 제 2 화합물 반도체 레이어(22)는 또한 증착에 의해서 또는 화학 전환에 의해서 제 1 화합물 반도체 레이어(21) 상에 배치될 수 있다. 화학 전환을 위해, 예를 들어, 금속 또는 전이 금속과 같은, 적절한 부가 재료가 제 1 화합물 반도체 레이어(21) 상에 전-증착(pre-deposit)될 수 있으며, 그 다음에 제 1 화합물 반도체 레이어(21)는 화학 전환에 의해 제 2 화합물 반도체 레이어(22)로 변환되거나 또는 전환될 수 있다.
도 3a 및 3b에서 추가적인 레이어들이 도시된다. 레이어 스택(20)이 적어도 제 1 화합물 반도체 레이어(21) 및 제 2 화합물 반도체 레이어(22)를 포함하는 한, 본 발명의 수직 화합물 반도체 구조(100)는 수직 채널 개구(13) 내에 배치되는 다이오드 구조로서 구현될 수 있다.
또한, 기판 스택(20)은 수직 채널 개구(13) 내에 그리고 수직 채널 개구(13)의 연장 방향을 따라서 배치되는 제 3 화합물 반도체 레이어(23)를 포함할 수 있다. 제 3 화합물 반도체 레이어(23)는 위에서-설명된 제 2 화합물 반도체 레이어(22) 상에 배치될 수 있고 제 2 화합물 반도체 레이어(22)로 갈바닉적으로 연결될 수 있다.
여기에서, 제 3 화합물 반도체 레이어(23)는 제 1 화합물 반도체 레이어(21) 맞은편의 제 2 화합물 반도체 레이어(22)의 측면 상에 배치될 수 있으며, 그 결과 제 2 화합물 반도체 레이어(21)는 제 1 화합물 반도체 레이어(21) 및 및 제 3 화합물 반도체 레이어(23) 사이에 배치된다. 그에 따라, 제 2 화합물 반도체 레이어(22)는 제 3 화합물 반도체 레이어(23)보다 수직 채널 개구(13) 내에서 더 바깥쪽에 방사방향으로 배치될 수 있다. 또한, 제 1 화합물 반도체 레이어(21)는 제 3 화합물 반도체 레이어(23)뿐만 아니라 제 2 화합물 반도체 레이어(22)보다 수직 채널 개구(13) 내에서 더 바깥쪽에 방사방향으로 배치될 수 있다. 제 3 화합물 반도체 레이어(23)는 제 2 화합물 반도체 레이어(22) 상에 직접 그리고 바로 옆에 배치될 수 있다.
제 3 화합물 반도체 레이어(23)는 또한 제 1 화합물 반도체 레이어(21)와 관련하여 위에서 설명된 재료들 중 하나, 예를 들어, 2D 합성물 재료 및 특히 MoS2와 같은 전이 금속 디칼로제나이드들의 그룹의 재료를 포함할 수 있다. 제 1 화합물 반도체 레이어(21)와 관련하여 위에서 설명된 바와 같이, 제 3 화합물 반도체 레이어(23)는 또한 증착에 의해서 또는 화학 전환에 의해서 제 2 화합물 반도체 레이어(22) 상에 배치될 수 있다. 화학 전환를 위해, 예를 들어, 금속 또는 전이 금속과 같은, 적절한 부가 재료가 제 2 화합물 반도체 레이어(22) 상에 전-증착될 수 있으며, 그 다음에 제 2 화합물 반도체 레이어(22)는 화학 전환에 의해 제 3 화합물 반도체 레이어(23)로 변환되거나 또는 전환될 수 있다.
레이어 스택(20)이 도 3a 및 3b에 도시된 화합물 반도체 레이어들, 즉, 제 1 화합물 반도체 레이어(21), 제 2 화합물 반도체 레이어(22) 및 제 3 화합물 반도체 레이어(23)를 포함하는 한, 본 발명의 수직 화합물 반도체 레이어 구조(100)는 수직 채널 개구(13) 내에 배치되는 트랜지스터 구조로서 구현될 수 있다. 보다 정확하게는, 이것은 수직 다이폴라 트랜지스터이다.
도 3a 및 3b에서 보여지는 바와 같이, 전기적으로 전도성 레이어(31) 및 그 위에 배치된 제 1 화합물 반도체 레이어(21)는 기본적으로 실린더-형상 채널 개구(13)의 연장 방향을 따라서 연장될 수 있다. 이에 따라 이것은, 위에서-설명된 제 2 및 제 3 화합물 반도체 레이어들(22, 23)와 같은, 수직 채널 개구(13) 내에 배치되는 모든 레이어들로 적용된다.
수직 채널 개구(13) 내에 배치되는 전체 레이어 스택(20) 또는 레이어들(21, 22, 23, 31, 32) 중 하나 또는 여러개는 수직 방향으로 기판(10)의 제 1 메인 표면(11) 및 기판(10)의 제 2 메인 표면(12) 사이에서 완전히 연장될 수 있다. 레이어 스택(20)의 하나 또는 여러개의 레이어들이 수직 방향으로 기판(10)의 제 1 메인 표면(11) 및 기판(10)의 제 2 메인 표면(12) 사이에서 단지 부분적으로 연장되는 것도 또한 가능하다.
수직 채널 개구(13) 내에 배치되는 레이어들(21, 22, 23, 31, 32) 각각은 속이 빈(hollow) 실린더의 형태로 구성될 수 있다. 그리하여, 도 3b에서 도시되는 상면도에서 보여질 수 있는 바와 같이, 레이어 스택(20)은 방사 방향으로 서로 내에 적층될 수 있는 속이 빈 실리더 형상으로 구성되는 여러개의 레이어들(21, 22, 23, 31, 32)을 포함한다.
적어도 방사 방향으로 레이어 스택(20)의 최외측 레이어(이러한 예에서, 아이솔레이터 레이어(33))는 실린더-형상 수직 채널 개구(13)의 측면 주변 벽 상에 직접 그리고 바로 옆에 배치될 수 있다. 그 다음에 추가적인 레이어들이 채널 개구(13)의 중심(40)을 향하여 안쪽으로 방사 방향으로 차례대로 따를 수 있다.
이것은 레이어 스택(20)이 제 1 레이어로서 속이 빈 실린더 형상으로 구성되는 전기적으로 전도성 레이어(31)를 포함할 수 있음을 의미한다. 제 2 레이어로서, 레이어 스택(20)은 방사 방향으로 속이 빈 실린더 형상으로 구성되는 전기적으로 전도성 레이어(31) 내에 배치되는 속이 빈 실린더 형상으로 구성되는 제 1 화합물 반도체 레이어(21)를 포함할 수 있다. 제 3 레이어로서, 레이어 스택(20)은 방사 방향으로 속이 빈 실린더 형상으로 구성되는 제 1 화합물 반도체 레이어(21) 내에 배치되는 속이 빈 실린더 형상으로 구성되는 제 2 화합물 반도체 레이어(22)를 포함할 수 있다. 제 4 레이어로서, 레이어 스택(20)은 방사 방향으로 속이 빈 실린더 형상으로 구성되는 제 2 화합물 반도체 레이어(22) 내에 배치되는 속이 빈 실린더 형상으로 구성되는 제 3 화합물 반도체 레이어(23)를 포함할 수 있다.
추가적인 레이어들, 예를 들어, 금속화 레이어들이 개개의 레이어들(21, 22, 23, 31, 32) 사이에 배치되는 것이 또한 가능하다.
그리하여, 전체 레이어 스택(20)은 하나 또는 여러개의 레이어들을 포함하는 속이 빈 실린더 형태로 구성될 수 있으며, 그 결과 채널 개구(13)의 원래의 직경 D(도 3a)는 레이어 스택(20)의 (방사 방향으로 측정되는) 레이어 두께만큼 감소된다. 레이어 스택(20)을 포함하는 채널 개구(13)의 감소된 직경은 참조 부호 d에 의해 표시된다.
그러므로, 레이어 스택(20)은 수직 레이어 스택으로 지칭될 수 있다. 레이어 스택(20)은 방사 방향으로 서로 안쪽에 적층될 수 있는 여러개의 레이어들을 포함한다. 여기에서, 전체 레이어 스택(20)은 수직 채널 개구(13)와 관련하여 축방향으로, 즉, 수직 채널 개구(13)의 연장 방향으로 연장된다.
위에서 언급된 바와 같이, 본 발명의 수직 화합물 반도체 구조(100)는 수직 채널 개구(13) 내에 배치되는 다이오드 구조 또는 트랜지스터 구조로서 구현될 수 있다.
도 4는 트랜지스터로서 구성되는 본 발명의 수직 화합물 반도체 구조(100)의 일 실시예를 도시한다. 이것은 수직 바이폴라 트랜지스터일 수 있다. 이러한 실시예는 기본적으로 도 3a 및 3b와 관련하여 위에서 논의된 실시예와 대응하며, 이는 다음에서 오직 차이점들만이 논의되는 이유이다.
제 1, 제 2 및 제 3 화합물 반도체 레이어들(21, 22, 23) 각각은 개별적으로 컨택될 수 있다. 도 4에 도시된 실시예에서, 제 2 화합물 반도체 레이어(22) 및 제 3 화합물 반도체 레이어(23)는, 예를 들어, 직접 연결되는 전기적 전도체들(42, 43) 또는 리드(lead)들에 의해 직접 컨택될 수 있다.
제 1 화합물 반도체 레이어(21)는, 예를 들어, 전기적으로 전도성 레이어(31)를 통해, 예를 들어, 간접적으로 컨택될 수 있다. 이러한 경우에, 제 1 화합물 반도체 레이어(21)는 컨택리스(contactless) 방식으로 구성될 수 있으며, 즉, 제 1 화합물 반도체 레이어(21)는 직접 컨택 또는 연결을 가지지 않는다. 그러나, 전기적으로 전도성 레이어(31)는, 예를 들어, 직접 연결된 전기적 전도체(41)에 의해 직접 컨택될 수 있다. 그리하여, 전기적으로 전도성 레이어(31)가 컨택되고 자신의 전하 캐리어들을 큰 표면에 걸쳐, 바람직하게는 충분하게, 제 1 화합물 반도체 레이어(21)로 방출한다. 그러므로, 전기적으로 전도성 레이어(31)는 또한 컨택리스 화합물 반도체 레이어(21)를 연결시키기 위한 연결 레이어로 지칭될 수 있다.
서로 내에 배치되는 3개의 화합물 반도체 레이어들(21, 22, 23)은 트랜지스터 구조를 구현하기 위해 3개의 교번하는(alternating) pn 정션들을 형성할 수 있다. 연결 타입에 따라서, 예를 들어, 제 1 화합물 반도체 레이어(21)는 수직 바이폴라 트랜지스터(100)의 이미터 레이어를 제공할 수 있다. 제 2 화합물 반도체 레이어(22)는 수직 바이폴라 트랜지스터(100)의 베이스 레이어를 제공할 수 있다. 제 3 화합물 반도체 레이어(23)는 수직 바이폴라 트랜지스터(100)의 컬렉터 레이어를 제공할 수 있다. 이미터 레이어 및 컬렉터 레이어는 또한 상호교체가능할 수 있다. 통상적으로, 이미터 레이어는 베이스 레이어보다 더 높은 전하 캐리어 밀도를 가질 것이고, 베이스 레이어는 다시 컬렉터 레이어보다 더 높은 전하 캐리어 밀도를 가질 것이다.
도 4에서, 트랜지스터 구조로서 구성되는 본 발명의 수직 화합물 반도체 구조(100)는 3D 시스템(1000)의 일부로서 도시된다. 이를 위해, 본 발명의 수직 화합물 반도체 구조(100)는 수직 방향으로 추가적인 별개의 전자 디바이스 구조(101)로 연결된다. 여기에서, 3D 반도체 디바이스(1000)에 배치되는 디바이스 구조들(100, 101)을 갈바닉적으로 연결시키기 위해 수직 채널 개구(13)는 수직 비아로서 동작할 수 있다.
도시된 바와 같이, 추가적인 별개의 전자 디바이스 구조(101)는 기판(10)의 제 2 메인 표면(12) 맞은편에 배치될 수 있다. 대안적으로 또는 추가적으로, 추가적인 별개의 전자 디바이스 구조(101) 또는 또다른 (미도시된) 추가적인 별개의 전자 디바이스 구조가 기판(10)의 제 1 메인 표면(11) 맞은편에 배치될 수 있다.
도 4에서, 기판(10)의 제 2 메인 표면(12) 맞은편에 예시적으로 배치되는 추가적인 별개의 전자 디바이스 구조(101) 자체는 여기에서 설명되는 본 발명의 수직 화합물 반도체 구조(100)일 수 있다. 대안적으로, 추가적인 별개의 전자 디바이스 구조(101)는 도 4에 도시된 바와 같이 평면 기술로 제조되는 2D 시스템일 수 있다. 추가적인 별개의 전자 디바이스 구조(101)는, 예를 들어, IC일 수 있으며, IC는 다시 3D IC를 형성하기 위해 본 발명의 수직 화합물 반도체 구조(100)의 회로 구조들과 협동한다. 대안적으로, 추가적인 별개의 전자 디바이스 구조(101)는, 본 발명의 수직 화합물 반도체 구조(100)와 함께 3D 패키지를 형성하는 칩과 같은, 별개의 디바이스를 포함할 수 있다.
본 발명의 수직 화합물 반도체 구조(100) 및 추가적인 별개의 전자 디바이스 구조(101)는 갈바닉적으로 그리고 가능하게는 컨택팅 부분(110)에 의해 또한 기계적으로 서로 연결될 수 있다. 이러한 연결은, 예를 들어, 소위 인터메탈릭 화합물(IMC) 연결 방법에 의해 구현될 수 있다. 컨택팅 부분(110)은, 예를 들어, 하나 또는 여러개의 금속 패드들(111a)을 포함할 수 있다. 추가적인 별개의 전자 디바이스 구조(101) 자체는 또한 하나 또는 여러개의 금속 패드들(111b)을 포함할 수 있다. 컨택 패드들(112)은 금속 패드들(111a, 111b)을 서로 갈바닉적으로 그리고/또는 기계적으로 연결시키기 위해 금속 패드들(111a, 111b) 사이에 배치될 수 있다. 금속 패드들(111a, 111b)은, 예를 들어, 구리를 포함할 수 있고, 컨택 패드들(112)은, 예를 들어, 구리 및/또는 주석을 포함할 수 있다.
도 4에서 보여질 수 있는 바와 같이, 추가적인 별개의 전자 디바이스 구조(101)는, 예를 들어, 집적된 금속화 레이어들(114)을 가지는 기판(113)을 포함할 수 있다. 금속화 레이어들(114)은 컨택팅 부분(110)에 의해 본 발명의 수직 화합물 반도체 구조(100)로 그리고 특히 화합물 반도체 레이어(21)로 갈바닉적으로 연결될 수 있다.
도 4에 도시된 실시예에서, 컨택팅 부분(110)은 기판(10)의 제 2 메인 표면(12) 및 추가적인 별개의 전자 디바이스 구조(101) 사이에 배치된다. 대안적으로 또는 추가적으로, 추가적인 별개의 전자 디바이스 구조(101) 또는 또다른 추가적인 별개의 전자 디바이스 구조(미도시)가 적절한 컨택팅 부분(110)에 의해 기판(10)의 제 1 메인 표면(11) 맞은편에 배치되는 것이 가능하다. 이러한 경우에, 본 발명의 수직 화합물 반도체 구조(100)는 두 개의 추가적인 별개의 전자 디바이스 구조들 사이에 배치될 것이며, 그 결과로서 3-차원 전자 반도체 디바이스(1000)(예를 들어, 3D IC 또는 3D 패키지)가 형성된다.
도 5는 3-차원 전자 반도체 디바이스(1000)의 일부로서 본 발명의 수직 화합물 반도체 구조(100)의 추가적인 실시예를 도시한다. 이러한 실시예는 기본적으로 도 4와 관련하여 위에서 논의된 실시예와 대응되며, 이는 아래에서 단지 차이점들만이 논의되는 이유이다.
도 5에 도시되는 실시예에서, 레이어 스택(20)은 제 2 전기적으로 전도성 레이어(32)를 포함한다. 제 2 전기적으로 전도성 레이어(32)는 수직 채널 개구(13) 내에 그리고 수직 채널 개구(13)의 연장 방향을 따라서 배치된다. 이러한 제 2 전기적으로 전도성 레이어(32)에 대하여, 도 3a 및 3b에서 논의된 레이어들과 관련하여 설명된 모든 내용들이 그에 따라 적용된다.
제 2 전기적으로 전도성 레이어(32)는 제 3 화합물 반도체 레이어(23) 상에 배치되고 제 3 화합물 반도체 레이어(23)로 갈바닉적으로 연결될 수 있다. 제 2 전기적으로 전도성 레이어(32)는 제 2 화합물 반도체 레이어(22) 맞은편의 제 3 화합물 반도체 레이어(23)의 측면 상에 배치될 수 있으며 방사방향 내측 레이어를 형성할 수 있다. 이것은 제 2 전기적으로 전도성 레이어(32)가 레이어 스택(20)의 최내측 레이어, 즉, 방사 방향으로 채널 개구(13)의 중심(40)에 가장 가까운 레이어를 형성할 수 있음을 의미한다. 이러한 배치에서, 그에 따라, 제 2 전기적으로 전도성 레이어(32)는 제 2 화합물 반도체 레이어(22) 맞은편의 제 3 화합물 반도체 레이어(23)의 측면 상에 배치되어, 그 결과 제 3 화합물 반도체 레이어(23)는 제 2 화합물 반도체 레이어(22) 및 제 2 전기적으로 전도성 레이어(32) 사이에 배치된다.
제 2 전기적으로 전도성 레이어(32)는 제 3 화합물 반도체 레이어(23)의 완전한 컨택팅을 가능하게 한다. 그러므로, 제 2 전기적으로 전도성 레이어(32)는 또한 제 3 화합물 반도체 레이어(23)를 연결시키기 위한 연결 레이어로 지칭될 수 있다. 이것은 제 2 화합물 반도체 레이어(22)뿐만 아니라 제 1 화합물 반도체 레이어(21)가, 예를 들어, 전기적 전도체들(41, 42)에 의해 여전히 직접 컨택될 것임을 의미한다. 그러나, 제 3 화합물 반도체 레이어(23)는 직접 컨택되지 않을 것이다. 대신에, 제 2 전기적으로 전도성 레이어(32)는, 예를 들어, 전기적 전도체(44)에 의해 직접 컨택될 수 있고, 제 3 화합물 반도체 레이어(23)는 다시 제 2 전기적으로 전도성 레이어(32)를 통해 간접적으로 컨택될 수 있다.
위에서의 설명은 도 5에 도시된 3개의 화합물 반도체 레이어들(21, 22, 23)을 가지는 트랜지스터 구조의 경우에 적용된다. 본 발명의 화합물 반도체 구조(100)가 2개의 화합물 반도체 레이어들(21, 22)을 포함하는 다이오드 구조로서 구성되는 한, 모든 위의 설명들은 그에 따라 적용되며, 제 2 화합물 반도체 레이어(22)는 위에서-설명된 제 3 화합물 반도체 레이어(23)를 대체할 것이다. 이것은 그에 따라 제 2 전기적으로 전도성 레이어(32)가 제 2 화합물 반도체 레이어(22) 상에 배치될 수 있음을 의미한다.
제 2 전기적으로 전도성 레이어(32)는 제 2 화합물 반도체 레이어(22) 상에 그리고 제 3 화합물 반도체 레이어(23) 상에 각각 직접 그리고 바로 옆에 배치될 수 있다.
위의 양상들이 본 발명의 수직 화합물 반도체 구조(100)의 맥락에서 설명되었더라도, 이러한 양상들이 또한 본 발명의 수직 화합물 반도체 구조(100)를 제조하기 위한 각각의 방법에 대한 설명을 나타냄은 자명하며, 그 결과 장치의 블록 또는 디바이스는 또한 각각의 방법 단계 또는 방법 단계의 특징으로서 간주될 수 있다. 유사하게, 방법 단계의 맥락에서 또는 방법 단계로서 설명되는 양상들은 또한 각각의 장치의 각각의 블록 또는 세부사항 또는 특징에 대한 설명을 나타낸다.
다음에서, 본 발명은 다시 간결하게 요약될 것이다:
본 발명은, 특히, 3-차원 전자 시스템들(1000) 및 특히 3-차원 집적 회로들을 제조하기 위한 방법에 관한 것이다. 3-차원 집적은 디바이스들의 (전기적 그리고 기계적) 수직 연결을 의미한다. 3-차원 집적 전자 시스템(1000)의 장점들은, 특히, 2-차원 시스템들(평면 기술)과 비교하여 획득될 수 있는 (더 짧은 전도 경로들에 기인하는) 더 높은 팩킹 밀도들 및 스위칭 속도들이다.
본 발명의 방법은 하나의 기판(10)의 기판 비아들(13)에 있는 수직 화합물 반도체들(21, 22, 23)의 다른 기판의 디바이스들(101)과의 3-차원 연결을 구현하고 그리하여 3-차원 집적 디바이스 시스템들(1000)의 상당한 집적 밀도 증가를 가능하게 한다. 기판(10)과 관련하여, 기판 비아들(13)은 전기적으로 절연된 비아들(TSV-스루 기판 비아)일 수 있다.
본 발명은, 특히, 3-차원 전자 시스템들(1000)을 제조하기 위한 방법에 관한 것이며, 여기서, 먼저, 기판(10)과 관련하여 전기적으로 절연시키는 선택적인 레이어(33)를 가지는 수직 채널 개구(13)가 기판(10) 내에 생성된다. 그 다음에, 전기적으로 전도성 레이어(31)가 채널 개구(13)의 수직 측벽에 생성될 수 있다. 이것에 후속하여, 전기적으로 전도성 방식으로 전기적으로 전도성 레이어(31)로 연결되는 제 1 반도체 레이어(21)를 생성하는 단계, 전기적으로 전도성 방식으로 제 1 반도체 레이어(21)로 연결되는 제 2 반도체 레이어(22)를 생성하는 단계 및 전기적으로 전도성 방식으로 제 2 반도체 레이어(22)로 연결되는 제 3 반도체 레이어(23)를 생성하는 단계가 이어지며, 반도체 레이어들(21, 22, 23) 중 적어도 하나는 화합물 반도체로서 구성된다.
바닥 기판/디바이스(101)로의 전기적으로 전도성 그리고, 일반론을 제외함이 없이, 기계적 연결은 구조(110)를 통해서 구현될 수 있으며, 여기에서, 일반론을 제외함이 없이, 이러한 연결은 인터메탈릭 화합물(IMC) 연결 방법들에 의해서 생성될 수 있다.
그리하여, 본 발명의 방법은 하나의 기판(10)의 기판 비아들(13)에 있는 수직 화합물 반도체들(100)의 다른 기판의 디바이스들(101)과의 3-차원 연결을 구현하고 그리하여 높은 밀도의 집적 디바이스 시스템들(1000)을 가능하게 한다.
본 발명의 일 양상에 따르면, 적어도 두 개의 전기적 컴포넌트들을 연결시키기 위한 방법이 제안되며, 상기 방법은:
기판(10)을 제공하는 단계,
기판(10)을 통해서 수직 채널 개구(13)를 생성하는 단계,
기판(10)과 관련하여 전기적으로 절연시키는 레이어(33)를 수직 채널 개구(13)의 수직 측벽 상에 생성하는 단계,
전기적으로 절연 레이어(33) 상에 전기적으로 전도성 레이어(31)를 생성하는 단계,
전기적으로 전도성 방식으로 전기적으로 전도성 레이어(31)로 연결되는 제 1 반도체 레이어(21)를 생성하는 단계,
전기적으로 전도성 방식으로 제 1 반도체 레이어(21)로 연결되는 제 2 반도체 레이어(22)를 생성하는 단계,
전기적으로 전도성 방식으로 제 2 반도체 레이어(22)로 연결되는 제 3 반도체 레이어(23)를 생성하는 단계, 및
전기적으로 전도성 방식으로 레이어 스택(20)을 적어도 하나의 디바이스 구조(101)로 연결시키기 위한 장치들(110)을 생성하는 단계를 포함하고,
반도체 레이어들(21, 22 또는 23) 중 적어도 하나는 화합물 반도체 레이어로서 구성된다.
추가적인 양상에 따르면, 화합물 반도체 레이어들(21, 22, 23) 중 적어도 하나는 증착에 의해 생성된다.
추가적인 양상에 따르면, 화합물 반도체 레이어들(21, 22, 23) 중 적어도 하나는 화학 전환에 의해 로컬하게 생성된다.
추가적인 양상에 따르면, 추가적으로, 전기적으로 전도성 방식으로 제 3 반도체 레이어(23)로 연결되는 전기적으로 전도성 레이어(32)가 생성된다.
또한, 수직 화합물 반도체 구조(100)가 제안되고, 다음에서 마이크로전자 연결 디바이스로 또한 지칭되며, 상기 수직 화합물 반도체 구조(100)는:
기판(10),
기판(10)을 통한 수직 채널 개구(13),
기판(10)과 관련하여 전기적으로 절연시키는 수직 채널 개구(13)의 수직 측벽 상의 레이어(33),
전기적으로 절연 레이어(33) 상의 전기적으로 전도성 레이어(31),
전기적으로 전도성 방식으로 전기적으로 전도성 레이어(31)로 연결되는 제 1 반도체 레이어(21),
전기적으로 전도성 방식으로 제 1 반도체 레이어(21)로 연결되는 제 2 반도체 레이어(22),
전기적으로 전도성 방식으로 제 2 반도체 레이어(22)로 연결되는 제 3 반도체 레이어(23),
전기적으로 전도성 방식으로 레이어 스택(20)을 적어도 하나의 디바이스 구조(101)로 연결시키기 위한 장치들(110)을 포함하고,
반도체 레이어들(21, 22 또는 23) 중 적어도 하나는 화합물 반도체 레이어로서 구성된다.
위에서 설명된 실시예들은 본 발명의 원리들에 대한 단지 예시들이다. 여기에서 설명되는 배치들 및 세부사항들의 수정들 및 변경들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것임을 이해해야 할 것이다. 그러므로, 본 발명은 첨부된 특허 청구항들의 범위에 의해서만 한정되고 여기에서 실시예들의 서술 및 설명에 의해 제시되는 특정한 세부사항들에 의해 한정되지 않도록 의도된다.

Claims (26)

  1. 적어도 하나의 화합물 반도체를 포함하는 수직 반도체 디바이스 구조(vertical semiconductor device structure)(100)로서,
    제 1 메인 표면(11) 및 맞은편(opposite) 제 2 메인 표면(12)을 갖는 기판(10);
    상기 제 1 메인 표면(11) 및 상기 제 2 메인 표면(12) 사이에서 상기 기판(10)을 통하여 완전하게 연장되는 수직 채널 개구(vertical channel opening)(13);
    상기 수직 채널 개구(13) 내에 배치되는 레이어 스택(layer stack)(20)을 포함하고, 상기 레이어 스택(20)은 방사 방향으로 서로 내에 적층되는 여러개의 레이어들(21, 22, 31)을 포함하고, 상기 레이어들(21, 22, 31) 각각은 속이 빈(hollow) 실린더 형태로 구성되고,
    상기 레이어 스택(20)은,
    속이 빈 실린더 형태로 구성되고 상기 수직 채널 개구(13) 내에 배치되는 전기적으로 전도성 레이어(31),
    속이 빈 실린더 형태로 구성되고 상기 수직 채널 개구(13) 내에 배치되는 제 1 화합물 반도체 레이어(21), 및
    속이 빈 실린더 형태로 구성되고 상기 수직 채널 개구(13) 내에 배치되는 제 2 화합물 반도체 레이어(22)를 포함하고,
    상기 제 1 화합물 반도체 레이어(21)는 상기 전기적으로 전도성 레이어(31) 상에 배치되고 상기 전기적으로 전도성 레이어(31)로 갈바닉적으로(galvanically) 연결되는 화합물 반도체를 포함하고, 상기 제 1 화합물 반도체 레이어(21)는 방사 방향으로 상기 전기적으로 전도성 레이어(31) 내에 배치되며,
    상기 제 2 화합물 반도체 레이어(22)는 상기 제 1 화합물 반도체 레이어(21) 상에 배치되고 상기 제 1 화합물 반도체 레이어(21)로 갈바닉적으로 연결되며, 상기 제 1 화합물 반도체 레이어(21)가 상기 전기적으로 전도성 레이어(31) 및 상기 제 2 화합물 반도체 레이어(22) 사이에 배치되도록, 상기 제 2 화합물 반도체 레이어(22)는 상기 전기적으로 전도성 레이어(31) 맞은편의 상기 제 1 화합물 반도체 레이어(21)의 측면 상에 배치되는,
    수직 반도체 디바이스 구조.
  2. 제 1 항에 있어서,
    상기 제 1 화합물 반도체 레이어(21)는 단결정(monocrystalline) 화합물 반도체를 포함하는, 수직 반도체 디바이스 구조.
  3. 제 1 항에 있어서,
    상기 제 1 화합물 반도체 레이어(21)는 적어도 하나의 2D 합성물 재료(composite material)를 포함하는, 수직 반도체 디바이스 구조.
  4. 제 1 항에 있어서,
    상기 제 1 화합물 반도체 레이어(21)는 전이 금속들의 그룹 및 칼코제나이드(chalcogenide)들의 그룹의 적어도 하나의 엘리먼트 조합을 포함하는, 수직 반도체 디바이스 구조.
  5. 제 1 항에 있어서,
    상기 전기적으로 전도성 레이어(31)가 상기 수직 채널 개구(13) 내에 상기 기판(10) 상에 직접(directly) 그리고 바로 옆에(immediately) 배치되거나, 또는
    아이솔레이터 레이어(33)가 상기 수직 채널 개구(13) 내에 상기 전기적으로 전도성 레이어(31) 및 상기 기판(10) 사이에 배치되는, 수직 반도체 디바이스 구조.
  6. 제 1 항에 있어서,
    상기 제 1 화합물 반도체 레이어(21)는 증착(deposition)에 의해 상기 전기적으로 전도성 레이어(31) 상에 배치되는, 수직 반도체 디바이스 구조.
  7. 제 1 항에 있어서,
    상기 제 1 화합물 반도체 레이어(21)는 화학 전환(chemical conversion)에 의해 상기 전기적으로 전도성 레이어(31)의 적어도 일부로 형성되는, 수직 반도체 디바이스 구조.
  8. 제 1 항에 있어서,
    상기 제 2 화합물 반도체 레이어(22)는 적어도 하나의 2D 합성물 재료를 포함하는, 수직 반도체 디바이스 구조.
  9. 제 1 항에 있어서,
    상기 레이어 스택(20)은 상기 수직 채널 개구(13) 내에 배치되는 제 3 화합물 반도체 레이어(23)를 포함하고, 상기 제 3 화합물 반도체 레이어(23)는 상기 제 2 화합물 반도체 레이어(22) 상에 배치되고 상기 제 2 화합물 반도체 레이어(22)로 갈바닉적으로 연결되며,
    상기 제 2 화합물 반도체 레이어(22)가 상기 제 1 화합물 반도체 레이어(21) 및 상기 제 3 화합물 반도체 레이어(23) 사이에 배치되도록, 상기 제 3 화합물 반도체 레이어(23)는 상기 제 1 화합물 반도체 레이어(21) 맞은편의 상기 제 2 화합물 반도체 레이어(22)의 측면 상에 배치되는, 수직 반도체 디바이스 구조.
  10. 제 9 항에 있어서,
    상기 제 3 화합물 반도체 레이어(23)는 적어도 하나의 2D 합성물 재료를 포함하는, 수직 반도체 디바이스 구조.
  11. 제 9 항에 있어서,
    상기 레이어 스택(20)은 상기 수직 채널 개구(13) 내에 배치되는 제 2 전기적으로 전도성 레이어(32)를 포함하고, 상기 제 2 전기적으로 전도성 레이어(32)는 상기 제 3 화합물 반도체 레이어(23) 상에 배치되고 상기 제 3 화합물 반도체 레이어(23)로 갈바닉적으로 연결되며,
    상기 제 3 화합물 반도체 레이어(23)가 상기 제 2 화합물 반도체 레이어(22) 및 상기 제 2 전기적으로 전도성 레이어(32) 사이에 배치되도록, 상기 제 2 전기적으로 전도성 레이어(32)는 상기 제 2 화합물 반도체 레이어(22) 맞은편의 상기 제 3 화합물 반도체 레이어(23)의 측면 상에 배치되는, 수직 반도체 디바이스 구조.
  12. 3-차원 전자 반도체 디바이스(1000)로서,
    제 1 항에 따른 적어도 하나의 수직 반도체 디바이스 구조(100)를 포함하고,
    추가적인 별개의 전자 디바이스 구조(101)가 상기 기판(10)의 상기 제 1 및/또는 제 2 메인 표면(11, 12) 맞은편에 배치되고, 상기 전자 디바이스 구조(101)는 컨택팅 부분(contacting portion)(110)에 의해 상기 수직 반도체 디바이스 구조(100)로 기계적으로 그리고/또는 갈바닉적으로 연결되는,
    3-차원 전자 반도체 디바이스.
  13. 적어도 하나의 화합물 반도체를 가지는 수직 반도체 디바이스 구조(100)를 제조하기 위한 방법으로서,
    제 1 메인 표면(11) 및 맞은편 제 2 메인 표면(12)을 갖는 기판(10)을 제공하는 단계(201);
    상기 제 1 메인 표면(11) 및 상기 제 2 메인 표면(12) 사이에서 상기 기판(10)을 통하여 완전하게 연장되는 수직 채널 개구(13)를 구축하는 단계(202);
    상기 수직 채널 개구(13) 내에 레이어 스택(20)을 생성하는 단계(203)를 포함하고, 상기 레이어 스택(20)은 방사 방향으로 서로 내에 적층되는 여러개의 레이어들(21, 22, 31)을 포함하고, 상기 레이어들(21, 22, 31) 각각은 속이 빈 실린더 형태로 구성되고,
    상기 레이어 스택(20)을 생성하는 단계는,
    상기 수직 채널 개구(13) 내에 전기적으로 전도성 레이어(31)를 배치하는 단계(203a) － 상기 전기적으로 전도성 레이어(31)는 속이 빈 실린더 형태로 구성됨 －,
    상기 수직 채널 개구(13) 내에 제 1 화합물 반도체 레이어(21)를 배치하는 단계(203b) － 상기 제 1 화합물 반도체 레이어(21)는 속이 빈 실린더 형태로 구성됨 －, 및
    상기 수직 채널 개구(13) 내에 제 2 화합물 반도체 레이어(22)를 배치하는 단계 － 상기 제 2 화합물 반도체 레이어(22)는 속이 빈 실린더 형태로 구성됨 － 를 포함하고,
    상기 제 1 화합물 반도체 레이어(21)는 상기 전기적으로 전도성 레이어(31) 상에 배치되고 상기 전기적으로 전도성 레이어(31)로 갈바닉적으로 연결되고, 상기 제 1 화합물 반도체 레이어(21)는 방사 방향으로 상기 전기적으로 전도성 레이어(31) 내에 배치되며,
    상기 제 2 화합물 반도체 레이어(22)를 배치하는 단계는,
    상기 제 2 화합물 반도체 레이어(22)를 상기 제 1 화합물 반도체 레이어(21) 상에 배치하고 상기 제 2 화합물 반도체 레이어(22)를 상기 제 1 화합물 반도체 레이어(21)로 갈바닉적으로 연결시키는 단계, 및
    상기 제 1 화합물 반도체 레이어(21)가 상기 전기적으로 전도성 레이어(31) 및 상기 제 2 화합물 반도체 레이어(22) 사이에 배치되도록, 상기 제 2 화합물 반도체 레이어(22)를 상기 전기적으로 전도성 레이어(31) 맞은편의 상기 제 1 화합물 반도체 레이어(21)의 측면 상에 배치하는 단계를 포함하는,
    수직 반도체 디바이스 구조를 제조하기 위한 방법.
  14. 제 13 항에 있어서,
    상기 제 1 화합물 반도체 레이어(21)를 배치하는 단계(203b)는 단결정 화합물 반도체가 상기 상기 전기적으로 전도성 레이어(31) 상에 배치되는 것을 포함하는, 수직 반도체 디바이스 구조를 제조하기 위한 방법.
  15. 제 13 항에 있어서,
    상기 제 1 화합물 반도체 레이어(21)를 배치하는 단계(203b)는 적어도 하나의 2D 합성물 재료가 상기 상기 전기적으로 전도성 레이어(31) 상에 배치되는 것을 포함하는, 수직 반도체 디바이스 구조를 제조하기 위한 방법.
  16. 제 13 항에 있어서,
    상기 제 1 화합물 반도체 레이어(21)를 배치하는 단계(203b)는 전이 금속들의 그룹 및 칼코제나이드들의 그룹의 적어도 하나의 엘리먼트 조합이 상기 전기적으로 전도성 레이어(31) 상에 배치되는 것을 포함하는, 수직 반도체 디바이스 구조를 제조하기 위한 방법.
  17. 제 13 항에 있어서,
    상기 전기적으로 전도성 레이어(31)가 상기 수직 채널 개구(13) 내에 상기 기판(10) 상에 직접 그리고 바로 옆에 배치되거나, 또는
    아이솔레이터 레이어(33)가 상기 수직 채널 개구(13) 내에 상기 전기적으로 전도성 레이어(31) 및 상기 기판(10) 사이에 배치되는, 수직 반도체 디바이스 구조를 제조하기 위한 방법.
  18. 제 13 항에 있어서,
    상기 제 1 화합물 반도체 레이어(21)를 배치하는 단계(203b)는 증착 방법을 적용함으로써 상기 제 1 화합물 반도체 레이어(21)가 상기 전기적으로 전도성 레이어(31) 상에 증착되는 것을 포함하는, 수직 반도체 디바이스 구조를 제조하기 위한 방법.
  19. 제 13 항에 있어서,
    상기 제 1 화합물 반도체 레이어(21)는 화학 전환에 의해 상기 전기적으로 전도성 레이어(31)의 적어도 일부로 형성되는, 수직 반도체 디바이스 구조를 제조하기 위한 방법.
  20. 제 13 항에 있어서,
    상기 제 2 화합물 반도체 레이어(22)는 적어도 하나의 2D 합성물 재료를 포함하는, 수직 반도체 디바이스 구조를 제조하기 위한 방법.
  21. 제 13 항에 있어서,
    상기 레이어 스택(20)을 생성하는 단계(203)는,
    상기 수직 채널 개구(13) 내에 제 3 화합물 반도체 레이어(23)를 배치하는 단계를 더 포함하고,
    상기 제 3 화합물 반도체 레이어(23)는 상기 제 2 화합물 반도체 레이어(22) 상에 배치되고 상기 제 2 화합물 반도체 레이어(22)로 갈바닉적으로 연결되며,
    상기 제 2 화합물 반도체 레이어(22)가 상기 제 1 화합물 반도체 레이어(21) 및 상기 제 3 화합물 반도체 레이어(23) 사이에 배치되도록, 상기 제 3 화합물 반도체 레이어(23)는 제 1 상기 화합물 반도체 레이어(21) 맞은편의 상기 제 2 화합물 반도체 레이어(22)의 측면 상에 배치되는, 수직 반도체 디바이스 구조를 제조하기 위한 방법.
  22. 제 21 항에 있어서,
    상기 제 3 화합물 반도체 레이어(23)는 적어도 하나의 2D 합성물 재료를 포함하는, 수직 반도체 디바이스 구조를 제조하기 위한 방법.
  23. 제 21 항에 있어서,
    상기 레이어 스택(20)을 생성하는 단계(203)는,
    상기 수직 채널 개구(13) 내에 제 2 전기적으로 전도성 레이어(32)를 배치하는 단계를 더 포함하고,
    상기 제 2 전기적으로 전도성 레이어(32)는 상기 제 3 화합물 반도체 레이어(23) 상에 배치되고 상기 제 3 화합물 반도체 레이어(23)로 갈바닉적으로 연결되며,
    상기 제 3 화합물 반도체 레이어(23)가 상기 제 2 화합물 반도체 레이어(22) 및 상기 제 2 전기적으로 전도성 레이어(32) 사이에 배치되도록, 상기 제 2 전기적으로 전도성 레이어(32)는 상기 제 2 화합물 반도체 레이어(22) 맞은편의 상기 제 3 화합물 반도체 레이어(23)의 측면 상에 배치되는, 수직 반도체 디바이스 구조를 제조하기 위한 방법.
  24. 제 13 항에 있어서,
    3-차원 전자 반도체 디바이스(1000)를 형성하기 위해,
    상기 기판(10)은 자신의 제 1 메인 표면(11) 상에 배치되는 컨택팅 부분(110)에 의해 추가적인 별개의 전자 디바이스 구조(101)로 기계적으로 그리고/또는 갈바닉적으로 연결되고, 상기 추가적인 별개의 전자 디바이스 구조(101)가 상기 제 1 메인 표면(11) 맞은편에 배치되거나, 그리고/또는
    상기 기판(10)은 제 2 메인 표면(12) 상에 배치되는 컨택팅 부분에 의해 상기 추가적인 별개의 전자 디바이스 구조(101) 또는 또다른 추가적인 별개의 전자 디바이스 구조로 기계적으로 그리고/또는 갈바닉적으로 연결되고, 상기 추가적인 별개의 전자 디바이스 구조(101) 또는 상기 또다른 추가적인 별개의 전자 디바이스 구조가 상기 제 2 메인 표면(12) 맞은편에 배치되는,
    수직 반도체 디바이스 구조를 제조하기 위한 방법.
  25. 삭제
  26. 삭제
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