KR102598519B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 기판 상에 제1 도전층을 형성하고, 제1 도전층 상에 절연층을 형성하고, 제1 도전층이 노출되도록 상기 절연층을 관통하는 비아를 형성하고, 절연층, 비아의 측벽 및 비아의 바닥면 상에 제1 도전층과 접하는 자기 조립 단층(self-assembled monolayer)을 형성하고, 비아의 측벽 및 비아의 바닥면에 자기 조립 단층의 제2 부분을 남기면서, 자기 조립 단층의 제1 부분을 제거하고, 비아의 바닥면에 자기 조립 단층을 남기면서, 비아의 측벽에서 상기 자기 조립 단층을 제거하고, 비아의 측벽에 배리어층을 형성하고, 제1 도전층이 노출되도록 비아의 바닥면에서 자기 조립 단층을 제거하고, 제1 도전층이 비아의 바닥면에서 제1 도전층과 제2 도전층 사이의 배리어층 없이 제2 도전층에 전기적으로 연결되도록, 배리어층 및 비아의 바닥면 상에 제2 도전층을 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 현대의 전자 제품에서 일반적으로 발견된다. 반도체 장치는 전기 부품의 수와 집적도가 다양하다. 개별 반도체 장치는 일반적으로 발광 다이오드(LED), 소형 신호 트랜지스터, 저항기, 커패시터, 인덕터 및 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 일 종류의 전기 부품을 포함한다. 집적된 반도체 장치는 일반적으로 수백 ~ 수백만 개의 전기 부품을 포함한다. 집적된 반도체 장치에서 복수의 전기 부품 사이를 전기적으로 연결하는 복수의 배선층이 배치될 수 있다. 이러한 복수의 배선층은 예를 들어, 배선 및 비아가 동시에 형성되는 듀얼 다마신 공정에 의해 형성될 수 있다. 한국 공개 특허 KR 10-2008-0025638(공개일 2008년 3월 21일)은 듀얼 다마신 공정에 의해 배선 및 비아가 동시에 형성되는 것을 개시하고 있다.
배경 기술 부분에서의 상기 정보는 기술의 배경에 대한 이해를 높이기 위한 것일 뿐이므로, 종래 기술의 존재 또는 관련성의 인정으로 해석되어서는 안된다
본 발명이 해결하고자 하는 과제는, 비아의 바닥면에 배리어층을 형성하지 않음으로써, 2개의 상호 접속 도전층들 사이의 전기 도전성을 향상시키고, 2개의 상호 접속 도전층들 사이의 증가된 저항을 방지하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 비아의 바닥면에 배리어층을 형성하지 않음으로써, 2개의 상호 접속 도전층들 사이의 전기 도전성을 향상시키고, 2개의 상호 접속 도전층들 사이의 증가된 저항을 방지하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 몇몇 실시예에 따른 양상은 반도체 장치 및 그 제조 방법에 관한 것이다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 제1 도전층을 형성하고, 제1 도전층 상에 절연층을 형성하고, 제1 도전층이 노출되도록 절연층을 관통하는 비아를 형성하고, 절연층, 비아의 측벽 및 비아의 바닥면 상에 제1 도전층과 접하는 자기 조립 단층(self-assembled monolayer)을 형성하고, 비아의 측벽 및 비아의 바닥면에 자기 조립 단층의 제2 부분을 남기면서, 자기 조립 단층의 제1 부분을 제거하고, 비아의 바닥면에 자기 조립 단층을 남기면서, 비아의 측벽에서 자기 조립 단층을 제거하고, 비아의 측벽에 배리어층을 형성하고, 제1 도전층이 노출되도록 비아의 바닥면에서 자기 조립 단층을 제거하고, 제1 도전층이 비아의 바닥면에서 제1 도전층과 제2 도전층 사이의 배리어층 없이 제2 도전층에 전기적으로 연결되도록, 배리어층 및 비아의 바닥면 상에 제2 도전층을 형성하는 것을 포함한다.
몇몇 실시예에서, 절연층, 비아의 측벽 및 비아의 바닥면 상에 자기 조립 단층을 형성한 후에, 자기 조립 단층 상에 희생층을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 희생층은 유기 물질을 포함할 수 있다.
몇몇 실시예에서, 비아 내부의 자기 조립 단층을 덮는 것을 유지하도록 비아 내부에 희생층의 제2 부분을 남기면서, 비아 외부의 희생층의 제1 부분을 제거하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 절연층 상의 자기 조립 단층의 제1 부분을 제거하는 것을 더 포함하되, 자기 조립 단층의 제1 부분이 제거되기 전에, 자기 조립 단층의 제1 부분은 희생층의 제2 부분에 의해 덮이지 않을 수 있다.
몇몇 실시예에서, 비아 내부에 자기 조립 단층이 노출되도록 비아 내부의 희생층의 제2 부분을 제거하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 비아의 측벽에서 자기 조립 단층을 제거하기 전에, 비아의 측벽에서의 자기 조립 단층은 비아의 바닥면에서의 자기 조립 단층보다 작은 두께를 가질 수 있다.
본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 제1 도전층을 형성하고, 제1 도전층 상에 절연층을 형성하고, 제1 도전층이 노출되도록 절연층을 관통하는 비아를 형성하고, 비아의 바닥면 상에 자기 조립 단층(self-assembled monolayer)을 형성하고, 비아의 측벽에 배리어층을 형성하고, 비아의 바닥면 상의 자기 조립 단층을 제거하고, 제1 도전층이 비아의 바닥면에서 제1 도전층과 제2 도전층 사이의 배리어층 없이 제2 도전층에 전기적으로 연결되도록, 배리어층 및 비아의 바닥면 상에 제2 도전층을 형성하는 것을 포함한다.
몇몇 실시예에서, 비아의 측벽에 자기 조립 단층을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 비아의 바닥면에 자기 조립 단층을 남기면서, 비아의 측벽에서 자기 조립 단층을 제거하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 비아의 측벽에서 자기 조립 단층을 제거하기 전에, 비아의 측벽에서의 자기 조립 단층의 두께는 비아의 바닥면에서의 자기 조립 단층의 두께보다 작을 수 있다.
몇몇 실시예에서, 비아의 측벽 및 비아의 바닥면 상에 자기 조립 단층을 형성한 후에, 자기 조립 단층 상에 희생층을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 희생층은 유기 물질을 포함할 수 있다.
몇몇 실시예에서, 절연층 상에 자기 조립 단층이 형성되는 것을 더 포함할 수 있다.
몇몇 실시예에서, 비아의 측벽 및 바닥면에서 자기 조립 단층의 제2 부분을 남기면서, 절연층 상의 자기 조립 단층의 제1 부분을 제거하는 것을 더 포함할 수 있다.
본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 제1 도전층을 형성하고, 제1 도전층 상에 절연층을 형성하고, 제1 도전층이 노출되도록 절연층을 관통하는 비아를 형성하고, 비아의 측벽에 배리어층을 형성하되, 비아의 바닥면에 배리어층을 형성하지 않고, 배리어층 및 비아의 바닥면 상에 제2 도전층을 형성하는 것을 포함한다.
몇몇 실시예에서, 배리어층을 형성하기 전에, 비아의 바닥면 상에 자기 조립 단층(self-assembled monolayer)을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 제2 도전층을 형성하기 전에, 비아의 바닥면에서 자기 조립 단층을 제거하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 배리어층을 형성하기 전에, 비아의 측벽 및 비아의 바닥면에 자기 조립 단층을 형성하고, 비아의 측벽에서 자기 조립 단층을 제거하는 것을 더 포함하되, 비아의 측벽에서 자기 조립 단층을 제거하기 전에, 비아의 측벽에서의 자기 조립 단층의 두께는 비아의 바닥면에서의 자기 조립 단층의 두께보다 작을 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 기판 상의 제1 도전층, 제1 도전층 상의 절연 물질로, 비아가 절연 물질을 관통하도록 형성되고, 절연층 상 및 비아의 측벽에 형성되고, 비아의 바닥면에 형성되지 않는 배리어층, 및 배리어층 상 및 비아 내부에 형성되는 제2 도전층을 포함하되, 비아의 바닥면에서 배리어층은 제1 도전층과 제2 도전층 사이에 형성되지 않는다.
본 발명의 완전한 이해는 수반되는 특징들 및 양상들 중 다수가 첨부된 도면과 관련하여 고려될 때 이하의 상세한 설명을 참조하여 보다 잘 이해되고 명백해질 것이다.
도 1은 본 발명의 몇몇 실시예에 따라, 그 표면에 다양한 반도체 패키지가 장착된 전자 장치를 도시한다.
도 2a 내지 도 2c는 본 발명의 몇몇 실시예에 따른 복수의 반도체 다이를 갖는 반도체 웨이퍼를 도시한다.
도 3a 내지 도3l은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 도시한다.
이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고, 도면 전체에 걸쳐서 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 이하에서, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
본 발명의 양태 및 특징을 달성하기 위한 방법 및 장치는 이하의 실시예 및 첨부된 도면의 상세한 설명을 참조함으로써 보다 용이하게 이해될 수 있다. 그러나, 본 발명의 사상은 많은 다른 형태로 구체화될 수 있으며 여기에 설명된 실시예에 한정되는 것으로 해석되어서는 안된다. 오히려, 이러한 실시예들은 본 발명이 철저하고 완전하게 이루어질 수 있도록 제공되며 당해 기술 분야의 통상의 지식을 가진 자에게 일반적인 발명 컨셉의 개념을 완전히 전달할 것이며, 본 발명의 일반적인 개념은 첨부된 청구 범위에 의해서만 정의될 것이다.
본 발명을 기술하는 맥락에서(특히 이하의 청구항의 문맥에서) 용어 "a", "an", "the" 및 유사한 용어는 여기에 달리 명시되거나 문맥에 의해 명확하게 모순되지 않는 한 단수 및 복수를 모두 포함하는 것으로 해석된다. "포함하는(comprising)", "갖는(having)", "포함하는(including)" 및 "포함하는(containing)"이라는 용어는 존재를 배재하지 않는 것으로 해석되어야 한다(즉, "포함하지만 이에 제한되지 않음"을 의미함).
달리 정의되지 않는 한, 본원에서 사용되는 모든 기술 및 과학 용어는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 의미를 갖는다. 본 명세서에 제공된 임의의 모든 실시예 또는 예시적인 용어의 사용은 달리 명시하지 않는 한 본 발명을 보다 잘 나타내도록 의도된 것이며 본 발명의 범위를 제한하지 않는다는 것을 유의해야한다. 또한, 달리 정의되지 않는 한, 일반적으로 사용되는 사전에 정의된 모든 용어는 지나치게 해석되지 않을 수 있다.
반도체 장치는 신호 처리, 고속 계산, 전자기 신호의 송수신, 전자 장치의 제어, 태양 광을 전기로 변환 및 텔레비전 디스플레이 용 시각 프로젝션을 생성하는 것과 같은 광범위한 기능을 수행한다. 반도체 장치는 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터 및 소비자 제품 분야에서 볼 수 있다. 반도체 장치는 군사용 애플리케이션, 항공, 자동차, 산업용 컨트롤러 및 사무용품에도 사용된다. 집적된 반도체 장치의 예로는 마이크로 컨트롤러, 마이크로 프로세서, CCD(charge-coupled device), 태양 전지 및 디지털 마이크로 미러 장치 (digital micro-mirror device, DMD)가 있다.
반도체 장치는 반도체 물질의 전기적 특성을 이용한다. 반도체 물질의 원자 구조는 전계 또는 기저 전류의 인가 또는 도핑 프로세스를 통해 그 전기 전도도를 조작할 수 있게 한다. 도핑은 반도체 물질의 불순물을 도입하여 반도체 장치의 전도성을 조작 및 제어한다.
반도체 장치는 능동 및 수동 전기 구조를 포함한다. 바이폴라 및 전계 효과 트랜지스터를 포함한 능동 구조물은 전류의 흐름을 제어한다. 도핑의 다양한 레벨 및 전계 또는 베이스 전류의 인가에 의해, 트랜지스터는 전류의 흐름을 촉진하거나 제한한다. 저항, 커패시터 및 인덕터를 포함한 수동 구조는 다양한 전기 기능을 수행하는데 필요한 전압과 전류 사이의 관계를 만든다. 수동 및 능동 구조는 회로를 형성하기 위해 전기적으로 연결되어 반도체 장치가 고속 계산 및 다른 유용한 기능을 수행할 수 있게 한다.
반도체 장치는 일반적으로 두 개의 복잡한 제조 공정, 즉 각각 프론트-엔드(front-end) 제조 및 백-엔드(back-end) 제조를 사용하여 제조되며, 각각은 잠재적으로 수백 개의 단계를 수반한다. 프론트-엔드 제조는 반도체 웨이퍼의 표면 상에 복수의 다이를 형성하는 것을 포함한다. 각각의 반도체 다이는 일반적으로 동일하고 능동 및 수동 구성 요소를 전기적으로 접속함으로써 형성된 회로를 포함한다. 백-엔드 제조에는 완성된 웨이퍼에서 개별 반도체 다이를 단일화하고 다이를 패키징하여 구조적 지원 및 환경적 격리를 제공한다. 본 명세서에서 사용된 용어 "반도체 다이"는 단수 및 복수 형태의 단어를 모두 지칭하며, 따라서 단일 반도체 장치 및 복수의 반도체 장치 모두를 지칭할 수 있다.
반도체 제조의 한가지 목표는 더 작은 반도체 장치를 제조하는 것이다. 소형 장치는 일반적으로 전력 소모가 적고 성능이 뛰어나며 보다 효율적으로 생산할 수 있다. 또한, 더 작은 반도체 장치는 더 작은 풋 프린트를 가지며, 이는 보다 작은 최종 제품에 바람직하다. 소형, 고밀도 능동 및 수동 구성 요소를 갖는 반도체 다이를 가져오는 프론트-엔드 공정의 개선에 의해 보다 작은 반도체 다이 크기가 달성될 수 있다. 백-엔드 공정은 전기적 상호 접속 및 패키징 물질의 향상에 의해 풋 프린트가 보다 작은 반도체 장치 패키지를 생성할 수 있다.
도 1은 그 표면 상에 장착된 복수의 반도체 패키지를 갖는 칩 캐리어 기판 또는 PCB(52)를 갖는 전자 장치(50)를 도시한다. 전자 장치(50)는 애플리케이션에 따라 하나의 유형의 반도체 패키지 또는 여러 유형의 반도체 패키지를 가질 수 있다. 상이한 유형의 반도체 패키지는 도 1에 도시된다.
전자 장치(50)는 반도체 패키지를 사용하여 하나 이상의 전기적 기능을 수행하는 독립형 시스템 일 수 있다. 선택적으로, 전자 장치(50)는 보다 큰 시스템의 하위 구성 요소 일 수 있다. 예를 들어, 전자 장치(50)는 셀룰러 폰, 개인 휴대 정보 단말기(PDA), 디지털 비디오 카메라(DVC) 또는 다른 전자 통신 장치의 일부 일 수 있다. 선택적으로, 전자 장치(50)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입될 수 있는 다른 신호 처리 카드 일 수 있다. 몇몇 실시예에서, 전자 장치(50)는 전자 데이터를 저장하도록 구성된 메모리 장치 일 수 있다. 반도체 패키지는 마이크로 프로세서, 메모리, 주문형 집적 회로(ASIC), 논리 회로, 아날로그 회로, RF 회로, 개별 소자 또는 다른 반도체 다이 또는 전기 부품을 포함할 수 있다.
도 1에 도시된 바와 같이, PCB(52)는 PCB 상에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호 연결을 위한 일반적인 기판을 제공할 수 있다. 전도성 신호 트레이스(54)는 증발, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 다른 적절한 금속 증착 프로세스를 사용하여 PCB(52)의 표면 또는 내부에 형성될 수 있다. 도전성 신호 트레이스(54)는 각각의 반도체 패키지, 장착된 구성 요소 및 다른 외부 시스템 구성 요소 사이의 전기 통신을 제공할 수 있다. 도전성 신호 트레이스(54)는 또한 각각의 반도체 패키지에 전력 및 접지 연결을 제공할 수 있다.
몇몇 실시예에서, 반도체 장치는 2개의 패키징 레벨을 가질 수 있다. 제1 레벨 패키징은 반도체 다이를 중간 캐리어에 기계적 및 전기적으로 부착하는 기술이다. 제2 레벨 패키징은 중간 캐리어를 PCB(52)에 기계적 및 전기적으로 연결하는 것을 포함한다. 다른 몇몇 실시예에서, 반도체 장치는 다이가 기계적으로 그리고 전기적으로 PCB(52)에 직접 장착되는 제1 레벨 패키징만을 가질 수 있다.
본 발명의 몇몇 실시예를 위해, 본드 와이어 패키지(56) 및 플립 칩(58)을 포함하는 여러 유형의 제1 레벨 패키징이 PCB(52) 상에 도시되어 있다. 또한, 볼 그레이 어레이(ball grid array, BGA)(60), 범프 칩 캐리어(bump chip carrier, BCC)(62), 듀얼 인-라인 패키지(dual in-line package, DIP)(64), 랜드 그리드 어레이(land grid array, LGA)(66), 멀티-칩 모듈(multi-chip module, MCM)(68), 쿼드 플랫 무연 패키지(quad flat non-leaded package, QFN)(70) 및 쿼드 플랫 패키지(quad flat package)(72)가 PCB(52) 상에 장착된 것으로 도시된다. 시스템 설계에 따라, 제1 및 제2 레벨 패키징 스타일의 임의의 조합으로 구성된 반도체 패키지 및 다른 전자 부품의 임의의 조합이 PCB(52)에 연결될 수 있다. 몇몇 실시예에서, 전자 장치(50)는 단일 부착된 반도체 패키지를 포함하지만, 다른 실시예는 다중 상호 접속 패키지를 포함할 수 있다.
도 2a는 구조적 지지를 위한 실리콘(Si), 게르마늄(Ge), 갈륨 비소(GaAs), 인화 인듐(InP) 또는 실리콘 카바이드(SiC)와 같은 베이스 기판 물질(122)을 갖는 반도체 웨이퍼(120)를 도시한다. 복수의 반도체 다이 또는 부품(124)은 전술한 바와 같이 비활성 웨이퍼 다이 영역 또는 절단 라인(126)에 의해 분리된 반도체 웨이퍼(120) 상에 형성된다. 절단 라인(126)은 반도체 웨이퍼(120)를 각각의 반도체 다이(124)로 싱귤 레이팅 하는 절단 영역을 제공한다.
도 2b는 반도체 웨이퍼(120)의 일부분의 단면도를 도시한다. 각각의 반도체 다이(124)는 다이 내에 형성되고 다이의 전기적 디자인 및 기능에 따라 전기적으로 상호 접속되는 능동 소자, 수동 소자, 도전층 및 절연층으로서 구현되는 아날로그 또는 디지털 회로를 포함하는 후면(128) 및 활성면(130)을 갖는다. 예를 들어, 회로는 디지털 신호 프로세서(digital signal processor, DSP), ASIC, 메모리 또는 다른 신호 처리 회로와 같은 아날로그 회로 또는 디지털 회로를 구현하기 위해 활성면(130) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 회로 소자를 포함할 수 있다. 반도체 다이(124)는 또한 RF 신호 처리를 위한 인덕터, 커패시터 및 저항과 같은 집적된 수동 소자(integrated passive devices, IPD)를 포함할 수 있다.
도 2c에 도시된 바와 같이, 반도체 웨이퍼(120)는 톱날 또는 레이저 절삭 공구(136)를 사용하여 절단 라인(126)을 통해 각각의 반도체 다이(124)로 개별화된다.
기술이 능동 부품 및 수동 부품의 크기 및 풋 프린트를 줄이거나 축소할 수 있게 됨에 따라, 상호 접속 라인 및 비아 크기가 또한 감소되어 칩 및 패키지 크기가 더 작아질 수 있다. 그러나, 상호 접속 라인 및 비아 크기가 감소됨에 따라, 상호 접속 라인 및 비아의 저항이 증가할 수 있다.
종래 기술의 제조 공정 중에, 배리어 및 라이너층은 상대적으로 높은 배리어 및 라이너층의 고유 저항으로 인해 바람직하지 않게 높은 비아 저항에 기여할 수 있는 비아의 바닥면 및 측벽 상에 증착될 수 있다. 예를 들어, 코발트(Co) 또는 루테늄(Ru)을 사용하는 다른 금속화 기술은 비아의 바닥면에서 배리어층을 얇게 또는 에칭하기 위한 노력으로 이용될 수 있으며, 제조 공정이 어렵고 오류가 발생하기 쉽고, 에칭 또는 불완전한 에칭 후에 잔류물의 존재의 변화로 인한 비아 저항 변화를 초래할 수 있다.
따라서, 본 발명의 실시예는 소자의 크기가 축소됨에 따라 비아 저항을 완화시키는 반도체 소자 및 반도체 소자 제조 방법을 제공한다. 예를 들어, 몇몇 예시적인 실시예에 따르면, 저항 기여 요소는 선택적 증착 제조 프로세스를 사용하여 비아의 바닥면으로부터 제거될 수 있으며, 이로 인해 비아에 채워진 도전성 물질이 트레이스 또는 라인의 하부 도전성 물질에 보다 양호한 전기적 및 기계적 연결을 할 수 있게 한다.
도 3a 내지 도 3l는 몇몇 예시적인 실시예에 따른 반도체 장치(300)에서 상호 연결 구조를 형성하는 프로세스를 도시한다. 또한, 도 3a 내지 도 3k는 상호 접속 구조가 반도체 다이(124)의 활성면(130)의 일부분 위에 직접 형성되는 예시적인 실시예를 도시하지만, 본 발명의 실시예들은 이에 제한되지 않는다. 예를 들어, 몇몇 예시적인 실시예에 따르면, 다양한 다른 층들 및 구성 요소들이 상호 연결 구조체와 반도체 다이(124) 사이에 위치될 수 있다. 다른 몇몇 실시예에 따르면, 상호 연결 구조는 다양한 구성 요소 또는 다이를 서로 전기적으로 연결하도록 형성될 수 있다.
도 3a에 도시된 바와 같이, 전기적 도전층(304)은 예를 들어, 반도체 장치(300)의 다양한 능동 소자 또는 수동 소자 사이의 신호 또는 전력선으로서 기판(예를 들어, 반도체 다이(124)) 상에 형성될 수 있다. 도전층(304)은 프린팅, 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 스퍼터링, 전해 도금, 무전해 도금 또는 임의의 다른 적절한 전기 도전성 물질 증착 프로세스와 같은 패터닝 및 금속 증착 프로세스를 이용하여 형성될 수 있다. 도전층(304)은 예를 들어, 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au) 또는 은(Ag), 또는 다른 적절한 전기 도전성 물질 중 적어도 하나를 포함할 수 있다.
도 3b를 참조하면, CVD, PVD, 프린팅, 스핀 코팅, 스프레이 코팅, 신터링(sintering), 열 산화 또는 임의의 다른 적절한 절연 물질 증착 프로세스를 이용하여 절연층 또는 패시베이션층(308)이 도전층(304) 상에 형성될 수 있다. 절연층(308)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 탄탈륨 펜트옥사이드(Ta2O5), 알루미늄 산화물(Al2O3) 또는 유사한 절연 및 구조적 성질을 갖는 다른 물질을 포함할 수 있다.
개구(310)는 절연층(308)을 통해 형성될 수 있으며, 개구(310)는 적어도 하나의 비아(312)를 포함하여 비아(312) 및 개구(310)를 통해 도전층(304)을 노출시킬 수 있다. 개구(310) 및 비아(312)는 듀얼 다마신 패터닝 공정과 같은 임의의 적절한 에칭 프로세스를 이용하여 절연층(308)의 대응 부분을 제거함으로써 형성될 수 있다.
절연층(308)에 개구(310) 및 비아(312)를 형성한 후에, 자기 조립 단층(self-assembled monolayer, SAM)(또는 복수의 자기 조립 단층을 포함하는 분자층)(320)이 절연층(308), 개구(310) 및 비아(312)에 의해 노출된 측벽 및 표면, 비아(312)를 통해 노출된 도전층(304)의 일부 상에 형성될 수 있다. 자기 조립 단층(320)은 예를 들어, 임의의 적절한 방향성 증착 프로세스를 이용하여 증착될 수 있다. 자기 조립 단층(320)은 유기 물질 또는 perylenetetracarboxylic dianhydride(PTCDA), 고도로 배향된 휘발성 흑연(highly oriented pyrolitic graphite, HOPG), dithiol 1,4-Benzenedimethanethiol(SHCH2C6H4CH2SH) 또는 임의의 다른 적절한 자기 조립 단층 또는 분자층 방향성 증착에 적합한 유사한 특성을 갖는 물질을 포함할 수 있다.
도 3d는 도 3c에 도시된 비아(312) 내에 위치되는 자기 조립 단층(320)의 "A" 부분의 추가 세부 사항을 도시한다.　도 3d에 도시된 바와 같이, 비아(312)의 측벽을 따라 형성되는 자기 조립 단층(320)의 두께(T1 및 T2)는 자기 조립 단층(320) 물질의 방향성 증착 프로세스로 인해 비아(312)의 바닥면에서의 자기 조립 단층(320)의 두께(T3)보다 작을 수 있다. 따라서, 자기 조립 단층(320)의 측벽 부분을 제거하기 위한 이후의 에칭 프로세스 동안 아래에 보다 상세하게 도시되고 설명되는 바와 같이, 비아(312)의 바닥면에 형성된 자기 조립 단층(320)의 부분은 하부층(예를 들어, 도전층(304))을 덮기 위해 감소된 두께로 비아(312)의 바닥면에 남아있을 수 있다.
도 3c에 도시된 공정이 수행된 후에, 도 3e를 참조하면, 희생 유기 또는 광학 평탄화층(330)이 비아(312)를 채우기 위해 개구(310) 및 비아(312)를 포함하여 자기 조립 단층(320) 상에 형성될 수 있다.
도 3f에서, 비아(312) 내에 존재하지 않는 희생층(330)의 부분은 자기 조립 단층(320)을 제거하지 않고 임의의 적절한 에칭 프로세스를 사용하여 비아(312) 외부에서 자기 조립 단층(320)을 노출시키기 위해 자기 조립 단층(320)으로부터 제거될 수 있다. 즉, 비아(312) 내에 존재하지 않는 희생층(330)의 부분을 제거한 후에, 자기 조립 단층(320)의 상부 표면(340)은 제 위치에 잔류하여 노출될 수 있다. 또한, 개구(310)의 측벽에 형성된 자기 조립 단층(320)의 부분(342) 및 개구(310)의 바닥에 형성된 자기 조립 단층(320)의 부분(344)은 제 위치에 잔류하며, 비아(312) 내에 존재하지 않는 희생층(330)의 부분을 제거한 후에 노출될 수 있다. 비아(312) 내의 희생층(330)의 부분(348)은 제거되지 않고 비아(312)의 측벽에서의 자기 조립 단층(320)의 부분(350) 및 비아(312)의 바닥면에서의 자기 조립 단층(320)의 부분(352) 상에 남겨져 유지될 수 있다.
도 3g를 참조하면, 비아(312) 내의 희생층(330)의 부분(348)은 자기 조립 단층(320)의 부분(350) 및 부분(352)을 덮도록 유지되지만, 희생층(330)에 의해 덮이지 않는 자기 조립 단층(320) 및 개구(310) 내에 형성된 자기 조립 단층(320)은 절연층(308)으로부터 제거될 수 있다.
희생층(330)에 의해 덮이지 않은 자기 조립 단층(320)의 부분(즉, 비아(312) 내에 존재하지 않는 자기 조립 단층(320)의 일부분)을 제거한 후에, 희생층(330)의 나머지 부분은 도 3h에 도시된 바와 같이 제거되어, 비아(312)의 측벽을 따라 형성된 자기 조립 단층(320)의 부분(350) 및 비아(312)의 바닥면을 따라 형성된 자기 조립 단층(320)의 부분(352)을 노출시킬 수 있다.
도 3i에 도시된 바와 같이, 비아(312)의 측벽에서의 자기 조립 단층(320)의 부분(350)은 임의의 적절한 에칭 프로세스를 이용하여 제거되고, 비아(312)의 바닥면에서의 자기 조립 단층(320)의 부분(352)을 남기고, 하부층(예를 들어, 도전층(304)) 상을 덮도록 유지될 수 있다.　비아(312)의 측벽에서의 자기 조립 단층(320)의 부분(350)을 제거한 후에, 비아(312)의 바닥면에서의 자기 조립 단층(320)의 부분(352)의 두께는 자기 조립 단층(320)의 부분(350)을 제거하는 에칭 프로세스로 인해 자기 조립 단층(320)의 부분(350)의 제거 이전에 비해 감소된 두께를 가질 수 있다. 그러나, 자기 조립 단층(320)의 부분(352)은 초기의 자기 조립 단층(320)의 부분(350)의 두께보다 더 두껍기 때문에, 자기 조립 단층(320)의 부분(352)은 감소된 두께로 하부층(예를 들어, 도전층(304)) 상을 덮는 것을 유지하기 위해 제자리에 남아있을 수 있다.
도 3j에 도시된 바와 같이, 배리어층(360)은 개구(310) 및 비아(312)의 측벽을 따라 절연층(308) 상에 선택적으로 증착될 수 있다. 배리어층(360)은 프린팅, CVD, PVD, 스퍼터링, 전해 도금, 무전해 도금 또는 임의의 다른 적절한 배리어 물질 증착 프로세스와 같은 증착 프로세스를 이용하여 증착될 수 있다. 배리어층(360)은 도전 인터페이스를 제공하고 후속하는 개구(310) 내의 도전성 물질의 증착으로 인한 반도체 물질의 오염을 방지하기 위해 예를 들어 실리사이드를 포함하는 임의의 적절한 배리어 물질을 포함할 수 있다.
자기 조립 단층(320)의 부분(352)은 배리어층(360)이 증착되는 동안 비아(312)의 바닥면에 남기 때문에, 그리고 자기 조립 단층(320)이 배리어층(360)의 물질에 대해 반발성을 갖기 때문에, 배리어층(360)은 비아(312)의 바닥면 및 자기 조립 단층(320)의 나머지 부분(352) 위에 증착되지 않는다. 대신에, 배리어층(360)은 원하지 않는 위치들(즉, 비아(312)의 바닥면에 있는 접합부)에 증착되지 않고 원하는 위치들에만 선택적으로 증착될 수 있다. 그러나, 배리어층(360)이 증착된 후에, 자기 조립 단층(320)의 나머지 부분(352)은 도 3k에 도시된 바와 같이, 비아(312)의 바닥면을 통해 하부에 있는 도전층(304)을 노출시키기 위해 임의의 적절한 에칭 프로세스에 의해 제거될 수 있다.
도 3l에 도시 된 바와 같이, 자기 조립 단층(320)의 나머지 부분이 제거되고 배리어층(360)이 비아(312)의 바닥에 증착되지 않고 비아(312)의 측벽에 증착된 후에, 도전 물질(370)이 비아(312)의 내부를 포함하는 절연층(308) 상에 CVD, PVD, 스퍼터링, 전해 도금, 무전해 도금 또는 임의의 다른 적절한 전기 전도성 물질 증착 프로세스와 같은 패터닝 및 금속 증착 프로세스를 이용하여 증착될 수 있다. 도전층(370)은 예를 들어 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au) 또는 은(Ag), 또는 임의의 다른 적절한 전기 도전성 물질 중 적어도 하나의 층을 포함할 수 있다. 따라서, 도전층(370)은 도전층(304)에 전기적으로 접속되는 상호 접속 구조를 형성할 수 있고, 반도체 장치(300)의 회로 구조에 따라 반도체 장치(300)의 다른 능동 부품 또는 수동 부품에 접속될 수 있다.
따라서, 전술한 바와 같이, 몇몇 예시적인 실시예에 따르면, 기판 상에 도전층이 증착 또는 형성될 수 있고, 절연층 또는 유전체가 도전층 상에 증착될 수 있다. 리소그래피 또는 에칭 프로세스(예를 들어, 단일 또는 듀얼 다마신 프로세스)를 사용하여, 도전성 물질을 노출시키기 위해 절연 물질을 통해 하나 이상의 비아가 형성될 수 있다.
방향성 자기 조립 단층(directional self-assembled monolayer, SAM) 또는 분자층(molecular layer, ML)(예를 들어, 유기 블록킹층)이 노출된 절연층 및 도전층 상에 증착된다. 자기 조립 단층 또는 분자층의 방향성 증착 프로세스로 인해, 자기 조립 단층 또는 분자층(예를 들어, 하나 이상의 비아 내의)은 개구부의 측벽에 비해 평평한 표면에서 더 큰 두께를 갖는다.
유기 희생층(예를 들어, 광학 평탄화층)은 자기 조립 단층 또는 분자층 상에 형성될 수 있으며, 비아 내부의 자기 조립 단층 또는 분자층을 덮는 것을 유지하면서 비아 외부 영역으로부터 제거될 때까지 리세스된다. 따라서, 유기 희생층을 증착 및 리세스 한 후에, 자기 조립 단층 또는 분자층이 노출될 수 있다.
유기 희생층에 의해 덮이지 않은 자기 조립 단층 또는 분자층이 적절한 에칭 프로세스를 이용하여 제거된 후에, 유기 희생층이 비아 내에서 제거되어 비아 내에서 자기 조립 단층 또는 분자층을 노출시킨다.
이어서, 자기 조립 단층 또는 분자층이 비아의 측벽으로부터 제거된다. 비아의 바닥면과 비교하여 비아의 측벽에서의 자기 조립 단층 또는 분자층의 부분 사이의 두께 차이 때문에, 등방성 에칭 프로세스는 자기 조립 단층 또는 분자층을 측벽에서 제거할 수 있으며, 자기 조립 단층 또는 분자층은 비아의 바닥면에서 유지될 수 있다.
이어서, 배리어층이 증착되지만, 배리어층의 물질에 대한 자기 조립 단층 또는 분자층의 반발 특성으로 인해 배리어층은 남아있는 자기 조립 단층 또는 분자층의 위치에 증착되지 않는다. 배리어층이 증착된 후에, 비아의 바닥면에 존재하는 자기 조립 단층 또는 분자층의 잔여물이 제거되어 하부에 형성된 제1 도전층을 노출시킬 수 있다. 이어서, 제2 도전층은 배리어층 및 배리어층이 없는 비아의 바닥면을 포함하는 비아의 내부에 증착될 수 있다. 따라서, 비아의 바닥면에서 제1 도전층과 제2 도전층 사이에 배리어층이 존재하지 않기 때문에, 제2 도전층은 제1 도전층에 전기적 및 기계적으로 연결될 수 있으며, 이는 제1 도전층 및 제2 도전층 사이의 전기 도전성을 향상시킬 수 있다.
따라서, 본 발명의 예시적인 실시예는 배리어층이 비아의 바닥면에 형성되지 않고 2개의 상호 접속하는 도전층을 위해 비아의 측벽 상에 배리어층이 증착될 수 있는 상호 접속 구조를 갖는 반도체 소자를 포함할 수 있다. 따라서, 예시적인 실시예들은 2개의 상호 접속 도전층들 사이의 전기 도전성을 향상시키고, 또한 비아의 바닥면에 배리어층의 존재로 인해 야기될 수 있는 2개의 상호 접속 도전층들 사이의 증가된 저항을 방지할 수 있다.
본 명세서에서는 특정 실시예에 대하여 설명하였지만, 당업자는 설명된 실시예에 대한 변형을 고안하는데 어려움이 없으며, 이는 본 명세서의 범위를 결코 벗어나지 않는다. 또한, 다양한 기술 분야의 당업자에게, 본 명세서의 개시 자체는 다른 애플리케이션에 대한 다른 태스크 및 적응에 대한 해결책을 제시할 것이다. 본 명세서의 이러한 용도 및 본 명세서의 범위를 벗어나지 않고 개시의 목적으로 선택된 본 명세어의 실시예에 대해 행해질 수 있는 변경 및 수정을 모두 청구 범위로 포함하는 것은 본 출원인의 의도이다. 따라서, 본 명세서의 실시예들은 모든 관점에서 예시적인 것으로서 제한적이지 않는 것으로 간주되어야 하며, 개시의 범위는 첨부된 청구 범위 및 전술한 설명보다는 오히려 그 등가물에 의해 표시되어야 한다.
124: 반도체 다이 300: 반도체 장치
304: 제1 도전층 308: 절연층
310: 개구 312: 비아
320: 자기 조립 단층 330: 희생층
348: 비아 내의 희생층 부분
350: 비아 측벽의 자기 조립 단층 부분
352: 비아 바닥면의 자기 조립 단층 부분
360: 배리어층 370: 제2 도전층

Claims (10)

  1. 기판 상에 제1 도전층을 형성하고,
    상기 제1 도전층 상에 절연층을 형성하고,
    상기 제1 도전층이 노출되도록 상기 절연층을 관통하는 비아를 형성하고,
    상기 절연층, 상기 비아의 측벽 및 상기 비아의 바닥면 상에 상기 제1 도전층과 접하는 자기 조립 단층(self-assembled monolayer)을 형성하고,
    상기 비아의 측벽 및 상기 비아의 바닥면에 상기 자기 조립 단층의 제2 부분을 남기면서, 상기 자기 조립 단층의 제1 부분을 제거하고,
    상기 비아의 바닥면에 상기 자기 조립 단층을 남기면서, 상기 비아의 측벽에서 상기 자기 조립 단층을 제거하고,
    상기 비아의 측벽에 배리어층을 형성하고,
    상기 제1 도전층이 노출되도록 상기 비아의 바닥면에서 상기 자기 조립 단층을 제거하고,
    상기 제1 도전층이 상기 비아의 바닥면에서 상기 제1 도전층과 제2 도전층 사이의 배리어층 없이 상기 제2 도전층에 전기적으로 연결되도록, 상기 배리어층 및 상기 비아의 바닥면 상에 제2 도전층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 절연층, 상기 비아의 측벽 및 상기 비아의 바닥면 상에 상기 자기 조립 단층을 형성한 후에,
    상기 자기 조립 단층 상에 희생층을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 비아 내부의 상기 자기 조립 단층을 덮는 것을 유지하도록 상기 비아 내부에 상기 희생층의 제2 부분을 남기면서, 상기 비아 외부의 상기 희생층의 제1 부분을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 절연층 상의 상기 자기 조립 단층의 상기 제1 부분을 제거하는 것을 더 포함하되,
    상기 자기 조립 단층의 상기 제1 부분이 제거되기 전에, 상기 자기 조립 단층의 상기 제1 부분은 상기 희생층의 상기 제2 부분에 의해 덮이지 않는 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 비아 내부에 상기 자기 조립 단층이 노출되도록 상기 비아 내부의 상기 희생층의 상기 제2 부분을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 비아의 측벽에서 상기 자기 조립 단층을 제거하기 전에,
    상기 비아의 측벽에서의 상기 자기 조립 단층은 상기 비아의 바닥면에서의 상기 자기 조립 단층보다 작은 두께를 갖는 반도체 장치의 제조 방법.
  7. 기판 상에 제1 도전층을 형성하고,
    상기 제1 도전층 상에 절연층을 형성하고,
    상기 제1 도전층이 노출되도록 상기 절연층을 관통하는 비아를 형성하고,
    상기 비아의 바닥면 상에 자기 조립 단층(self-assembled monolayer)을 형성하고,
    상기 비아의 측벽에 배리어층을 형성하고,
    상기 비아의 바닥면 상의 상기 자기 조립 단층을 제거하고,
    상기 제1 도전층이 상기 비아의 바닥면에서 상기 제1 도전층과 제2 도전층 사이의 배리어층 없이 상기 제2 도전층에 전기적으로 연결되도록, 상기 배리어층 및 상기 비아의 바닥면 상에 제2 도전층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 기판 상에 제1 도전층을 형성하고,
    상기 제1 도전층 상에 절연층을 형성하고,
    상기 제1 도전층이 노출되도록 상기 절연층을 관통하는 비아를 형성하고,
    상기 비아의 측벽에 배리어층을 형성하되, 상기 비아의 바닥면에 상기 배리어층을 형성하지 않고,
    상기 배리어층 및 상기 비아의 바닥면 상에 제2 도전층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 배리어층을 형성하기 전에,
    상기 비아의 바닥면 상에 자기 조립 단층(self-assembled monolayer)을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제2 도전층을 형성하기 전에,
    상기 비아의 바닥면에서 상기 자기 조립 단층을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
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