CN1742364A - 使用自组装纳米线从集成电路除去热量的方法及设备 - Google Patents

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Abstract

本发明涉及集成电路结构内的热传导。本发明公开了热传导装置及其制造方法，该方法使用热传导通路从衬底的局部发热区取出热量到集成电路管芯的顶面或底面。传导通路包含用于促进从集成电路进行热传导的自组装碳纳米管。

Description

使用自组装纳米线从集成电路除去热量的方法及设备
技术领域
本发明涉及集成电路结构内的热和电信号的传输。更具体地，本发明公开了自组装纳米线的应用，其中自组装纳米线用于促进从集成电路进行热传导，以及用于提高在集成电路内传播的电信号的速度。
背景技术
用于冷却半导体IC的现有技术整合大而昂贵的芯片封装的使用，该芯片封装具有连接至陶瓷或塑料封装IC芯片的外部安装的翅式散热片。随着现代集成电路的速度和密度的增加，由这些芯片产生的功率也增大，常常与增加的密度和功能性成等比。在视频处理和CPU应用范围中，在技术的发展中消散目前的IC产生的热的能力变成严重的限制。尽管问题的一些方面可通过例如风扇等强制对流装置(甚至是液体冷却)减轻，但是问题核心现在转移到芯片自身内的热阻。由于在半导体结处产生的热通量很高，结和外封装表面之间的物质的导热性较差，所以减少外封装表面温度正在产生逐渐减弱的效果。此问题产生了直接影响芯片可靠性的高结温。与用于使芯片功率产生最小的可用芯片设计技术(降低电压、在无源时关闭晶体管的时钟控制方案、减少不重要的晶体管的尺寸等)不同，目前的技术不能在芯片内提供任何特定结构来执行散热和减少结温。
在硅有源器件(半导体结)处或附近产生的热通过两条路径消散：
a)通过金属间电介质和金属层到顶部粘合层，或
b)通过体硅向晶片底部，其中在晶片底部，使得芯片背面与封装散热片接触。
这两条路径热阻很高。在目前的技术中，限制因素是电介质和体硅材料的“绝缘体”热特征。更有限制性的是，热传导路径常常通过体硅衬底到芯片底部或背面。随着金属和绝缘体层的数量增加来容纳芯片互联，预料它们的温度将增加。由于仅在芯片一侧散热，所以变得更难以“冷却”芯片。结果，大而快速切换的晶体管使其自身的结温升高到某些最大值之上。对于具有高电流和切换活动的金属线来说也是如此。
所需要的是一种靠近功率产生半导体结的结构，它专门设计为传导热量到芯片外表面。这样的结构应与目前的半导体制造技术兼容，提供显著降低的热阻，并且成本较低。
除了考虑热以外，相关问题涉及用于电互联硅/CMOS IC内的大量器件的技术。目前的技术使用多个金属层，这些金属层通过电介质绝缘，且通过通路层层相连。互连导体由例如钨、铝、和/或铜制成。绝缘电介质由很多材料制成，并且可以是基于有机或无机的。互连导体用于既提供信号连接又提供电力连接至CMOS芯片内的多个半导体器件。
由于半导体IC中的水平尺寸不断减小，互连RC延迟器对于某些长的全程互连导线(其长度可接近芯片周长的一半)来说可以是非常大的。IC互连延迟器和不想要的寄生耦合效应是控制芯片和电子系统速度性能改进的唯一最重要的因素。尽管收缩设计规则提高了晶体管工作速度，提高了功能密度，但是通过限制芯片工作速度和信息传送给内部器件的速度，电路互连路径可能控制整个系统性能。
为了减少电阻和保持导体横截面面积，目前的技术使得线导体高而细，这进一步提高了相邻导体之间的横向电容。此横向电容对整个速度影响减小，但是导致相邻信号线之间的“串扰”增加。同样，随着开关电路的频率增加到接近千兆赫水平，金属导体的“集肤效应”进一步提高其电阻值。
连续的向下特征缩小的一个结果已经增加了设计今天的IC所需要的时间。用于IC产品的适当设计的当前技术已经造成一个难处理的问题，要求对每个互连导线和其寄生交互效应进行数学建模，并且模拟大量群集有源器件及其功能块的相互作用。在当前的芯片设计技术中，最困难的设计目标之一是使每根导线的长度最短和使RC延迟器最小，特别是对于长导线来说更是如此。这种复杂的设计过程已经延长了将新产品投放市场所需要的时间，从而显著提高了研发成本。
所需要的是这样一种互连系统，具有改进的高速度、高传导率，能够提高信号速度，降低相邻导体的串扰，和减少功耗。
发明内容
本发明的一个目的是提供一种用于制造集成电路内的热传导装置的方法，包括以下步骤：(1)在硅衬底中制造至少一个晶体管；(2)在晶体管的顶面上沉积第一介电层；(3)在第一介电层的顶面上沉积金属催化剂层；(4)在金属催化剂层的顶面上沉积第二介电层；(5)穿过所述第二介电层到所述金属催化剂层的顶面蚀刻至少一个空腔，其中空腔位于晶体管上方。在步骤(6)中，在空腔内产生至少一个碳纳米管，其中碳纳米管从金属催化剂层的顶面延伸到第二介电层的至少顶部水平面。在步骤(7)中，在第二介电层的顶面上沉积金属热传导层，使得晶体管产生的热从晶体管顶面通过碳纳米管传导到金属热传导层。
本发明的另一目的是提供一种用于制造集成电路管芯内的热传导装置的方法，包括以下步骤：(1)在硅衬底的顶面中制造至少一个晶体管；(2)在硅衬底内切割至少一个空腔，该空腔通过硅衬底的背面在晶体管下方延伸；(3)在空腔内沉积催化剂层；以及(4)在空腔内产生多个碳纳米管，其中碳纳米管从空腔底面延伸到硅衬底的背面。
本发明的再一目的是提供一种集成电路结构内的热传导装置，包括：热传导网络，从有源器件层顶面延伸，通过多个互连级到集成电路结构的顶面。该热传导网络包括横跨所述多个互连级的多个热传导通路。热传导通路与多个互连级的金属导体电绝缘。有源器件层内的有源器件产生的热通过热传导网络传导到集成电路结构的顶面。
本发明的又一目的是提供一种功耗提高的集成电路管芯，包括衬底，在衬底顶面上制造集成电路的功率产生装置，其中衬底具有基本上平行于所述顶面的背面。本发明的集成电路管芯进一步包括：至少一个空腔，其中空腔从背面向顶面延伸预定距离，此预定距离小于顶面和背面之间的距离；以及包含在空腔内的热传导介质，该介质的导热率比衬底的体导热率大，使得功率产生装置产生的热经由热传导介质传递到背面。
附图说明
在考虑以下对本发明的详细描述后将更好地理解本发明。这些描述参考附图，其中在附图中：
图1是根据本发明的一个实施例的集成电路机构的部分横截面图，该集成电路机构具有热传导的碳纳米管填充的通路，其中通路位于晶体管结上方；
图2是根据本发明的一个实施例的集成电路晶体管的示意性顶视图，表示出热传导通路的可能位置；
图3是根据本发明的一个实施例的集成电路结构的部分横截面图，该集成电路结构具有通过多个金属互连层延伸的多个热传导通路314；
图4是根据本发明的一个实施例的集成电路结构的部分横截面图，该集成电路结构具有整合到硅衬底背面的碳纳米管填充的热传导结构；
图5是图4的标号404的详细图示；
图6是根据本发明的一个实施例的集成电路结构的部分横截面图，该集成电路结构既具有热传导通路，又具有背面热传导结构；
图7a-e(现有技术)是在填充通路的镶嵌工艺期间集成电路结构的部分横截面图；
图8a-e是根据本发明的一个实施例，在填充包含碳纳米管的热传导通路的工艺期间集成电路结构的部分横截面图；
图8f-i是根据本发明的一个实施例，在填充包含碳纳米管的热传导通路的流水线过程期间集成电路结构的部分横截面图；
图9是根据本发明的一个实施例的集成电路结构的部分横截面图，该集成电路结构具有安装在部分完全集成电路上方的高速互连结构，该部分完全集成电路利用标准技术产生；
图10a是根据本发明的一个实施例的图9的高速互连结构904的示意性顶视图；
图10b是图10a的详细的示意性顶视图；以及
图11是用于产生根据本发明的一个实施例的具有高速互连结构的集成电路的流程图。
具体实施方式
本发明的一个目的是提供一种靠近集成电路芯片的功率产生半导体结的功率产生半导体结的结构，它专门设计为传导热量到芯片外表面。这样的结构与目前的半导体制造技术兼容，提供显著降低的热阻，并且成本较低。
图1是根据本发明的一个实施例的集成电路机构100的部分横截面图，该集成电路机构具有热传导的碳纳米管填充的通路116a、116b，其中通路位于晶体管结上方。集成电路结构的硅衬底102支承有源器件层106，其中在有源器件层106内制造高功率晶体管结。典型地，高速集成电路将具有许多必须消耗较高功率水平的晶体管。这些晶体管将通常起时钟驱动器、总线驱动器、和I/O缓冲器和驱动器的作用。通过这些晶体管(由于非常高的开关频率而恶化)驱动的高容量负荷能产生相当多的能量，甚至在低功率CMOS电路中也是如此。由于所述发热局限于这些激励晶体管的漏区和源区附近的区域，所以如果可能的话，从这些局部化的热点除去热量将是相当有益的。图1示出微米级热传导网络的小部分，该微米级热传导网络设计为从集成电路管芯上的局部区域除去热量，例如功率晶体管或其它高发热区等(诸如激光二极管或例如电阻等无源部件)。热传导通路116a放置在功率产生晶体管正上方，该功率产生晶体管的栅极104延伸进金属电介质108a中。第二热传导通路116b对齐地放在通路116a正上方，与通路116a热接触，以通过这两个通路提供具有高传导率的路径。这样，在曾106产生的热可能有效地从器件结所处的有源器件层106传递出来。尽管仅示出两个通路，但对于本领域的技术人员来说显然的是，可堆叠任何数量的通路，以接触集成电路芯片的顶面。通常，由于多个金属间电介质的堆叠具有较差的导热性，热没有沿此方向从芯片传递出来。由于多个互连层所必需的重复的多层工艺，单个通路设计为横跨一个金属互连层，该金属互连层包括金属间电介质和金属互连层。例如，通路116a从有源器件层106的顶面延伸，通过金属间电介质108a，终止于层109内，该层109处在与器件100的互连金属的第一高度相同的高度。应指出，通路116a与任何金属互连层电绝缘，即使在其顶部区域终止于金属层122中也是如此。金属层122主要用于终止任何碳纳米管114a(如果存在的话)的顶部，并提供低导热性给上述的通路116。如果通路116a不能位于通路116a正上方，则金属层122也可用于帮助侧向热传导。
图1所示的通路116a和116b分别包括碳纳米管114a和114b。另一方面，通路可用纯金属或金属合金等填充，例如铜、铝、钨、或者这些金属的合金或混合物等。因为碳纳米管阵列可以具有5倍高的导热率，超过2000W/m/开氏温度，所以甚至与例如铜等金属相比，碳纳米管也是优选的。碳纳米管114可以与碳纳米管之间的孔隙一起存在于通路内。孔隙可用例如铜、铝、钨、或辅助材料填充。孔隙也可用例如二氧化硅等电介质填充，但是孔隙优选用例如金属或金属合金等热传导材料填充。在通路116b底部是催化剂层110，用于为碳纳米管生长提供核。催化剂层110包括金属(优选为镍或钴)，或包含镍或钴的合金或混合物。也可使用镍或钴的硅化物。通路所容之物通过SiN阻挡层120与围绕的介电层108a、108b以及有源器件层106分离。碳纳米管114在通路116底部从催化剂层110的顶面118生长到大体上高于金属层122或124延伸的长度。已知有多种沉积技术可用于使碳纳米管生长。优选地，如近来在科学文献中报告的和本领域中的技术人员已知的，使用等离子体增强化学气相沉积(PECVD)生成碳纳米管，然后利用平面化步骤(常常是CMP)修整纳米管的顶部，使之与金属化层122/124的顶面齐平。由于金属互连层之间的较小尺寸，碳纳米管114优选成长为从通路底部到顶部的不间断的连续垂直管。
图2是根据本发明的一个实施例的集成电路晶体管的示意性顶视图，表示出热传导通路208的可能位置。示出宽度为W(214)和长度为L(212)的CMOS晶体管200具有栅极触点202和源/漏区204、以及源/漏区206。晶体管200产生的大部分热将从源/漏区204散发。将通路208放置在晶体管的源/漏区正上方将极大地有助于去除所产生的热，从而随后降低结温。通路208尺寸可设计为覆盖尽可能多的区域。尽管在此顶视图中所示出的通路208位于源/漏区上方，但如下面将讨论的，也可能将衬底中的空腔或通路设置在晶体管200下方。
图3是根据本发明的一个实施例的集成电路结构300的部分横截面图，该集成电路结构300具有通过多个金属互连层延伸的多个热传导通路314。衬底302包括N掺杂区306，表示发热晶体管的一般源/漏区。通路314a放置在发热区306正上方。通路314a-c组成热传导网络，用于将热从晶体管源/漏区传送到集成电路管芯的顶面。在此实例中，通路314a-c不是在彼此正上方，而是呈交错的构造。在此构造中，要求金属层310a和310b内的一些侧向热传导完成从通路314a到314c的热传递。尽管金属层310与信号互连级处于相同的垂直位置，但是它们没有电连接至信号互连级。所示出的金属间介电层为320a-c。在此实例中，通路314a-c用从催化剂层312生长的碳纳米管318填充。另一方面，如前所述的，通路314a-c可用传导金属填充。阻挡层308提供包含在通路内的金属化合物的隔离，且可以是氮化合物，尽管也可使用氮化钛，但优选为氮化硅。
图4是根据本发明的一个实施例的集成电路结构400的部分横截面图，该集成电路结构具有整合到硅衬底背面的碳纳米管填充的热传导结构402a-c。在此实施例中，切入衬底416的背面414的空腔或槽(channel)412帮助从集成电路结构的功率产生区进行热传导，以补充通过通路406a、406b从衬底顶侧传递的热，其中通路406a、406b(不按比例)通过第一金属间介电层410延伸。结构402a-c可与通路406一起使用或不与通路406一起使用。如前所述，空腔412可优选用碳纳米管填充，或用例如金属等传导介质填充。空腔优选位于集成电路结构的功率产生区下方，例如带有栅极408的CMOS晶体管的漏/源区下方。为了帮助提高热传递和减少空腔深度，可将衬底416背面研磨，以使衬底变薄。用碳纳米管填充的空腔404的详细图示在图5中示出。
图5是图4的标号404的详细图示。热传导结构404包括用碳纳米管502填充的空腔。催化剂层510位于空腔底面512处，碳纳米管从催化剂层510生长，刚好到衬底背面414之外。在随后在背面414上进行金属层沉积(504，506)后，可使背面平坦化，以切掉任何超过背面延伸的纳米管，产生平坦的金属表面层506，其中可与金属表面层506结合进行进一步的散热。如前所述，可填充碳纳米管502之间的填隙孔隙508。
图6是根据本发明的一个实施例的集成电路结构600的部分横截面图，该集成电路结构既具有热传导通路，又具有背面热传导结构604。所示出的集成电路结构600具有图3的交错通路热传导网络300，该热传导网络300与背面传导实施例602相连。实施例602包括碳纳米管，碳纳米管包括封闭在切入衬底302的背面的空腔606内的热传导介质604。
图7a-e(现有技术)是在填充通路的镶嵌工艺期间集成电路结构的部分横截面图。为了与本发明的随后的实施例进行对比，将简要回顾该工艺。在图7a中，氧化层704在铝或硅衬底702上方形成，接着在氧化层704内蚀刻通路706，以暴露衬底702的部分，留下结构700。在图7b中，TiN阻挡层712沉积在氧化层704和暴露的衬底702上，形成710。在图7c中，金属层722(例如钨)沉积在阻挡层712上，在此过程中填充通路，形成结构720。在图7d和7e中，将金属层回蚀，随后经由CMP(化学机械平面化)平面化，去除氧化层顶面上方的金属层和阻挡层，但是留下用金属742填充的通路，形成结构740。
图8a-e是根据本发明的一个实施例，在填充包含碳纳米管的热传导通路的工艺期间集成电路结构的部分横截面图。在图8a中，第一介电层802沉积在衬底上方。优选地，第一介电层是氮化硅，或较不优选地，氮化钛。金属催化剂层804沉积在第一介电层802的表面上。优选地，金属催化剂层804是包含镍、钴、或二者都有的金属化合物或合金。较不优选地，金属催化剂层可包含镍或钴硅化物。第二介电层808沉积在金属催化剂层804上方，优选为氮化硅。随后的蚀刻产生通过第二介电层808到金属催化剂层顶面的空腔806，形成结构800。在图8b中，碳纳米管812在空腔(通路)806底部从暴露的催化剂表面有选择地生成，产生结构810。优选地，使用等离子体增强化学气相沉积(PECVD)生成碳纳米管。在图8c中，第三介电层832在电介质808表面上方生成。第三电介质优选是氮化钛。接着第四电介质834在电介质832上生成，继之以金属层836形成，最终形成结构830。在图8d和8e中，将金属层836蚀刻，然后用CMP平面化，形成结构850。
图8f-i是根据本发明的一个实施例，在填充包含碳纳米管的热传导通路的流水线过程(streamline process)期间集成电路结构的部分横截面图。在图8f中，第一介电层802沉积在衬底上方。优选地，第一介电层是氮化硅，或较不优选地，氮化钛。金属催化剂层804沉积在第一介电层802的表面上。优选地，金属催化剂层804沉积在第一介电层802的表面上。优选地，金属催化剂层804是包含镍、钴、或二者都有的金属化合物或合金。较不优选地，金属催化剂层可包含镍或钴硅化物。第二介电层808沉积在金属催化剂层804上方，优选为氮化硅。随后的蚀刻产生通过第二介电层808到金属催化剂层顶面的空腔806，形成结构800。在图8g中，碳纳米管812在空腔(通路)806底部从暴露的催化剂表面有选择地生成，产生结构810。优选地，使用等离子体增强化学气相沉积(PECVD)生成碳纳米管。碳纳米管从空腔底部延伸到第二介电层808的至少顶面。在图8h中，金属热传导层沉积在介电层808的表面上方。该金属热传导层可由任何金属或合金制成，但是优选由铜制成，较不优选由铝或钨制成。在金属沉积后，形成结构860。在图8i中，使金属热传导层836平面化，产生结构870。
本发明的另一目的是提供这样一种互连系统，具有改进的高速度、高传导率，能够提高信号速度，降低相邻导体的串扰，和减少集成电路中的功耗。
在一个实施例中，提出包含纳米线(碳或硅)的“倒装芯片”类结构。该高速互连(倒装芯片)结构“搭载”到用标准制造技术但用较少互连级构造的芯片上。新结构允许芯片的一些困难或瓶颈布线任务(即，长线、供电线、以及例如无源部件等其它部件)。较低级的短距离互连布线留在主集成电路上。该主集成电路用另外的互连通路修改，该另外的互连通路与倒装芯片结构相连，且安装在主IC顶部上。
图9是根据本发明的一个实施例的集成电路结构900的部分横截面图，该集成电路结构具有安装在部分完全集成电路902上方的高速互连结构904，该部分完全集成电路利用标准技术产生。该高速互连倒装芯片904安装在集成电路902上方，且有效地代替标准芯片中的多个金属互连层。在倒装芯片结构904中，尺寸在1-100纳米之间的纳米线根据当前产生硅或碳纳米线的技术经由自组装产生，并且沉积在适当的衬底上。这些纳米线每单位长度具有比标准IC中的微米线和互连布线小许多个量级的电容。根据其总电阻，线RC延迟器将使硅芯片具有好得多的速度性能。使用例如Si、Cu、Co、和Ni等催化剂材料在适当的衬底顶部上生成纳米线阵列。优选地，用碳纳米管或硅纳米管制造纳米线阵列。该衬底材料可以是硅、氧化铝、SiO2、或石英。通过通路906形成倒装芯片904和IC 902之间的连接。预金属电介质912、第一金属互连层910、和金属间介电层908是标准集成电路制造结构的部分。另一方面，倒装芯片904可作为安装在标准半导体芯片的钝化层的接触开口上的独立芯片放置。
图10a是根据本发明的一个实施例的图9的高速互连结构904的示意性顶视图。产生纳米线1008(碳纳米管或硅纳米管)的初始图形，使得一个或更多个平行纳米线在具有适当尺寸的接触电极1002、1012的位置处开始和结束。这些接触电极将连接至下面的主芯片的理想互连的通路触点(图10b中的1004)。对于每个应用和主芯片管芯，应将倒装芯片上的金属电极的位置和形状放置为与下面的实际硅芯片的连接通路对准。通路的x-y坐标由主芯片布置(layout)提供，否则，主芯片布置将使用传统技术中的长金属线来连接感兴趣的信号。由芯片设计和布置软件认为是“过长”或无论什么原因“太不可靠”的导线在倒装芯片上用纳米线(碳纳米管或硅纳米管)代替。这通过芯片设计和分析软件和通过连接放在适当的x-y位置的“通路”实现。在适当的开关级所必需的最小容许值内，为RC延迟器原位检测(在晶片级)若干组长纳米线1008。选择满足最大RC延迟器规格的适当的一组纳米线。举例来说使用激光或电子束(E束)修剪切掉非功能性纳米线或不在RC延迟器规格内的纳米线。可将独立的测试电路放在倒装芯片中。测试结构使用多路电路使连接至测试设备所需要的大I/O触点数目最小。光谱(特别是Raman)测量可用于确定纳米线的参数特征。紧跟光谱测量，可剪掉具有不理想的特征的纳米线。如果必要，通过用另外的传统金属线图形化可另外进行至理想的纳米线的连接。E束光刻可用于定制每个个体管芯金属图形1010，以补充和连接晶片上的每个管芯的纳米线的一般拓扑。E束光刻是节省成本的，因为它将处理用纳米线替换的数量较少的导线。为了产生纳米线的非交叉拓扑，需要单层布线器来排列需要被连接的通路的顺序。在图10a中，斜的非manhattan布线方案用于使通路与纳米线连接。如果长纳米线的数目较大，则单层方法可能是不充分的，将需要将纳米线的2层拓扑作为布线方案。
图11是用于产生根据本发明的一个实施例的具有高速互连结构的集成电路的流程图。在步骤1102中，设计主集成电路芯片，限定其功能性、布线、和主I/O结构。在步骤1104中，确定待添加到倒装芯片的布线和部件。在步骤1106中，确定倒装芯片I/O结构和通路位置。在步骤1108中，制造并测试倒装芯片结构。使用以下工艺步骤：
1)用大量纳米线在适当衬底的表面上合成、生成、或沉积固定阵列拓扑。如果使用碳纳米管，则仅生成具有较大直径的多壁碳纳米管，以仅获得金属类型的纳米线。
2)在纳米线或电路结构的末端扩大或沉积金属电极，以允许进行晶片级测试。在碳纳米管的情况下，将Raman光谱用于非接触探测。
3)使用E束或激光修剪来切掉不工作或规格之外的纳米线。
4)使用E束光刻来产生探测独特的“掩模”图形保护层，该保护层用于产生功能布线芯片所必需的金属沉积。要求这种额外的金属沉积来使纳米线结构连接到“通路”，通路连接至位于下面的传统芯片。
5)穿过独立的芯片结构沉积额外的金属，并将其密封。
6)锯或切每个管芯
在步骤1110中，将倒装芯片结合到主IC芯片，并且测试此组合，然后将其封装。

Claims (32)

1.一种用于制造集成电路内的热传导装置的方法，包括以下步骤：
(1)在硅衬底中制造至少一个晶体管；
(2)在所述至少一个晶体管的顶面上沉积第一介电层；
(3)在所述第一介电层的顶面上沉积金属催化剂层；
(4)在所述金属催化剂层的顶面上沉积第二介电层；
(5)穿过所述第二介电层到所述金属催化剂层的顶面蚀刻至少一个空腔，所述至少一个空腔位于所述至少一个晶体管上方；
(6)在所述至少一个空腔内生成至少一个碳纳米管，所述至少一个碳纳米管从所述金属催化剂层的顶面延伸到所述第二介电层的至少顶面；以及
(7)在所述第二介电层的顶面上沉积金属热传导层，使得所述晶体管产生的热从所述晶体管顶面通过所述至少一个碳纳米管传导到所述金属热传导层。
2.一种如权利要求1中所述的用于制造集成电路内的热传导装置的方法，其中第一和第二介电层包括氮化硅。
3.一种如权利要求1中所述的用于制造集成电路内的热传导装置的方法，其中所述金属催化剂层包括镍。
4.一种如权利要求1中所述的用于制造集成电路内的热传导装置的方法，其中所述金属催化剂层包括钴。
5.一种如权利要求1中所述的用于制造集成电路内的热传导装置的方法，其中所述金属热传导层包括铜。
6.一种如权利要求1中所述的用于制造集成电路内的热传导装置的方法，其中所述金属热传导层包括铝。
7.一种如权利要求1中所述的用于制造集成电路内的热传导装置的方法，其中所述金属热传导层沉积在与所述至少一个纳米管接触的所述至少一个空腔内。
8.一种如权利要求1中所述的用于制造集成电路内的热传导装置的方法，其中所述金属热传导层的顶面在沉积后平面化，使得所述至少一个纳米管不会在所述金属热传导层的所述顶面上方延伸。
9.一种如权利要求1中所述的用于制造集成电路内的热传导装置的方法，其中所述至少一个空腔位于所述至少一个晶体管的漏区上方。
10.一种如权利要求1中所述的用于制造集成电路内的热传导装置的方法，其中所述至少一个空腔位于所述至少一个晶体管的源区上方。
11.一种如权利要求1中所述的用于制造集成电路内的热传导装置的方法，其中所述至少一个空腔位于所述至少一个晶体管的发热区上方。
12.一种用于制造集成电路管芯内的热传导装置的方法，包括以下步骤：
(1)在硅衬底的顶面中制造至少一个晶体管；
(2)在所述硅衬底内切割至少一个空腔，所述至少一个空腔通过所述硅衬底的背面在所述至少一个晶体管下方延伸；
(3)在所述至少一个空腔内沉积催化剂层；以及
(4)在所述至少一个空腔内生长多个碳纳米管，所述多个碳纳米管从所述至少一个空腔的底面延伸到硅衬底的背面。
13.一种如权利要求12中所述的用于制造集成电路管芯内的热传导装置的方法，进一步包括以下步骤：
(5)在生长所述多个碳纳米管、与所述多个碳纳米管接触的所述金属热传导层后，在所述硅衬底背面上和所述至少一个空腔内沉积金属热传导层。
14.一种如权利要求13中所述的用于制造集成电路管芯内的热传导装置的方法，进一步包括以下步骤：
(6)使所述硅衬底的背面平面化，使得所述多个碳纳米管不会穿过所述金属热传导层延伸。
15.一种如权利要求13中所述的用于制造集成电路管芯内的热传导装置的方法，其中所述金属热传导层包括铜。
16.一种如权利要求13中所述的用于制造集成电路管芯内的热传导装置的方法，其中所述金属热传导层包括铝。
17.一种如权利要求12中所述的用于制造集成电路管芯内的热传导装置的方法，其中所述催化剂层包括镍。
18.一种如权利要求12中所述的用于制造集成电路管芯内的热传导装置的方法，其中所述催化剂层包括钴。
19.一种如权利要求12中所述的用于制造集成电路管芯内的热传导装置的方法，其中所述至少一个空腔位于所述至少一个晶体管的漏区下方。
20.一种如权利要求12中所述的用于制造集成电路管芯内的热传导装置的方法，其中所述至少一个空腔位于所述至少一个晶体管的源区下方。
21.一种如权利要求12中所述的用于制造集成电路管芯内的热传导装置的方法，其中所述至少一个空腔位于所述至少一个晶体管的发热区下方。
22.一种集成电路结构内的热传导装置，包括
热传导网络，从有源器件顶面层延伸，通过多个互连级到集成电路结构的顶面，
所述热传导网络包括横跨所述多个互连级的多个热传导通路，
所述热传导通路与所述多个互连级的金属导体电绝缘，
使得所述有源器件层内的有源器件产生的热通过所述热传导网络传导到集成电路结构的顶面。
23.一种如权利要求22中所述的集成电路结构内的热传导装置，其中所述多个热传导通路包括碳纳米管。
24.一种如权利要求22中所述的集成电路结构内的热传导装置，其中所述多个热传导通路包括选自包括铜、铝、多晶硅、和钨的组的材料。
25.一种如权利要求22中所述的集成电路结构内的热传导装置，其中所述多个热传导通路定位在从有源器件层的所述顶面到集成电路结构的所述顶面的直线上。
26.一种如权利要求22中所述的集成电路结构内的热传导装置，其中所述多个热传导通路中的每个通路都横跨单个互连级，所述单个互连级包括在单个金属间介电层上的单个互联金属层。
27.一种功耗提高的集成电路管芯，包括：
衬底，在其顶面上制造所述集成电路的功率产生装置，所述衬底具有基本上平行于所述顶面的背面；
至少一个空腔，从所述背面向所述顶面延伸预定距离，所述预定距离小于所述顶面和所述背面之间的距离；以及
包含在所述至少一个空腔内的热传导介质，所述介质的导热率比所述衬底的体导热率大，使得所述功率产生装置产生的热经由所述热传导介质传递到背面。
28.一种如权利要求27所述的功耗提高的集成电路管芯，其中所述热传导介质包括铜。
29.一种如权利要求27所述的功耗提高的集成电路管芯，其中所述热传导介质包括碳纳米管。
30.一种如权利要求27所述的功耗提高的集成电路管芯，其中所述至少一个空腔位于所述衬底中的至少一个发热装置正下方。
31.一种如权利要求30所述的功耗提高的集成电路管芯，其中所述至少一个发热装置是具有漏区的晶体管，所述至少一个空腔位于所述漏区正下方。
32.一种如权利要求30所述的功耗提高的集成电路管芯，其中所述至少一个发热装置是具有源区的晶体管，所述至少一个空腔位于所述源区正下方。
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