KR102391997B1 - 다결정성 세라믹 기판 및 그 제조 방법 - Google Patents

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Abstract

세라믹 기판 구조체를 제조하는 방법은 세라믹 기판을 제공하는 단계, 상기 세라믹 기판을 배리어 층 내에 캡슐화하는 단계, 및 상기 배리어 층에 연결되는 결합층을 형성하는 단계를 포함한다. 상기 방법은 또한 상기 배리어 층의 적어도 일부분을 노출시키고 충진 영역을 정의하기 위해 상기 결합층의 일부를 제거하는 단계, 및 상기 노출된 배리어 층 및 상기 충진 영역의 적어도 일부분 상에 제2 결합층을 디포짓하는 단계를 포함한다.

Description

다결정성 세라믹 기판 및 그 제조 방법
관련 출원에 대한 상호 참조
본 출원은 2016년 6월 24일자로 출원된 "다결정성 세라믹 기판 및 그 제조 방법(POLYCRYSTALLINE CERAMIC SUBSTRATE AND METHOD OF MANUFACTURE)"이라는 명칭의 미국 임시특허출원 제62/354,623호를 기초로 우선권을 주장하고, 이 출원의 개시 내용 전체는 모든 목적을 위하여 참조에 의해 본 명세서에 편입된다.
아래의 미국 특허출원은 본 출원과 동시에 제출되고 있으며, 본 출원의 개시 내용 전체는 모든 목적을 위하여 참조에 의해 본 명세서에 편입된다.
2017년 6월 13일자로 출원된 "다결정성 세라믹 기판 및 그 제조 방법"이라는 명칭의 출원 제15/621,235호(대리인 서류 번호 98825-1049531(003210US)).
본 발명은 일반적으로 가공된 기판 구조체에 관한 것이다. 보다 구체적으로, 본 발명은 에피택셜 성장 프로세스에서 사용하기에 적합한 방법 및 시스템에 관한 것이다. 단지 예시로서, 본 발명은 그 위에 성장되는 에피택셜 층과 실질적으로 매칭되는 열팽창 계수(coefficient of thermal expansion: CTE)를 특징으로 하는 에피택셜 성장에 적합한 기판 구조체를 제공하는 방법 및 시스템에 적용되었다. 상기 방법 및 기술들은 다양한 반도체 프로세싱 작업들에 적용될 수 있다.
발광 다이오드(light-emitting diode: LED) 구조는 일반적으로 사파이어 기판 상에 에피택셜(epitaxial) 성장된다. 현재 조명, 컴퓨터 모니터, 및 기타 디스플레이 디바이스들을 포함하는 많은 제품들이 LED 디바이스를 사용한다.
사파이어 기판 상의 질화 갈륨(gallium nitride) 기반 LED 구조의 성장은 기판 및 에피택셜 층이 상이한 물질들로 구성되기 때문에 헤테로에피택셜(heteroepitaxial) 성장 프로세스이다. 헤테로에피택셜 성장 프로세스로 인해, 에피택셜 성장된 물질은 에피택셜 층들의 전자적/광학적 특성과 연관된 메트릭스의 축소 및 감소된 균일성을 포함하는 다양한 부작용을 나타낼 수 있다.
따라서, 당업계에서는 에피택셜 성장 프로세스 및 기판 구조체와 관련된 개선된 방법 및 시스템에 대한 요구가 존재한다.
본 발명은 일반적으로 가공된 기판 구조체에 관한 것이다. 보다 구체적으로, 본 발명은 에피택셜 성장 프로세스에서 사용하기에 적합한 방법 및 시스템에 관한 것이다. 단지 예시로서, 본 발명은 그 위에 성장되는 에피택셜 층과 실질적으로 매칭되는 열팽창 계수(coefficient of thermal expansion: CTE)를 특징으로 하는 에피택셜 성장에 적합한 기판 구조체를 제공하는 방법 및 시스템에 적용되었다. 상기 방법 및 기술들은 다양한 반도체 프로세싱 작업들에 적용될 수 있다.
일 실시예에 의하면, 세라믹 기판 구조체를 제조하는 방법은 세라믹 기판을 제공하는 단계, 세라믹 기판을 배리어(barrier) 층 내에 캡슐화하는 단계, 및 배리어 층에 연결되는 결합층을 형성하는 단계를 포함한다. 상기 방법은 또한 배리어 층의 적어도 일부를 노출시키고 충진(fill) 영역을 정의하기 위해 결합층의 일부를 제거하는 단계, 및 노출된 배리어 층 및 충진 영역의 적어도 일부 상에 제2 결합층을 디포짓(deposit)하는 단계를 포함한다. 다른 실시예에서, 배리어 층은 제거 프로세스 중에 노출되지 않는다.
다른 실시예에 의하면, 세라믹 기판 구조체를 제조하는 방법은 세라믹 기판을 제공하는 단계, 세라믹 기판의 전면(front surface)에 결합되는 결합층을 형성하는 단계, 결합층의 일부를 제거하고 및 세라믹 기판의 전면의 적어도 일부를 노출시키기 위해 화학적-기계적 폴리싱(chemical-mechanical polishing: CMP) 프로세스를 수행하는 단계, 및 배리어 층 내에 세라믹 기판을 캡슐화하는 단계를 포함한다. 몇몇 실시예에서, 배리어 층은 실리콘 질화물을 포함할 수 있다. 세라믹 기판의 전면은 50-600 nm 범위의 RMS 거칠기를 특징으로 할 수 있고, 배리어 층은 0.5-2 nm 범위의 RMS 거칠기를 특징으로 할 수 있다. 세라믹 기판의 전면은 복수의 공동(void)을 특징으로 할 수 있고, 결합층은 복수의 공동을 채울 수 있다.
본 발명에 의하면 종래 기술에 비해 많은 이점을 성취할 수 있다. 예를 들어, 본 발명의 실시예들은 그 위에 성장된 에피택셜 층과 실질적으로 매칭되는 열팽창 계수(CTE)를 특징으로 하는, 에피택셜 성장에 적합한 기판 구조체를 제공한다. 성장 기판의 열팽창 특성을 에피택셜 층에 매칭시킴으로써 에피택셜 층 및/또는 가공된 기판 내의 응력(stress)이 감소된다. 응력은 몇 가지 유형의 결함의 원인이 된다. 예를 들어, 응력은 에피택셜 층의 전위 밀도(dislocation density)를 증가시킬 수 있고, 이는 에피택셜 층의 전기적 및 광학적 특성을 악화시킨다. 응력은 또한 에피택셜 층 또는 기판 내에 잔류 변형(residual strain)을 야기할 수 있고, 이는 응력 균열(stress cracking), 전위 활주(dislocation glide), 미끄러짐(slip), 보우(bow) 및 휘어짐(warp)과 같은 후속 단계에서의 추가적인 프로세싱 문제를 야기할 수 있다. 열팽창에 의해 유도된 기판의 보우 및 휘어짐은 자동화된 장비에서 물질의 취급에 문제를 일으키고, 디바이스 제조, 기판 균열 및 물질 크리프(creep)를 위해 필요한 추가적인 리소그래피(lithography) 단계를 수행하는 능력을 제한한다. 또한, 응력을 받은 물질에서는 디바이스 성능 수명이 단축된다. 응력 완화 및 열적 부정합(mismatch)으로 인한 응력 유도 균열 전파(crack propagation), 전위 활주 및 다른 격자 이동(lattice movement)은 디바이스 성능 저하부터 디바이스 및 디바이스 층의 파단(fracture) 또는 박리(peeling)에 이르기까지 다양한 모드에서 초기 고장을 초래할 수 있다. 디바이스들은 에피택셜 층에서 제조된다.
본 발명의 이들 및 다른 실시예들은 다수의 이점 및 특징과 함께 아래 기술 및 첨부된 도면들을 참조하여 보다 상세히 설명된다.
도 1a는 본 발명의 일 실시예에 의한 가공된 기판 구조체를 도시하는 단순화된 개념도이다.
도 1b는 본 발명의 일 실시예에 의한 가공된 기판을 제조하는 방법을 도시하는 단순화된 흐름도이다.
도 1c는 본 발명의 일 실시예에 의한 에피택셜 층을 포함하는 가공된 기판 구조체를 도시하는 단순화된 개념도이다.
도 2는 본 발명의 일 실시예에 의한 결합층의 디포지션 후의 가공된 기판 구조체를 도시하는 단순화된 개념도이다.
도 3a는 본 발명의 일 실시예에 의한 결합층의 박층화(thinning) 이후의 가공된 기판 구조체를 도시하는 단순화된 개념도이다.
도 3b는 본 발명의 일 실시예에 의한 에칭 정지(etch stop) 층까지 폴리싱한 후의 가공된 기판 구조체를 도시하는 단순화된 개념도이다.
도 3c는 본 발명의 일 실시예에 의한 결합층의 재-디포지션(redeposition) 후의 가공된 기판 구조체를 도시하는 단순화된 개념도이다.
도 4는 본 발명의 일 실시예에 의한 하나 이상의 가공된 층을 형성한 후의 가공된 기판 구조체를 도시하는 단순화된 개념도이다.
도 5는 본 발명의 일 실시예에 의한 박리된(exfoliated) 층을 포함하는 가공된 기판 구조체를 도시하는 단순화된 개념도이다.
도 6a는 본 발명의 일 실시예에 의한 다결정성 세라믹 코어 및 평탄화(planarization) 물질을 도시하는 단순화된 개념도이다.
도 6b는 본 발명의 일 실시예에 의한 CMP 프로세스 후의 다결정성 세라믹 코어 및 평탄화 물질을 도시하는 단순화된 개념도이다.
도 6c는 본 발명의 일 실시예에 의한 배리어 쉘 내에 캡슐화된, 평탄화된 다결정성 세라믹 코어를 도시하는 단순화된 개념도이다.
도 6d는 본 발명의 일 실시예에 의한 박리된 단결정 Si 층을 갖는 배리어 쉘 내에 캡슐화된 평탄화된 다결정성 세라믹 코어를 도시하는 단순화된 개념도이다.
도 6e는 본 발명의 실시예에 의한 디포짓된 산화물 및 박리된 단결정 Si 층으로 덮인 배리어 쉘 내에 캡슐화된 평탄화된 다결정성 세라믹 코어를 도시하는 단순화된 개념도이다.
도 6f는 본 발명의 일 실시예에 의한 캡슐화되고 평탄화된 다결정성 세라믹 코어 상의 가공된 층들의 형성을 도시하는 단순화된 개념도이다.
도 6g는 본 발명의 일 실시예에 의한 캡슐화되고 평탄화된 다결정성 세라믹 코어 상의 가공된 층들 위의 박리된 Si 층을 도시하는 단순화된 개념도이다.
도 6h는 본 발명의 일 실시예에 의한 캡슐화되고 평탄화된 다결정성 세라믹 코어 상의 가공된 층 상의 결합층의 형성을 도시하는 단순화된 개념도이다.
도 6i는 본 발명의 일 실시예에 의한 상부에 박리된 Si 층을 갖는 캡슐화되고 평탄화된 다결정성 세라믹 코어 상의 가공된 층들 상의 결합층의 형성을 도시하는 단순화된 개념도이다.
본 발명의 실시예들은 가공된 기판 구조체에 관한 것이다. 보다 구체적으로, 본 발명은 에피택셜 성장 프로세스에서 사용하기에 적합한 방법 및 시스템에 관한 것이다. 단지 예시로서, 본 발명은 그 위에 성장된 에피택셜 층과 실질적으로 매칭되는 열팽창 계수(CTE)를 특징으로 하는 에피택셜 성장에 적합한 기판 구조체를 제공하는 방법 및 시스템에 적용되었다. 상기 방법 및 기술들은 다양한 반도체 프로세싱 작업들에 적용될 수 있다.
도 1a는 본 발명의 일 실시예에 의한 가공된 기판 구조체를 도시하는 단순화된 개념도이다. 도 1a에 도시된 바와 같이, 도 1a에 도시된 가공된 기판 구조체는 다양한 전자 및 광학 에플리케이션에 적합하다. 가공된 기판 구조체는, 예를 들어, 박리된 실리콘 (111) 층 상의 가공된 기판 구조체 상에 성장될 에피택셜 물질의 CTE에 실질적으로 매칭되는 열팽창 계수(CTE)를 가질 수 있는 코어(110)(예를 들어, AlN 기판)를 포함한다. 본 명세서에서 보다 충분히 논의되는 바와 같이, 에피택셜 물질은 (111) 실리콘 이외의 다른 결정 배향(crystal orientation)을 갖는 실리콘 층을 포함하는 다른 원소 반도체(elemental semiconductor) 물질 및/또는 질화 갈륨(GaN) 기반 물질을 포함하는 화합물 반도체(compound semiconductor) 물질을 포함할 수 있다. 이러한 변형은 결정성 성장면(crystalline growth face) 등을 포함한다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
질화 갈륨(GaN) 기반 물질(GaN 기반 층을 포함하는 에피택셜 층)의 성장을 포함하는 애플리케이션에 있어서, 코어(110)는 다결정성 세라믹 물질, 예를 들어, 다결정성 질화 알루미늄(AlN)일 수 있고, 산화 이트륨(yttrium oxide)과 같은 결합제(binding material)를 포함할 수 있다. 다결정성 질화 갈륨(GaN), 다결정성 알루미늄 갈륨 나이트라이드(AlGaN), 다결정성 실리콘 카바이드(SiC), 다결정성 산화 아연(ZnO), 다결정성 갈륨 트리옥사이드(Ga2O3) 등을 포함하는 다른 물질이 코어에 사용될 수 있다.
코어의 두께는 100 내지 1,500 ㎛ 정도, 예를 들어, 725 ㎛일 수 있다. 코어는 쉘(shell) 또는 캡슐화(encapsulating) 쉘로 지칭될 수 있는 부착층(112)(TEOS로 표기됨) 내에 캡슐화된다. 가공된 기판 구조체의 중앙부만을 도시하고 에지(edge)를 도시하지 않는 도 1a는 코어(110)의 위와 아래의 부착층(112)의 존재를 도시함으로써 이러한 캡슐화를 나타내고, 부착층(112)은 명확성을 위해 도시되지 않은 코어(110)의 에지에도 존재할 것임을 이해할 수 있다. 아래에서 보다 충분히 논의되는 전도층(conductive layer)(114), 제2 부착층(116), 및 배리어 층(118)에 대해서도 유사하게, 이들 캡슐화 층의 존재가 코어의 위와 아래에 도시되어 있지만, 이들 층은 에지에도 존재함을 이해할 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
일 실시예에서, 부착층(112)은 두께가 1,000 Å 정도인 테트라에틸 오소실리케이트(tetraethyl orthosilicate: TEOS) 산화물 층을 포함한다. 다른 실시예들에서, 부착층의 두께는, 예를 들어, 100 Å 내지 2,000 Å으로 다양하다. 몇몇 실시예에서는 TEOS 산화물이 부착층에 이용되지만, 본 발명의 실시예에 의하면 나중에 디포짓된 층들과 아래에 놓인 층들 또는 물질들(예를 들어, 세라믹, 특히, 다결정성 세라믹) 사이의 부착을 제공하는 다른 물질이 이용될 수 있다. 예를 들어, SiO2 또는 다른 실리콘 산화물(SixOy)은 세라믹 물질에 잘 부착되고, 예를 들어, 전도성 물질의 후속 디포지션에 적합한 표면을 제공한다. 부착층(112)은 몇몇 실시예에서 완전히 캡슐화된 코어를 형성하기 위해 코어(110)를 완전히 둘러싸고, 반도체 프로세싱 및 특히 다결정성 또는 복합 기판 및 층과 양립될 수 있는 LPCVD 프로세스 또는 다른 적절한 디포지션 프로세스를 사용하여 형성될 수 있다. 부착층은, 가공된 기판 구조체의 요소를 형성하는 후속 층들이 부착되는 표면을 제공한다.
캡슐화 부착층을 형성하기 위해 LPCVD 프로세스, 스핀 온 글라스/유전체(spin on glass/dielectrics), 퍼니스-기반(furnace-based) 프로세스 등에 더하여, 본 발명의 실시예에 따라서는 CVD 프로세스 또는 유사한 디포지션 프로세스를 포함하는 다른 반도체 프로세스가 이용될 수 있다. 일 예로서, 코어의 일부분을 코팅하는 디포지션 프로세스가 이용될 수 있고, 코어는 뒤집힐 수 있으며, 코어의 추가적인 부분을 코팅하기 위해 디포지션 프로세스가 반복될 수 있다. 따라서, 일부 실시예에서는 LPCVD 기술이 완전히 캡슐화된 구조를 제공하기 위해 이용되지만, 특정 애플리케이션에 따라서는 다른 막(film) 형성 기술이 이용될 수 있다.
전도층(114)은 부착층(112)을 둘러싸도록 형성된다. 일 실시예에서, 전도층은 부착층을 둘러싸도록 형성된 폴리실리콘(즉, 다결정성 실리콘)의 쉘인데, 폴리실리콘은 세라믹 물질에 대해 열악한 부착성을 나타낼 수 있기 때문이다. 전도층이 폴리실리콘인 실시예에서, 폴리실리콘 층의 두께는 약 500 내지 5,000 Å 정도, 예를 들어 2,500 Å일 수 있다. 몇몇 실시예에서, 폴리실리콘 층은 부착층(예를 들어, TEOS 산화물 층)을 완전히 둘러싸는 쉘로서 형성됨으로써 완전히 캡슐화된 부착층을 형성할 수 있고, LPCVD 프로세스를 사용하여 형성될 수 있다. 다른 실시예들에서는, 후술하는 바와 같이, 전도성 물질이 부착층의 일부, 예를 들어, 기판 구조체의 하부 절반 상에 형성될 수 있다. 몇몇 실시예에서는, 전도성 물질이 완전히 캡슐화하는 층으로서 형성되고 이어서 기판 구조체의 한면에서 제거될 수 있다.
일 실시예에서, 전도층(114)은 전도성이 높은 물질을 제공하도록 도핑된, 예를 들어, p-타입 폴리실리콘 층을 제공하기 위해 붕소(boron)로 도핑된 폴리실리콘 층일 수 있다. 몇몇 실시예에서는, 높은 전도성을 제공하기 위해 붕소가 1×1019 cm-3 내지 1×1020 cm-3의 수준으로 도핑된다. 상이한 도펀트 농도에서의 다른 도펀트들(예를 들어, 1×1016 cm-3 내지 5×1018 cm-3의 도펀트 농도에서의 인(phosphorus), 비소(arsenic), 또는 비스무트(bismuth) 등)이 전도층에 사용하기에 적합한 n-타입 또는 p-타입 반도체 물질을 제공하기 위해 사용될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
전도층(114)의 존재는 가공된 기판을 반도체 프로세싱 툴, 예를 들어, 정전 척(electrostatic chucks)(ESC 또는 e-척)을 갖는 툴에 정전 척킹(chucking)하는 동안 유용하다. 전도층은 반도체 프로세싱 툴에서의 프로세싱 후에 빠른 디척킹(dechucking)을 가능하게 한다. 본 발명의 실시예들에서, 전도층은 결합을 포함하는 미래의 처리 중에 척과의 전기적 접촉 또는 정전 척(ESC 또는 e-척)에 대한 용량성 결합(capacitive coupling)을 가능하게 한다. 따라서, 본 발명의 실시예들은 종래의 실리콘 웨이퍼와 함께 사용되는 방식으로 처리될 수 있는 기판 구조체를 제공한다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다. 또한, ESD 척킹과 조합된 높은 열 전도도(thermal conductivity)를 갖는 기판 구조를 갖는 것은 이후의 디바이스 제조 단계들 뿐만 아니라 이후의 가공된 층들 및 에피택셜 층들의 형성을 위한 더 좋은 디포지션 조건을 제공할 수 있다. 예를 들어, 더 낮은 응력, 보다 균일한 디포지션 두께, 및 후속 층 형성을 통한 더 양호한 화학양론(stoichiometry) 제어를 야기할 수 있는 바람직한 열 프로파일(thermal profile)을 제공할 수 있다.
전도층(114)을 둘러싸도록 제2 부착층(116)(예를 들어, 두께가 1,000 Å 정도인 TEOS 산화물 층)이 형성된다. 몇몇 실시예에서 제2 부착층(116)은 완전히 캡슐화된 구조를 형성하기 위해 전도층을 완전히 둘러싸고 LPCVD 프로세스, CVD 프로세스, 또는 스핀-온 유전체의 디포지션을 포함하는 임의의 다른 적절한 디포지션 프로세스를 사용하여 형성될 수 있다.
배리어 층(118), 예를 들어, 실리콘 질화물 층은 제2 부착층(116)을 둘러싸도록 형성된다. 일 실시예에서, 배리어 층(118)은 두께가 2,000 Å 내지 5,000 Å 정도인 실리콘 질화물 층이다. 배리어 층은 몇몇 실시예에서 완전히 캡슐화된 구조를 형성하기 위해 제2 부착층(116)을 완전히 둘러 싸고 LPCVD 프로세스를 사용하여 형성될 수 있다. 실리콘 질화물 층 이외에, SiCN, SiON, AlN, SiC 등을 포함하는 비정질(amorphous) 물질이 배리어 층으로서 이용될 수 있다. 몇몇 구현예에서, 배리어 층은 배리어 층을 형성하도록 구축된 다수의 서브 층들로 이루어진다. 따라서, 배리어 층이라는 용어는 단일 층 또는 단일 물질을 나타내려고 하는 것이 아니고, 복합(composite) 방식으로 적층된 하나 또는 그 이상의 물질을 포괄하려는 것이다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
몇몇 실시예에서, 배리어 층(118), 예를 들어, 실리콘 질화물 층은, 예를 들어, 고온(예를 들어, 1,000 ℃) 에피택셜 성장 프로세스 중에 가공된 기판이 존재할 수 있는 반도체 프로세싱 챔버의 환경으로, 코어(110)에 존재하는 요소들, 예를 들어, 이트륨(원소), 산화 이트륨(즉, 이트리아(yttria)), 산소, 금속 불순물, 다른 미량 성분 등이 확산 및/또는 배출되는 것을 방지한다. 본 명세서에 기술된 캡슐화 층을 이용하면, 비 청정실 환경을 위해 설계된 다결정성 AlN을 포함하는 세라믹 물질들이 반도체 프로세스 공정 및 청정실 환경에서 이용될 수 있다.
통상적으로, 코어를 형성하기 위해 이용되는 세라믹 물질은 1,800 ℃ 정도의 온도에서 소성(燒成; firing)된다. 이 프로세스는 세라믹 물질에 존재하는 상당량의 불순물을 제거할 것으로 예상된다. 이러한 불순물은, 소결제(sintering agent)로서 이트리아를 사용함으로써 생겨나는 이트륨, 칼슘, 및 다른 요소들과 화합물을 포함할 수 있다. 그 후, 800 ℃ 내지 1,100 ℃ 범위의 훨씬 낮은 온도에서 행해지는 에피택셜 성장 프로세스 동안에는, 이들 불순물의 이후의 확산은 중요하지 않을 것으로 예상될 것이다. 그러나, 종래의 예상과는 달리, 본 발명자들은 세라믹 물질의 소성(firing) 온도보다 훨씬 낮은 온도에서 에피텍셜 성장 프로세스 동안에도 가공된 기판의 층들을 통한 요소들의 상당한 확산이 발생할 수 있다고 판단했다. 따라서, 본 발명의 실시예들은 이러한 바람직하지 않은 확산을 방지하기 위해 배리어 층을 가공된 기판 구조체에 통합시킨다.
다시 도 1a를 참조하면, 배리어 층(118)의 일부, 예를 들어 배리어 층의 상부 표면 상에 결합층(120)(예를 들어, 실리콘 산화물 층)이 디포짓되고, 실질적으로 단결정인 층(125)(예를 들어, 박리된 실리콘 (111) 층과 같은 단결정 실리콘 층)의 결합 중에 사용된다. 결합층(120)은 몇몇 실시예에서 두께가 약 1.5 ㎛일 수 있다. 몇몇 실시예에서, 결합층의 두께는 결합으로 유도된 공동(void) 완화를 위해 20 nm 또는 그 이상이다. 몇몇 실시예에서, 결합층의 두께는 0.75 내지 1.5 ㎛의 범위에 있다.
실질적으로 단결정인 층(125)(예를 들어, 박리된 Si (111))은 에피택셜 물질의 형성을 위한 에피택셜 성장 프로세스 중에 성장 층으로서 사용하기에 적합하다. 몇몇 실시예에서, 에피택셜 물질은 2 ㎛ 내지 10 ㎛ 두께의 GaN 층을 포함 할 수 있으며, 이 GaN 층은 광전자, RF, 및 전력 디바이스에서 사용되는 복수의 층들 중 하나로서 이용될 수 있다. 일 실시예에서, 실질적으로 단결정인 층은 층 이송(layer transfer) 프로세스를 사용하여 결합층에 부착되는 단결정 실리콘 층을 포함한다.
도 1b는 본 발명의 일 실시예에 의한 가공된 기판을 제조하는 방법을 도시하는 단순화된 흐름도이다. 상기 방법은 기판 상에 성장된 하나 이상의 에피택셜 층에 CTE가 매칭되는 기판을 제조하는데 이용될 수 있다. 방법(150)은 세정되고 검사된 질화 알루미늄(AlN) 기판일 수 있는 다결정성 세라믹 코어를 제공(160)함으로써 지지 구조를 형성하는 단계를 포함한다. 상기한 바와 같이 다른 다결정성 세라믹 코어가 이용될 수 있다.
상기 방법은 또한 쉘(예를 들어, 두께가 약 80 nm 인 테트라에틸 오소실리케이트(TEOS) 산화물 쉘)을 형성하는 제1 부착층 내에 다결정성 세라믹 코어를 캡슐화하는 단계(162), 및 전도성 쉘(예를 들어, 약 300 nm 두께의 폴리실리콘 쉘) 내에 제1 부착층을 캡슐화하는 단계(164)를 포함한다. 제1 부착층은 TEOS 산화물의 단일 층으로서 형성될 수 있다. 전도성 쉘은 폴리실리콘의 단일 층으로서 형성될 수 있다.
상기 방법은 또한 제2 부착층(예를 들어, 약 80 nm 두께의 제2 TEOS 산화물 쉘) 내에 전도성 쉘을 캡슐화하는 단계(166) 및 배리어 층 쉘 내에 제2 부착층을 캡슐화하는 단계(168)를 포함한다. 제2 부착층은 TEOS 산화물의 단일 층으로서 형성될 수 있다. 배리어 층 쉘은, 예를 들어 약 400 nm 두께의 실리콘 질화물의 단일 층으로서 형성될 수 있다. 가공된 기판 구조체와 관련된 부가적인 설명은 2016년 6월 14일자로 출원된 미국 임시특허출원 제62/350084호(대리인 서류 번호 98825-1011030-001100US)에 제공되며, 그 개시 내용 전체는 모든 목적을 위해 본 명세서에 참조에 의하여 편입된다. 본 명세서에 기술된 바와 같이, 본 발명의 실시예들은 SixOy, SixNy, SixOyNz, 다이아몬드상 탄소(diamond like carbon; DLC), 이들의 조합 등과 같은 다양한 유전체를 포함하는 부착층 및 확산 배리어를 위한 다양한 물질을 활용할 수 있다. 유전체 내에 캡슐화된 Ti, TiW, Ta 및 TiN과 같은 다른 물질도 사용될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
코어, 부착층, 전도층, 및 확산 배리어를 포함하는 지지 구조가 프로세스(160-168)에 의해 형성되면, 상기 방법은 지지 구조 상에 결합층(예를 들어, PECVD 실리콘 산화물 층)을 디포짓하는 단계(170) 및 결합층에 실질적으로 단결정인 층, 예를 들어, 단결정 실리콘 층을 연결시키는 단계(172)를 포함한다. 본 발명의 실시예에 따라서는, SiC, 사파이어, GaN, AlN, SiGe, Ge, 다이아몬드, Ga2O3, ZnO 등을 포함하는, 다른 실질적으로 단결정인 층이 사용될 수 있다. 결합층의 디포지션은 본 명세서에 기술된 바와 같이 평탄화(planarization) 프로세스를 수반하는 결합 물질의 디포지션을 포함할 수 있다. 후술하는 실시예에서, 실질적으로 단결정인 층(예를 들어, 단결정 실리콘 층)을 결합층에 연결시키는 것은 상기 층이 실리콘 웨이퍼로부터 이송되는 단결정 실리콘 층인 층 이송 프로세스를 이용한다.
도 1a를 참조하면, 결합층(120)은 두꺼운(예를 들어, 4 ㎛ 두께) 산화물 층의 디포지션(예를 들어, PECVD)과 이 산화물의 두께를 약 1.5 ㎛로 박층화하기 위한 화학적 기계적 폴리싱(chemical mechanical polishing: CMP) 프로세스(도 3a와 관련하여 이하에서 더 논의됨)에 의해 형성될 수 있다. 두꺼운 초기 산화물은 다결정성 코어의 제조 후에 존재할 수 있고 도 1a에 도시된 캡슐화 층들이 형성될 때 계속해서 존재할 수 있는 상기 지지 구조 상에 존재하는 공동(void) 및 표면 형상을 채우는 역할을 한다. CMP 프로세스는 공동, 입자 또는 다른 형상이 없는 실질적으로 평탄한 표면을 제공하고, 다음으로 이러한 표면은 웨이퍼 이송 프로세스 중에 도 1a에 도시된 박리된 단결정 실리콘 (111) 층으로 표현된 실질적으로 단결정인 층을 결합층에 결합시키는데 사용될 수 있다. 결합층은 원자적으로 편평한(flat) 표면을 특징으로 할 필요는 없지만 원하는 신뢰도로 실질적으로 단결정인 층(예를 들어, 단결정 실리콘 층)의 결합을 지지할 실질적으로 평탄한 표면을 제공해야 한다.
실질적으로 단결정인 층을 결합층에 연결시키는데 사용될 수 있는 층 이송 프로세스의 일 예는 수소 주입된 도너(donor) 웨이퍼(예를 들어, 클리빙 면(cleave plane)을 형성하기 위해 주입된 실질적으로 단결정인 층(예를 들어, 단결정 실리콘 층)을 포함하는 실리콘 웨이퍼)를 결합층에 결합하는 것이다. 이어서, 결합된 쌍을 어닐링 온도(예를 들어, 200 ℃)에서 어닐링 기간(예를 들어, 4 시간) 동안 어닐링하여 주입 종(implant species)(예를 들어, 수소)을 블리스터(blister)로 모은다. 어닐링 후에, 도너 웨이퍼는 클리빙 면을 따라 갈라지고 실질적으로 단결정인 물질의 층을 결합층 상으로 박리한다. 도 1a에 도시된 바와 같이, Si (111)의 층은 PECVD 결합층 상으로 박리된다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
도 1b에 도시된 방법은 또한 실질적으로 단결정인 층을 평활화(smoothing)하는 단계(174)를 포함할 수 있다. 도 1a를 참조하면, 실질적으로 단결정인 층(125)은 결합층(120) 상으로 이송되는 단결정성(single crystalline) 실리콘(예를 들어, Si (111) 층)일 수 있다. 실질적으로 단결정인 층(125)의 두께는 다양한 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 또한, 실질적으로 단결정인 층(125)의 결정 방위(crystal orientation)는 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 또한, 실질적으로 단결정인 층(125)의 도핑 레벨 및 프로파일은 특정 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 도면 번호 174와 관련하여 도시된 평활화는 또한 평탄화 프로세스의 구성요소로서 실질적으로 단결정인 층의 박층화(thinning)를 포함할 수 있다.
몇몇 실시예에서, 실질적으로 단결정인 층(125)의 두께 및 표면 거칠기는 고품질 에피택셜 성장을 위해 추가로 변경될 수 있다. 상이한 디바이스 애플리케이션들은 실질적으로 단결정인 층(125)의 두께 및 표면 평활성에 대한 약간씩 다른 사양을 가질 수 있다. 클리빙 프로세스는 주입된 이온 프로파일의 피크에서 벌크 단결정 실리콘 웨이퍼로부터 실질적으로 단결정인 층(125)을 박리시킨다. 클리빙 후에, 실질적으로 단결정인 층(125)은 질화 갈륨과 같은 다른 물질의 에피택셜 성장을 위한 성장 표면으로서 사용되기 전에 몇 가지 측면에서 조정 또는 수정될 수 있다.
첫째, 이송된 실질적으로 단결정인 층(125)은 소량의 잔류 수소 농도를 함유할 수 있고 주입으로부터 약간의 결정 손상을 가질 수 있다. 따라서, 결정 격자가 손상된, 실질적으로 단결정인 이송된 층(125)의 얇은 부분을 제거하는 것이 유익할 수 있다. 몇몇 실시예에서, 주입의 깊이는 실질적으로 단결정인 층(125)의 원하는 최종 두께보다 더 크도록 조정될 수 있다. 추가적인 두께는 손상된 실질적으로 단결정인 이송된 층의 얇은 부분의 제거를 허용하여, 원하는 최종 두께의 손상되지 않은 부분을 남긴다.
둘째, 실질적으로 단결정인 층(125)의 전체 두께를 조정하는 것이 바람직할 수 있다. 일반적으로, 실질적으로 단결정인 층(125)이 하나 이상의 에피택셜 층의 후속 성장을 위해 고품질의 격자 템플릿(lattice template)을 제공할 수 있을 만큼 충분히 두껍지만 상당히 유연할만큼 충분히 얇은 것이 바람직할 수 있다. 실질적으로 단결정인 층(125)은, 실질적으로 단결정인 층(125)이 상대적으로 얇아서 그 물리적 특성(예를 들어, CTE)이 이를 둘러싸는 물질들의 물리적 특성을 매우 가깝게 모방할 수 있을 때 "유연(compliant)"하다고 말할 수 있다. 실질적으로 단결정인 층(125)의 유연성은 실질적으로 단결정인 층(125)의 두께와 반비례일 수 있다. 높은 유연성은 템플릿 상에 성장된 에피택셜 층의 결함 밀도(defect density)를 낮추고 더 두꺼운 에피택셜 층 성장을 가능하게 할 수 있다. 몇몇 실시예에서, 실질적으로 단결정인 층(125)의 두께는 박리된 실리콘 층 상의 실리콘의 에피택셜 성장에 의해 증가될 수 있다.
셋째, 실질적으로 단결정인 층(125)의 평활성을 향상시키는 것이 유익할 수 있다. 층의 평활도는 수소 총량(total dose), 공동 주입된 종들(co-implanted species)의 존재, 및 수소 기반 클리빙 면을 형성하기 위해 사용된 어닐링 조건과 관련될 수 있다. 층 이송(즉, 클리빙 단계)에 기인하는 초기 거칠기는 후술하는 바와 같이 열 산화(thermal oxidation) 및 산화물 스트립(oxide strip)에 의해 완화될 수 있다.
몇몇 실시예에서, 손상된 층의 제거 및 실질적으로 단결정인 층(125)의 최종 두께의 조정은 박리된 실리콘 층의 최상부의 열 산화 및 그에 이은 플루오르화 수소산(hydrogen fluoride(HF) acid)에 의한 산화물 층 스트립을 통해 이루어질 수 있다. 예를 들어, 0.5 mm의 초기 두께를 갖는 박리된 실리콘 층은 열 산화되어 약 420 nm 두께의 실리콘 다이옥사이드(silicon dioxide) 층을 생성할 수 있다. 성장된 열 산화물을 제거한 후에, 이송된 층의 잔류 실리콘 두께는 약 53 nm일 수 있다. 열 산화 중에, 주입된 수소는 표면을 향해 이동할 수 있다. 따라서, 후속하는 산화물 층 스트립은 약간의 손상을 제거할 수 있다. 또한, 열 산화는 전형적으로 1000 ℃ 이상의 온도에서 수행된다. 상승된 온도는 또한 격자 손상을 복구할 수 있다.
열 산화 중에 실질적으로 단결정인 층의 최상부에 형성된 실리콘 산화물 층은 HF산 에칭을 이용하여 벗겨낼 수 있다. HF산에 의한 실리콘 산화물과 실리콘 사이(SiO2:Si)의 에칭 선택도(selectivity)는 HF 용액의 온도 및 농도, 및 실리콘 산화물의 화학량론(stoichiometry) 및 밀도를 조정함으로써 조정될 수 있다. 에칭 선택도는 하나의 물질의 다른 물질에 대한 에칭률(etch rate, "식각률"이라고도 함)을 가리킨다. HF 용액의 선택도는 (SiO2:Si)에 대해서 약 10:1 내지 약 100:1의 범위일 수 있다. 높은 에칭 선택도는 초기 표면 거칠기로부터 유사한 비율로 표면 거칠기를 감소시킬 수도 있다. 그러나, 그에 따른 실질적으로 단결정인 층(125)의 표면 거칠기는 원하는 것보다 여전히 더 클 수 있다. 예를 들어, 벌크 Si (111) 표면은 추가적인 처리 전에 2 ㎛ × 2 ㎛ 원자력 현미경(atomic force microscope: AFM) 스캔으로 측정했을 때 RMS(Root-mean-square) 표면 거칠기가 0.1 nm 미만일 수 있다. 몇몇 실시예에서, Si (111) 상의 질화 갈륨 물질의 에피택셜 성장을 위한 원하는 표면 조도는 30 ㎛ × 30 ㎛ AFM 스캔 영역에서, 예를 들어 1 nm 미만, 0.5 nm 미만, 또는 0.2 nm 미만일 수 있다.
열 산화 및 산화물 층 스트립 후에 실질적으로 단결정인 층(125)의 표면 거칠기가 원하는 표면 거칠기를 초과하면, 부가적인 표면 평활화가 행해질 수 있다. 실리콘 표면을 평활화하는 몇 가지 방법이 있다. 이들 방법들은 수소 어닐링, 레이저 트리밍(trimming), 플라즈마 평활화, 및 터치 폴리싱(예를 들어, 화학적 기계적 폴리싱 또는 CMP)를 포함할 수 있다. 이들 방법들은 높은 종횡비(aspect ratio)의 표면 피크의 우선적인 공격을 포함할 수 있다. 이렇게 해서, 표면 상의 높은 종횡비의 형상이 낮은 종횡비의 형상보다 더 신속히 제거될 수 있으므로, 표면이 매끄러워지게 된다.
도 1c는 본 발명의 일 실시예에 의한 에피택셜 층을 포함하는 가공된 기판 구조체를 도시하는 단순화된 개념도이다. 도 1c에 도시된 바와 같이, 실질적으로 단결정인 층(125)의 평탄화된 형태일 수 있는 평탄화된 층(705)은 에피택셜 층(710)의 형성을 위한 성장 프로세스에서 이용된다. 평탄화된 층(705)은 본 명세서에서 논의되는 하나 또는 그 이상의 평탄화 기술을 사용하여 제조될 수 있다. 몇몇 실시예에서, 에피택셜 층(710)은 광전자 디바이스에 활용되는 복수의 층들 중 하나로서 이용될 수 있는 두께 2 ㎛ 내지 10 ㎛ 또는 그보다 두꺼운 GaN 기반 층을 포함한다.
도 1b에 도시된 특정 단계들은 본 발명의 일 실시예에 의한 가공된 기판을 제조하는 특정 방법을 제공함을 이해해야 한다. 대안적인 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 대안적인 실시예들은 다른 순서로 위에서 약술된 단계들을 수행할 수 있다. 또한, 도 1b에 도시된 개별 단계는 해당 개별 단계에 적절하게 다양한 순서로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한 특정 애플리케이션에 따라서는 추가 단계가 부가되거나 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
도 2는 본 발명의 일 실시예에 의한 결합층의 디포지션 이후의 가공된 기판 구조체를 도시하는 단순화된 개념도이다. 도 2에 도시된 바와 같이, 결합층(120)의 상부 표면(121)(예를 들어, PECVD 산화물)은 자연적으로는 거칠고, 표면 프로파일은 하부 층들 및 물질들의 표면 거칠기에 의해 어느 정도 결정된다. 도 1b와 관련하여 논의된 바와 같이, 결합층이 다결정성 세라믹 코어(110)에 존재하는 다공성(porosity)을 채우기 위해서 결합층의 초기 두께는 수 마이크론(예를 들어, 4 ㎛) 정도일 수 있다. 결합층은 단일 단계 프로세스 또는 다중 단계 프로세스, 예를 들어, 디포지션/제거의 반복되는 사이클로 형성될 수 있다. 일 예로서, 결합층 물질의 디포지션 후에는 결합층을 폴리싱하여 두께를 감소시키고 평탄도를 증가시킬 수 있다. 이러한 디포지션/폴리싱의 사이클은 원래의 다결정성 세라믹 코어 표면을 특징짓는 표면 거칠기보다 작은 표면 거칠기를 갖는 결합층을 제공하기 위해 여러 번 반복될 수 있다. 또한, 상이한 물질들이 상이한 사이클에 이용될 수 있으며, 다수의 물질들을 갖는 적층 구조를 제공한다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
도 3a는 본 발명의 일 실시예에 의한 결합층의 박층화 이후의 가공된 기판 구조체를 도시하는 단순화된 개념도이다. 본 발명의 발명자들은 스위칭 속도 등에 영향을 주는 용량성 효과(capacitive effect) 및 열 전달이 디바이스 애플리케이션을 위해 개선되거나 결합층(예를 들어, PECVD 산화물 층)을 수 마이크론의 초기 값으로부터 100 Å 내지 1.5 ㎛ 범위의 값으로 박층화함으로써 커스터마이즈(customize)될 수 있다고 판단했다.
도 3a에 도시된 바와 같이, CMP 프로세스는 결합층(120)의 두께를 감소시키는데 사용될 수 있다. 그러나, 결합층의 초기 두께가, 결합층이 다결정성 세라믹 코어에 존재하는 다공성을 채우기 위해 적합한 수 마이크론(예를 들어, 4 ㎛) 정도라면, CMP 프로세스는 결합층에 존재하는 모든 결함들을 제거하지 못할 수도 있다. 또한, CMP 패드 컴플라이언스(compliance), 슬러리 관리(slurry management), 및 장비상의 다양한 영역에서의 다운 포스(down force) 제어는, 기판을 가로질러서 편평도(flatness)를 달성함으로써 매끄럽고 편평한 결합층을 제공하는 것에 대한 과제를 제시한다. 예를 들어, 기판 에지에서의 롤오프(roll off)는 에지에서 평균(mean) 층 두께보다 작거나(즉, 얇거나) 또는 그보다 큰(즉, 두꺼운) 막 두께를 초래할 수 있다.
도 3a는 편평한 상부 표면(310)을 도시하지만, 실제 프로세스 흐름에 있어서는, 결합층(120)의 두께의 변화가 4,000 Å의 범위 내에 있을 것이고, 층 두께는 1.5 ㎛ 이하로 감소하기 때문에 두께의 변화는 층 두께의 상당한 비율을 차지하게 된다.
도 3b는 본 발명의 일 실시예에 의한 에칭 정지(etch stop) 층까지 폴리싱한 후의 가공된 기판 구조체를 도시하는 단순화된 개념도이다. 도 3b에 도시된 바와 같이, CMP 프로세스는 배리어 층(118)(예를 들어, 실리콘 질화물)이 노출될 때 종료된다. 배리어 층 물질의 경도(hardness)는 비교하면 연질인(soft) 결합층보다 훨씬 클 수 있기 때문에 배리어 층 물질은 자연적인 CMP 정지 층을 제공할 수 있다.
도 3b를 참조하면, CMP 정지 층으로서 배리어 층(118)(예를 들어, LPCVD 질화물)을 사용하는 CMP 프로세스에 의해 결합층(120)(예를 들어, PECVD 산화물)이 박층화된다. 제거 속도의 차이는 CMP 툴 상에서 트리거되고, 두께 피드백 시스템과 결합하여, CMP 프로세스가 배리어(예를 들어, 질화물) 층에서 정지될 것이다. 도 3b에서, 다결정성 코어에 존재하는 공극(pore)의 양은 예시를 위해 과장되어 있음에 유의한다. 실제로는, 노출된 배리어 층의 상대적인 표면 면적(즉, 동일 평면 상의 질화물 영역)이 PECVD 산화물로 대표되는 결합층의 표면 면적보다 훨씬 크다.
도 3b에 도시된 바와 같이, 기판 구조체의 상부 표면(320)은 결합 층 물질(120)(예를 들어, PECVD 산화물)의 영역 및 배리어 층 물질(118)(예를 들어, LPCVD 질화물)의 영역을 포함한다. 전기적으로 절연성인 상부 표면(320)은 위에서 논의한 바와 같이 도너 웨이퍼의 결합을 위해 적절한 결합 표면을 제공할 수 있다. 이 예에서, 단결정 실리콘 층은 산화물 및 질화물 영역의 패치워크(patchwork)에 결합될 수 있다. 다결정성 세라믹 코어 내의 인접한 피크들 사이에 존재하는 밸리(valley) 또는 공동은 결합층 물질로 채워지므로 충진(fill) 영역(305)이라고 불릴 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
몇몇 실시예에서는, CMP 정지로서 배리어 층(118)을 사용하기보다는, 결합층의 디포지션 전에 추가적인 CMP 정지 층이 디포짓된다. 도 2를 참조하면, 추가적인 CMP 정지 층은 배리어 층(118)(예를 들어, 질화물 층)과 PECVD 결합층(120) 사이에 형성될 것이다. 따라서, CMP 프로세스는 추가적인 CMP 정지 층에서 종결될 것이고, 이에 의해 배리어 층의 배리어 특성을 손상시킬 수도 있는 제거 또는 과도한 박층화로부터 배리어 층을 보호할 것이다. 불순물의 확산을 방지하는 배리어 층의 능력은 배리어 층의 두께 및 확산 속도에 의존한다. 배리어 층이 너무 얇으면, 배리어 층은 적절한 배리어 기능을 제공하지 못할 수도 있다.
도 3c는 본 발명의 일 실시예에 의한 결합층(320)의 재 디포지션 후의 가공된 기판 구조체를 도시하는 단순화된 개념도이다. 도 3b에 도시된 결합 표면의 대안으로서, 결합 물질의 얇은 층이 CMP 프로세스 이후에 디포짓될 수 있다. 도 3b를 참조하면, 배리어 층(118)에서 멈추는 CMP 프로세스가 결합층 물질을 제거하기 위해 사용된 후에, 매우 균일한 결합 물질(예를 들어, PECVD 산화물)의 얇은 층(예를 들어, 200 Å)이 폴리싱된 구조체 상에 재 디포짓될 수 있다. 결합층(320)은 재 디포짓된 층이라고 불릴 수 있다. 정지 층(배리어 층 또는 추가적인 CMP 정지 층)을 사용하면 정지 층이 없는 박층화에 비해 표면 편평도를 더 잘 제어할 수 있기 때문에, 도 3b에 도시된 것과 같은 CMP 프로세스 후의 결합층의 표면은 비교적 편평할 수 있다. 결합층(320)은 결합층의 편평화된 표면과 등각(conformal)이고 결합층(320)의 표면 균일성은 결합층(320)의 전체 두께의 백분율(percentage)이기 때문에, 얇은 결합층(320)의 표면은 상당히 균일할 수 있다. 따라서, 결합층(320)은 정지 층을 사용하지 않고 CMP를 두꺼운 결합층에 적용함으로써 얻어지는 것과 비교하여 우수한 표면 편평도를 갖는 연속적인 결합 표면을 제공한다. 도 3c에서 PECVD 산화물이 결합 물질로서 도시되어 있지만, 이는 본 발명에 의해 필수적인 것은 아니며, 예를 들어, 실리콘 질화물과 같은 다른 물질이 재 디포짓될 수 있다. 따라서, 본 발명의 실시예들은 다결정성 세라믹 코어의 평탄성(planarity)을 증가시키기 위해 사용되는 결합 물질에 대해 독립적인 특성을 갖는 얇고 제어가능한 결합층을 제공한다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
몇몇 실시예에서, CMP 정지 층은 다결정성 세라믹 코어(110)(예를 들어, 코어 내의 AlN 물질)일 수 있다. 이들 실시예에서는, 코어 물질의 상부 표면을 노출시키기 위해 배리어 층 뿐만 아니라 그 아래의 접착층과 전도층이 제거될 것이다.
본 명세서에 기술된 프로세스들을 이용하면, 다결정성 세라믹 코어로부터 재 디포짓된 층(320)까지 평탄도의 증가가 실질적일 수 있다. 예를 들어, 일 실시예에서, 세라믹 기판의 성장 표면은 50 ㎛ × 50 ㎛ 면적 AFM 스캔에 대해 50-600 nm RMS 범위의 RMS 거칠기에 의해 특징지어질 수 있고, 이는 종래의 웨이퍼 폴리싱 기술로 달성가능하다. 본 명세서에 기술된 프로세스를 이용하면, 재 디포짓된 층은 30 ㎛ × 30 ㎛ 면적의 AFM 스캔에 대해 0.5-2 nm RMS 범위의 RMS 거칠기로 특징지어질 수 있고, 이는 2 내지 3 차수의 표면 거칠기의 향상을 제공한다. CMP 전의 층의 평탄도는 해당 층의 전체 두께의 30% 정도로 높을 수 있다. 4 ㎛ 레이어의 경우, 이는 1.2 ㎛일 수 있다. 정지 층 상에서 CMP 후의 표면의 평탄도는 일반적으로 2% 미만이거나 ~10배 향상된다.
도 4는 본 발명의 일 실시예에 의한 하나 또는 그 이상의 가공된 층을 형성한 후의 가공된 기판 구조체를 도시하는 개념도이다. 도 3a 또는 도 3b에 도시된 바와 같이 결합층을 박층화한 후의 가공된 기판 구조체에서 시작하여, 하나 또는 그 이상의 유전체 층을 포함할 수 있는 하나 또는 그 이상의 가공된 층이 박층화된 가공된 기판 구조체 상에 형성되거나 디포짓된다. 도 4에 도시된 바와 같이, 배리어 층(118) 및 결합층(120) 물질(예를 들어, PECVD 산화물)에 대한 양호한 부착을 제공하는 가공된 층(410)은 노출된 배리어 층 부분들 및 충진 영역을 덮도록 디포짓될 수 있다.
가공된 층(들)은 다양한 물질을 사용하여 형성될 수 있다. 예로서, 유전체 물질은 실리콘 질화물(Silicon Nitride), 옥시나이트라이드(OxyNitride), 실리콘 옥시나이트라이드, 스핀 온 글라스/유전체(spin on glass/dielectrics), DLC, 이들의 조합 등을 포함할 수 있다. 가공된 층(들)의 두께는 열 전달, 정전 용량(capacitance), 및 항복 전압(breakdown voltage) 특성을 포함하는 특정 디바이스 사양에 따라서 100 Å 내지 200 Å 정도의 매우 얇은 층으로부터 수 마이크론(예를 들어, 0.2 ㎛) 정도의 두꺼운 층까지 다양할 수 있다. 몇몇 구현예에서는, 유전체가 아닌, 내화(refractory) 금속을 포함하는 전도 층들이 가공된 층들로서 디포짓된다. 다른 구현예에서는, 원하는 열적, 기계적 및 전기적 특성을 제공하기 위해 하나 이상의 유전체 층 및 하나 이상의 전도 층 모두를 포함할 수 있는 다층 구조가 제조된다.
도 4에 도시된 가공된 층(410)은 결합층(120)과 동일한 물질을 사용하여 형성된 결합층(320)의 사용과 비교하여 확장된 처리 능력을 가능하게 한다. 따라서, 도 4에 도시된 실시예는 도 3c에 도시된 실시예와 비교하여 확장된 다른 결합 능력을 제공한다.
도 5는 본 발명의 일 실시예에 의한 박리된 층(510)을 포함하는 가공된 기판 구조체를 도시하는 단순화된 개념도이다. 도 5에 도시된 구조체는 도 4에 도시된 하나 이상의 가공된 층을 이용하여, 가공된 층(들)과 박리된 단결정 실리콘 (111) 층일 수 있는 실질적으로 단결정인 층(510) 사이에 결합 인터페이스를 제공한다.
박리된 층(510)의 두께는 다양한 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 또한, 박리된 층의 결정 방위는 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 일 예로서, 결정 방위는 도 5에 도시된 구조체의 제조 후에 성장된 후속하는 에피택셜 층에 있어서의 스트레인(strain)을 제공하도록 제어될 수 있다. 또한, 박리된 층의 도핑 레벨 및 프로파일은 특정 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 박리된 층은 도 1a, 도 3a, 도 3b, 도 3c, 및 도 4에 도시된 가공된 기판 구조체를 포함하여 본 명세서에 기술된 것과 같은 다른 가공된 기판 구조체와 통합될 수 있음에 유의한다.
위에서 논의한 프로세스 흐름 및 구조체에 대한 대안으로서, 본 발명의 몇몇 실시예는 전도층 및 배리어 층을 디포짓하기 전에 다결정성 세라믹 코어의 평탄도를 증가시킨다. 따라서, 몇몇 실시예는 전도층, 배리어 층 및 다른 층의 형성 전에 다결정성 세라믹 코어 표면의 평탄성을 증가시키기 위하여 본 명세서에 기술된 가공된 스택(stack)을 형성하기 전에 다결정성 세라믹 코어에 표면 처리 프로세스를 제공한다.
도 6a는 본 발명의 일 실시예에 의한 다결정성 세라믹 코어 및 평탄화 물질을 도시하는 단순화된 개념도이다. 다결정성 세라믹 코어(110)는 AlN 기판으로 도시되어 있다. 부착 촉진 층(610)은 다결정성 세라믹 코어의 하나 이상의 면 상에 형성되고, 평탄화 물질(620)(예를 들어, PECVD 산화물 충진 층)이 부착 촉진 층(610) 상에 디포짓된다. 부착 촉진 층은 본 명세서에서 논의된 바와 같이 TEOS 산화물, 예를 들어, 100 Å 내지 1,000 Å의 TEOS 산화물, 또는 다른 적절한 물질일 수 있다. 평탄화 물질(620)은 산화물, 질화물, 스핀-온-글라스(SOG) 또는 다른 적절한 물질일 수 있다. 평탄화 물질이 다결정성 세라믹 코어에 잘 부착되는 몇몇 실시예에서는, 부착 촉진 층이 제거된다. 평탄화 물질의 두께는 다결정성 세라믹 코어에 존재하는 공동(void) 및 표면 형상의 충진을 제공하도록 선택되며, 두께가 수 마이크론 정도일 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
도 6b는 본 발명의 실시예에 의한 CMP 프로세스 후의 다결정성 세라믹 코어 및 평탄화 물질을 도시하는 개념도이다. 평탄화 물질(620)의 디포지션 후에, 다결정성 세라믹 코어(110)(AlN 기판)가 CMP 정지부(stop)이고, 이에 의해 평탄화 물질의 오버버든(overburden)을 폴리싱하는 CMP 프로세스가 사용된다. 도 6b에 도시된 바와 같이, CMP 정지부로서의 다결정성 세라믹 코어 물질의 존재는 공동 외부의 평탄화 물질이 무시할만한 양(예를 들어, 단지 50 Å 내지 100 Å)이 되게 한다. 산화물 또는 다른 열적으로 절연성인(thermally insulating) 물질의 양의 이러한 감소는 완성된 기판 구조체의 열 전도성을 증가시키고, 최종적인 디바이스는 그 위에 제조된다. 다결정성 세라믹 코어는 높은 열 전도성을 갖기 때문에, 산화물 또는 다른 열적으로 절연성인 층의 두께를 감소시키는 것은 전반적인 열 성능에 상당한 영향을 미칠 수 있다. 몇몇 실시예에서, 얇은 유전체 층(예를 들어, 산화물 또는 질화물)은 CMP 프로세스의 완료 후에 디포짓된다.
도 6c는 본 발명의 일 실시예에 의한 배리어 쉘 내에 캡슐화된, 평탄화된 다결정성 세라믹 코어를 도시하는 개념도이다. 배리어 층(630)(예를 들어, 실리콘 질화물)이 디포짓되고, 도 6c에 도시된 바와 같이, 배리어 층(630)은 다결정성 세라믹 코어(110)를 캡슐화하고, Si3N4, 옥시나이트라이드, 다이아몬드상 탄소(DLC), 다른 적합한 물질, 이들의 조합 등을 포함하는 하나 또는 그 이상의 물질로 만들어질 수 있다. 일 실시예에서, LPCVD 프로세스가 이용되거나 또는 다결정성 세라믹 코어를 완전히 캡슐화하기 위한 적절한 퍼니스 프로세스가 이용된다.
배리어 층(630), 예를 들어, 실리콘 질화물 층이 다결정성 세라믹 코어를 둘러싸도록 형성된다. 일 실시예에서, 배리어 층은 2,000 Å 내지 5,000 Å 정도의 두께의 실리콘 질화물 층이다. 배리어 층은 몇몇 실시예에서 다결정성 세라믹 코어를 완전히 둘러싸서 완전히 캡슐화된 구조를 형성한다. 실리콘 질화물 층 이외에, SiCN, SiON, AlN, SiC 등을 포함하는 비정질(amorphous) 물질이 배리어 층으로서 이용될 수 있다. 몇몇 구현예에서, 배리어 층(630)은 배리어 층을 형성하도록 구성된 다수의 서브 층으로 이루어진다. 따라서, 배리어 층이라는 용어는 단일 층 또는 단일 물질을 나타내려고 하는 것이 아니라, 복합적인 방식으로 적층된 하나 또는 그 이상의 물질을 포괄하고자 하는 것이다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
몇몇 실시예에서, 배리어 층(630), 예를 들어, 실리콘 질화물 층은, 예를 들어, 고온(예를 들어, 1,000 ℃) 에피택셜 성장 프로세스 중에, 가공된 기판이 존재할 수 있는 반도체 프로세싱 챔버의 환경으로, 다결정성 세라믹 코어에 존재하는 요소들, 예를 들어, 이트륨(원소), 이트륨 산화물(즉, 이트리아(yttria)), 산소, 금속 불순물, 다른 미량 성분 등이 확산 및/또는 배출되는 것을 방지한다. 본 명세서에 기술된 캡슐화 층을 이용하면, 비 청정실 환경을 위해 설계된 다결정성 AlN을 포함하는 세라믹 물질들이 반도체 프로세스 공정 및 청정실 환경에서 이용될 수 있다.
도 6d는 본 발명의 일 실시예에 의한 박리된 단결정 실리콘 층을 갖는 배리어 쉘 내에 캡슐화된, 평탄화된 다결정성 세라믹 코어를 도시하는 단순화된 개념도이다. 박리된 층(640), 예를 들어, 단결정 실리콘 층이 배리어 층(630), 예를 들어, 실리콘 질화물 층 상에 형성된다. 박리된 층(640)의 두께는 다양한 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 또한, 박리된 층(640)의 결정 배향은 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 또한, 박리된 층의 도핑 레벨 및 프로파일은 특정 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 박리된 단결정 실리콘 층(예를 들어, 박리된 Si (111))은 에피택셜 물질의 형성을 위한 에피택셜 성장 프로세스 중에 성장 층으로서 사용하기에 적합하다. 몇몇 실시예들에서, 에피택셜 물질은 2 ㎛ 내지 10 ㎛ 두께의 GaN 층을 포함할 수 있고, 이 GaN 층은 광전자, RF 및 전력 디바이스에 활용되는 복수의 층들 중 하나로서 이용될 수 있다. 도 6d에는 단결정 실리콘 층이 도시되어 있지만, 본 발명의 실시예에 따라서는 다른 실질적으로 단결정인 층들이 이용될 수 있다.
도 6e는 본 발명의 일 실시예에 의한 디포짓된 산화물 및 박리된 단결정 실리콘 층으로 덮인 배리어 쉘 내에 캡슐화된, 평탄화된 다결정성 세라믹 코어를 도시하는 단순화된 개념도이다. 이 실시예에서는, 산화물 층(642)(예를 들어, 실리콘 산화물 층)이 배리어 층(630) 상에 디포짓된다. 산화물 층(642)은 단결정 실리콘 층일 수있는 박리된 층(640)과 배리어 층(630) 사이의 결합 인터페이스로서 기능할 수 있다. 몇몇 실시예에 의하면, 산화물 층은 수 백 옹스트롬(angstrom)의 두께를 가질 수 있다. 단결정 실리콘 층이 도 6e에 예시되어 있지만, 본 발명의 실시예에 따라서는 다른 실질적으로 단결정인 층들이 이용될 수 있다.
도 6f는 본 발명의 일 실시예에 의한 캡슐화되고 평탄화된 다결정성 세라믹 코어 상의 가공된 층들의 형성을 도시하는 단순화된 개념도이다. 도 6f는 금속층(예를 들어, W 또는 Ti 등), 폴리실리콘 층, 또는 이들의 조합 등을 포함하는, 척킹을 위한 전도층(650)의 디포지션을 도시한다. 전도층 이외에, 열 관리 층(652)(예를 들어, DLC, SiON, 또는 실리콘 질화물 등)이 디포짓되어 기판 전체에 걸쳐 높은 열 전도성을 제공할 수 있다.
도 6f에서는 배리어 층(630)만이 다결정성 세라믹 코어를 캡슐화하는 것으로 도시되어 있지만, 이는 본 발명에 의해 반드시 요구되는 것은 아니다. 전도층(들) 및 열 관리 층(들)을 포함하는 다른 층들이 쉘로서 형성될 수 있다. 몇몇 구현예에서, 전도층(650)은 척킹에 적합하게 기판 구조체의 바닥 또는 후면(651) 상에 형성되고 열 관리 층은 기판 구조체의 상부 또는 전면측(front side)에 형성되어 디바이스에서 측방향으로 생성된 열을 전도한다. 따라서, 층들이 캡슐화 쉘로서 형성되는지의 여부와 관계없이, 다결정성 세라믹 코어에 대한 층들의 위치는 본 발명의 실시예에 따라 달라질 수 있다. 또한, 부착 촉진 층 및 다른 적합한 층이 특정 애플리케이션에 적합하게 삽입될 수 있다.
도 6g는 본 발명의 일 실시예에 의한 캡슐화되고 평탄화된 다결정성 세라믹 코어 상의 가공된 층들 상부의 박리된 Si 층(654)을 도시하는 단순화된 개념도이다. 박리된 층(654)의 두께는 다양한 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 또한, 박리된 층의 결정 방위는 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 이에 더하여, 박리된 층의 도핑 레벨 및 프로파일은 특정 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 예를 들어, 박리된 단결정 실리콘 층(예를 들어, 박리된 Si (111))은 에피택셜 물질의 형성을 위한 에피택셜 성장 프로세스 동안 성장 층으로서 사용하기에 적합하다. 몇몇 실시예에서, 에피택셜 물질(도시되지 않음)은 두께가 2 ㎛ 내지 10 ㎛ 인 GaN 층을 포함할 수 있고, 이는 광전자, RF 및 전력 디바이스에 활용되는 복수의 층들 중 하나로서 이용될 수 있다. 도 6g에는 단결정 실리콘 층이 도시되어 있지만, 본 발명의 실시예에 따라서는 다른 실질적으로 단결정인 층들이 이용될 수 있다.
도 6h는 본 발명의 일 실시예에 의한 캡슐화되고 평탄화된 다결정성 세라믹 코어 상의 가공된 층들 상의 결합층(660)의 형성을 도시하는 단순화된 개념도이다. 도 6f에 도시된 가공된 층들(예를 들어, 전도층들(650) 및 열 관리 층들(652))이 결합에 적합하지 않은 경우 적합한 결합 표면을 제공하기 위해, 실리콘 산화물(예를 들어, 10 nm - 20 nm의 PECVD 산화물), 다른 유전체, 또는 다른 적합한 결합 물질의 층이 결합을 촉진시키는 결합층(660)으로서 디포짓될 수 있다. 대안적으로, 상기 산화물은 도너 웨이퍼 상에 있을 수 있다.
도 6h에 도시된 층들은 디포지션의 순서(예를 들어, 전도/열(thermal)/결합 또는 열/전도/결합)를 포함하는 다양한 방식으로 변경될 수 있고, 배리어 쉘은 하나 또는 그 이상의 전도층 및 열 층(thermal layer)의 디포지션 후에 형성될 수 있음에 유의한다. 몇몇 실시예에서, 하나 또는 그 이상의 층이 기판 구조체로부터 제거된다. 또한, 각 층은 서브 층을 포함할 수 있다. 전도층 및 열 층은 기판의 한면에만 도시되어 있지만, 특정 애플리케이션에 따라서는 다른 면에도 형성될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
도 6i는 본 발명의 일 실시예에 의한, 상부에 박리된 층(670)(예를 들어, Si)을 갖는 캡슐화되고 평탄화된 다결정성 세라믹 코어 상의 가공된 층들 상의 결합층(660)의 형성을 도시하는 단순화된 개념도이다. 박리된 층의 두께는 다양한 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 또한, 박리된 층(670)의 결정 배향은 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 또한, 박리된 층의 도핑 레벨 및 프로파일은 특정 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 박리된 단결정 실리콘 층(예를 들어, 박리된 Si (111))은 에피택셜 성장 프로세스 동안 에피택셜 물질의 형성을 위한 성장 층으로서 사용하기에 적합하다. 몇몇 실시예에서, 에피택셜 물질(도시되지 않음)은 두께가 2 ㎛ 내지 10 ㎛인 GaN 층을 포함할 수 있고, 이는 광전자, RF 및 전력 디바이스에 활용되는 복수의 층들 중 하나로서 이용될 수 있다. 도 6i에는 단결정 실리콘 층이 도시되어 있지만, 본 발명의 실시예에 따라서는 다른 실질적으로 단결정인 층들이 이용될 수 있다.
본 명세서에 기술된 실시예들 및 예시들은 단지 설명을 위한 것이고, 이에 대한 다양한 수정 또는 변경을 당업자가 제안할 수 있을 것이며 이러한 수정과 변경은 본원의 사상 및 범위와 첨부된 청구항들의 범위 내에 속한다.

Claims (20)

  1. 실질적으로 평탄한 세라믹 기판 구조체를 제조하는 방법에 있어서,
    전면(front surface)을 갖는 세라믹 기판을 제공하는 단계;
    배리어 층 내에 상기 세라믹 기판을 캡슐화하는 단계;
    상기 배리어 층에 연결되는 결합층을 형성하는 단계;
    상기 배리어 층의 적어도 일부분을 노출시키고 충진 영역을 정의하기 위해 상기 결합층의 일부분을 제거하는 단계; 및
    상기 노출된 배리어 층 및 상기 충진 영역의 적어도 일부분 상에 제2 결합층을 디포짓하는 단계
    를 포함하는 기판 구조체의 제조 방법.
  2. 제1항에 있어서,
    상기 세라믹 기판은 복수의 공동(void) 및 상기 복수의 공동 사이에 배치된 결합층 충진 영역을 특징으로 하는 기판 구조체의 제조 방법.
  3. 제1항에 있어서,
    상기 결합층의 일부분을 제거하는 단계는 화학적-기계적 폴리싱(CMP) 프로세스를 포함하는 기판 구조체의 제조 방법.
  4. 제3항에 있어서,
    상기 CMP 프로세스는 상기 배리어 층에서 종료되는 기판 구조체의 제조 방법.
  5. 제4항에 있어서,
    상기 배리어 층은 실리콘 질화물을 포함하는 기판 구조체의 제조 방법.
  6. 제1항에 있어서,
    상기 세라믹 기판의 상기 전면은 50-600 nm 범위의 RMS 거칠기를 갖고, 상기 제2 결합층은 0.5-5 nm 범위의 RMS 거칠기를 갖는, 기판 구조체의 제조 방법.
  7. 제1항에 있어서,
    상기 결합층은 실리콘 산화물을 포함하고, 상기 제2 결합층은 두께가 100 nm 내지 1,000 nm 사이의 실리콘 산화물 층을 포함하는 기판 구조체의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 결합층은 상기 결합층과 상이한 물질을 포함하는 기판 구조체의 제조 방법.
  9. 제8항에 있어서,
    상기 결합층은 실리콘 산화물을 포함하고, 상기 제2 결합층은 DLC를 포함하는 기판 구조체의 제조 방법.
  10. 제1항에 있어서,
    상기 결합층의 일부분을 제거하는 단계 후에, 상기 노출된 배리어 층 및 상기 충진 영역을 캡슐화하는 제2 배리어 쉘을 형성하는 단계
    를 더 포함하는 기판 구조체의 제조 방법.
  11. 제1항에 있어서,
    상기 결합층을 형성하는 단계는 디포지션/폴리싱의 사이클을 1회 이상 반복하는 단계를 포함하는 기판 구조체의 제조 방법.
  12. 제11항에 있어서,
    상기 디포지션/폴리싱의 반복되는 사이클은 서로 다른 물질들의 디포지션을 포함하는 기판 구조체의 제조 방법.
  13. 제1항에 있어서,
    실질적으로 단결정인 층을 상기 제2 결합층에 결합시키는 단계 - 상기 실질적으로 단결정인 층은 제1 표면 거칠기를 특징으로 함 -;
    상기 제1 표면 거칠기보다 작은 제2 표면 거칠기를 특징으로 하는 성장 표면을 형성하기 위해 상기 실질적으로 단결정인 층을 처리하는 단계; 및
    상기 성장 표면에 연결되는 에피택셜 층을 형성하는 단계
    를 더 포함하는 기판 구조체의 제조 방법.
  14. 실질적으로 평탄한 세라믹 기판 구조체를 제조하는 방법에 있어서,
    전면을 갖는 세라믹 기판을 제공하는 단계;
    상기 세라믹 기판의 전면에 연결되는 결합층을 형성하는 단계;
    상기 결합층의 일부분을 제거하고 상기 세라믹 기판의 전면의 적어도 일부분을 노출시키기 위해 화학적-기계적 폴리싱(CMP) 프로세스를 수행하는 단계;
    배리어 층 내에 상기 세라믹 기판을 캡슐화하는 단계; 및
    상기 배리어 층의 적어도 일부분에 연결되는 제2 결합층을 디포짓하는 단계
    를 포함하는 기판 구조체의 제조 방법.
  15. 제14항에 있어서,
    상기 세라믹 기판의 전면과 상기 결합층 사이에 부착 촉진 층을 디포짓하는 단계
    를 더 포함하는 기판 구조체의 제조 방법.
  16. 제14항에 있어서,
    상기 CMP 프로세스를 수행하는 단계 후에, 상기 세라믹 기판 내의 인접하는 피크들 사이에 충진 영역이 배치되는 기판 구조체의 제조 방법.
  17. 제14항에 있어서,
    상기 배리어 층의 적어도 일부분에 연결되는 전기 전도층을 디포짓하는 단계
    를 더 포함하는 기판 구조체의 제조 방법.
  18. 제14항에 있어서,
    상기 배리어 층의 적어도 일부분에 연결되는 열 전도층을 디포짓하는 단계
    를 더 포함하는 기판 구조체의 제조 방법.
  19. 삭제
  20. 제14항에 있어서,
    상기 배리어 층의 적어도 일부분에 연결되는 전기 전도층을 디포짓하는 단계;
    상기 전기 전도층의 적어도 일부에 연결되는 열 전도층을 디포짓하는 단계; 및
    상기 열 전도층의 적어도 일부분에 결합 된 제2 결합 층을 증착시키는 단계를 포함하는기판 구조체의 제조 방법.
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