JP2012197213A - 半導体ウエハの製造方法、複合基体および複合基板 - Google Patents
半導体ウエハの製造方法、複合基体および複合基板 Download PDFInfo
- Publication number
- JP2012197213A JP2012197213A JP2011210708A JP2011210708A JP2012197213A JP 2012197213 A JP2012197213 A JP 2012197213A JP 2011210708 A JP2011210708 A JP 2011210708A JP 2011210708 A JP2011210708 A JP 2011210708A JP 2012197213 A JP2012197213 A JP 2012197213A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- semiconductor
- semiconductor crystal
- composite substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 625
- 239000004065 semiconductor Substances 0.000 title claims abstract description 419
- 239000002131 composite material Substances 0.000 title claims abstract description 287
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 239000013078 crystal Substances 0.000 claims abstract description 423
- 238000001039 wet etching Methods 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims description 80
- 229910052751 metal Inorganic materials 0.000 claims description 64
- 239000002184 metal Substances 0.000 claims description 64
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 31
- 229910044991 metal oxide Inorganic materials 0.000 claims description 30
- 150000004706 metal oxides Chemical class 0.000 claims description 30
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 19
- 150000001875 compounds Chemical class 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 177
- 229910002601 GaN Inorganic materials 0.000 description 121
- 238000005498 polishing Methods 0.000 description 67
- 239000000126 substance Substances 0.000 description 44
- 239000007864 aqueous solution Substances 0.000 description 36
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 30
- 238000005468 ion implantation Methods 0.000 description 26
- 238000005229 chemical vapour deposition Methods 0.000 description 20
- 238000004544 sputter deposition Methods 0.000 description 14
- -1 hydrogen ions Chemical class 0.000 description 13
- CPLXHLVBOLITMK-UHFFFAOYSA-N Magnesium oxide Chemical compound [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 12
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 12
- 229910010413 TiO 2 Inorganic materials 0.000 description 12
- 238000004528 spin coating Methods 0.000 description 12
- 238000007740 vapor deposition Methods 0.000 description 12
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 10
- 239000000203 mixture Substances 0.000 description 10
- 239000000243 solution Substances 0.000 description 10
- 229910045601 alloy Inorganic materials 0.000 description 9
- 239000000956 alloy Substances 0.000 description 9
- 229910017315 Mo—Cu Inorganic materials 0.000 description 8
- 239000001257 hydrogen Substances 0.000 description 8
- 229910052739 hydrogen Inorganic materials 0.000 description 8
- 229910052715 tantalum Inorganic materials 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 239000006061 abrasive grain Substances 0.000 description 6
- 229910003460 diamond Inorganic materials 0.000 description 6
- 239000010432 diamond Substances 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 238000009832 plasma treatment Methods 0.000 description 5
- 229910052594 sapphire Inorganic materials 0.000 description 5
- 239000010980 sapphire Substances 0.000 description 5
- 229910019589 Cr—Fe Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000007791 liquid phase Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 239000001307 helium Substances 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- 238000007751 thermal spraying Methods 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- 229910017109 AlON Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 229910003071 TaON Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- GEIAQOFPUVMAGM-UHFFFAOYSA-N ZrO Inorganic materials [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 2
- 238000000429 assembly Methods 0.000 description 2
- 230000000712 assembly Effects 0.000 description 2
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000007750 plasma spraying Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- VZSRBBMJRBPUNF-UHFFFAOYSA-N 2-(2,3-dihydro-1H-inden-2-ylamino)-N-[3-oxo-3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propyl]pyrimidine-5-carboxamide Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)C(=O)NCCC(N1CC2=C(CC1)NN=N2)=O VZSRBBMJRBPUNF-UHFFFAOYSA-N 0.000 description 1
- 150000004703 alkoxides Chemical class 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000007716 flux method Methods 0.000 description 1
- 150000004678 hydrides Chemical class 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229940098458 powder spray Drugs 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000005092 sublimation method Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B32—LAYERED PRODUCTS
- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B2264/00—Composition or properties of particles which form a particulate layer or are present as additives
- B32B2264/10—Inorganic particles
- B32B2264/102—Oxide or hydroxide
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B32—LAYERED PRODUCTS
- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B2307/00—Properties of the layers or laminate
- B32B2307/70—Other properties
- B32B2307/704—Crystalline
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B32—LAYERED PRODUCTS
- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B2457/00—Electrical equipment
- B32B2457/14—Semiconductor wafers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
- Y10T428/24355—Continuous and nonuniform or irregular surface on layer or component [e.g., roofing, etc.]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/26—Web or sheet containing structurally defined element or component, the element or component having a specified physical dimension
- Y10T428/263—Coating layer not in excess of 5 mils thick or equivalent
- Y10T428/264—Up to 3 mils
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
【課題】半導体デバイスを効率よく製造するために、基体の種類の如何を問わずに効率よく半導体ウエハを製造することができる半導体ウエハの製造方法、ならびにかかる製造方法に好適に用いられる複合基体および複合基板を提供する。
【解決手段】本半導体ウエハの製造方法は、基体10上に、表面のRMS粗さが10nm以下の基体表面平坦化層12を形成して複合基体1を得る工程と、複合基体1の基体表面平坦化層12側に半導体結晶層20aを貼り合わせて複合基板3A,3B,3Cを得る工程と、複合基板3A,3B,3Cの半導体結晶層20a上に少なくとも1層の半導体層30を成長させる工程と、基体表面平坦化層12をウェットエッチングで除去することにより、基体10から半導体結晶層20aを分離して、半導体結晶層20aおよび半導体層30を含む半導体ウエハ5を得る工程と、を含む。
【選択図】図1
【解決手段】本半導体ウエハの製造方法は、基体10上に、表面のRMS粗さが10nm以下の基体表面平坦化層12を形成して複合基体1を得る工程と、複合基体1の基体表面平坦化層12側に半導体結晶層20aを貼り合わせて複合基板3A,3B,3Cを得る工程と、複合基板3A,3B,3Cの半導体結晶層20a上に少なくとも1層の半導体層30を成長させる工程と、基体表面平坦化層12をウェットエッチングで除去することにより、基体10から半導体結晶層20aを分離して、半導体結晶層20aおよび半導体層30を含む半導体ウエハ5を得る工程と、を含む。
【選択図】図1
Description
本発明は、半導体ウエハの製造方法、ならびにかかる製造方法に用いられる複合基体および複合基板に関する。
半導体デバイスを効率よく製造するために、半導体結晶層と、その半導体結晶層とは化学組成が異なる異組成基体とを貼り合わせた複合基板を形成し、その複合基板の半導体結晶層上に半導体層を成長させた後、異組成基体を除去することにより、半導体結晶層および半導体層を含むウエハを製造することが提案されている。
たとえば、特開2003−165798号公報(特許文献1)は、基体に単結晶サファイア基板を貼り付けてサファイア複合基板を形成し、サファイア複合基板のサファイア面上に窒化ガリウム単結晶をエピタキシャル成長させた後、ウェットエッチングにより基体を除去することにより、単結晶サファイア基板および窒化ガリウム単結晶を含むウエハを製造することを開示する。
しかし、特開2003−165798号公報(特許文献1)に開示された方法は、基体をウェットエッチングにより除去しているため、基体を除去するのに長時間を必要とすることから効率が低下し、また、ウェットエッチングが困難な基体には適用できないという問題がある。
本発明は、上記問題を解決して、半導体デバイスを効率よく製造するために、基体の種類の如何を問わずに効率よく半導体ウエハを製造することができる半導体ウエハの製造方法、ならびにかかる製造方法に好適に用いられる複合基体および複合基板を提供することを目的とする。
本発明は、基体上に、表面のRMS粗さが10nm以下の基体表面平坦化層を形成して複合基体を得る工程と、複合基体の基体表面平坦化層側に半導体結晶層を貼り合わせて複合基板を得る工程と、複合基板の半導体結晶層上に少なくとも1層の半導体層を成長させる工程と、基体表面平坦化層をウェットエッチングで除去することにより、基体から半導体結晶層を分離して、半導体結晶層および半導体層を含む半導体ウエハを得る工程と、を含む半導体ウエハの製造方法である。
本発明にかかる半導体ウエハの製造方法において、基体表面平坦化層の厚さを0.1μm以上50μm以下とすることができる。また、基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことができる。また、基体の熱膨張係数と半導体結晶層の熱膨張係数との差を4.5×10-6K-1以下とすることができる。また、基体は、焼結体および金属からなる群から選ばれる少なくとも1つを含むことができる。また、半導体結晶層は、III−V族化合物半導体結晶、II−VI族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含むことができる。
また、本発明にかかる半導体ウエハの製造方法における複合基体の基体表面平坦化層側に半導体結晶層を貼り合わせて前記複合基板を得る工程において、基体表面平坦化層と半導体結晶層との間に接合層を介在させて、基体表面平坦化層と前記半導体結晶層とを貼り合わせることができる。さらに、半導体結晶層と接合層との間にかつ半導体結晶層に接して形成された結晶表面平坦化層をさらに介在させて、基体表面平坦化層と半導体結晶層とを貼り合わせることができる。ここで、結晶表面平坦化層は、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含むことができる。
また、本発明は、基体と、基体上に配置された基体表面平坦化層と、を含み、基体表面平坦化層は、表面のRMS粗さが10nm以下であり、厚さが0.1μm以上50μm以下である複合基体である。本発明にかかる複合基体において、基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことができる。また、基体は、焼結体および金属からなる群から選ばれる少なくとも1つを含むことができる。
また、本発明は、上記の複合基体と、複合基体の基体表面平坦化層側に配置された半導体結晶層と、を含み、基体の熱膨張係数と半導体結晶層の熱膨張係数との差が4.5×10-6K-1以下である複合基板である。
本発明にかかる複合基板において、基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことができる。また、基体は、焼結体および金属からなる群から選ばれる少なくとも1つを含むことができる。また、半導体結晶層は、III−V族化合物半導体結晶、II−VI族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含むことができる。
また、本発明にかかる複合基板は、基体表面平坦化層と半導体結晶層との間に配置された接合層をさらに含むことができる。さらに、半導体結晶層と接合層との間にかつ半導体結晶層に接して配置された結晶表面平坦化層をさらに含むことができる。ここで、結晶表面平坦化層は、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含むことができる。
本発明によれば、半導体デバイスを効率よく製造するために、基体の種類の如何を問わずに効率よく半導体ウエハを製造することができる半導体ウエハの製造方法、ならびにかかる製造方法に好適に用いられる複合基体および複合基板を提供することができる。
[実施形態1]
図1を参照して、本発明の一実施形態である半導体ウエハの製造方法は、基体10上に、表面のRMS粗さが10nm以下の基体表面平坦化層12を形成して複合基体1を得る工程(図1(A))と、複合基体1の基体表面平坦化層12側に半導体結晶層20aを貼り合わせて複合基板3A,3B,3Cを得る工程(図1(B1)、(B2)および(B3))と、複合基板3A,3B,3Cの半導体結晶層20a上に少なくとも1層の半導体層30を成長させる工程(図1(C1)、(C2)および(C3))と、基体表面平坦化層12をウェットエッチングで除去することにより、基体10から半導体結晶層20aを分離して、半導体結晶層20aおよび半導体層30を含む半導体ウエハ5を得る工程(図1(D1)、(D2)および(D3))と、を含む。本実施形態の半導体ウエハの製造方法によれば、基体10の種類の如何を問わずに効率よく半導体ウエハ5を製造することができる。
図1を参照して、本発明の一実施形態である半導体ウエハの製造方法は、基体10上に、表面のRMS粗さが10nm以下の基体表面平坦化層12を形成して複合基体1を得る工程(図1(A))と、複合基体1の基体表面平坦化層12側に半導体結晶層20aを貼り合わせて複合基板3A,3B,3Cを得る工程(図1(B1)、(B2)および(B3))と、複合基板3A,3B,3Cの半導体結晶層20a上に少なくとも1層の半導体層30を成長させる工程(図1(C1)、(C2)および(C3))と、基体表面平坦化層12をウェットエッチングで除去することにより、基体10から半導体結晶層20aを分離して、半導体結晶層20aおよび半導体層30を含む半導体ウエハ5を得る工程(図1(D1)、(D2)および(D3))と、を含む。本実施形態の半導体ウエハの製造方法によれば、基体10の種類の如何を問わずに効率よく半導体ウエハ5を製造することができる。
{複合基体を得る工程}
図1(A)を参照して、複合基体1を得る工程は、基体10を準備するサブ工程と、基体10上に基体表面平坦化層12を形成するサブ工程とを含み、さらに基体表面平坦化層12の表面を研磨するサブ工程を含むことができる。
図1(A)を参照して、複合基体1を得る工程は、基体10を準備するサブ工程と、基体10上に基体表面平坦化層12を形成するサブ工程とを含み、さらに基体表面平坦化層12の表面を研磨するサブ工程を含むことができる。
(基体の準備サブ工程)
基体10を準備する工程において、準備される基体10は、特に制限はないが、その熱膨張係数の調整が容易な観点から、焼結体および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。焼結体は、特に制限はないが、ケイ素酸化物および金属酸化物からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてSiO2などが好適に挙げられ、金属酸化物としてMgO、Al2O3、TiO2、ZrO2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてMgO−SiO2、Al2O3−SiO2、TiO2−SiO2、ZrO2−SiO2などが好適に挙げられる。焼結体においては、焼結体の化学組成を変えることにより、その熱膨張係数を容易に調整することができる。金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてMo、Ta、Ni、Ptなどが好適に挙げられ、合金としてMo−Cu、Cu−W、Ni−Cr−Feなどが好適に挙げられる。
基体10を準備する工程において、準備される基体10は、特に制限はないが、その熱膨張係数の調整が容易な観点から、焼結体および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。焼結体は、特に制限はないが、ケイ素酸化物および金属酸化物からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてSiO2などが好適に挙げられ、金属酸化物としてMgO、Al2O3、TiO2、ZrO2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてMgO−SiO2、Al2O3−SiO2、TiO2−SiO2、ZrO2−SiO2などが好適に挙げられる。焼結体においては、焼結体の化学組成を変えることにより、その熱膨張係数を容易に調整することができる。金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてMo、Ta、Ni、Ptなどが好適に挙げられ、合金としてMo−Cu、Cu−W、Ni−Cr−Feなどが好適に挙げられる。
(基体表面平坦化層の形成サブ工程)
基体表面平坦化層12を形成するサブ工程において、基体表面平坦化層12を形成する方法は、特に制限はないが、表面のRMS粗さが10nm程度またはそれ以下と細かい基体表面平坦化層を形成する観点から、CVD(化学気相堆積)法、スパッタ法、蒸着法などの気相法、スピンコート法、溶射法などの液相法などが好ましい。特に、表面のRMS粗さが1.0nm程度またはそれ以下と極めて細かい基体表面平坦化層を形成する観点から、スピンコート法、CVD法、蒸着法などが好ましい。
基体表面平坦化層12を形成するサブ工程において、基体表面平坦化層12を形成する方法は、特に制限はないが、表面のRMS粗さが10nm程度またはそれ以下と細かい基体表面平坦化層を形成する観点から、CVD(化学気相堆積)法、スパッタ法、蒸着法などの気相法、スピンコート法、溶射法などの液相法などが好ましい。特に、表面のRMS粗さが1.0nm程度またはそれ以下と極めて細かい基体表面平坦化層を形成する観点から、スピンコート法、CVD法、蒸着法などが好ましい。
基体表面平坦化層12は、後工程において、その上に半導体結晶層を貼り合わせることができる観点、または、その上に均一で平坦な表面を有する接合層を形成しさらにその接合層に半導体結晶層を貼り合わせることができる観点から、その表面のRMS粗さが、10nm以下が必要であり、1.0nm以下が好ましく、0.7nm以下がより好ましく、0.5nm以下がさらに好ましい。ここで、表面のRMS(二乗平均平方根)粗さとは、粗さ曲面において、その平均面の方向に基準面積だけ抜き取り、この抜き取り部分の平均線面から測定曲面までの偏差の2乗を平均した値の平方根をいい、JIS B0601−2001に規定するRqに相当する。表面のRMS粗さは、AFM(原子間力顕微鏡)で測定することができる。
また、基体表面平坦化層12の厚さは、特に制限はないが、後工程における基体表面平坦化層12のウェットエッチングを容易にする観点、および基体10が焼結体である場合には基体10上に配置される基体表面平坦化層12の表面のRMS粗さを10nm以下好ましくは1.0nm以下に細かくする観点から、0.1μm以上が好ましく、0.5μm以上がより好ましい。また、基体表面平坦化層12の形成コストを低減する観点から、50μm以下が好ましく、20μm以下がより好ましい。
また、基体表面平坦化層12は、特に制限はないが、後工程における基体表面平坦化層12のウェットエッチングを容易にする観点、およびその表面の平坦性が高く半導体結晶層および接合層との接合性が高い観点から、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてSiO2などが好適に挙げられ、ケイ素窒化物としてSi3N4などが好適に挙げられ、金属酸化物としてMgO、Al2O3、TiO2、Y2O3、ZrO2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてMgO−SiO2、Al2O3−SiO2、TiO2−SiO2、ZrO2−SiO2などが好適に挙げられる。また、金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてMo、Pt、Ni、Al、W、Taなどが好適に挙げられ、合金としてMo−Cu、Cu−W、Ni−Cr−Feなどが好適に挙げられる。
(基体表面平坦化層の表面の研磨サブ工程)
基体表面平坦化層12の表面を研磨するサブ工程により、基体10上に形成された基体表面平坦化層12の表面のRMS粗さを確実に10nm以下好ましくは1.0nm以下にすることができる。基体表面平坦化層12の表面を研磨する方法には、表面のRMS粗さを10nm以下好ましくは1.0nm以下にできるものであれば特に制限はなく、機械的研磨、化学機械的研磨(CMP)、化学研磨などの方法が好適に挙げられる。
基体表面平坦化層12の表面を研磨するサブ工程により、基体10上に形成された基体表面平坦化層12の表面のRMS粗さを確実に10nm以下好ましくは1.0nm以下にすることができる。基体表面平坦化層12の表面を研磨する方法には、表面のRMS粗さを10nm以下好ましくは1.0nm以下にできるものであれば特に制限はなく、機械的研磨、化学機械的研磨(CMP)、化学研磨などの方法が好適に挙げられる。
{複合基板を得る工程}
図1(B1)、(B2)および(B3)を参照して、複合基板3A,3B,3Cを得る工程は、複合基体1の基体表面平坦化層12側に半導体結晶層20aを貼り合わせることにより行なわれる。かかる工程によれば、結晶性の高い半導体結晶層20aを有する複合基板3A,3B,3Cが効率よく得られる。ここで、複合基板3A、複合基板3Bおよび複合基板3Cは、複合基体1と半導体結晶層20aとの接合形態がそれぞれ互いに異なっており、それぞれ異なる以下のサブ工程により製造される。
図1(B1)、(B2)および(B3)を参照して、複合基板3A,3B,3Cを得る工程は、複合基体1の基体表面平坦化層12側に半導体結晶層20aを貼り合わせることにより行なわれる。かかる工程によれば、結晶性の高い半導体結晶層20aを有する複合基板3A,3B,3Cが効率よく得られる。ここで、複合基板3A、複合基板3Bおよび複合基板3Cは、複合基体1と半導体結晶層20aとの接合形態がそれぞれ互いに異なっており、それぞれ異なる以下のサブ工程により製造される。
(複合基板3Aを得る工程)
図2および図4を参照して、複合基板3Aは、複合基体1と、複合基体1の基体表面平坦化層12上に配置されている半導体結晶層20aと、を含む。たとえば、複合基板3Aは、複合基体1の基体表面平坦化層12と半導体結晶層20aとが直接接合された形態を有する。
図2および図4を参照して、複合基板3Aは、複合基体1と、複合基体1の基体表面平坦化層12上に配置されている半導体結晶層20aと、を含む。たとえば、複合基板3Aは、複合基体1の基体表面平坦化層12と半導体結晶層20aとが直接接合された形態を有する。
図2(A1)、(B1)、(C1)および(D1)を参照して、複合基板3Aを得る工程は、複合基体1の基体表面平坦化層12に直接半導体結晶層20aを貼り合わせることにより行なわれる。
具体的には、複合基板3Aを得る工程は、複合基体1を準備するサブ工程(図2(A1))、表面から所定の深さにイオン注入領域20iが形成された半導体結晶体20を準備するサブ工程(図2(B1))、複合基体1の基体表面平坦化層12の表面と上記の半導体結晶体20のイオン注入領域20i側の表面とを貼り合わせるサブ工程(図2(C1))、および半導体結晶体20をイオン注入領域20iで分離するサブ工程(図2(D1))と、を含む。
図2(A1)を参照して、複合基体1を準備するサブ工程は、上記の複合基体1を得る工程と同様であり、ここでは繰り返さない。
図2(B1)を参照して、イオン注入領域20iが形成された半導体結晶体20を準備するサブ工程は、半導体結晶体20の表面から所定の深さの領域にイオンIを注入することにより行われる。注入されるイオンIは、特に制限はないが、半導体結晶体20のイオン注入による結晶性の低下を低減する観点から、質量数の小さいイオン、たとえば水素イオン、ヘリウムイオンなどが好ましい。半導体結晶体20のイオン注入領域20iは、イオン注入により、他の領域に比べて脆化する。
図2(C1)を参照して、複合基体1の基体表面平坦化層12の表面と上記の半導体結晶体20のイオン注入領域20i側の表面とを貼り合わせる工程における貼り合わせ方法は、特に制限はなく、互いに貼り合わせる表面を洗浄して直接貼り合わせその後30℃〜1000℃に昇温して接合する直接接合法、互いに貼り合わせる表面をプラズマやイオンなどで活性化させて接合する表面活性化法、などが好適に用いられる。こうして、複合基体1の基体表面平坦化層12に直接半導体結晶体20を接合させた基体結晶接合体2Aが得られる。
図2(D1)を参照して、半導体結晶体20をイオン注入領域20iで分離するサブ工程における分離方法は、特に制限はなく、貼り合わされた基体結晶接合体2Aに熱および/または応力を加える方法が好適に用いられる。かかる方法によれば、半導体結晶体20を、その脆化されたイオン注入領域20iで、複合基体1の基体表面平坦化層12に接合した半導体結晶層20aと残りの半導体結晶体20bとに分離して、複合基体1と複合基体1の基体表面平坦化層12に接合した半導体結晶層20aとを含む複合基板3Aが効率よく得られる。
(複合基板3Bを得る工程)
図2および図5を参照して、複合基板3Bは、複合基板3A(図2および図4)の基体表面平坦化層12と半導体結晶層20aとの間に配置された接合層14をさらに含む。たとえば、複合基板3Bは、複合基体1の基体表面平坦化層12と半導体結晶層20aとが接合層14を介在させて接合された形態を有する。
図2および図5を参照して、複合基板3Bは、複合基板3A(図2および図4)の基体表面平坦化層12と半導体結晶層20aとの間に配置された接合層14をさらに含む。たとえば、複合基板3Bは、複合基体1の基体表面平坦化層12と半導体結晶層20aとが接合層14を介在させて接合された形態を有する。
図2(A2)、(B2)、(C2)および(D2)を参照して、複合基板3Bを得る工程は、基体表面平坦化層12と半導体結晶層20aとの間に接合層14を介在させて、基体表面平坦化層12と半導体結晶層20aとを貼り合わせることにより行われる。
具体的には、複合基板3Bを得る工程は、基体表面平坦化層12に接合層14aが形成された複合基体1を準備するサブ工程(図2(A2))、表面に接合層14bが形成され半導体結晶体20と接合層14との界面から所定の深さにイオン注入領域20iが形成された半導体結晶体20を準備するサブ工程(図2(B2))、複合基体1の基体表面平坦化層12に形成された接合層14aの表面と上記の半導体結晶体20に形成された接合層14bの表面とを貼り合わせるサブ工程(図2(C2))、および半導体結晶体20をイオン注入領域20iで分離するサブ工程(図2(D2))と、を含む。なお、半導体結晶体20に形成する接合層14bは省略することもできる。
図2(A2)を参照して、上記の複合基体1を準備するサブ工程において、複合基体1の基体表面平坦化層12上に接合層14aを形成する方法には、特に制限はなく、スパッタ法、CVD法、蒸着法などが好適に用いられる。
図2(B2)を参照して、上記の半導体結晶体20を準備するサブ工程において、半導体結晶体20の表面に接合層14bを形成する方法には、特に制限はなく、スパッタ法、CVD法、蒸着法などが好適に用いられる。また、半導体結晶体20と接合層14との界面から所定の深さにイオン注入領域20iが形成する方法は、上記界面から半導体結晶体20の所定の深さの領域にイオンIを注入することにより行われる。注入されるイオンIは、質量数の小さいイオン、たとえば水素イオン、ヘリウムイオンなどが好ましい。半導体結晶体20のイオン注入領域20iは、イオン注入により、他の領域に比べて脆化する。
図2(C2)を参照して、複合基体1の基体表面平坦化層12に形成された接合層14aの表面と上記の半導体結晶体20に形成された接合層14bの表面とを貼り合わせるサブ工程における貼り合わせ方法は、上記と同様に、直接接合法、表面活性化法などが好適に用いられる。かかる貼り合わせにおいては、接合性を高める観点から、接合層14aと接合層14bとは同じまたは近似する化学組成を有することが好ましい。同じ化学組成を有する接合層14aと接合層14bとを接合すると一体化して接合層14が形成される。こうして、複合基体1の基体表面平坦化層12に接合層14を介在させて半導体結晶体20を接合させた基体結晶接合体2Bが得られる。
図2(D2)を参照して、半導体結晶体20をイオン注入領域20iで分離するサブ工程における分離方法は、複合基板3Aの製造方法の場合と同様であるので、ここでは繰り返さない。こうして、複合基体1と複合基体1の基体表面平坦化層12に接合した接合層14と、接合層14に接合した半導体結晶層20aとを含む複合基板3Bが効率よく得られる。
ここで、接合層14は、特に制限はないが、複合基体1の基体表面平坦化層12と半導体結晶層20aとの接合性を向上させる効果が高い観点から、ケイ素酸化物、金属酸化物、金属窒化物、金属酸窒化物などが好ましい。また、接合層14の厚さは、特に制限はないが、基体表面平坦化層12と半導体結晶層20aとの接合性を向上させる効果が高い観点から、10nm以上10000nm以下が好ましく、200nm以上2000nm以下がより好ましい。
(複合基板3Cを得る工程)
図2および図6を参照して、複合基板3B(図2および図5)の半導体結晶層20aと接合層14との間にかつ半導体結晶層20aに接して配置された結晶表面平坦化層22をさらに含む。たとえば、複合基板3Cは、複合基体1の基体表面平坦化層12と半導体結晶層20aに接する結晶表面平坦化層22とが接合層14を介在させて接合された形態を有する。
図2および図6を参照して、複合基板3B(図2および図5)の半導体結晶層20aと接合層14との間にかつ半導体結晶層20aに接して配置された結晶表面平坦化層22をさらに含む。たとえば、複合基板3Cは、複合基体1の基体表面平坦化層12と半導体結晶層20aに接する結晶表面平坦化層22とが接合層14を介在させて接合された形態を有する。
図2(A2)、(B3)、(C3)および(D3)を参照して、複合基板3Cを得る工程は、基体表面平坦化層12と半導体結晶層20aとの間に接合層14を介在させ、さらに半導体結晶層20aと接合層14との間にかつ半導体結晶層20aに接して形成された結晶表面平坦化層22を介在させて、基体表面平坦化層12と半導体結晶層20aとを貼り合わせることにより行われる。
具体的には、複合基板3Cを得る工程は、基体表面平坦化層12に接合層14aが形成された複合基体1を準備するサブ工程(図2(A2))、表面に結晶表面平坦化層22および接合層14bがこの順に形成され半導体結晶体20と結晶表面平坦化層22との界面から所定の深さにイオン注入領域20iが形成された半導体結晶体20を準備するサブ工程(図2(B3))、複合基体1の基体表面平坦化層12に形成された接合層14aの表面と上記の半導体結晶体20に形成された結晶表面平坦化層22に形成された接合層14bの表面とを貼り合わせるサブ工程(図2(C3))、および半導体結晶体20をイオン注入領域20iで分離するサブ工程(図2(D3))と、を含む。なお、半導体結晶体20に形成する接合層14bは省略することもできる。
図2(A2)を参照して、上記の複合基体1を準備するサブ工程は、複合基板3Bを得る工程の場合と同様であるので、ここでは繰り返さない。
図2(B3)を参照して、上記の半導体結晶体20を準備するサブ工程において、半導体結晶体20の表面に結晶表面平坦化層22を形成する方法には、特に制限はなく、特に制限はないが、表面のRMS粗さが10nm程度またはそれ以下と細かい基体表面平坦化層を形成する観点から、CVD法、スパッタ法、蒸着法などの気相法、スピンコート法、溶射法などの液相法などが好ましい。特に、表面のRMS粗さが1.0nm程度またはそれ以下と極めて細かい基体表面平坦化層を形成する観点から、スピンコート法、CVD法、蒸着法が好ましい。また、結晶表面平坦化層22の表面に接合層14bを形成する方法には、特に制限はなく、スパッタ法、CVD法、蒸着法などが好適に用いられる。また、半導体結晶体20と結晶表面平坦化層22との界面から所定の深さにイオン注入領域20iが形成する方法は、上記界面から半導体結晶体20の所定の深さの領域にイオンIを注入することにより行われる。注入されるイオンIは、質量数の小さいイオン、たとえば水素イオン、ヘリウムイオンなどが好ましい。半導体結晶体20のイオン注入領域20iは、イオン注入により、他の領域に比べて脆化する。
ここで、結晶表面平坦化層22は、特に制限はないが、その表面の平坦性が高く接合層との接合性が高い観点から、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。ケイ素酸化物としてSiO2などが好適に挙げられ、ケイ素窒化物としてSi3N4などが好適に挙げられ、ケイ素酸窒化物(酸窒化シリコン)としてSiONなどが好適に挙げられ、金属酸化物としてMgO、Al2O3、TiO2、Y2O3、ZrO2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてMgO−SiO2、Al2O3−SiO2、TiO2−SiO2、ZrO2−SiO2などが好適に挙げられる。金属窒化物としてTiN、GaN、AlN、HfNなどが好適に挙げられる。金属酸窒化物としてAlONなどの酸窒化アルミニウム、TaONなどの酸窒化タンタルなどが好適に挙げられる。金属として、Mo、W、Cu、Taなどが好適に挙げられる。
また、結晶表面平坦化層22の厚さは、特に制限はないが、半導体結晶層20aに接して配置される結晶表面平坦化層22の表面のRMS粗さを10nm以下好ましくは1.0nm以下に細かくする観点から、0.1μm以上が好ましく、0.5μm以上がより好ましい。また、基体表面平坦化層12の形成コストを低減する観点から、50μm以下が好ましく、20μm以下がより好ましい。
図2(C3)を参照して、複合基体1の基体表面平坦化層12に形成された接合層14aの表面と上記の半導体結晶体20に形成された結晶表面平坦化層22に形成された接合層14bの表面とを貼り合わせるサブ工程における貼り合わせ方法は、上記と同様に、直接接合法、表面活性化法などが好適に用いられる。かかる貼り合わせにおいては、接合性を高める観点から、接合層14aと接合層14bとは同じまたは近似する化学組成を有することが好ましい。同じ化学組成を有する接合層14aと接合層14bとを接合すると一体化して接合層14が形成される。こうして、複合基体1の基体表面平坦化層12に接合層14を介在させて結晶表面平坦化層22が形成された半導体結晶体20を接合させた基体結晶接合体2Cが得られる。
図2(D3)を参照して、半導体結晶体20をイオン注入領域20iで分離するサブ工程における分離方法は、複合基板3A,3Bを得る工程の場合と同様であるので、ここでは繰り返さない。こうして、複合基体1と複合基体1の基体表面平坦化層12に接合した接合層14と、接合層14に接合した結晶表面平坦化層22と、結晶表面平坦化層22に接合した半導体結晶層20aとを含む複合基板3Cが効率よく得られる。
上記のようにして得られる複合基板3A,3B,3Cは、特に制限はないが、後工程において複合基板3A,3B,3Cの半導体結晶層20a上に、結晶性の高い半導体層を、クラックを発生させることなく成長させる観点から、基体10の熱膨張係数と半導体結晶層の熱膨張係数との差が4.5×10-6K-1以下であることが好ましく、2.0×10-6K-1以下であることがより好ましい。
また、複合基板3A,3B,3Cにおいて、半導体結晶層20aは、特に制限はないが、複合化により高価な結晶の使用量を削減し省資源およびコスト低減の効果が大きい観点から、III−V族化合物半導体結晶、II−VI族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、III−V族化合物半導体結晶としては、GaAs結晶、GaN結晶、AlN結晶、AlxGa1-xN結晶(0<x<1)、InyGa1-yN結晶(0<y≦1)などが好適に挙げられる。II−VI族化合物半導体結晶にはCdSe結晶、ZnS結晶などが好適に挙げられる。酸化物半導体結晶には、ZnO結晶、ITO(インジウムスズ酸化物)結晶、TiO2結晶などが好適に挙げられる。
{半導体層の成長工程}
図1(C1)、(C2)および(C3)を参照して、半導体層30を成長させる工程は、複合基板3A,3B,3Cの半導体結晶層20a上に少なくとも1層の半導体層30を成長させることにより行なわれる。半導体層30を成長させる方法は、特に制限はないが、結晶性の高い半導体層30を成長させる観点から、MOCVD(有機金属化学気相堆積)法、MBE(分子線成長)法、HVPE(ハイドライド気相成長)法、昇華法、スパッタ法、EB(電子線)蒸着法、PLD(パルスレーザ堆積)法などの気相法、LPE(液相成長)法、フラックス法、ゾルゲル法などの液相法などが、好適に用いられる。こうして、複合基板3A,3B,3Cの半導体結晶層20a上に少なくとも1層の半導体層30が配置された基板半導体層接合体4A,4B,4Cが得られる。
図1(C1)、(C2)および(C3)を参照して、半導体層30を成長させる工程は、複合基板3A,3B,3Cの半導体結晶層20a上に少なくとも1層の半導体層30を成長させることにより行なわれる。半導体層30を成長させる方法は、特に制限はないが、結晶性の高い半導体層30を成長させる観点から、MOCVD(有機金属化学気相堆積)法、MBE(分子線成長)法、HVPE(ハイドライド気相成長)法、昇華法、スパッタ法、EB(電子線)蒸着法、PLD(パルスレーザ堆積)法などの気相法、LPE(液相成長)法、フラックス法、ゾルゲル法などの液相法などが、好適に用いられる。こうして、複合基板3A,3B,3Cの半導体結晶層20a上に少なくとも1層の半導体層30が配置された基板半導体層接合体4A,4B,4Cが得られる。
{半導体ウエハを得る工程}
図1(D1)、(D2)および(D3)を参照して、半導体ウエハ5を得る工程は、基板半導体層接合体4A,4B,4Cの基体表面平坦化層12をウェットエッチングで除去することにより、基体10から半導体結晶層20aを分離することにより行なわれる。こうして、半導体結晶層20aおよび半導体層30を含む半導体ウエハ5が効率よく得られる。
図1(D1)、(D2)および(D3)を参照して、半導体ウエハ5を得る工程は、基板半導体層接合体4A,4B,4Cの基体表面平坦化層12をウェットエッチングで除去することにより、基体10から半導体結晶層20aを分離することにより行なわれる。こうして、半導体結晶層20aおよび半導体層30を含む半導体ウエハ5が効率よく得られる。
ここで、基体表面平坦化層12をウェットエッチングするエッチング液は、基体表面平坦化層12の化学組成により適宜選択することができる。たとえば、基体表面平坦化層12が、SiO2などのケイ素酸化物、Si3N4などのケイ素窒化物などを含む場合は、エッチング液としてHF溶液などが好適に用いられる。基体表面平坦化層12が、Moなどの金属、Mo−Cuなどの合金を含む場合は、エッチング液としてHF−NNO3の混合溶液などが好適に用いられる。基体表面平坦化層12が、Ptなどの金属を含む場合は、エッチング液として王水などが好適に用いられる。基体表面平坦化層12が、Niなどの金属を含む場合は、エッチング液としてHCl溶液などが好適に用いられる。基体表面平坦化層12が、Alなどの金属を含む場合は、エッチング液としてNaOH溶液などが好適に用いられる。基体表面平坦化層12が、Wなどの金属を含む場合は、エッチング液としてH2O2溶液などが好適に用いられる。
なお、得られた基板半導体層接合体4A,4B,4Cにおいて、半導体結晶層20aおよび半導体結晶層20a上に形成された少なくとも1層の半導体層30が薄くて機械的強度が弱い場合には、基体表面平坦化層12をウェットエッチングで除去することにより得られる半導体ウエハ(かかる半導体ウエハは、半導体結晶層20aおよび半導体層30で形成される)の機械的強度を補強するために、基体表面平坦化層12をウェットエッチングで除去する前に、半導体層30に支持基板(図示せず)を貼り合わせることなどにより、半導体層30を補強することが好ましい。
[実施形態2]
{複合基体}
図3を参照して、本発明にかかる別の実施形態である複合基体1は、基体10と、基体10上に配置された基体表面平坦化層12と、を含み、基体表面平坦化層12は、表面のRMS粗さが10nm以下であり、厚さが0.1μm以上50μm以下である。本実施形態の複合基体1は、基体10上に基体表面平坦化層12が配置され、かつ、その基体表面平坦化層12の表面のRMS粗さが10nm以下であるため、その基体表面平坦化層12に半導体結晶層を貼り合わせて複合基板を得ることができる。また、本実施形態の複合基体1は、厚さが0.1μm以上50μm以下であるため、ウェットエッチングにより容易に除去することができる。
{複合基体}
図3を参照して、本発明にかかる別の実施形態である複合基体1は、基体10と、基体10上に配置された基体表面平坦化層12と、を含み、基体表面平坦化層12は、表面のRMS粗さが10nm以下であり、厚さが0.1μm以上50μm以下である。本実施形態の複合基体1は、基体10上に基体表面平坦化層12が配置され、かつ、その基体表面平坦化層12の表面のRMS粗さが10nm以下であるため、その基体表面平坦化層12に半導体結晶層を貼り合わせて複合基板を得ることができる。また、本実施形態の複合基体1は、厚さが0.1μm以上50μm以下であるため、ウェットエッチングにより容易に除去することができる。
(基体)
本実施形態の複合基体1における基体10は、特に制限はないが、その熱膨張係数を調整が容易な観点から、焼結体および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。焼結体は、特に制限はないが、ケイ素酸化物および金属酸化物からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてSiO2などが好適に挙げられ、金属酸化物としてMgO、Al2O3、TiO2、ZrO2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてMgO−SiO2、Al2O3−SiO2、TiO2−SiO2、ZrO2−SiO2などが好適に挙げられる。焼結体においては、焼結体の化学組成を変えることにより、その熱膨張係数を容易に調整することができる。金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてMo、Ta、Ni、Ptなどが好適に挙げられ、合金としてMo−Cu、Cu−W、Ni−Cr−Feなどが好適に挙げられる。
本実施形態の複合基体1における基体10は、特に制限はないが、その熱膨張係数を調整が容易な観点から、焼結体および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。焼結体は、特に制限はないが、ケイ素酸化物および金属酸化物からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてSiO2などが好適に挙げられ、金属酸化物としてMgO、Al2O3、TiO2、ZrO2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてMgO−SiO2、Al2O3−SiO2、TiO2−SiO2、ZrO2−SiO2などが好適に挙げられる。焼結体においては、焼結体の化学組成を変えることにより、その熱膨張係数を容易に調整することができる。金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてMo、Ta、Ni、Ptなどが好適に挙げられ、合金としてMo−Cu、Cu−W、Ni−Cr−Feなどが好適に挙げられる。
(基体表面平坦化層)
本実施形態の複合基体1における基体表面平坦化層12は、特に制限はないが、後工程における基体表面平坦化層12のウェットエッチングを容易にする観点、およびその表面の平坦性が高く半導体結晶層および接合層との接合性が高い観点から、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてSiO2などが好適に挙げられ、ケイ素窒化物としてSi3N4などが好適に挙げられ、金属酸化物としてMgO、Al2O3、TiO2、Y2O3、ZrO2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてMgO−SiO2、Al2O3−SiO2、TiO2−SiO2、ZrO2−SiO2などが好適に挙げられる。また、金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてMo、Pt、Ni、Al、W、Taなどが好適に挙げられ、合金としてMo−Cu、Cu−W、Ni−Cr−Feなどが好適に挙げられる。
本実施形態の複合基体1における基体表面平坦化層12は、特に制限はないが、後工程における基体表面平坦化層12のウェットエッチングを容易にする観点、およびその表面の平坦性が高く半導体結晶層および接合層との接合性が高い観点から、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、ケイ素酸化物としてSiO2などが好適に挙げられ、ケイ素窒化物としてSi3N4などが好適に挙げられ、金属酸化物としてMgO、Al2O3、TiO2、Y2O3、ZrO2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてMgO−SiO2、Al2O3−SiO2、TiO2−SiO2、ZrO2−SiO2などが好適に挙げられる。また、金属は、特に制限はなく、単体金属および合金を含む。ここで、単体金属としてMo、Pt、Ni、Al、W、Taなどが好適に挙げられ、合金としてMo−Cu、Cu−W、Ni−Cr−Feなどが好適に挙げられる。
本実施形態の複合基体1における基体表面平坦化層12の表面のRMS粗さは、後工程において、その上に半導体結晶層を貼り合わせることができる観点、または、その上に均一で平坦な表面を有する接合層を形成しさらにその接合層に半導体結晶層を貼り合わせることができる観点から、10nm以下が必要であり、1.0nm以下が好ましく、0.7nm以下がより好ましく、0.5nm以下がさらに好ましい。
また、基体表面平坦化層12の厚さは、特に制限はないが、後工程における基体表面平坦化層12のウェットエッチングを容易にする観点、および基体10が焼結体である場合には基体10上に配置される基体表面平坦化層12の表面のRMS粗さを10nm以下好ましくは1.0nm以下に細かくする観点から、0.1μm以上が好ましく、0.5μm以上がより好ましい。また、基体表面平坦化層12の形成コストを低減する観点から、50μm以下が好ましく、20μm以下がより好ましい。
[実施形態3]
{複合基板}
図4〜図6を参照して、本発明のさらに別の実施形態である複合基板3A,3B,3Cは、実施形態2の複合基体1と、複合基体1の基体表面平坦化層12側に配置された半導体結晶層20aと、を含み、基体10の熱膨張係数と半導体結晶層の熱膨張係数との差が4.5×10-6K-1以下である。
{複合基板}
図4〜図6を参照して、本発明のさらに別の実施形態である複合基板3A,3B,3Cは、実施形態2の複合基体1と、複合基体1の基体表面平坦化層12側に配置された半導体結晶層20aと、を含み、基体10の熱膨張係数と半導体結晶層の熱膨張係数との差が4.5×10-6K-1以下である。
本実施形態の複合基板3A,3B,3Cは、複合基体1と半導体結晶層20aとの接合性が高く、複合基体1中の基体10の熱膨張係数と半導体結晶層20aの熱膨張係数との差が4.5×10-6K-1以下と小さいため、複合基板3A,3B,3Cの半導体結晶層20a上に、結晶性の高い半導体層を、クラックを発生させることなくエピタキシャル成長させて、特性の高い半導体デバイスを形成することができる。
本実施形態の複合基板3A,3B,3Cにおいては、複合基体1と半導体結晶層20aとの接合形態の違いにより、いくつかの異なる具体的形態をとる。それらの具体的形態をそれぞれ以下に説明する。
(複合基板3A)
図4を参照して、複合基板3Aは、複合基体1と、複合基体1の基体表面平坦化層12上に配置されている半導体結晶層20aと、を含む。たとえば、複合基板3Aは、複合基体1の基体表面平坦化層12と半導体結晶層20aとが直接接合された形態を有する。かかる複合基板3Aは、基体10が研磨によっても表面のRMS粗さの低減が困難な焼結体で形成されている場合においても、基体10上に配置された基体表面平坦化層12により、基体10と半導体結晶層20aとの接合が可能となったものである。
図4を参照して、複合基板3Aは、複合基体1と、複合基体1の基体表面平坦化層12上に配置されている半導体結晶層20aと、を含む。たとえば、複合基板3Aは、複合基体1の基体表面平坦化層12と半導体結晶層20aとが直接接合された形態を有する。かかる複合基板3Aは、基体10が研磨によっても表面のRMS粗さの低減が困難な焼結体で形成されている場合においても、基体10上に配置された基体表面平坦化層12により、基体10と半導体結晶層20aとの接合が可能となったものである。
(複合基板3B)
図5を参照して、複合基板3Bは、複合基板3A(図3)の基体表面平坦化層12と半導体結晶層20aとの間に配置された接合層14をさらに含む。たとえば、複合基板3Bは、複合基体1の基体表面平坦化層12と半導体結晶層20aとが接合層14を介在させて接合された形態を有する。かかる複合基板3Bは、接合層14により、複合基体1の基体表面平坦化層12と半導体結晶層20aとの接合性が向上したものである。
図5を参照して、複合基板3Bは、複合基板3A(図3)の基体表面平坦化層12と半導体結晶層20aとの間に配置された接合層14をさらに含む。たとえば、複合基板3Bは、複合基体1の基体表面平坦化層12と半導体結晶層20aとが接合層14を介在させて接合された形態を有する。かかる複合基板3Bは、接合層14により、複合基体1の基体表面平坦化層12と半導体結晶層20aとの接合性が向上したものである。
ここで、接合層14は、特に制限はないが、複合基体1の基体表面平坦化層12と半導体結晶層20aとの接合性を向上させる効果が高い観点から、ケイ素酸化物、金属酸化物、金属窒化物、金属酸窒化物などが好ましい。また、接合層14の厚さは、特に制限はないが、基体表面平坦化層12と半導体結晶層20aとの接合性を向上させる効果が高い観点から、10nm以上10000nm以下が好ましく、200nm以上2000nm以下がより好ましい。
(複合基板3C)
図6を参照して、複合基板3Cは、複合基板3B(図5)の半導体結晶層20aと接合層14との間にかつ半導体結晶層20aに接して配置された結晶表面平坦化層22をさらに含む。たとえば、複合基板3Cは、複合基体1の基体表面平坦化層12と半導体結晶層20aに接する結晶表面平坦化層22とが接合層14を介在させて接合された形態を有する。かかる複合基板3Cは、接合層14および結晶表面平坦化層22により、複合基体1の基体表面平坦化層12と半導体結晶層20aとの接合性がさらに向上したものである。
図6を参照して、複合基板3Cは、複合基板3B(図5)の半導体結晶層20aと接合層14との間にかつ半導体結晶層20aに接して配置された結晶表面平坦化層22をさらに含む。たとえば、複合基板3Cは、複合基体1の基体表面平坦化層12と半導体結晶層20aに接する結晶表面平坦化層22とが接合層14を介在させて接合された形態を有する。かかる複合基板3Cは、接合層14および結晶表面平坦化層22により、複合基体1の基体表面平坦化層12と半導体結晶層20aとの接合性がさらに向上したものである。
ここで、結晶表面平坦化層22は、特に制限はないが、その表面の平坦性が高く接合層との接合性が高い観点から、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含むことが好ましい。ケイ素酸化物としてSiO2などが好適に挙げられ、ケイ素窒化物としてSi3N4などが好適に挙げられ、ケイ素酸窒化物(酸窒化シリコン)としてSiONなどが好適に挙げられ、金属酸化物としてMgO、Al2O3、TiO2、Y2O3、ZrO2などが好適に挙げられ、ケイ素酸化物および金属酸化物の複合酸化物としてMgO−SiO2、Al2O3−SiO2、TiO2−SiO2、ZrO2−SiO2などが好適に挙げられる。金属窒化物としてTiN、GaN、AlN、HfNなどが好適に挙げられる。金属酸窒化物としてAlONなどの酸窒化アルミニウム、TaONなどの酸窒化タンタルなどが好適に挙げられる。金属としてMo、W、Cu、Taなどが好適に挙げられる。
また、結晶表面平坦化層22の厚さは、特に制限はないが、半導体結晶層20aに接して配置される結晶表面平坦化層22の表面のRMS粗さを10nm以下好ましくは1.0nm以下に細かくする観点から、0.1μm以上が好ましく、0.5μm以上がより好ましい。また、基体表面平坦化層12の形成コストを低減する観点から、50μm以下が好ましく、20μm以下がより好ましい。
また、複合基板3A,3B,3Cにおいて、半導体結晶層20aは、特に制限はないが、複合化により高価な結晶の使用量を削減し省資源およびコスト低減の効果が大きい観点から、III−V族化合物半導体結晶、II−VI族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含むことが好ましい。ここで、III−V族化合物半導体結晶としては、GaAs結晶、GaN結晶、AlN結晶、AlxGa1-xN結晶(0<x<1)、InyGa1-yN結晶(0<y≦1)などが好適に挙げられる。II−VI族化合物半導体結晶にはCdSe結晶、ZnS結晶などが好適に挙げられる。酸化物半導体結晶には、ZnO結晶、ITO(インジウムスズ酸化物)結晶、TiO2結晶などが好適に挙げられる。
(実施例1)
1.複合基体の作製
図1(A)を参照して、基体10として、直径が4インチ(101.6mm)で厚さが500μmの高密度Al2O3−SiO2焼結基体(相対密度98質量%)を準備した。この高密度Al2O3−SiO2焼結基体の表面を、機械研磨(ダイヤモンド砥粒)することにより、表面のRMS粗さを20nmとした。ここで、表面のRMS粗さは、AFMを用いて測定した。
1.複合基体の作製
図1(A)を参照して、基体10として、直径が4インチ(101.6mm)で厚さが500μmの高密度Al2O3−SiO2焼結基体(相対密度98質量%)を準備した。この高密度Al2O3−SiO2焼結基体の表面を、機械研磨(ダイヤモンド砥粒)することにより、表面のRMS粗さを20nmとした。ここで、表面のRMS粗さは、AFMを用いて測定した。
次に、CVD(化学気相堆積)法により、高密度Al2O3−SiO2焼結基体(基体10)上に、基体表面平坦化層12として厚さ20μmのSiO2層を形成することにより、高密度Al2O3−SiO2焼結基体(基体10)上に配置された厚さ20μmのSiO2層(基体表面平坦化層12)を含む複合基体1を得た。SiO2層の原料としては、TEOS(テトラエトキシシラン)を用いた。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
2.複合基板の作製
次に、図2(A1)および(A2)を参照して、複合基体1のSiO2層(基体表面平坦化層12)上に、CVD法により、厚さ100nmのSiO2層(接合層14a)を形成した。
次に、図2(A1)および(A2)を参照して、複合基体1のSiO2層(基体表面平坦化層12)上に、CVD法により、厚さ100nmのSiO2層(接合層14a)を形成した。
また、図2(B2)を参照して、半導体結晶体20として直径4インチで厚さが500μmのGaN結晶体の表面上に、CVD法により、厚さ100nmのSiO2層(接合層14b)を形成し、さらに、GaN結晶体(半導体結晶体20)とSiO2層(接合層14b)との界面から約150nmの深さのGaN結晶体(半導体結晶体20)中に、水素イオンを注入した。
次に、図2(C2)を参照して、上記のSiO2層(接合層14b)およびSiO2層(接合層14b)の表面をCMP(化学機械的研磨)によりRMS粗さを0.5nmとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温(25℃)中で7MPaの荷重で加圧することにより貼り合わせて、基体結晶接合体2Bを得た。得られた基体結晶接合体2Bを室温(25℃)から300℃まで3時間かけてゆっくりと昇温することにより、接合強度を高めた。かかる接合により2つのSiO2層(接合層14a,14b)が一体化して厚さ200nmのSiO2層(接合層14)が形成された。
次に、図2(D2)を参照して、基体結晶接合体2Bを500℃に加熱して、応力をかけることにより、GaN結晶体(半導体結晶体20)をそのイオン注入領域20iにおいてGaN結晶層(半導体結晶層20a)と残りのGaN結晶体(残りの半導体結晶体20b)とに分離させて、複合基体1の厚さ20μmのSiO2層(基体表面平坦化層12)上に厚さ200nmのSiO2層(接合層14)を介在させて厚さ150nmのGaN結晶層(半導体結晶層20a)が接合された複合基板3Bを得た(図1(B2)を参照)。
3.半導体ウエハの作製
次に、図1(C2)を参照して、複合基板3BのGaN結晶層(半導体結晶層20a)上に、HVPE(ハイドライド気相成長)法により、少なくとも1層の半導体層30として厚さ100μmのGaN層をエピタキシャル成長させて、基板半導体層接合体4Bを得た。
次に、図1(C2)を参照して、複合基板3BのGaN結晶層(半導体結晶層20a)上に、HVPE(ハイドライド気相成長)法により、少なくとも1層の半導体層30として厚さ100μmのGaN層をエピタキシャル成長させて、基板半導体層接合体4Bを得た。
次に、図1(D2)を参照して、基板半導体層接合体4Bを、25質量%のHF水溶液に浸漬したところ、21分後に、厚さ20μmのSiO2層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表1にまとめた。
(実施例2)
基体表面平坦化層12として、スピンコート法により、厚さ20μmのSiO2層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。ここで、SiO2層(基体表面平坦化層12)の形成は、具体的には、SiO2層の原料としてのSiアルコキシド(メチルシロキサンポリマー)をスピンコートにより高密度Al2O3−SiO2焼結基体(基体10)上に塗布し、400℃で熱処理することにより行なった。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
基体表面平坦化層12として、スピンコート法により、厚さ20μmのSiO2層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。ここで、SiO2層(基体表面平坦化層12)の形成は、具体的には、SiO2層の原料としてのSiアルコキシド(メチルシロキサンポリマー)をスピンコートにより高密度Al2O3−SiO2焼結基体(基体10)上に塗布し、400℃で熱処理することにより行なった。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
次に、実施例1と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHF水溶液に浸漬したところ、22分後に、厚さ20μmのSiO2層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表1にまとめた。
(実施例3)
基体表面平坦化層12として、プラズマ・パウダー・スプレー法による溶射(プラズマ溶射)法により、厚さ20μmのSiO2層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
基体表面平坦化層12として、プラズマ・パウダー・スプレー法による溶射(プラズマ溶射)法により、厚さ20μmのSiO2層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
次に、実施例1と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHF水溶液に浸漬したところ、18分後に、厚さ20μmのSiO2層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表1にまとめた。
(実施例4)
基体表面平坦化層12として、溶射法により、厚さ15μmのMo層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のMo層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.5nmと細かくできた。
基体表面平坦化層12として、溶射法により、厚さ15μmのMo層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のMo層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.5nmと細かくできた。
次に、実施例1と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHFおよび10質量%のHNO3を含む水溶液に浸漬したところ、35分後に、厚さ15μmのMo層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表1にまとめた。
(実施例5)
基体表面平坦化層12として、溶射法により、厚さ15μmのMo−Cu層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のMo−Cu層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
基体表面平坦化層12として、溶射法により、厚さ15μmのMo−Cu層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のMo−Cu層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
次に、実施例1と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHFおよび10質量%のHNO3を含む水溶液に浸漬したところ、32分後に、厚さ15μmのMo−Cu層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表1にまとめた。
(実施例6)
基体表面平坦化層12として、蒸着法により、厚さ15μmのPt層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のPt層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
基体表面平坦化層12として、蒸着法により、厚さ15μmのPt層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のPt層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
次に、実施例1と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、王水に浸漬したところ、17分後に、厚さ20μmのPt層(基体表面平坦化層12)がウェットエッチングにより除去されて、厚さ200nmのSiO2層(接合層14)、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層したウエハが得られた。かかるウエハを25質量%のHF水溶液に浸漬することにより、厚さ200nmのSiO2層(接合層14)を除去して、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5を得た。結果を表1にまとめた。
(実施例7)
基体表面平坦化層12として、蒸着法により、厚さ15μmのNi層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のNi層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
基体表面平坦化層12として、蒸着法により、厚さ15μmのNi層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のNi層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
次に、実施例1と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHCl水溶液に浸漬したところ、18分後に、厚さ15μmのNi層(基体表面平坦化層12)がウェットエッチングにより除去されて、厚さ200nmのSiO2層(接合層14)、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層したウエハが得られた。かかるウエハを25質量%のHF水溶液に浸漬することにより、厚さ200nmのSiO2層(接合層14)を除去して、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5を得た。結果を表1にまとめた。
(実施例8)
基体表面平坦化層12として、蒸着法により、厚さ15μmのAl層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のAl層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.3nmと細かくできた。
基体表面平坦化層12として、蒸着法により、厚さ15μmのAl層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のAl層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.3nmと細かくできた。
次に、実施例1と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、10質量%のNaOH水溶液に浸漬したところ、20分後に、厚さ15μmのAl層(基体表面平坦化層12)がウェットエッチングにより除去されて、厚さ200nmのSiO2層(接合層14)、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層したウエハが得られた。かかるウエハを25質量%のHF水溶液に浸漬することにより、厚さ200nmのSiO2層(接合層14)を除去して、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5を得た。結果を表1にまとめた。
(実施例9)
基体表面平坦化層12として、蒸着法により、厚さ15μmのW層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のW層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
基体表面平坦化層12として、蒸着法により、厚さ15μmのW層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のW層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
次に、実施例1と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、30質量%のH2O2水溶液に浸漬したところ、35分後に、厚さ15μmのW層(基体表面平坦化層12)がウェットエッチングにより除去されて、厚さ200nmのSiO2層(接合層14)、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層したウエハが得られた。かかるウエハを25質量%のHF水溶液に浸漬することにより、厚さ200nmのSiO2層(接合層14)を除去して、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5を得た。結果を表1にまとめた。
(実施例10)
基体10としての高密度Al2O3−SiO2焼結基体の表面を、機械研磨(ダイヤモンド砥粒)することにより、表面のRMS粗さを8.3nmとしたこと、ならびに、基体表面平坦化層12として、実施例2と同様のスピンコート法により、厚さ0.5μmのSiO2層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
基体10としての高密度Al2O3−SiO2焼結基体の表面を、機械研磨(ダイヤモンド砥粒)することにより、表面のRMS粗さを8.3nmとしたこと、ならびに、基体表面平坦化層12として、実施例2と同様のスピンコート法により、厚さ0.5μmのSiO2層を形成したこと以外は、実施例1と同様にして、複合基体1を作製した。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
次に、実施例1と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHF水溶液に浸漬したところ、68分後に、厚さ0.5μmのSiO2層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表1にまとめた。
(実施例11)
基体表面平坦化層12として、実施例2と同様のスピンコート法により、厚さ1μmのSiO2層を形成したこと以外は、実施例10と同様にして、複合基体1を作製した。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
基体表面平坦化層12として、実施例2と同様のスピンコート法により、厚さ1μmのSiO2層を形成したこと以外は、実施例10と同様にして、複合基体1を作製した。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
次に、実施例1と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHF水溶液に浸漬したところ、63分後に、厚さ1μmのSiO2層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表1にまとめた。
(実施例12)
基体表面平坦化層12として、実施例2と同様のスピンコート法により、厚さ10μmのSiO2層を形成したこと以外は、実施例10と同様にして、複合基体1を作製した。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
基体表面平坦化層12として、実施例2と同様のスピンコート法により、厚さ10μmのSiO2層を形成したこと以外は、実施例10と同様にして、複合基体1を作製した。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
次に、実施例1と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHF水溶液に浸漬したところ、43分後に、厚さ10μmのSiO2層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表1にまとめた。
(実施例13)
基体表面平坦化層12として、CVD法により、厚さ1.5μmのSi3N4層を形成したこと以外は、実施例10と同様にして、複合基体1を作製した。得られた複合基体1のSi3N4層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.5nmと細かくできた。
基体表面平坦化層12として、CVD法により、厚さ1.5μmのSi3N4層を形成したこと以外は、実施例10と同様にして、複合基体1を作製した。得られた複合基体1のSi3N4層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.5nmと細かくできた。
次に、実施例1と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHF水溶液に浸漬したところ、58分後に、厚さ1.5μmのSi3N4層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表1にまとめた。
(実施例14)
1.複合基体の作製
図1(A)および図2(A1)を参照して、基体10として、直径が4インチ(101.6mm)で厚さが500μmの高密度Al2O3−SiO2焼結基体(相対密度98質量%)を準備した。この高密度Al2O3−SiO2焼結基体の表面を、機械研磨(ダイヤモンド砥粒)することにより、表面のRMS粗さを8.3nmとした。
1.複合基体の作製
図1(A)および図2(A1)を参照して、基体10として、直径が4インチ(101.6mm)で厚さが500μmの高密度Al2O3−SiO2焼結基体(相対密度98質量%)を準備した。この高密度Al2O3−SiO2焼結基体の表面を、機械研磨(ダイヤモンド砥粒)することにより、表面のRMS粗さを8.3nmとした。
次に、実施例2と同様のスピンコート法により、高密度Al2O3−SiO2焼結基体(基体10)上に、基体表面平坦化層12として厚さ1μmのSiO2層を形成することにより、高密度Al2O3−SiO2焼結基体(基体10)上に配置された厚さ1μmのSiO2層(基体表面平坦化層12)を含む複合基体1を得た。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
2.複合基板の作製
次に、図2(B1)を参照して、半導体結晶体20として直径4インチで厚さが500μmのGaN結晶体の表面から約150nmの深さのGaN結晶体(半導体結晶体20)中に、水素イオンを注入した。
次に、図2(B1)を参照して、半導体結晶体20として直径4インチで厚さが500μmのGaN結晶体の表面から約150nmの深さのGaN結晶体(半導体結晶体20)中に、水素イオンを注入した。
次に、図2(C1)を参照して、上記のSiO2層(基体表面平坦化層12)の表面および半導体結晶体20のイオン注入側の表面をCMP(化学機械的研磨)によりRMS粗さを0.5nmとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温(25℃)中で7MPaの荷重で加圧することにより貼り合わせて、基体結晶接合体2Aを得た。得られた基体結晶接合体2Bを室温(25℃)から300℃まで3時間かけてゆっくりと昇温することにより、接合強度を高めた。
次に、図2(D1)を参照して、基体結晶接合体2Aを500℃に加熱して、応力をかけることにより、GaN結晶体(半導体結晶体20)をそのイオン注入領域20iにおいてGaN結晶層(半導体結晶層20a)と残りのGaN結晶体(残りの半導体結晶体20b)とに分離させて、複合基体1の厚さ1μmのSiO2層(基体表面平坦化層12)上に直接厚さ150nmのGaN結晶層(半導体結晶層20a)が接合された複合基板3Aを得た(図1(B1)を参照)。
3.半導体ウエハの作製
次に、図1(C1)を参照して、複合基板3AのGaN結晶層(半導体結晶層20a)上に、HVPE(ハイドライド気相成長)法により、少なくとも1層の半導体層30として厚さ100μmのGaN層をエピタキシャル成長させて、基板半導体層接合体4Aを得た。
次に、図1(C1)を参照して、複合基板3AのGaN結晶層(半導体結晶層20a)上に、HVPE(ハイドライド気相成長)法により、少なくとも1層の半導体層30として厚さ100μmのGaN層をエピタキシャル成長させて、基板半導体層接合体4Aを得た。
次に、図1(D1)を参照して、基板半導体層接合体4Aを、25質量%のHF水溶液に浸漬したところ、65分後に、厚さ1μmのSiO2層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表1にまとめた。
(実施例15)
1.複合基体の作製
図1(A)を参照して、基体10として、直径が4インチ(101.6mm)で厚さが500μmの高密度Al2O3−SiO2焼結基体(相対密度98質量%)を準備した。この高密度Al2O3−SiO2焼結基体の表面を、機械研磨(ダイヤモンド砥粒)することにより、表面のRMS粗さを8.3nmとした。
1.複合基体の作製
図1(A)を参照して、基体10として、直径が4インチ(101.6mm)で厚さが500μmの高密度Al2O3−SiO2焼結基体(相対密度98質量%)を準備した。この高密度Al2O3−SiO2焼結基体の表面を、機械研磨(ダイヤモンド砥粒)することにより、表面のRMS粗さを8.3nmとした。
次に、実施例2と同様のスピンコート法により、高密度Al2O3−SiO2焼結基体(基体10)上に、基体表面平坦化層12として厚さ1μmのSiO2層を形成することにより、高密度Al2O3−SiO2焼結基体(基体10)上に配置された厚さ1μmのSiO2層(基体表面平坦化層12)を含む複合基体1を得た。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを0.6nmと細かくできた。
2.複合基板の作製
次に、図2(A1)および(A2)を参照して、複合基体1のSiO2層(基体表面平坦化層12)上に、CVD法により、厚さ100nmのSiO2層(接合層14a)を形成した。
次に、図2(A1)および(A2)を参照して、複合基体1のSiO2層(基体表面平坦化層12)上に、CVD法により、厚さ100nmのSiO2層(接合層14a)を形成した。
また、図2(B3)を参照して、半導体結晶体20として直径4インチで厚さが500μmのGaN結晶体の表面上に、実施例2と同様のスピンコート法により、結晶表面平坦化層22として厚さ1μmのSiO2層を形成した。次いで、結晶表面平坦化層22上に、CVD法により、厚さ100nmのSiO2層(接合層14b)を形成した。次いで、GaN結晶体(半導体結晶体20)とSiO2層(結晶表面平坦化層22)との界面から約150nmの深さのGaN結晶体(半導体結晶体20)中に、水素イオンを注入した。
次に、図2(C3)を参照して、上記のSiO2層(接合層14b)およびSiO2層(接合層14b)の表面をCMP(化学機械的研磨)によりRMS粗さを0.5nmとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温(25℃)中で7MPaの荷重で加圧することにより貼り合わせて、基体結晶接合体2Bを得た。得られた基体結晶接合体2Cを室温(25℃)から300℃まで3時間かけてゆっくりと昇温することにより、接合強度を高めた。かかる接合により2つのSiO2層(接合層14a,14b)が一体化して厚さ200nmのSiO2層(接合層14)が形成された。
次に、図2(D3)を参照して、基体結晶接合体2Cを500℃に加熱して、応力をかけることにより、GaN結晶体(半導体結晶体20)をそのイオン注入領域20iにおいてGaN結晶層(半導体結晶層20a)と残りのGaN結晶体(残りの半導体結晶体20b)とに分離させて、複合基体1の厚さ1μmのSiO2層(基体表面平坦化層12)上に厚さ200nmのSiO2層(接合層14)を介在させて厚さ1μmのSiO2層(結晶表面平坦化層22)が形成された厚さ150nmのGaN結晶層(半導体結晶層20a)が接合された複合基板3Cを得た(図1(B3)を参照)。
3.半導体ウエハの作製
次に、図1(C3)を参照して、複合基板3CのGaN結晶層(半導体結晶層20a)上に、HVPE(ハイドライド気相成長)法により、少なくとも1層の半導体層30として厚さ100μmのGaN層をエピタキシャル成長させて、基板半導体層接合体4Cを得た。
次に、図1(C3)を参照して、複合基板3CのGaN結晶層(半導体結晶層20a)上に、HVPE(ハイドライド気相成長)法により、少なくとも1層の半導体層30として厚さ100μmのGaN層をエピタキシャル成長させて、基板半導体層接合体4Cを得た。
次に、図1(D2)を参照して、基板半導体層接合体4Cを、25質量%のHF水溶液に浸漬したところ、65分後に、厚さ1μmのSiO2層(基体表面平坦化層12)、厚さ200nmのSiO2層(接合層14)および厚さ1μmのSiO2層(結晶表面平坦化層22)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表1にまとめた。
表1から明らかなように、基体上に、表面のRMS粗さが1.0nm以下で厚さが0.1μm以上50μm以下の基体表面平坦化層を形成して複合基体を得る工程と、複合基体の基体表面平坦化層側に半導体結晶層を貼り合わせて複合基板を得る工程と、複合基板の半導体結晶層上に少なくとも1層の半導体層を成長させる工程と、基体表面平坦化層をウェットエッチングで除去することにより、基体から半導体結晶層を分離して、半導体結晶層および半導体層を含む半導体ウエハを得る工程と、を含む半導体ウエハの製造方法によれば、好適な複合基板を作製することができ、また、ウェットエッチングにより効率的に基体表面平坦化層を除去して、効率よく半導体デバイスを作製することができた。
(実施例21)
1.複合基体の作製
図1(A)を参照して、基体10として、直径が4インチ(101.6mm)で厚さが500μmの高密度Al2O3−SiO2焼結基体(相対密度98質量%)を準備した。この高密度Al2O3−SiO2焼結基体の表面を、機械研磨(ダイヤモンド砥粒)することにより、表面のRMS粗さを20nmとした。
1.複合基体の作製
図1(A)を参照して、基体10として、直径が4インチ(101.6mm)で厚さが500μmの高密度Al2O3−SiO2焼結基体(相対密度98質量%)を準備した。この高密度Al2O3−SiO2焼結基体の表面を、機械研磨(ダイヤモンド砥粒)することにより、表面のRMS粗さを20nmとした。
次に、スパッタ法により、高密度Al2O3−SiO2焼結基体(基体10)上に、基体表面平坦化層12として厚さ1.5μmのSiO2層を形成することにより、高密度Al2O3−SiO2焼結基体(基体10)上に配置された厚さ1.5μmのSiO2層(基体表面平坦化層12)を含む複合基体1を得た。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを8.5nmとした。
2.複合基板の作製
次に、図2(A1)および(A2)を参照して、複合基体1のSiO2層(基体表面平坦化層12)上に、CVD法により、厚さ100nmのSiO2層(接合層14a)を形成した。
次に、図2(A1)および(A2)を参照して、複合基体1のSiO2層(基体表面平坦化層12)上に、CVD法により、厚さ100nmのSiO2層(接合層14a)を形成した。
また、図2(B2)を参照して、半導体結晶体20として直径4インチで厚さが500μmのGaN結晶体の表面上に、CVD法により、厚さ100nmのSiO2層(接合層14b)を形成し、さらに、GaN結晶体(半導体結晶体20)とSiO2層(接合層14b)との界面から約150nmの深さのGaN結晶体(半導体結晶体20)中に、水素イオンを注入した。
次に、図2(C2)を参照して、上記のSiO2層(接合層14b)およびSiO2層(接合層14b)の表面を、CMP(化学機械的研磨)によりRMS粗さを0.5nmとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温(25℃)中で7MPaの荷重で加圧することにより貼り合わせて、基体結晶接合体2Bを得た。得られた基体結晶接合体2Bを室温(25℃)から300℃まで3時間かけてゆっくりと昇温することにより、接合強度を高めた。かかる接合により2つのSiO2層(接合層14a,14b)が一体化して厚さ200nmのSiO2層(接合層14)が形成された。
次に、図2(D2)を参照して、基体結晶接合体2Bを500℃に加熱して、応力をかけることにより、GaN結晶体(半導体結晶体20)をそのイオン注入領域20iにおいてGaN結晶層(半導体結晶層20a)と残りのGaN結晶体(残りの半導体結晶体20b)とに分離させて、複合基体1の厚さ1.5μmのSiO2層(基体表面平坦化層12)上に厚さ200nmのSiO2層(接合層14)を介在させて厚さ150nmのGaN結晶層(半導体結晶層20a)が接合された複合基板3Bを得た(図1(B2)を参照)。
3.半導体ウエハの作製
次に、図1(C2)を参照して、複合基板3BのGaN結晶層(半導体結晶層20a)上に、HVPE(ハイドライド気相成長)法により、少なくとも1層の半導体層30として厚さ100μmのGaN層をエピタキシャル成長させて、基板半導体層接合体4Bを得た。
次に、図1(C2)を参照して、複合基板3BのGaN結晶層(半導体結晶層20a)上に、HVPE(ハイドライド気相成長)法により、少なくとも1層の半導体層30として厚さ100μmのGaN層をエピタキシャル成長させて、基板半導体層接合体4Bを得た。
次に、図1(D2)を参照して、基板半導体層接合体4Bを、25質量%のHF水溶液に浸漬したところ、65分後に、厚さ1.5μmのSiO2層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表2にまとめた。
(実施例22)
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのMo層を形成したこと以外は、実施例21と同様にして、複合基体1を作製した。得られた複合基体1のMo層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.3nmとした。
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのMo層を形成したこと以外は、実施例21と同様にして、複合基体1を作製した。得られた複合基体1のMo層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.3nmとした。
次に、実施例21と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHFおよび10質量%のHNO3を含む水溶液に浸漬したところ、30分後に、厚さ1.5μmのMo層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表2にまとめた。
(実施例23)
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのNi層を形成したこと以外は、実施例21と同様にして、複合基体1を作製した。得られた複合基体1のNi層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.7nmとした。
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのNi層を形成したこと以外は、実施例21と同様にして、複合基体1を作製した。得られた複合基体1のNi層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.7nmとした。
次に、実施例21と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHCl水溶液に浸漬したところ、30分後に、厚さ1.5μmのNi層(基体表面平坦化層12)がウェットエッチングにより除去されて、厚さ200nmのSiO2層(接合層14)、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層したウエハが得られた。かかるウエハを25質量%のHF水溶液に浸漬することにより、厚さ200nmのSiO2層(接合層14)を除去して、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5を得た。結果を表2にまとめた。
(実施例24)
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのAl層を形成したこと以外は、実施例21と同様にして、複合基体1を作製した。得られた複合基体1のAl層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.1nmとした。
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのAl層を形成したこと以外は、実施例21と同様にして、複合基体1を作製した。得られた複合基体1のAl層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.1nmとした。
次に、実施例21と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、10質量%のNaOH水溶液に浸漬したところ、50分後に、厚さ1.5μmのAl層(基体表面平坦化層12)がウェットエッチングにより除去されて、厚さ200nmのSiO2層(接合層14)、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層したウエハが得られた。かかるウエハを25質量%のHF水溶液に浸漬することにより、厚さ200nmのSiO2層(接合層14)を除去して、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5を得た。結果を表2にまとめた。
(実施例25)
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのW層を形成したこと以外は、実施例21と同様にして、複合基体1を作製した。得られた複合基体1のW層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.5nmとした。
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのW層を形成したこと以外は、実施例21と同様にして、複合基体1を作製した。得られた複合基体1のW層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.5nmとした。
次に、実施例21と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、30質量%のH2O2水溶液に浸漬したところ、60分後に、厚さ1.5μmのW層(基体表面平坦化層12)がウェットエッチングにより除去されて、厚さ200nmのSiO2層(接合層14)、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層したウエハが得られた。かかるウエハを25質量%のHF水溶液に浸漬することにより、厚さ200nmのSiO2層(接合層14)を除去して、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5を得た。結果を表2にまとめた。
(実施例26)
1.複合基体の作製
図1(A)を参照して、基体10として、直径が4インチ(101.6mm)で厚さが500μmの高密度ZrO2−SiO2焼結基体(相対密度98質量%)を準備した。この高密度ZrO2−SiO2焼結基体の表面を、機械研磨(ダイヤモンド砥粒)することにより、表面のRMS粗さを15nmとした。
1.複合基体の作製
図1(A)を参照して、基体10として、直径が4インチ(101.6mm)で厚さが500μmの高密度ZrO2−SiO2焼結基体(相対密度98質量%)を準備した。この高密度ZrO2−SiO2焼結基体の表面を、機械研磨(ダイヤモンド砥粒)することにより、表面のRMS粗さを15nmとした。
次に、スパッタ法により、高密度ZrO2−SiO2焼結基体(基体10)上に、基体表面平坦化層12として厚さ1.5μmのSiO2層を形成することにより、密度ZrO2−SiO2焼結基体(基体10)上に配置された厚さ1.5μmのSiO2層(基体表面平坦化層12)を含む複合基体1を得た。得られた複合基体1のSiO2層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを8.5nmとした。
2.複合基板の作製
次に、図2(A1)および(A2)を参照して、複合基体1のSiO2層(基体表面平坦化層12)上に、CVD法により、厚さ100nmのSiO2層(接合層14a)を形成した。
次に、図2(A1)および(A2)を参照して、複合基体1のSiO2層(基体表面平坦化層12)上に、CVD法により、厚さ100nmのSiO2層(接合層14a)を形成した。
また、図2(B2)を参照して、半導体結晶体20として直径4インチで厚さが500μmのGaN結晶体の表面上に、CVD法により、厚さ100nmのSiO2層(接合層14b)を形成し、さらに、GaN結晶体(半導体結晶体20)とSiO2層(接合層14b)との界面から約150nmの深さのGaN結晶体(半導体結晶体20)中に、水素イオンを注入した。
次に、図2(C2)を参照して、上記のSiO2層(接合層14b)およびSiO2層(接合層14b)の表面を、CMP(化学機械的研磨)によりRMS粗さを0.5nmとし、酸素プラズマ処理により清浄化した後、両者を重ね合わせて、室温(25℃)中で7MPaの荷重で加圧することにより貼り合わせて、基体結晶接合体2Bを得た。得られた基体結晶接合体2Bを室温(25℃)から300℃まで3時間かけてゆっくりと昇温することにより、接合強度を高めた。かかる接合により2つのSiO2層(接合層14a,14b)が一体化して厚さ200nmのSiO2層(接合層14)が形成された。
次に、図2(D2)を参照して、基体結晶接合体2Bを500℃に加熱して、応力をかけることにより、GaN結晶体(半導体結晶体20)をそのイオン注入領域20iにおいてGaN結晶層(半導体結晶層20a)と残りのGaN結晶体(残りの半導体結晶体20b)とに分離させて、複合基体1の厚さ1.5μmのSiO2層(基体表面平坦化層12)上に厚さ200nmのSiO2層(接合層14)を介在させて厚さ150nmのGaN結晶層(半導体結晶層20a)が接合された複合基板3Bを得た(図1(B2)を参照)。
3.半導体ウエハの作製
次に、図1(C2)を参照して、複合基板3BのGaN結晶層(半導体結晶層20a)上に、HVPE(ハイドライド気相成長)法により、少なくとも1層の半導体層30として厚さ100μmのGaN層をエピタキシャル成長させて、基板半導体層接合体4Bを得た。
次に、図1(C2)を参照して、複合基板3BのGaN結晶層(半導体結晶層20a)上に、HVPE(ハイドライド気相成長)法により、少なくとも1層の半導体層30として厚さ100μmのGaN層をエピタキシャル成長させて、基板半導体層接合体4Bを得た。
次に、図1(D2)を参照して、基板半導体層接合体4Bを、25質量%のHF水溶液に浸漬したところ、65分後に、厚さ1.5μmのSiO2層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表2にまとめた。
(実施例27)
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのMo層を形成したこと以外は、実施例26と同様にして、複合基体1を作製した。得られた複合基体1のMo層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.3nmとした。
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのMo層を形成したこと以外は、実施例26と同様にして、複合基体1を作製した。得られた複合基体1のMo層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.3nmとした。
次に、実施例26と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHFおよび10質量%のHNO3を含む水溶液に浸漬したところ、30分後に、厚さ1.5μmのMo層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表2にまとめた。
(実施例28)
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのNi層を形成したこと以外は、実施例26と同様にして、複合基体1を作製した。得られた複合基体1のNi層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.7nmとした。
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのNi層を形成したこと以外は、実施例26と同様にして、複合基体1を作製した。得られた複合基体1のNi層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.7nmとした。
次に、実施例26と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHCl水溶液に浸漬したところ、30分後に、厚さ1.5μmのNi層(基体表面平坦化層12)がウェットエッチングにより除去されて、厚さ200nmのSiO2層(接合層14)、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層したウエハが得られた。かかるウエハを25質量%のHF水溶液に浸漬することにより、厚さ200nmのSiO2層(接合層14)を除去して、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5を得た。結果を表2にまとめた。
(実施例29)
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのAl層を形成したこと以外は、実施例26と同様にして、複合基体1を作製した。得られた複合基体1のAl層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.1nmとした。
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのAl層を形成したこと以外は、実施例26と同様にして、複合基体1を作製した。得られた複合基体1のAl層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.1nmとした。
次に、実施例26と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、10質量%のNaOH水溶液に浸漬したところ、50分後に、厚さ1.5μmのAl層(基体表面平坦化層12)がウェットエッチングにより除去されて、厚さ200nmのSiO2層(接合層14)、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層したウエハが得られた。かかるウエハを25質量%のHF水溶液に浸漬することにより、厚さ200nmのSiO2層(接合層14)を除去して、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5を得た。結果を表2にまとめた。
(実施例30)
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのW層を形成したこと以外は、実施例26と同様にして、複合基体1を作製した。得られた複合基体1のW層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.5nmとした。
基体表面平坦化層12として、スパッタ法により、厚さ1.5μmのW層を形成したこと以外は、実施例26と同様にして、複合基体1を作製した。得られた複合基体1のW層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.5nmとした。
次に、実施例26と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、30質量%のH2O2水溶液に浸漬したところ、60分後に、厚さ1.5μmのW層(基体表面平坦化層12)がウェットエッチングにより除去されて、厚さ200nmのSiO2層(接合層14)、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層したウエハが得られた。かかるウエハを25質量%のHF水溶液に浸漬することにより、厚さ200nmのSiO2層(接合層14)を除去して、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5を得た。結果を表2にまとめた。
(実施例31)
基体表面平坦化層12として、CVD法により、厚さ1.0μmのSiO2層を形成したこと以外は、実施例21と同様にして、複合基体1を作製した。得られた複合基体1のMo層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを8.3nmとした。
基体表面平坦化層12として、CVD法により、厚さ1.0μmのSiO2層を形成したこと以外は、実施例21と同様にして、複合基体1を作製した。得られた複合基体1のMo層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを8.3nmとした。
次に、実施例21と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHFを含む水溶液に浸漬したところ、65分後に、厚さ1.0μmのSiO2層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表2にまとめた。
(実施例32)
基体表面平坦化層12として、溶射法により、厚さ100μmのSiO2層を形成したこと以外は、実施例26と同様にして、複合基体1を作製した。得られた複合基体1のMo層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.8nmとした。
基体表面平坦化層12として、溶射法により、厚さ100μmのSiO2層を形成したこと以外は、実施例26と同様にして、複合基体1を作製した。得られた複合基体1のMo層(基体表面平坦化層12)の表面を、機械研磨およびCMP(化学機械的研磨)することにより、表面のRMS粗さを9.8nmとした。
次に、実施例26と同様にして、複合基板3Bを経て、基板半導体層接合体4Bを作製した。
得られた基板半導体層接合体4Bを、25質量%のHFを含む水溶液に浸漬したところ、40分後に、厚さ100μmのSiO2層(基体表面平坦化層12)および厚さ200nmのSiO2層(接合層14)がウェットエッチングにより除去されて、厚さ150nmのGaN結晶層(半導体結晶層20a)および厚さ100μmのGaN層が積層した半導体ウエハ5が得られた。結果を表2にまとめた。
表2から明らかなように、基体上に、表面のRMS粗さが10nm以下で厚さが0.1μm以上50μm以下の基体表面平坦化層を形成して複合基体を得る工程と、複合基体の基体表面平坦化層側に半導体結晶層を貼り合わせて複合基板を得る工程と、複合基板の半導体結晶層上に少なくとも1層の半導体層を成長させる工程と、基体表面平坦化層をウェットエッチングで除去することにより、基体から半導体結晶層を分離して、半導体結晶層および半導体層を含む半導体ウエハを得る工程と、を含む半導体ウエハの製造方法によれば、好適な複合基板を作製することができ、また、ウェットエッチングにより効率的に基体表面平坦化層を除去して、効率よく半導体デバイスを作製することができた。
今回開示された実施形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
1 複合基体、2A,2B,2C 基体結晶接合体、3A,3B,3C 複合基板、4A,4B,4C 基板半導体層接合体、5 半導体ウエハ、10 基体、12 基体表面平坦化層、14,14a,14b 接合層、20,20b 半導体結晶体、20a 半導体結晶層、20i イオン注入領域、22 結晶表面平坦化層、30 半導体層。
Claims (19)
- 基体上に、表面のRMS粗さが10nm以下の基体表面平坦化層を形成して複合基体を得る工程と、
前記複合基体の前記基体表面平坦化層側に半導体結晶層を貼り合わせて複合基板を得る工程と、
前記複合基板の前記半導体結晶層上に少なくとも1層の半導体層を成長させる工程と、
前記基体表面平坦化層をウェットエッチングで除去することにより、前記基体から前記半導体結晶層を分離して、前記半導体結晶層および前記半導体層を含む半導体ウエハを得る工程と、を含む半導体ウエハの製造方法。 - 前記基体表面平坦化層の厚さが0.1μm以上50μm以下である請求項1に記載の半導体ウエハの製造方法。
- 前記基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含む請求項1または請求項2に記載の半導体ウエハの製造方法。
- 前記基体の熱膨張係数と前記半導体結晶層の熱膨張係数との差が4.5×10-6K-1以下である請求項1から請求項3のいずれかに記載の半導体ウエハの製造方法。
- 前記基体は、焼結体および金属からなる群から選ばれる少なくともひとつを含む請求項1から請求項4のいずれかに記載の半導体ウエハの製造方法。
- 前記半導体結晶層は、III−V族化合物半導体結晶、II−VI族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含む請求項1から請求項5のいずれかに記載の半導体ウエハの製造方法。
- 前記複合基体の前記基体表面平坦化層側に前記半導体結晶層を貼り合わせて前記複合基板を得る工程において、前記基体表面平坦化層と前記半導体結晶層との間に接合層を介在させて、前記基体表面平坦化層と前記半導体結晶層とを貼り合わせる請求項1から請求項6のいずれかに記載の半導体ウエハの製造方法。
- 前記複合基体の前記基体表面平坦化層側に前記半導体結晶層を貼り合わせて前記複合基板を得る工程において、前記半導体結晶層と前記接合層との間にかつ前記半導体結晶層に接して形成された結晶表面平坦化層をさらに介在させて、前記基体表面平坦化層と前記半導体結晶層とを貼り合わせる請求項7に記載の半導体ウエハの製造方法。
- 前記結晶表面平坦化層は、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含む請求項8に記載の半導体ウエハの製造方法。
- 基体と、前記基体上に配置された基体表面平坦化層と、を含み、
前記基体表面平坦化層は、表面のRMS粗さが10nm以下であり、厚さが0.1μm以上50μm以下である複合基体。 - 前記基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含む請求項10に記載の複合基体。
- 前記基体は、焼結体および金属からなる群から選ばれる少なくとも1つを含む請求項10または請求項11に記載の複合基体。
- 請求項10に記載の複合基体と、前記複合基体の前記基体表面平坦化層側に配置された半導体結晶層と、を含み、
前記基体の熱膨張係数と前記半導体結晶層の熱膨張係数との差が4.5×10-6K-1以下である複合基板。 - 前記基体表面平坦化層は、ケイ素酸化物、ケイ素窒化物、金属酸化物および金属からなる群から選ばれる少なくともひとつを含む請求項13に記載の複合基板。
- 前記基体は、焼結体および金属からなる群から選ばれる少なくとも1つを含む請求項13または請求項14に記載の複合基板。
- 前記半導体結晶層は、III−V族化合物半導体結晶、II−VI族化合物半導体結晶および酸化物半導体結晶からなる群から選ばれる少なくともひとつを含む請求項13から請求項15のいずれかに記載の複合基板。
- 前記基体表面平坦化層と前記半導体結晶層との間に配置された接合層をさらに含む請求項13から請求項16のいずれかに記載の複合基板。
- 前記半導体結晶層と前記接合層との間にかつ前記半導体結晶層に接して配置された結晶表面平坦化層をさらに含む請求項17に記載の複合基板。
- 前記結晶表面平坦化層は、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物、金属酸化物、金属窒化物、金属酸窒化物および金属からなる群から選ばれる少なくともひとつを含む請求項18に記載の複合基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011210708A JP2012197213A (ja) | 2011-03-07 | 2011-09-27 | 半導体ウエハの製造方法、複合基体および複合基板 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011049247 | 2011-03-07 | ||
JP2011049247 | 2011-03-07 | ||
JP2011210708A JP2012197213A (ja) | 2011-03-07 | 2011-09-27 | 半導体ウエハの製造方法、複合基体および複合基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012197213A true JP2012197213A (ja) | 2012-10-18 |
Family
ID=46794715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011210708A Withdrawn JP2012197213A (ja) | 2011-03-07 | 2011-09-27 | 半導体ウエハの製造方法、複合基体および複合基板 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8497185B2 (ja) |
JP (1) | JP2012197213A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015512149A (ja) * | 2012-02-05 | 2015-04-23 | ジーティーエイティー・コーポレーション | 多層金属支持体 |
JP2015513214A (ja) * | 2012-02-05 | 2015-04-30 | ジーティーエイティー・コーポレーション | 多層金属支持体 |
KR20190020336A (ko) * | 2016-06-24 | 2019-02-28 | 큐로미스, 인크 | 다결정성 세라믹 기판 및 그 제조 방법 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9184228B2 (en) * | 2011-03-07 | 2015-11-10 | Sumitomo Electric Industries, Ltd. | Composite base including sintered base and base surface flattening layer, and composite substrate including that composite base and semiconductor crystalline layer |
GB201121655D0 (en) * | 2011-12-16 | 2012-01-25 | Element Six Ltd | Substrates for semiconductor devices |
TWI480928B (zh) * | 2012-05-22 | 2015-04-11 | Nat Univ Chung Hsing | The manufacturing method of the semiconductor element and the epitaxial substrate used in the manufacturing method and the semi-finished product of the semiconductor device |
CN105990230B (zh) * | 2015-02-04 | 2019-04-26 | 中芯国际集成电路制造(上海)有限公司 | 制备esd器件的方法、esd器件 |
US11342498B2 (en) * | 2018-01-08 | 2022-05-24 | Integrated Silicon Solution (cayman) Inc. | High density 3D magnetic random access memory (MRAM) cell integration using wafer cut and transfer |
EP3731287B1 (en) * | 2018-08-07 | 2024-05-01 | Jinan Jingzheng Electronics Co., Ltd. | Micron-scale single-crystal thin film |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5357399A (en) * | 1992-09-25 | 1994-10-18 | Avx Corporation | Mass production method for the manufacture of surface mount solid state capacitor and resulting capacitor |
JP2003165798A (ja) | 2001-11-28 | 2003-06-10 | Hitachi Cable Ltd | 窒化ガリウム単結晶基板の製造方法、窒化ガリウム単結晶のエピタキシャル成長自立基板、及びその上に形成したデバイス素子 |
US8236668B2 (en) * | 2007-10-10 | 2012-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
JP2011514848A (ja) * | 2008-03-10 | 2011-05-12 | モルガン アドバンスド セラミックス, インコーポレイテッド | 非平面のcvdダイヤモンド被覆cmpパッドコンディショナーおよびその製造方法 |
-
2011
- 2011-05-13 US US13/107,286 patent/US8497185B2/en not_active Expired - Fee Related
- 2011-09-27 JP JP2011210708A patent/JP2012197213A/ja not_active Withdrawn
-
2013
- 2013-03-15 US US13/838,875 patent/US8748890B2/en not_active Expired - Fee Related
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015512149A (ja) * | 2012-02-05 | 2015-04-23 | ジーティーエイティー・コーポレーション | 多層金属支持体 |
JP2015513214A (ja) * | 2012-02-05 | 2015-04-30 | ジーティーエイティー・コーポレーション | 多層金属支持体 |
KR20190020336A (ko) * | 2016-06-24 | 2019-02-28 | 큐로미스, 인크 | 다결정성 세라믹 기판 및 그 제조 방법 |
JP2020161833A (ja) * | 2016-06-24 | 2020-10-01 | クロミス,インコーポレイテッド | 多結晶セラミック基板 |
KR102391997B1 (ko) * | 2016-06-24 | 2022-04-28 | 큐로미스, 인크 | 다결정성 세라믹 기판 및 그 제조 방법 |
KR20220058653A (ko) * | 2016-06-24 | 2022-05-09 | 큐로미스, 인크 | 다결정성 세라믹 기판 및 그 제조 방법 |
JP7169321B2 (ja) | 2016-06-24 | 2022-11-10 | クロミス,インコーポレイテッド | 多結晶セラミック基板 |
JP2023017856A (ja) * | 2016-06-24 | 2023-02-07 | クロミス,インコーポレイテッド | 電力およびrf用途用の設計された基板構造 |
KR102582390B1 (ko) * | 2016-06-24 | 2023-09-25 | 큐로미스, 인크 | 다결정성 세라믹 기판 및 그 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
US8748890B2 (en) | 2014-06-10 |
US20120228613A1 (en) | 2012-09-13 |
US20130221492A1 (en) | 2013-08-29 |
US8497185B2 (en) | 2013-07-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2012197213A (ja) | 半導体ウエハの製造方法、複合基体および複合基板 | |
JP5031364B2 (ja) | エピタキシャル成長層の形成方法 | |
CN101355013B (zh) | 制备无排除区的外延用结构的工艺 | |
JP5031365B2 (ja) | エピタキシャル成長層の形成方法 | |
TWI781132B (zh) | 用於功率裝置之氮化鎵磊晶結構 | |
TWI343650B (en) | Semiconductor heterostructure and method for forming a semiconductor heterostructure | |
TWI259221B (en) | Method for manufacturing a free-standing substrate made of monocrystalline semi-conductor material | |
JP5468528B2 (ja) | 単結晶ダイヤモンド成長用基材及びその製造方法並びに単結晶ダイヤモンド基板の製造方法 | |
CN101925995B (zh) | 在复合结构上制造外延生长层的方法 | |
US9242444B2 (en) | Method of fabricating a composite structure with a stable bonding layer of oxide | |
WO2010011842A2 (en) | Bonded intermediate substrate and method of making same | |
CN108140541B (zh) | SiC复合基板的制造方法 | |
JP2012199510A (ja) | 複合基体および複合基板 | |
WO2015072214A1 (ja) | Iii族窒化物複合基板およびその製造方法、積層iii族窒化物複合基板、ならびにiii族窒化物半導体デバイスおよびその製造方法 | |
US20240128080A1 (en) | Compound semiconductor layered structure and process for preparing the same | |
TWI397618B (zh) | 氮化物半導體模板及其製作方法 | |
JP2013258373A (ja) | 複合基板およびその製造方法 | |
US6607968B1 (en) | Method for making a silicon substrate comprising a buried thin silicon oxide film | |
JP5942483B2 (ja) | 支持基板の製造方法および支持基板、ならびに半導体ウェハの製造方法 | |
JP6149428B2 (ja) | 複合基板、複合基板を用いた半導体ウエハの製造方法、および複合基板用の支持基板 | |
JP5987599B2 (ja) | Iii族窒化物複合基板からの支持基板の分離方法およびiii族窒化物ウエハの製造方法 | |
JP2014086665A (ja) | Iii族窒化物ドナー複合基板およびその製造方法、ならびにiii族窒化物複合基板およびその製造方法 | |
CN117888189A (zh) | 自支撑单晶衬底的制作方法 | |
JP2014237565A (ja) | 複合基板、および半導体ウエハの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20141202 |