CN101925995B - 在复合结构上制造外延生长层的方法 - Google Patents

在复合结构上制造外延生长层的方法 Download PDF

Info

Publication number
CN101925995B
CN101925995B CN2009801025906A CN200980102590A CN101925995B CN 101925995 B CN101925995 B CN 101925995B CN 2009801025906 A CN2009801025906 A CN 2009801025906A CN 200980102590 A CN200980102590 A CN 200980102590A CN 101925995 B CN101925995 B CN 101925995B
Authority
CN
China
Prior art keywords
oxide
layer
film
epitaxial growth
carrier substrates
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009801025906A
Other languages
English (en)
Other versions
CN101925995A (zh
Inventor
B·福雷
A·马尔科韦基奥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN101925995A publication Critical patent/CN101925995A/zh
Application granted granted Critical
Publication of CN101925995B publication Critical patent/CN101925995B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0093Wafer bonding; Removal of the growth substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本发明涉及一种通过外延生长制造材料的方法,其包括在复合结构(14)上外延生长至少一层材料(15)的步骤。所述复合结构包含至少一层结合在载体衬底(10)上的薄膜(4),在载体衬底(10)和薄膜(4)之间沉积形成结合层(25),薄膜(4)和载体衬底(10)的平均热膨胀系数为7×10-6K-1或更高。通过在载体衬底(10)的结合面和/或薄膜(4)的结合面上低压化学气相沉积(LPCVD)硅氧化物层而形成所述氧化物结合层(25)。薄膜(4)的厚度小于或等于氧化物层的厚度。所述方法还包括在高于沉积硅氧化物层的温度下进行预定时间的热处理。

Description

在复合结构上制造外延生长层的方法
技术领域
本发明涉及在复合结构上外延生长的层的制造以及从所述结构上分离所述层。更确切地说,本发明涉及在外延生长后,从复合结构中分离载体,从而使载体能够循环利用,并使外延生长层能够释放或转移至最终载体上,如果其不是自支撑的。
背景技术
族III/N材料被赋予特别的电性能如宽的带隙,这使其在光学、光电子学和电子学的应用中非常有利。然而,所述材料在量上、直径上或价格上不能以可以大工业规模使用的散装形式获得。其通过在衬底或适于生产具有最小缺陷密度的晶体生长的结构上异质外延制造。用于异质外延生长的可能结构是提供了薄的种膜的复合材料,所述种膜具有适于待外延生长的材料的参数的晶格参数,以最小化晶体缺陷的形成。选择所述结构的衬底以使其热膨胀系数接近于待外延生长的材料的热膨胀系数,从而避免外延生长材料在冷却期间破裂。所述生长结构不具有为了最佳地用于光电子学、光学、或电子学中使用的器件所需要的性能。因而有必要将外延生长材料层转移至具有更适合的性能(热和电传导性、光学性能等)的目标载体上,或者当外延生长层足够厚可以自支撑时,从载体上分离外延生长层。所述载体必须总是以不破坏载体的形式从生长结构中分离,以使其可以再循环利用。
欧洲专利EP-A-0 898 307描述了如何分离结合在载体衬底上的覆盖有集成电路的薄晶片,所述载体衬底提供晶片所需要的硬度用于在必须在集成电路上实施的处理期间更易于操作。所述文献描述了通过使用由PECVD形成的氧化物结合层在晶片和载体之间的结合界面处分离。所述氧化物的特性是,其具有的OH物种在热处理(600℃-1350℃)的作用下扩散到结合界面中,所述热处理是在集成电路上实施结合稳定化退火和期望的处理之后实施的。所述物种扩散直到形成气体并构成气泡,所述气泡扩散并且局部集中在结合界面处,即,位于衬底和沉积在晶片上的氧化物结合层之间的界面。这种现象促进了结合界面的弱化,直到载体衬底在与结合层的界面上完全分离,从而具有完整的结合层的晶片与载体分离,使得能够使用集成电路。
国际专利文献WO-A-02/084722描述了可以通过特定界面或中间层分离的衬底的制造,所述界面或中间层具有保持在可控水平、与随后的分离兼容的机械强度。所述分离可以在衬底上形成组分或在外延生长步骤之后发生。所述界面通过处理待结合的表面之一以控制其粗糙度或其亲水性能,并使衬底用足以实施随后的步骤,并与随后的分离兼容的力量组装来产生。所述分离可以通过外部机械、化学和/或光子作用完成。如果必要,界面的机械强度可以通过热处理而补强,同时保持与随后分离的兼容。
WO-A-2005/034218描述了结合衬底和硅的覆盖层,在所述衬底和硅的覆盖层上都形成有热氧化层。在它们之一上形成硅氧化物的中间层。用磷和/或硼掺杂以形成PSG(磷-硅酸盐玻璃)或PBSG(硼-磷-硅酸盐玻璃)型材料,其可以塑性变形。在900℃-1100℃下对所述结构上进行热处理导致在结合层中不可逆地形成微泡或微腔。所述微泡可以用于各种应用,特别是用于弱化结合界面以拆除结构。
WO-A-2005/074022描述了“可分离”的结构的制造,因为两个主要层可以通过外部作用例如机械作用彼此分离。结合通过可逆的连接而实现,所述连接是通过形成第一材料层而得到,所述第一材料层在其中包含第二材料如硅或锗,所述第二材料在热处理后能够产生不同于第一材料的纳米颗粒。第一材料层可以由沉积的或热形成的SiO2来形成。由所述类型的连接获得的结合力在随后的热处理器件不变。然后可利用所述连接通过机械力的作用分离两个衬底。
在这些文献中描述的分离溶液不能用于要进行外延生长并且包含具有高热膨胀系数的材料如蓝宝石、钽酸锂等的结构。实际上,用这些文献中描述的方法得到的结合力太低以至于在热处理期间不能承受由所用材料引起的热膨胀应力,或者在异质外延期间不能承受由晶格参数差别引起的应力。用所述材料,太低的结合力意味着不能形成对于外延生长良好质量的结构,也不能通过用适合的热预算来控制载体衬底的分离时刻。实际上,当结合太弱时,载体衬底有在外延生长期间的任何时间从种膜上分离的风险。
发明内容
本发明的目的在于克服上述缺陷,其提出一种技术方案可以在复合结构上外延生长特别是III族/N的材料的溶液,所述复合结构包含薄膜和载体衬底,所述载体衬底由具有高热膨胀系数(在考虑的温度范围内(20℃-1200℃)为7×10-6K-1或更高)的材料生成,其中所述薄膜和载体衬底之间的结合在至少外延生长的预定时间内能够承受应力和使用的温度,同时在预定的时刻,即外延生长结束前或结束后,或在外延生长结束的同时,通过结合层的开裂分离载体衬底。
所述目的通过由外延生长制造材料的方法达到,所述方法包括在包含至少一个结合在载体衬底上的薄膜的复合结构上外延生长至少一层材料层的步骤,结合层通过沉积在载体衬底和薄膜之间形成,本发明的方法的特征在于氧化物结合层通过低压化学气相沉积(LPCVD)硅氧化物层在载体衬底的结合面和/或薄膜的结合面上形成,还在于薄膜的厚度小于或等于所述氧化物层的厚度,还在于该方法包括在高于沉积硅氧化物层的温度下实施预定时间的热处理。
因此,通过使用具有由LPCVD形成的厚度大于或等于薄膜厚度的硅氧化物层的复合结构,可以控制在氧化物结合层中形成微腔的现象,所述现象导致载体衬底的分层和分离,为了首先避免在有限时间内薄膜的变形和载体衬底的分离,然后刺激微腔形成以在期望的时刻通过硅氧化物层的开裂引起载体衬底的分离,所述期望的时刻即外延生长结束前或结束后,或外延生长结束的同时。
详细解释如下,使用由LPCVD沉积形成的厚度大于薄膜厚度的结合层,防止结合层内的塑性(不可逆)变形。因此,沉积的硅氧化物结合层中微腔的形成不导致薄膜的分层,也不使薄膜表面弯曲,即使在高于氧化物沉积温度下进行热处理期间。在下面详述的关于硅氧化物层的温度行为与所用沉积技术的关系的研究之后,本申请人确定了通过LPCVD的沉积可以产生具有温度稳定性的氧化物,所述温度稳定性接近由热氧化得到的氧化物。而且,为了承受由于硅氧化物结合层的低热膨胀系数和复合结构的材料的高膨胀系数之间的巨大差别产生的应力,硅氧化物层的厚度大于或等于薄膜的厚度。这意味着在高温外延生长期间在结合层上施加的应力可以降低,同时降低结合层中发生塑性变型的风险。
为了在预定时刻(外延生长期间或之后)分离衬底,必须在至少高于沉积硅氧化物的温度下实施热处理预定的时间,所述时间是温度的函数。本发明的复合结构包含硅氧化物沉积结合层,其被设计为在外延生长期间在所处的温度和应力下不容易蠕变。由于氧化物的蠕变导致形成微腔,因此可以在外延生长期间或之后,通过在高于氧化物沉积温度的温度下进行热处理在预定的时刻引发微腔的形成。所述热处理可以通过同时增加氧化物和复合结构的温度,导致由于热膨胀系数的差别产生应力,来实现氧化物结合层的蠕变。
由低压化学气相沉积形成的氧化物结合层的厚度大于薄膜的厚度,优选为约0.2μm(微米)-0.75μm,更优选为约0.2μm-0.45μm。
外延生长步骤可以部分或完全有助于热处理以实现硅氧化物的蠕变和微腔的发展。那么,外延生长期间的温度高于氧化物沉积温度。知道这个温度后,可以确定时间,在该时间后,微腔的发展使得其足够弱化氧化物层以使其开裂。可以实施外延生长以仅提供氧化物层开裂所需的一部分热处理。然而,也可以在可以产生氧化物层开裂的时间内实施外延生长;在类似的裂纹中,在层开裂后可以继续外延生长以产生期望厚度的外延生长材料。
热处理步骤也可以在外延生长步骤后实施。特别是当外延生长在低于氧化物沉积温度的温度下进行时,如此实施。
在本发明的一方面,热处理进行可以自身引起载体衬底的分离的一段时间。在这种情况下,实施可以引发微腔形成的热处理一段时间,这段时间可以充分发展微腔以实现氧化物结合层上的分裂/破裂。
在另一方面,分离方法还包括,在热处理步骤后,在氧化物结合层上施加机械分离应力以引起载体衬底分离的补充步骤。所述补充步骤还可以是化学侵蚀氧化物结合层以引起载体衬底的分离。如论哪种方式,由于微腔的在先形成,热处理可以弱化氧化物结合层使得破裂/分裂很容易通过机械或化学作用实现。
通过低压化学气相沉积形成的结合层的材料是由选自硅烷、二氯硅烷和TEOS的前体形成的硅氧化物。
依据本发明的一方面,所述方法还包括,在结合前,通过低压化学气相沉积在载体衬底的结合面和/或薄膜的结合面上的硅氧化物层的致密化热处理的步骤。所述致密化热处理步骤相比微腔的形成,还可以升高沉积的硅氧化物的温度行为。如果必要,该步骤可以降低薄膜厚度和沉积的硅氧化物层厚度的比例。
致密化热处理步骤在高于沉积氧化物结合层的温度下实施,但是时间比引起硅氧化物层开裂的时间短得多。
依据本发明的方法的一个特别的特征,薄膜可以用Smart Cut
Figure BPA00001185150000051
技术得到。所述方法还包括:
●植入步骤,通过用离子轰击供体衬底的一面以在衬底的预定深度处形成确定在基材上部的薄膜的弱化层;
●结合步骤,通过将供体衬底与在载体衬底紧密接触;
●接触载体衬底的薄膜的分离步骤,通过在供体基材中形成的弱化层处的分裂。
依据本发明的特别的特征,薄膜可以用下列步骤生产:
●结合步骤,通过将供体衬底与载体衬底紧密接触;
●使供体衬底变薄以形成薄膜的步骤。
结合步骤后,可以在高于硅氧化物沉积而没有微腔在氧化物沉积层中出现的温度下实施结合稳定化退火的步骤。
特别的,本发明涉及至少一层二元、三元或四元III/V和III/N型材料层的生产,如GaN、AlGaN、InGaN、或InAlGaN。
依据本发明的一方面,进行外延生长预定的时间,相应于形成半导体材料的厚度或半导体材料层和薄膜的累积厚度为至少10微米。该厚度足以使单独的传导性材料层或具有薄膜的传导性材料层具有足够的机械强度和平整度,如果不被操控,以承受外延生长的条件。因此,可对同样的材料或另一种III/N材料在相同的外延生长设备中进行新的外延生长步骤。
依据本发明的另一方面,进行外延生长预定的时间,相应于形成半导体材料的厚度或半导体材料层和薄膜的累积厚度为至少100微米。这种厚度意味着可以形成半导体材料层或“自支撑”材料层/薄膜组,即足够坚硬和坚固而无需载体来操作。
在分离载体衬底之前,外延生长的半导体材料层的自由面可以与目标载体结合。
附图说明
图1A-1L是截面视图,显示依据本发明的一个实施方案,复合结构的生产、载体衬底的外延生长和分离;
图2是在图1A-1L中实施的步骤的流程图;
图3A-3G是截面视图,显示依据本发明的另一个实施方案,复合结构的生产、载体衬底的外延生长和在外延生长期间的分离;和
图4是图3A-3G中实施的步骤的流程图。
具体实施方式
本发明提供复合结构的生产,其允许通过外延生长形成高质量的III/N型材料层,以及在外延生长结束之前或之后,或基本上与外延生长结束同时,载体衬底从复合结构中分离。
为此,本发明提出一种复合结构的新概念,所述复合结构包含位于载体衬底和薄膜之间的氧化物结合层,并且其中可以控制微腔的形成。本发明的复合结构意味着氧化物结合层中的微腔可以被控制,既防止其在至少一部分外延生长之前或期间对结构进行热处理期间出现,又在外延生长期间或之后促进其形成或甚至发展,以分离载体衬底。
复合结构包含至少一层半导体材料薄膜,其通过位于载体衬底和薄膜之间的硅氧化物结合层而与载体衬底结合,薄膜和载体衬底在20℃-1200℃的温度范围内具有的平均热膨胀系数为7×10-6K-1或更高,以通过施加热处理在结构中达到一定的应力水平。
当两个不同于硅或碳化硅(SiC)的材料的衬底结合时,特别是例如蓝宝石,不可能通过热氧化消耗衬底的硅而形成硅氧化物层。因此需要通过使用诸如等离子体增强化学气相沉积(简称PECVD)或低压化学气相沉积(简称LPCVD)的技术沉积来形成硅氧化物。那么这是“沉积的氧化物”,其与热氧化物相比,不是化学计量的(沉积的氧化物具有SixOyHz型的组成)。而且,这种沉积的氧化物与热氧化物相比,较不致密并且具有不同的性能。甚至在致密化退火后,这种沉积的硅氧化物仍旧是温度不稳定的,特别是在高温处理期间(>800℃)。
当通过在蓝宝石载体衬底上放置蓝宝石薄层形成的复合衬底被加热以准备将其用于GaN外延生长时,例如,一旦超过硅氧化物沉积温度时,微腔仅出现在沉积的硅氧化物结合层上。微腔通过不可逆气泡的形成可以在蓝宝石薄膜的表面上看见,所述气泡使表面“弯曲”,并使其不适于外延生长,因为表面不再平滑,晶格参数被破坏。
当所用的材料的热膨胀系数高时,在复合结构制造期间或其随后的应用(外延生长)期间达到的温度下,相比于沉积的硅氧化物,微腔较大。通常,在超过硅氧化物沉积温度的任何温度下都已经观察到硅氧化物沉积层中微腔的形成和发展。
通过从变形的弹性模式转变为变形的塑性模式,因而是不可逆转变,可以解释硅氧化物中微腔的出现。弹性变形的特征是氧化物的初始状态例如在机械应力的作用下发生改变,一旦收回应力又恢复到初始状态。塑性变形导致不可逆变形,收回应力之后氧化物不再能还原至其初始状态。当在氧化物中达到各种参数的阈值时,发生向塑性变形的转变。该转变与温度、硅氧化物的蠕变特性和通过结合材料和氧化物的膨胀间的差别而施加的应力相联系。硅氧化物的蠕变温度是氧化物的特征之一,其表明当未施加应力时,氧化物从弹性变形模式向塑性变形模式转变的温度。温度增加了氧化物蠕变的量。因而,当氧化物具有固有的易于蠕变的能力时,尤其是由于相对于其蠕变温度而施加的温度,为了引起氧化物沉积层中微腔的形成而要施加的应力的水平较低。
结果,为了控制氧化物结合层中微腔的形成使其实际上仅在期望的时间(外延生长期间或之后)出现,必须使用难以引起蠕变的硅沉积氧化物,并且必须在外延生长之前或期间进行的高温处理期间降低施加在硅氧化物上的应力。
本申请人已经研究了通过不同的沉积技术得到的氧化物的温度行为,并且发现通过低压化学气相沉积,也称为LPCVD沉积的硅氧化物可以降低其蠕变的能力。由本申请人实施的实验已经显示,氧化物的性能对结合层中微腔的形成具有显著的影响,而这些性能可以受到使用的沉积技术和所用的前体影响。
测试了以下三个类型的用于将蓝宝石薄膜结合在蓝宝石载体衬底上的硅氧化物:
●由硅烷前体在300℃下通过等离子体增强化学气相沉积或PECVD沉积生成的硅氧化物;
●由硅烷前体在800℃下通过LPCVD沉积(也就是术语HTO硅烷,HTO意味着高温氧化物)生成的硅氧化物(如果氧化物通过PECVD沉积,因而在较低的温度下,那么就不称为HTO硅烷);和
●由二氯硅烷(DCS)前体在900℃下通过LPCVD沉积(也被称为HTO DCS)生成的硅氧化物。
对于HTO硅烷和HTO DCS,微腔形成是较不明显的。相反,对于通过PECVD沉积的硅氧化物,微腔形成是更明显的。因此似乎当通过LPCVD技术沉积氧化物时,沉积氧化物的蠕变更难以引发。
另外,沉积氧化物的温度行为可以通过使用由LPCVD沉积得到的硅氧化物来改善,所述硅氧化物的密度尽可能地接近热氧化物。为此,在结合前,可以在通过LPCVD沉积的硅氧化物上进行致密化退火。
用在具有0.2μm厚的HTO DCS硅氧化物的结合层的蓝宝石载体衬底上包含0.5μm厚的蓝宝石薄膜的复合结构,在900℃下实施1小时的结合稳定化退火引起蓝宝石薄膜的完全分层。相反,当在实施结合前,在氮气氛(N2)中对相同复合结构的HTO DCS硅氧化物在1200℃下退火30分钟时,在1050℃下实施1小时的结合稳定化退火不导致薄膜的分层。
而且,由于微腔的形成与结构的材料的高热膨胀系数导致的应力相关,本发明还提出通过形成(通过转移或通过机械或化学减薄)厚度小于或等于硅氧化物沉积层的薄膜而降低所述应力。因此,在部分外延生长之前或期间实施的热处理期间由于膨胀的差别导致的机械应力可以受到限制,使其在考虑的温度下不超过硅氧化物的塑性变形(蠕变)阈值。
作为一个实施例,申请人已经实施的测试显示,当厚度为0.5μm的蓝宝石薄膜被转移到0.3μm厚的通过LPCVD沉积的硅的HTO硅烷氧化物结合层上时,在1100℃下实施1小时的热处理后发生薄膜的分层。相反,当将0.3μm厚的蓝宝石薄膜转移至同样0.3μm厚的由LPCVD沉积的硅的HTO硅烷氧化物的结合层上时,在1100℃下实施3小时的热处理后,不发生分层。依据本发明,通常,薄膜材料的热膨胀系数越高,其相对于硅氧化物沉积层的厚度必须越薄,以降低结构的应力。作为一个实施例,当薄膜由常温下热膨胀系数为16×10-6K-1的钽酸锂(LiTaO3)形成时,薄膜的厚度相对于硅氧化物沉积层的厚度应当显著降低。
依据本发明,由LPCVD沉积形成的氧化物结合层的厚度优选为约0.2μm-0.75μm,更优选为约0.2μm-0.45μm。
在沉积形成的氧化物结合层中微腔的形成和发展是由施加热预算引起的。温度/时间对相当于热处理的热预算。
另外,当在高于沉积硅氧化物层的温度下实施外延生长时,作为外延生长的温度的函数,可以确定时间,在所述时间后,例如在外延生长期间或通过在外延生长后延长热处理,或通过补充的机械或化学作用,氧化物被足够弱化而受到破坏。
当在低于氧化层的沉积温度下进行外延生长时,为了在外延生长后分离载体衬底,必须进行额外的具有热预算的热处理步骤,其可以至少引发氧化物结合层中微腔的形成以弱化载体衬底和薄膜之间的结合;通过所述弱化的氧化物结合层的分裂实现载体衬底的分离。通过延长用于引发微腔形成进行的热处理来发展微腔,从而实现载体衬底的分离。
然而,通过施加机械应力,例如通过在载体衬底和薄膜之间引入刀片或通过对这两个组件施加张力或剪切力,也可以达到分裂。而后也可以比未弱化的氧化物结合层即不包含微腔的结合层更容易地、更准确地和以更局部的方式达到分裂。
载体衬底的分离还可以通过化学侵蚀弱化的氧化物层来实现,例如使用稀氢氟酸(HF)溶液或BOE(缓冲氧化物蚀刻,包括浓HF)。在没有微腔的情况下,硅氧化物需要数小时才溶解,而在微腔存在的情况下,薄膜和载体衬底之间的分离在几分钟或几十分钟内达到。
当在高于沉积硅氧化物的温度,但热预算不足以实现微腔的必要发展和得到氧化物结合层的分裂的温度下实施外延生长时,热处理必须用热预算延长至外延生长之外,这意味着在沉积的氧化物层中微腔的形成可以持续直到出现分裂。所述热预算是补充外延生长预算的预算,特别是关于如果要提高微腔的发展速率必须高于外延生长温度的温度。因此,热处理的时间依赖于所用的温度。确定了为了微腔形成而施加的热预算的温度/时间对必须作为应力和薄膜厚度对硅氧化物层的比例的函数来调节,所述应力是在热处理期间构成复合结构的材料和硅氧化物沉积层之间的热膨胀的差别导致的。例如,通过用硅烷作为前体气体利用LPCVD技术在800℃下沉积的并在氮气中在1100℃下致密化2小时的厚度为0.4μm的硅氧化物层结合了0.4μm的薄层的SapoS(蓝宝石上的蓝宝石)型结构。用该结构外延生长100μm的GaN,需要2小时的1100℃的热预算。因此,得到分裂的补充预算为1200℃下2小时。如果温度更低,必须增加时间以实现微腔的形成和发展,达到分离。
因此,依据本发明制造的复合结构可以承受高于沉积硅氧化物的温度用于材料的外延生长,所述材料例如包括GaN的III/N型材料和其它三元或四元合金材料。
本发明的复合结构特别适于具有高热膨胀系数(TEC)的材料,即,在结构所处的温度范围内,通常20℃-1200℃下平均为7×10-6K-1或更高。特别是,结构可以包含由蓝宝石(Al2O3)(TEC为7.5×10-6K-1)、钽酸锂(LiTaO3)(TEC为16×10-6K-1)、LiNbO3(TEC为15×10-6K-1)和Haynes
Figure BPA00001185150000101
230
Figure BPA00001185150000102
合金(TEC为11.8×10-6K-1)、或MgO形成的薄膜和/或载体衬底,所述Haynes
Figure BPA00001185150000103
230合金是主要由Ni、Cr、Mo、W构成的市场销售的合金(当薄膜用作外延生长的种层时,Haynes
Figure BPA00001185150000105
230
Figure BPA00001185150000106
合金不用于薄膜)。
众所周知的是,根据用于生长的晶种层(薄膜)的属性,可以形成各种二元、三元或四元III/V、或III/N半导体材料。特别是,本发明的用于外延生长的复合结构用于GaN、AlN、InGaN、AlGaN、AlGaInN、BGaN、和氮化铟(InN)的外延生长。外延生长层也可以由所述各种材料的叠层构成,特别是为了构成LED的活性层。
参考图1A-1L和图2描述了依据本发明通过外延生长制造半导体材料层的方法,其包括先制造复合结构和外延生长后分离载体衬底。
在实施适合的外延生长前,生成复合结构,其可以既允许通过外延生长形成至少一层材料层,又允许外延生长后载体衬底的分离。
用于外延生长的复合结构的制造通过在载体衬底10的一面上沉积结合层12开始(步骤S1,图1A)。在此所述的实施例中,载体衬底10由蓝宝石(Al2O3)形成。结合层12是通过LPCVD用硅烷作为前体气体(HTO硅烷),在800℃的沉积温度下,1torr的压力下沉积的硅氧化物层,所述沉积进行一定时间使得沉积氧化物层约0.4μm厚。而后通过在氮气氛中在1200℃下进行致密化退火30分钟使沉积的硅氧化物致密化(步骤S2)。
硅氧化物层13也在蓝宝石的供体衬底11上形成。层13是通过LPCVD用硅烷作为前体气体(HTO硅烷),在800℃的沉积温度下,1torr的压力下沉积的硅氧化物层,所述沉积进行一定时间使得沉积硅氧化物约0.5μm厚(步骤S3,图1B)。而后通过在氮气氛中在大气压下,在1200℃下进行致密化退火30分钟使沉积的硅氧化物致密化(步骤S4)。
供体衬底11还包含缺陷或弱化层3,其以已知的方式通过植入离子物种如氢离子或共植入氢和氦离子而得到,所述植入以1×1017原子/平方厘米~4×1017原子/平方厘米的植入计量实施,植入能量为30keV(千电子伏特)~200KeV。植入在20℃-400℃,优选50℃-150℃,的温度下实施1分钟至10小时。这些植入条件可以在供体衬底11中在小于氧化物层12和13的累积厚度的预定深度下产生缺陷或弱化层3,该层首先在衬底11的上部区域中确定薄膜4,其次在相应于衬底11的其余部分的下部区域中确定部分5。
氧化物结合层12和13的表面通过化学机械抛光(CMP)平面化,以在5×5μm的表面积上得到小于[埃]rms[均方根]的表面粗糙度,从而有利于随后的紧密接触步骤(步骤S5和S6,图1C和1D)。因此,在抛光后,层12和13的累积厚度为0.45μm±0.05μm。
下一步,通过将HTO硅烷层12的表面与供体衬底11的HTO硅烷层13紧密接触来实施结合,层12和13的合并形成氧化物结合层25(步骤S7,图1E)。通过晶片键合(wafer bonding)实施结合。晶片键合的原理本身是已知的,不再详细描述。应当记住的是,通过晶片键合的结合是基于两个表面的紧密接触,即不用特定的材料(粘合剂、石蜡、低熔点金属等),两个表面间的吸引力足够高以引起分子键合(由两个要结合的表面的原子或分子间的电子相互作用的全部吸引力(范德华力)引起的键合)。
而后,两个衬底的组合经历分离退火(splitting annealing)以引发在弱化平面3处供体衬底11的分裂,并将适合的0.4μm厚的薄膜4转移至载体衬底10上(步骤S8,图1F)。通过将温度由常温倾斜上升至约600℃实施分离退火。众所周知的是,分离退火的温度和持续时间被确定为植入条件的函数,特别是植入计量的函数。
另外,在氮气中,在1050℃下实施1小时的结合稳定化退火,而在薄膜4的表面上没有出现变形(步骤S9)。
而后,可以将薄膜4的表面准备用于外延生长,例如通过抛光以得到在5×5μm2的表面积上小于
Figure BPA00001185150000121
的表面粗糙度(步骤S10,图1G)。
由图1G可见,得到的复合结构14包含载体衬底10、通过LPCVD沉积的HTO硅烷的氧化物结合层25和可以为了生长用作晶种层的蓝宝石薄膜4。
在此所述的实施例中,在薄膜4上进行氮化镓(GaN)层15的外延生长(步骤S11,图1H)。在1050℃下进行2-3小时的外延生长以得到约10μm或更厚的GaN层,例如用氢化物气相外延生长HVPE。在所述外延生长后未观察到分层。由于在高于沉积硅氧化物的温度下实施GaN外延生长,由外延生长提供的热预算为微腔发展所需要的预算作出了贡献。然而,产生的微腔没有足够发展以实现分层所必须的氧化物层的弱化。外延生长层15还可以具有更复杂的结构,被称为电致发光二极管层,其由数种通过外延生长连续形成的材料如GaN、InGaN、或AlGaN而构成。
一旦形成GaN层15,其自由面通过金属结合界面17与硅的最终载体16结合(步骤S12,图1I)。而后,可以进行载体衬底10的完全分离。所述分离在此通过施加机械应力以在外延生长步骤期间在氧化物中形成的但不足以引起氧化物结合层25自发分离成两部分25a、25b的腔处完成结构的分离而实现(步骤S13,图1J)。
通过化学蚀刻和/或抛光从GaN层15的表面去除氧化物结合层的剩余部分25a和薄膜4(步骤S14,图1K)。
还可以从载体衬底10上去除氧化物结合层的剩余部分25b,而后载体衬底可以循环利用,例如以形成新的如上述用于外延生长的复合结构(步骤S15,图1L)。
在热膨胀系数具有非常大的差别的两种材料(蓝宝石和硅)之间的结合之前,在层15的外延生长期间的微腔的部分发展意味着可以降低为了实现分离要提供的热预算。这也可以防止在分离热处理期间在结构中产生太高的应力,所述应力可能导致结合结构的破坏。
下面描述依据本发明通过外延生长制造半导体材料层的方法的另一个实施方案,所述方法包括先制造复合结构和外延生长期间分离载体衬底。
用于外延生长的复合结构的制造通过由蓝宝石(Al2O3)形成的载体衬底20与由蓝宝石形成的供体衬底21密切接触开始,所述每个衬底都被用硅烷前体气体通过LPCVD沉积的硅氧化物层覆盖,其中表面的粗糙度在5×5μm2的表面积上为
Figure BPA00001185150000131
(步骤S20,图3A)。这些硅氧化物层未被致密化,它们的组合形成累积厚度为约0.5μm的氧化物结合层30。
供体衬底21还包含缺陷或弱化层,其通过在本领域技术人员可以容易地确定的条件下(植入计量和能量)植入离子物质得到,以得到0.5μm厚的薄膜24。
通过晶片键合实施结合。
而后,两个衬底的组合经历分离退火以引发弱化平面23处供体衬底21的分裂,并将适合的薄膜24转移至载体衬底20上(步骤S21,图3B)。通过将温度由常温倾斜上升至约600℃实施分离退火。
不进行结合稳定化退火。因而将薄膜24的表面准备用作晶种用于外延生长,例如通过抛光得到在5×5μm2的表面积上小于
Figure BPA00001185150000132
的表面粗糙度(步骤S22,图3C)。
得到的复合结构44包含载体衬底20、硅氧化物结合层30(LPCVD,硅烷,0.5微米厚)和可以用作生长用的晶种层的0.5μm厚的蓝宝石薄膜24。
在此所述的实施例中,在薄膜24上进行氮化镓(GaN)层35的外延生长。在1100℃下进行2小时的外延生长,可以产生约100μm的GaN层,以及硅氧化物层30的分裂(步骤S23,图3D)。留下分裂结构(未从结构的剩余部分上去除载体),继续外延生长以得到约1mm的GaN层35(步骤S24,图1E)。
通过化学蚀刻和/或抛光从GaN层35的表面去除氧化物结合层的剩余部分30a和薄膜24(步骤S25,图3F)。
将氧化物结合层的剩余部分30b也从载体衬底20上去除,而后可以循环利用,例如形成新的上述用于外延生长的复合结构(步骤S26,图3G)。

Claims (15)

1.一种通过外延生长制造材料的方法,所述方法包括在复合结构(14)上外延生长至少一层材料(15)的步骤,所述复合结构包含至少一层结合在载体衬底(10)上的薄膜(4),在载体衬底(10)和薄膜(4)之间沉积形成氧化物结合层(25),所述薄膜和载体衬底的平均热膨胀系数为7×10-6K-1或更高,其特征在于,所述氧化物结合层(25)是通过在载体衬底(10)的结合面和/或薄膜(4)的结合面上低压化学气相沉积(LPCVD)硅氧化物层而形成,所述薄膜的厚度小于或等于所述氧化物层的厚度,以及所述方法包括在高于沉积硅氧化物层的温度下进行预定时间的热处理。
2.依据权利要求1的方法,其特征在于,所述热处理与外延生长步骤同时开始,所述外延生长步骤是在高于沉积硅氧化物层的温度下进行的,并且至少部分有助于所述热处理。
3.依据权利要求1的方法,其特征在于,在外延生长步骤之后进行所述热处理,所述外延生长步骤在低于沉积硅氧化物层的温度下进行。
4.依据权利要求1-3之一的方法,其特征在于,在外延生长步骤期间形成的材料层的自由面与目标载体(16)结合。
5.依据权利要求1的方法,其特征在于,进行一段时间的热处理步骤,该段时间可引起载体衬底(10)的分离。
6.依据权利要求1的方法,其特征在于,所述方法还包括在热处理步骤后,在氧化物结合层(25)上施加机械分离应力以引起载体衬底(10)的分离的步骤。
7.依据权利要求1的方法,其特征在于,所述方法还包括在热处理步骤后,化学侵蚀氧化物结合层(25)以引起载体衬底(10)的分离的步骤。
8.依据权利要求1的方法,其特征在于,由低压化学气相沉积形成的氧化物结合层(25)的材料是由选自至少硅烷、二氯硅烷和TEOS的前体形成的硅氧化物。
9.依据权利要求1的方法,其特征在于,所述方法包括在结合前,对通过低压化学气相沉积在载体衬底(10)的结合面和/或薄膜(4)的结合面上沉积的硅氧化物层进行致密化热处理的步骤。
10.依据权利要求1的方法,其特征在于,所述方法还包括:
●植入步骤,该步骤是通过用离子轰击供体衬底(11)的一面进行的,以在衬底的预定深度处形成弱化层(3),所述弱化层确定了植入面和弱化层间的薄膜(4);
●结合步骤,该步骤是通过将供体衬底(11)的植入面与载体衬底(10)的一面紧密接触进行的;和
●接触载体衬底(10)的薄膜(4)的分离步骤,该步骤是通过在供体衬底中形成的弱化层(3)的分裂进行的。
11.依据权利要求1的方法,其特征在于,所述方法还包括:
●结合步骤,该步骤是通过将供体衬底的一面与载体衬底的一面紧密接触;和
●使供体衬底减薄以形成薄膜的步骤。
12.依据权利要求1的方法,其特征在于,通过低压化学气相沉积形成的氧化物结合层的厚度为0.2μm-0.75μm。
13.依据权利要求1的方法,其特征在于,载体衬底(10)由选自下列材料中的至少一种材料构成:蓝宝石、LiTaO3、LiNbO3、和MgO。
14.依据权利要求1的方法,其特征在于,薄膜(4)由选自下列材料中的至少一种材料构成:蓝宝石、LiTaO3、MgO和LiNbO3
15.依据权利要求1的方法,其特征在于,所述层(15)是半导体材料层(15),该半导体材料层(15)是一种或多种二元、三元或四元III/N材料。
CN2009801025906A 2008-01-21 2009-01-06 在复合结构上制造外延生长层的方法 Active CN101925995B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0850362 2008-01-21
FR0850362A FR2926672B1 (fr) 2008-01-21 2008-01-21 Procede de fabrication de couches de materiau epitaxie
PCT/EP2009/050086 WO2009092624A1 (en) 2008-01-21 2009-01-06 A method of fabricating epitaxially grown layers on a composite structure

Publications (2)

Publication Number Publication Date
CN101925995A CN101925995A (zh) 2010-12-22
CN101925995B true CN101925995B (zh) 2013-06-19

Family

ID=39772865

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801025906A Active CN101925995B (zh) 2008-01-21 2009-01-06 在复合结构上制造外延生长层的方法

Country Status (8)

Country Link
US (1) US8153500B2 (zh)
EP (1) EP2232546B1 (zh)
JP (1) JP5005097B2 (zh)
KR (1) KR101568890B1 (zh)
CN (1) CN101925995B (zh)
AT (1) ATE522930T1 (zh)
FR (1) FR2926672B1 (zh)
WO (1) WO2009092624A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2926674B1 (fr) * 2008-01-21 2010-03-26 Soitec Silicon On Insulator Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable
JP2012124473A (ja) * 2010-11-15 2012-06-28 Ngk Insulators Ltd 複合基板及び複合基板の製造方法
FR2968121B1 (fr) * 2010-11-30 2012-12-21 Soitec Silicon On Insulator Procede de transfert d'une couche a haute temperature
CN102820393A (zh) * 2011-06-10 2012-12-12 光达光电设备科技(嘉兴)有限公司 复合衬底结构及其制作方法
US8927318B2 (en) * 2011-06-14 2015-01-06 International Business Machines Corporation Spalling methods to form multi-junction photovoltaic structure
US8633094B2 (en) 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
US8940620B2 (en) * 2011-12-15 2015-01-27 Power Integrations, Inc. Composite wafer for fabrication of semiconductor devices
US8928037B2 (en) 2013-02-28 2015-01-06 Power Integrations, Inc. Heterostructure power transistor with AlSiN passivation layer
FR3007892B1 (fr) * 2013-06-27 2015-07-31 Commissariat Energie Atomique Procede de transfert d'une couche mince avec apport d'energie thermique a une zone fragilisee via une couche inductive
JP6454606B2 (ja) * 2015-06-02 2019-01-16 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
FR3048548B1 (fr) * 2016-03-02 2018-03-02 Soitec Procede de determination d'une energie convenable d'implantation dans un substrat donneur et procede de fabrication d'une structure de type semi-conducteur sur isolant
JP6563360B2 (ja) * 2016-04-05 2019-08-21 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
FR3068508B1 (fr) * 2017-06-30 2019-07-26 Soitec Procede de transfert d'une couche mince sur un substrat support presentant des coefficients de dilatation thermique differents
SG11201913769RA (en) * 2017-07-14 2020-01-30 Sunedison Semiconductor Ltd Method of manufacture of a semiconductor on insulator structure
JP2019151896A (ja) * 2018-03-05 2019-09-12 日本特殊陶業株式会社 SiC部材及びこれからなる基板保持部材並びにこれらの製造方法
FR3079660B1 (fr) * 2018-03-29 2020-04-17 Soitec Procede de transfert d'une couche

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1826433A (zh) * 2003-07-24 2006-08-30 S.O.I.Tec绝缘体上硅技术公司 外延生长层的制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2767604B1 (fr) 1997-08-19 2000-12-01 Commissariat Energie Atomique Procede de traitement pour le collage moleculaire et le decollage de deux structures
US6326279B1 (en) * 1999-03-26 2001-12-04 Canon Kabushiki Kaisha Process for producing semiconductor article
JP2000353797A (ja) * 1999-06-11 2000-12-19 Mitsubishi Electric Corp 半導体ウエハおよびその製造方法
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2823599B1 (fr) * 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2823596B1 (fr) * 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
FR2835095B1 (fr) * 2002-01-22 2005-03-18 Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique
FR2857982B1 (fr) 2003-07-24 2007-05-18 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2858461B1 (fr) * 2003-07-30 2005-11-04 Soitec Silicon On Insulator Realisation d'une structure comprenant une couche protegeant contre des traitements chimiques
FR2860249B1 (fr) 2003-09-30 2005-12-09 Michel Bruel Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium
FR2865574B1 (fr) 2004-01-26 2006-04-07 Soitec Silicon On Insulator Procede de fabrication d'un substrat demontable
JP2005005723A (ja) * 2004-06-25 2005-01-06 Hitachi Cable Ltd 窒化物半導体エピタキシャルウェハの製造方法及び窒化物半導体エピタキシャルウェハ
TW200703462A (en) * 2005-04-13 2007-01-16 Univ California Wafer separation technique for the fabrication of free-standing (Al, In, Ga)N wafers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1826433A (zh) * 2003-07-24 2006-08-30 S.O.I.Tec绝缘体上硅技术公司 外延生长层的制造方法

Also Published As

Publication number Publication date
FR2926672B1 (fr) 2010-03-26
EP2232546A1 (en) 2010-09-29
JP5005097B2 (ja) 2012-08-22
EP2232546B1 (en) 2011-08-31
KR101568890B1 (ko) 2015-11-12
US8153500B2 (en) 2012-04-10
US20100178749A1 (en) 2010-07-15
JP2011510507A (ja) 2011-03-31
ATE522930T1 (de) 2011-09-15
FR2926672A1 (fr) 2009-07-24
KR20100100980A (ko) 2010-09-15
CN101925995A (zh) 2010-12-22
WO2009092624A1 (en) 2009-07-30

Similar Documents

Publication Publication Date Title
CN101925995B (zh) 在复合结构上制造外延生长层的方法
JP5031364B2 (ja) エピタキシャル成長層の形成方法
CN101925994B (zh) 具有稳定的氧化物结合层的复合结构的制造方法
US7887936B2 (en) Substrate with determinate thermal expansion coefficient
JP4907256B2 (ja) 半導体ヘテロ構造、および半導体ヘテロ構造を形成する方法
KR100746182B1 (ko) 합성재료 웨이퍼의 제조 방법
CN101355013A (zh) 制备无排除区的外延用结构的工艺
KR20100039216A (ko) 보강재가 적용된 변형된 물질층의 완화
CN104718599A (zh) 具有改善的单晶材料使用效率的伪衬底
JP2012197213A (ja) 半導体ウエハの製造方法、複合基体および複合基板
KR20220159960A (ko) SiC로 이루어진 캐리어 기판 상에 단결정 SiC로 이루어진 박층을 포함하는 복합 구조체를 제조하기 위한 방법
CN102349148B (zh) 应变材料层的晶格参数的调节
KR100951839B1 (ko) 적어도 하나의 두꺼운 반도체 물질층을 포함하는헤테로-구조 제조 방법
EP2070111A1 (en) Process for making a gan substrate
KR20130078983A (ko) 박막 접합 기판 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant